JPH0669599A - 半導体レーザダイオード及びその製造方法 - Google Patents
半導体レーザダイオード及びその製造方法Info
- Publication number
- JPH0669599A JPH0669599A JP5146826A JP14682693A JPH0669599A JP H0669599 A JPH0669599 A JP H0669599A JP 5146826 A JP5146826 A JP 5146826A JP 14682693 A JP14682693 A JP 14682693A JP H0669599 A JPH0669599 A JP H0669599A
- Authority
- JP
- Japan
- Prior art keywords
- laser diode
- semiconductor laser
- layer
- manufacturing
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 65
- 238000002347 injection Methods 0.000 claims abstract description 61
- 239000007924 injection Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 66
- 229920002120 photoresistant polymer Polymers 0.000 claims description 36
- 230000003449 preventive effect Effects 0.000 claims description 36
- 239000012535 impurity Substances 0.000 claims description 33
- 238000005253 cladding Methods 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 25
- 238000000059 patterning Methods 0.000 claims description 21
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 15
- 239000000243 solution Substances 0.000 claims description 14
- 239000013078 crystal Substances 0.000 claims description 13
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 10
- 230000002265 prevention Effects 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000035515 penetration Effects 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 7
- 239000003963 antioxidant agent Substances 0.000 description 5
- 230000003078 antioxidant effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000004943 liquid phase epitaxy Methods 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/30—Structure or shape of the active region; Materials used for the active region
- H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
- H01S5/3211—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures characterised by special cladding layers, e.g. details on band-discontinuities
- H01S5/3216—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures characterised by special cladding layers, e.g. details on band-discontinuities quantum well or superlattice cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/30—Structure or shape of the active region; Materials used for the active region
- H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
- H01S5/3202—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/962—Quantum dots and lines
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体レーザダイオードの電流注入溝を選択
的な成長により形成する方法を提供することにある。 【構成】 半導体基板２１上のダブルヘテロ（ｄｏｕｂ
ｌｅ ｈｅｔｅｒｏ）接合構造の活性層２４を形成する
段階と、活性層上に電流注入溝１００を形成するために
前記活性層上に電流制限層３１を選択的に形成する段階
と、および前記電流注入溝１００および電流制限層３１
上に平坦な表面を有するクラッド層を形成する段階と、
を備えることを特徴とする。
的な成長により形成する方法を提供することにある。 【構成】 半導体基板２１上のダブルヘテロ（ｄｏｕｂ
ｌｅ ｈｅｔｅｒｏ）接合構造の活性層２４を形成する
段階と、活性層上に電流注入溝１００を形成するために
前記活性層上に電流制限層３１を選択的に形成する段階
と、および前記電流注入溝１００および電流制限層３１
上に平坦な表面を有するクラッド層を形成する段階と、
を備えることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体レーザダイオー
ド及びその製造方法に関し、特に内部注入溝を選択的な
成長により形成した半導体レーザダイオード及びその製
造方法に関する。
ド及びその製造方法に関し、特に内部注入溝を選択的な
成長により形成した半導体レーザダイオード及びその製
造方法に関する。
【０００２】
【従来の技術】一般にレーザダイオードは安定した単一
のモード、低しきい値（threshold ）電流における駆動
および高い量子効率を有するために屈折率導波路状の構
造になっている。
のモード、低しきい値（threshold ）電流における駆動
および高い量子効率を有するために屈折率導波路状の構
造になっている。
【０００３】このような屈折率導波路状のレーザダイオ
ード構造は、ほとんどその内部に電流を制限させるため
の内部電流制限層を有ゆうしている。
ード構造は、ほとんどその内部に電流を制限させるため
の内部電流制限層を有ゆうしている。
【０００４】このような内部電流制限層は基板の形式
（type）に応じて活性層の上方または下方に位置して電
流を効果的に制限する。
（type）に応じて活性層の上方または下方に位置して電
流を効果的に制限する。
【０００５】このような電流制限層を有している従来の
レーザダイオードは、電流制限層に形成される電流注入
溝を、この電流制限層を成長させた後これを選択的にエ
ッチングして形成した。
レーザダイオードは、電流制限層に形成される電流注入
溝を、この電流制限層を成長させた後これを選択的にエ
ッチングして形成した。
【０００６】図１はエッチングにより電流注入溝を形成
した従来のレーザダイオードの断面構造を示したもので
ある。
した従来のレーザダイオードの断面構造を示したもので
ある。
【０００７】この製造工程は、まず基板１上に第１クラ
ッド層２，活性層３，第２クラッド層４，第１半導体層
５，電流制限層６，および第２半導体層７を順次形成
し、前記第２半導体層７をエッチング溶液で選択的に除
去した後、前記電流制限層６の所定部分を斜め状でエッ
チングして電流注入溝を形成する。
ッド層２，活性層３，第２クラッド層４，第１半導体層
５，電流制限層６，および第２半導体層７を順次形成
し、前記第２半導体層７をエッチング溶液で選択的に除
去した後、前記電流制限層６の所定部分を斜め状でエッ
チングして電流注入溝を形成する。
【０００８】第３クラッド層８およびキャップ層９を形
成し、キャップ層９の上方面と基板１の下方面とにそれ
ぞれ電極１０，１１を形成することとなる。
成し、キャップ層９の上方面と基板１の下方面とにそれ
ぞれ電極１０，１１を形成することとなる。
【０００９】このような半導体レーザダイオードでは、
前記電流制限層６と第１半導体層５とが同じ性質の半導
体である場合、選択的なエッチングが不能であるので、
初期の第１半導体層５ではなく、第２クラッド層４が露
出された形態で製造された。
前記電流制限層６と第１半導体層５とが同じ性質の半導
体である場合、選択的なエッチングが不能であるので、
初期の第１半導体層５ではなく、第２クラッド層４が露
出された形態で製造された。
【００１０】特開昭６３−４９３９６号およびＥＰＯ特
許第０，１３２，０８１号では、ＭＯＣＶＤ（Metal Or
ganic Chemical Vapor Deposition ）法により成長層を
形成し、前述したようにエッチングにより電流注入溝を
形成する技術が提案されている。
許第０，１３２，０８１号では、ＭＯＣＶＤ（Metal Or
ganic Chemical Vapor Deposition ）法により成長層を
形成し、前述したようにエッチングにより電流注入溝を
形成する技術が提案されている。
【００１１】ここでは、電流制限層６のＧａＡｓと第２
クラッド層４のＡｌＧａＡｓとを選択的なエッチング溶
液でＮＨ4 ＯＨ：ＨＯ2 エッチングにより電流制限層６
に電流注入溝を形成したが、この時露出された溝の部分
の第２クラッド層４のＡｌＧａＡｓが酸化されてレーザ
ダイオードの特性に大きい影響を及ぼすこととなる。
クラッド層４のＡｌＧａＡｓとを選択的なエッチング溶
液でＮＨ4 ＯＨ：ＨＯ2 エッチングにより電流制限層６
に電流注入溝を形成したが、この時露出された溝の部分
の第２クラッド層４のＡｌＧａＡｓが酸化されてレーザ
ダイオードの特性に大きい影響を及ぼすこととなる。
【００１２】第２クラッド層４のＡｌＧａＡｓが酸化さ
れることを防止するために、ＥＰＯ特許第０，１４２，
８４５号では、電流制限層６としてＡｌ0.7 Ｇａ0.3 Ａ
ｓを利用した。
れることを防止するために、ＥＰＯ特許第０，１４２，
８４５号では、電流制限層６としてＡｌ0.7 Ｇａ0.3 Ａ
ｓを利用した。
【００１３】これを図１を参照して説明する。
【００１４】Ｎ−ＧａＡｓ基板１上にＭＢＥ（Molecula
r Beam Epitaxy）を利用してｎ−Ａｌ0.45Ｇａ0.55Ａｓ
クラッド層２，アンドープド（undoped ）Ａｌ0.15Ｇａ
Ａｓ活性層３，厚さ０．１μｍのＰ−Ａｌ0.45ＧｓＡｓ
４，０．００５μｍの厚さのＰ−ＧａＡｓ酸化防止膜
５，０．８μｍの厚さのｎ−Ａｌ0.7 Ｇａ0.3 Ａｓ電流
制限層６，および０．００５μｍの厚さのｎ−ＧａＡｓ
酸化防止膜７を連続的に成長させる。
r Beam Epitaxy）を利用してｎ−Ａｌ0.45Ｇａ0.55Ａｓ
クラッド層２，アンドープド（undoped ）Ａｌ0.15Ｇａ
Ａｓ活性層３，厚さ０．１μｍのＰ−Ａｌ0.45ＧｓＡｓ
４，０．００５μｍの厚さのＰ−ＧａＡｓ酸化防止膜
５，０．８μｍの厚さのｎ−Ａｌ0.7 Ｇａ0.3 Ａｓ電流
制限層６，および０．００５μｍの厚さのｎ−ＧａＡｓ
酸化防止膜７を連続的に成長させる。
【００１５】その後、フォトレジストを利用したフォト
リソグラフィ工程によりストライプ溝（Stripe groove
）パターン（図示せず）を２０μｍの幅で形成した
後、このストライプ溝パターンをマスクとしてＨ
2 Ｏ2 ：ＮＨ4 Ｏ2 ＝５：１のエッチング溶液で前記Ｎ
−ＧａＡｓ酸化防止膜７を除去する。
リソグラフィ工程によりストライプ溝（Stripe groove
）パターン（図示せず）を２０μｍの幅で形成した
後、このストライプ溝パターンをマスクとしてＨ
2 Ｏ2 ：ＮＨ4 Ｏ2 ＝５：１のエッチング溶液で前記Ｎ
−ＧａＡｓ酸化防止膜７を除去する。
【００１６】ついでＨＦ溶液により前記ｎ−Ａｌ0.7 Ｇ
ａ0.3 Ａｓ電流制限層６を蝕刻すれば、前記Ｐ−ＧａＡ
ｓ酸化防止膜５が露出されながらエッチングストップす
る。
ａ0.3 Ａｓ電流制限層６を蝕刻すれば、前記Ｐ−ＧａＡ
ｓ酸化防止膜５が露出されながらエッチングストップす
る。
【００１７】ついでＭＢＥ法によりＰ−Ａｌ0.45ＧａＡ
ｓ８およびＰ−ＧａＡｓ９を成長させた後、電極１０，
１１を形成する。
ｓ８およびＰ−ＧａＡｓ９を成長させた後、電極１０，
１１を形成する。
【００１８】ここに前記電極１０，１１を介して電流、
すなわちキャリアを注入すれば内部電流制限層６の効果
的な電流制限により、低いしきい値電流を有するレーザ
ダイオードを得られる。
すなわちキャリアを注入すれば内部電流制限層６の効果
的な電流制限により、低いしきい値電流を有するレーザ
ダイオードを得られる。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
エッチングにより電流注入溝を形成する方法は、大量生
産のための大きい面積のウェーハにおいてはその単一性
（Uniformity）の維持が難しい。
エッチングにより電流注入溝を形成する方法は、大量生
産のための大きい面積のウェーハにおいてはその単一性
（Uniformity）の維持が難しい。
【００２０】すなわち、電流注入溝を形成するために、
電流制限層をエッチングするので大きい面積のウェーハ
において成長繰を均一に形成することができるＭＢＥ
（Molecular Beam Epitaxy）またはＭＯＣＶＤ（Metal
Organic Chemical Vapor Deposition ）法の長点を利用
することきない。
電流制限層をエッチングするので大きい面積のウェーハ
において成長繰を均一に形成することができるＭＢＥ
（Molecular Beam Epitaxy）またはＭＯＣＶＤ（Metal
Organic Chemical Vapor Deposition ）法の長点を利用
することきない。
【００２１】また、前記特開昭６３−４９３９６号およ
びＥＰＯ特許第０，１３２，０８１号の場合では、電流
注入溝を形成するためのエッチングを施した後、露出さ
れたＡｌＧａＡｓ層の酸化により、その上に成長される
層の室（Quality ）が低下されることもあり、これによ
りレーザダイオードの信頼性に多大な悪影響を及ぼすこ
ともある。
びＥＰＯ特許第０，１３２，０８１号の場合では、電流
注入溝を形成するためのエッチングを施した後、露出さ
れたＡｌＧａＡｓ層の酸化により、その上に成長される
層の室（Quality ）が低下されることもあり、これによ
りレーザダイオードの信頼性に多大な悪影響を及ぼすこ
ともある。
【００２２】前記ＥＰＯ特許第０，１４２，８４５号で
は、このような問題手点を解消するために、電流注入溝
を形成するために２回のエッチングを施しなければなら
ない煩わしさがあり、かつ側方へのエッチングを率の調
節が難しく、またエッチング後に電流注入溝の側面が酸
化する問題が発生する。
は、このような問題手点を解消するために、電流注入溝
を形成するために２回のエッチングを施しなければなら
ない煩わしさがあり、かつ側方へのエッチングを率の調
節が難しく、またエッチング後に電流注入溝の側面が酸
化する問題が発生する。
【００２３】また電流電流制限層としてＡｌ0.7 Ｇａ
0.3 Ａｓいるので、これによりその上にｎ−ＧａＡｓ酸
化防止膜７を必ず成長させなければならない問題があ
る。
0.3 Ａｓいるので、これによりその上にｎ−ＧａＡｓ酸
化防止膜７を必ず成長させなければならない問題があ
る。
【００２４】
【課題を解決するための手段】本発明の目的は、半導体
レーザダイオードの電流注入溝を選択的な成長により形
成する方法を提供することにある。
レーザダイオードの電流注入溝を選択的な成長により形
成する方法を提供することにある。
【００２５】本発明の他の目的は、選択的な成長により
電流注入溝を形成した半導体レーザダイオードの構造を
提供することにある。
電流注入溝を形成した半導体レーザダイオードの構造を
提供することにある。
【００２６】上記の目的を達成するための本発明の半導
体レーザダイオードの製造方法は、半導体基板上のダブ
ルヘテロ（double hetero ）接合構造の活性層を形成す
る段階と、活性層上に電流注入溝を形成するために前記
活性層上に電流制限層を選択的に形成する段階と、およ
び前記電流注入溝および電流制限層上に平坦な表面を有
するクラッド層を形成する段階と、を備えることを特徴
とする。
体レーザダイオードの製造方法は、半導体基板上のダブ
ルヘテロ（double hetero ）接合構造の活性層を形成す
る段階と、活性層上に電流注入溝を形成するために前記
活性層上に電流制限層を選択的に形成する段階と、およ
び前記電流注入溝および電流制限層上に平坦な表面を有
するクラッド層を形成する段階と、を備えることを特徴
とする。
【００２７】上記の目的を達成するための本発明の半導
体レーザダイオードは、半導体基板上と、ダブルヘテロ
接合構造の活性層、前記活性層上に形成された電流制限
層および電流注入繰、前記電流制限層と電流注入溝間に
形成された第１量子ウェル（Quantum well）層、前記活
性層上の前記電流注入溝の領域に形成された第２量子ウ
ェル層および前記電流注入溝および電流制限層上に平坦
な表面を有するクラッド層を備えることを特徴とする。
体レーザダイオードは、半導体基板上と、ダブルヘテロ
接合構造の活性層、前記活性層上に形成された電流制限
層および電流注入繰、前記電流制限層と電流注入溝間に
形成された第１量子ウェル（Quantum well）層、前記活
性層上の前記電流注入溝の領域に形成された第２量子ウ
ェル層および前記電流注入溝および電流制限層上に平坦
な表面を有するクラッド層を備えることを特徴とする。
【００２８】
【実施例】以下、添付図面に基づいて本発明の実施例を
詳細に説明する。
詳細に説明する。
【００２９】図２は、本発明の第１実施例の半導体レー
ザダイオードの構造を示した断面図である。
ザダイオードの構造を示した断面図である。
【００３０】本発明の第１実施例の半導体レーザダイオ
ードの構造は、図２に示すように、ｎ型ＧａＡｓ基板２
１上にｎ型ＧａＡｓバッファ層２２，ｎ型Ａｌ0.45Ｇａ
Ａｓからなる第１クラッド層２３，アンドープＡｌＧａ
Ａｓからなる活性層２４，厚さ０．２〜０．６５μｍの
ｐ型Ａｌ0.45ＧａＡｓからなる第２クラッド層２５が順
次形成され、前記ｐ型Ａｌ0.45ＧａＡｓ第２クラッド層
２５上の電流注入溝１００を除外した領域に厚さ３０〜
１００μｍのアンドープドＧａＡｓまたは低濃度のＰ−
ＧａＡｓ，またはｎ−ＧａＡｓからなる量子ウェル層２
６と、選択的に成長させた電流制限層３１とが形成され
る。
ードの構造は、図２に示すように、ｎ型ＧａＡｓ基板２
１上にｎ型ＧａＡｓバッファ層２２，ｎ型Ａｌ0.45Ｇａ
Ａｓからなる第１クラッド層２３，アンドープＡｌＧａ
Ａｓからなる活性層２４，厚さ０．２〜０．６５μｍの
ｐ型Ａｌ0.45ＧａＡｓからなる第２クラッド層２５が順
次形成され、前記ｐ型Ａｌ0.45ＧａＡｓ第２クラッド層
２５上の電流注入溝１００を除外した領域に厚さ３０〜
１００μｍのアンドープドＧａＡｓまたは低濃度のＰ−
ＧａＡｓ，またはｎ−ＧａＡｓからなる量子ウェル層２
６と、選択的に成長させた電流制限層３１とが形成され
る。
【００３１】前記電流注入溝１００および電流制限層３
１上に、ｐ型Ａｌ0.45ＧａＡｓからなる第３クラッド層
３２が形成され、その上にｐ型ＧａＡｓキャップ層３３
が形成され、前記キャップ層３３の上部と基板２１の下
部とにｐ型電極３２およびｎ型電極３５が各々形成され
る。
１上に、ｐ型Ａｌ0.45ＧａＡｓからなる第３クラッド層
３２が形成され、その上にｐ型ＧａＡｓキャップ層３３
が形成され、前記キャップ層３３の上部と基板２１の下
部とにｐ型電極３２およびｎ型電極３５が各々形成され
る。
【００３２】図示しないが、電流注入溝１００の領域に
電流制限層３１の下部に形成された量子ウェル層２６の
厚さの１／２以下の量子ウェル層が形成されることもあ
る。
電流制限層３１の下部に形成された量子ウェル層２６の
厚さの１／２以下の量子ウェル層が形成されることもあ
る。
【００３３】上記構造の本発明の第１実施例の半導体レ
ーザダイオードの構造を図３を参照して説明する。
ーザダイオードの構造を図３を参照して説明する。
【００３４】まず、図３（ａ）に示すように、ｎ型Ｇａ
Ａｓ基板２１上にＭＯＣＶＤ法を利用してｎ型ＧａＡｓ
バツィ層２２を０．５μｍ以上の厚さで形成し、その上
にｎ型Ａｌ0.45ＧａＡｓからなる第１クラッド層２３，
アンドープＡｌＧａＡｓからなる活性層２４を形成す
る。
Ａｓ基板２１上にＭＯＣＶＤ法を利用してｎ型ＧａＡｓ
バツィ層２２を０．５μｍ以上の厚さで形成し、その上
にｎ型Ａｌ0.45ＧａＡｓからなる第１クラッド層２３，
アンドープＡｌＧａＡｓからなる活性層２４を形成す
る。
【００３５】次いで、前記活性層２４上にｐ型Ａｌ0.45
ＧａＡｓからなる第２クラッド層２５を０．２〜０．６
５μｍの厚さで形成し、アンドープＧａＡｓまたは低濃
度のｐ型ＧａＡｓまたはｎ型ＧａＡｓからなる量子ウェ
ル層２６を３０〜１００オングストロームの厚さで形成
した後、ｐ型Ａｌx ＧａＡｓ（ｘ≧０．６）からなる不
純物浸透防止膜２７を形成する。
ＧａＡｓからなる第２クラッド層２５を０．２〜０．６
５μｍの厚さで形成し、アンドープＧａＡｓまたは低濃
度のｐ型ＧａＡｓまたはｎ型ＧａＡｓからなる量子ウェ
ル層２６を３０〜１００オングストロームの厚さで形成
した後、ｐ型Ａｌx ＧａＡｓ（ｘ≧０．６）からなる不
純物浸透防止膜２７を形成する。
【００３６】ここで、不純物浸透防止膜２７はＳｉの浸
透を防止するためのので、これを形成する理由は次の通
りである。
透を防止するためのので、これを形成する理由は次の通
りである。
【００３７】すなわち、量子ウェル層２６上に電流注入
溝を電流制限層領域の以外の領域に選択的に成長させる
ために、ＧａＡｓとは全く異なる性質のＳｉＯ2 または
Ｓｉ3 Ｎ4 などの絶縁膜を選択成長させる時にマスクと
して主に用いられる。
溝を電流制限層領域の以外の領域に選択的に成長させる
ために、ＧａＡｓとは全く異なる性質のＳｉＯ2 または
Ｓｉ3 Ｎ4 などの絶縁膜を選択成長させる時にマスクと
して主に用いられる。
【００３８】この時、絶縁膜が形成された部分でＧａＡ
ｓ基板に同じの性質の単結晶体として成長されるのでは
なく、多結晶粒子として存在する。このようなＳｉＯ2
またはＳｉ3 Ｎ4 などの絶縁膜が前記Ｓｉ浸透防止膜２
７がなく、直接量子ウェル層２６上に蒸着され、電流制
限層を成長させるための高温状態で長い時間存在する
と、量子ウェル層２６がＳｉＯ2 またはＳｉ3 Ｎ4 から
のＳｉ浸透のより破壊されると共に表面粗（grainy tex
ture）現象が発生する。
ｓ基板に同じの性質の単結晶体として成長されるのでは
なく、多結晶粒子として存在する。このようなＳｉＯ2
またはＳｉ3 Ｎ4 などの絶縁膜が前記Ｓｉ浸透防止膜２
７がなく、直接量子ウェル層２６上に蒸着され、電流制
限層を成長させるための高温状態で長い時間存在する
と、量子ウェル層２６がＳｉＯ2 またはＳｉ3 Ｎ4 から
のＳｉ浸透のより破壊されると共に表面粗（grainy tex
ture）現象が発生する。
【００３９】これにより、前記量子ウェル層２６右上に
Ｓｉ浸透防止膜２７を０．１μｍ以上の厚さで形成する
ことにより、Ｓｉが量子ウェル層２６へ浸透することを
防止する。
Ｓｉ浸透防止膜２７を０．１μｍ以上の厚さで形成する
ことにより、Ｓｉが量子ウェル層２６へ浸透することを
防止する。
【００４０】図３（ｂ）に示すように、前記Ｓｉ浸透防
止膜２７上にＳｉＯ2 またはＳｉ3Ｎ4 のような絶縁膜
２８を蒸着する。
止膜２７上にＳｉＯ2 またはＳｉ3Ｎ4 のような絶縁膜
２８を蒸着する。
【００４１】図３（ｃ）に示すように、前記絶縁膜２８
上に第１ホトレジスト２９を塗布し、ホトリソグラフ工
程により、図３（ｄ）に示すように、一定の長さ（ここ
では１μｍ程よの幅（Ｗ1 ）を有するように第１ホトレ
ジスト２９をパターニングして電流注入溝領域を定義す
る。
上に第１ホトレジスト２９を塗布し、ホトリソグラフ工
程により、図３（ｄ）に示すように、一定の長さ（ここ
では１μｍ程よの幅（Ｗ1 ）を有するように第１ホトレ
ジスト２９をパターニングして電流注入溝領域を定義す
る。
【００４２】図４（ａ）に示すように、前記パターニン
グされた第１ホトレジスト２９を利用して絶縁膜を選択
的にエッチングし、第１ホトレジスト２９を除去する。
グされた第１ホトレジスト２９を利用して絶縁膜を選択
的にエッチングし、第１ホトレジスト２９を除去する。
【００４３】図４（ｂ）に示すすように、絶縁膜２８を
含む全ての表面にわたって前記第１ホトレジスト２９同
種の第２ホトレジスト３０を塗布し、図４（ｃ）に示す
ように、ホトリソグラフ工程により、一定の長さの幅
（Ｗ2 ）（ここでは１０μｍ）を有するパターンで前記
第２ホトレジストをパターニングする。
含む全ての表面にわたって前記第１ホトレジスト２９同
種の第２ホトレジスト３０を塗布し、図４（ｃ）に示す
ように、ホトリソグラフ工程により、一定の長さの幅
（Ｗ2 ）（ここでは１０μｍ）を有するパターンで前記
第２ホトレジストをパターニングする。
【００４４】図４（ｄ）に示すように、パターニンクざ
た前記第２ホトレジスト３０をマスクとして利用してＨ
Ｆ溶液Ｓｉ浸透防止膜２７を湿式エッチングする。この
時、Ｓｉ浸透防止膜２７の下方の量子ウェル層２６がＧ
ａＡｓ層であるので、量子ウェル層２６においてはエッ
チングが停止される。
た前記第２ホトレジスト３０をマスクとして利用してＨ
Ｆ溶液Ｓｉ浸透防止膜２７を湿式エッチングする。この
時、Ｓｉ浸透防止膜２７の下方の量子ウェル層２６がＧ
ａＡｓ層であるので、量子ウェル層２６においてはエッ
チングが停止される。
【００４５】Ｓｉ浸透防止膜２７は第１ホトレジスト２
９の幅（Ｗ1 ）である５μに近似した４μ程の幅を有す
るようにエッチングする。
９の幅（Ｗ1 ）である５μに近似した４μ程の幅を有す
るようにエッチングする。
【００４６】次いで、図５（ａ）に示すように、前記第
２ホトレジストを除去した後、図５（ａ）の状態のウェ
ハに、図５（ｂ）に示すように、ＯＣＶＤ法により電流
制限層３１を成長させて電流注入溝１００を形成する。
２ホトレジストを除去した後、図５（ａ）の状態のウェ
ハに、図５（ｂ）に示すように、ＯＣＶＤ法により電流
制限層３１を成長させて電流注入溝１００を形成する。
【００４７】これは同種（等しい性質）の結晶体で同一
の物質の結晶体を成長させることができる原理を利用し
たことで、図５（ａ）の状態のウェハに決定成長を行え
ば、ＧａＡｓ量子ウェル層２６上に残存している絶縁膜
２８とＳｉ浸透防止膜２７は結晶成長のマスクとして利
用するので、この部分には結晶成長が出来上らなく、量
子ウェル層２６が露出された部分、すなわち電流注入溝
領域の以外の領域のみＧａＡｓ結晶が選択的に成長され
る。
の物質の結晶体を成長させることができる原理を利用し
たことで、図５（ａ）の状態のウェハに決定成長を行え
ば、ＧａＡｓ量子ウェル層２６上に残存している絶縁膜
２８とＳｉ浸透防止膜２７は結晶成長のマスクとして利
用するので、この部分には結晶成長が出来上らなく、量
子ウェル層２６が露出された部分、すなわち電流注入溝
領域の以外の領域のみＧａＡｓ結晶が選択的に成長され
る。
【００４８】したがって、別途の追加工程を必要としな
くて電流制限層を形成すると共に電流注入溝を形成する
ことができる。
くて電流制限層を形成すると共に電流注入溝を形成する
ことができる。
【００４９】ここで電流注入溝の形状は図５（ａ）の状
態の製造の際、ウェハの方向により違うことがある。
態の製造の際、ウェハの方向により違うことがある。
【００５０】すなわち、前記第２ホトレジストのパター
ン形成の時、電流注入溝のストライプ（stripe）方向を
第２ホトレジストの下部層、ここでは量子ウェル層２６
の結晶方位＜０ １ １ ＞若しくは＜０ −１ −１
＞に沿って形成してＶ字状の電流注入溝を形成するか、
または＜０ −１ １＞または＜０ １ −１＞に沿っ
て形成して逆メサ（Mesa）状の電流注入溝を形成するこ
ともある。
ン形成の時、電流注入溝のストライプ（stripe）方向を
第２ホトレジストの下部層、ここでは量子ウェル層２６
の結晶方位＜０ １ １ ＞若しくは＜０ −１ −１
＞に沿って形成してＶ字状の電流注入溝を形成するか、
または＜０ −１ １＞または＜０ １ −１＞に沿っ
て形成して逆メサ（Mesa）状の電流注入溝を形成するこ
ともある。
【００５１】以後、図５（ｂ）状態のウェハをＧａＡｓ
またはＡｌＧａＡｓの選択的なエッチング溶液であるＨ
Ｆ中に浸して図５（ｃ）に示すように、Ｓｉ浸透防止膜
２７および絶縁膜２８を除去し、電流注入溝領域の量子
ウェル層２６をその厚さの１／２以上を蝕刻する。
またはＡｌＧａＡｓの選択的なエッチング溶液であるＨ
Ｆ中に浸して図５（ｃ）に示すように、Ｓｉ浸透防止膜
２７および絶縁膜２８を除去し、電流注入溝領域の量子
ウェル層２６をその厚さの１／２以上を蝕刻する。
【００５２】この時、量子ウェル層２６および電流制限
層３１が空気中に露出され、これにより形成された自然
酸化膜も、同時にＨＦ溶液により除去されるので、ＨＦ
溶液によるエッチング後、直に脱イオン水による洗浄を
行い、図５（ｄ）に示すように、ＬＰＥ（Liquid Phase
Epitaxy）法により電流制限層３１上にｐ型Ａｌ0.45Ｇ
ａＡｓからなる第３クラッド層３２とｐ型ＧａＡｓキャ
ップ層３３とを順次形成する。
層３１が空気中に露出され、これにより形成された自然
酸化膜も、同時にＨＦ溶液により除去されるので、ＨＦ
溶液によるエッチング後、直に脱イオン水による洗浄を
行い、図５（ｄ）に示すように、ＬＰＥ（Liquid Phase
Epitaxy）法により電流制限層３１上にｐ型Ａｌ0.45Ｇ
ａＡｓからなる第３クラッド層３２とｐ型ＧａＡｓキャ
ップ層３３とを順次形成する。
【００５３】この時、第３クラッド層３２のＡｌ0.45Ｇ
ａＡｓが量子ウェル層２６のＧａＡｓうえで成長される
ので、ＬＰＥ成長特性によって量子ウェル層２６のＧａ
Ａｓが第３クラッド層３２のＡｌ0.45ＧａＡｓの中へメ
ルトバック（Melt Back ）される現象が発生して“Ａ”
部分の欠陥は全て除去される。
ａＡｓが量子ウェル層２６のＧａＡｓうえで成長される
ので、ＬＰＥ成長特性によって量子ウェル層２６のＧａ
Ａｓが第３クラッド層３２のＡｌ0.45ＧａＡｓの中へメ
ルトバック（Melt Back ）される現象が発生して“Ａ”
部分の欠陥は全て除去される。
【００５４】また本発明において、前記第３クラッド層
３２およびキャップ層３３は、ＭＯＣＶＤ法によっても
成長させることができる。
３２およびキャップ層３３は、ＭＯＣＶＤ法によっても
成長させることができる。
【００５５】前記本羽目対の第１実施例において、量子
ウェル層２６を形成しなくて前記Ｓｉ浸透防止膜２７を
アンドープ（undoped)ＧａＡｓで形成することができ
る。
ウェル層２６を形成しなくて前記Ｓｉ浸透防止膜２７を
アンドープ（undoped)ＧａＡｓで形成することができ
る。
【００５６】この時、アンドープＧａＡｓからなるＳｉ
浸透防止膜の厚さは前述したようにＳｉＯ2 Ｓｉ3 Ｎ4
等の絶縁膜によりＧａＡｓの表面粗い（grainy textur
e）現象を防止するために０．１μｍ以上形成しなけれ
ばならない。
浸透防止膜の厚さは前述したようにＳｉＯ2 Ｓｉ3 Ｎ4
等の絶縁膜によりＧａＡｓの表面粗い（grainy textur
e）現象を防止するために０．１μｍ以上形成しなけれ
ばならない。
【００５７】量子ウェル層を形成しない前記のような場
合においても、前記第３クラッド層３２およびキャップ
層３３をＭＯＣＶＤ法またはＬＰＥ法により成長させる
ことができる。
合においても、前記第３クラッド層３２およびキャップ
層３３をＭＯＣＶＤ法またはＬＰＥ法により成長させる
ことができる。
【００５８】上述した本発明の第１実施例の半導体レー
ザダイオードの製造方法において、とＳｉＯ2 またはＳ
ｉ3 Ｎ4 等の絶縁膜２８を選択的な成長時のマスクとし
て用いた場合に発生する量子ウェル層２６の表面粗現象
を防止するために前述したようにＳｉ浸透防止膜２７を
用いなくて、量子ウェル層２６上にＰＳＣ（Phosphosil
icate Glass ）／ＳｉＯ2 またはＰＳＧ／Ｓｉ3 Ｎ4 二
重膜を蒸着してこれを選択的な成長時のマスクとして用
いて本発明の第１実施例の工程を行うこともできる。
ザダイオードの製造方法において、とＳｉＯ2 またはＳ
ｉ3 Ｎ4 等の絶縁膜２８を選択的な成長時のマスクとし
て用いた場合に発生する量子ウェル層２６の表面粗現象
を防止するために前述したようにＳｉ浸透防止膜２７を
用いなくて、量子ウェル層２６上にＰＳＣ（Phosphosil
icate Glass ）／ＳｉＯ2 またはＰＳＧ／Ｓｉ3 Ｎ4 二
重膜を蒸着してこれを選択的な成長時のマスクとして用
いて本発明の第１実施例の工程を行うこともできる。
【００５９】また、ＳｉＯ2 ，Ｓｉ3 Ｎ4 またはＰＳＧ
／ＳｉＯ2 ，ＰＳＧ／Ｓｉ3 Ｎ4 を用いなくて量子ウェ
ル層２６を成長させる工程まで進行させた後、これを酸
素雰囲気下で熱処理してＧａＡｓからなる量子ウェル層
２６をＧａＡｓ−ＳｉＯ2 膜とより作製してこれを選択
的成長時のマスクとして用いることができる。
／ＳｉＯ2 ，ＰＳＧ／Ｓｉ3 Ｎ4 を用いなくて量子ウェ
ル層２６を成長させる工程まで進行させた後、これを酸
素雰囲気下で熱処理してＧａＡｓからなる量子ウェル層
２６をＧａＡｓ−ＳｉＯ2 膜とより作製してこれを選択
的成長時のマスクとして用いることができる。
【００６０】図４は本発明の第２実施例による半導体レ
ーザダイオードの構造を示す断面図である。
ーザダイオードの構造を示す断面図である。
【００６１】ＡｌＧａＡｓ／ＧａＡｓの異種接合の構造
において、活性層とクラッド層との間にＡｌのグレーデ
ッドコポジション（Graded Composition）を有するＡｌ
ＧａＡｓ／ＧａＡｓ層を形成することにより、活性層内
への電子の囲いを増大させる漏斗効果と、効果的な電磁
気波の導波効果を得ることがある。したがって、しかい
値電流を得られるレーザダイオードの構造であるＧＲＩ
Ｎ−ＳＣＨ（Graded Index Separate Confinement Hete
rostructure ）のレーザダイオードを示したものであ
る。
において、活性層とクラッド層との間にＡｌのグレーデ
ッドコポジション（Graded Composition）を有するＡｌ
ＧａＡｓ／ＧａＡｓ層を形成することにより、活性層内
への電子の囲いを増大させる漏斗効果と、効果的な電磁
気波の導波効果を得ることがある。したがって、しかい
値電流を得られるレーザダイオードの構造であるＧＲＩ
Ｎ−ＳＣＨ（Graded Index Separate Confinement Hete
rostructure ）のレーザダイオードを示したものであ
る。
【００６２】本発明の第２実施例による半導体レーザダ
イオードの構造は、図６に示すように、ｎ型ＧａＡｓ基
板２１上にｎ型ＧａＡｓバッファ層２２，ｎ型Ａｌ0.6
→0.2 ＧａＡｓからなる第１グレーデット層３６，アン
ドープＧａＡｓからなる活性層２４，ｐ型Ａｌ
0.6 →0.2 ＧａＡｓからなる第２グレーデッド層３７，
ｐ型Ａｌ0.6 ＧａＡｓからなる第２クラッド層２５，が
順次形成された構造である。
イオードの構造は、図６に示すように、ｎ型ＧａＡｓ基
板２１上にｎ型ＧａＡｓバッファ層２２，ｎ型Ａｌ0.6
→0.2 ＧａＡｓからなる第１グレーデット層３６，アン
ドープＧａＡｓからなる活性層２４，ｐ型Ａｌ
0.6 →0.2 ＧａＡｓからなる第２グレーデッド層３７，
ｐ型Ａｌ0.6 ＧａＡｓからなる第２クラッド層２５，が
順次形成された構造である。
【００６３】前記第２クラッド層２５上にアンドープＧ
ａＡｓまたは低濃度のｐ型ＧａＡｓまたはｎ型ＧａＡｓ
からなる量子ウェル層２６が形成されている。
ａＡｓまたは低濃度のｐ型ＧａＡｓまたはｎ型ＧａＡｓ
からなる量子ウェル層２６が形成されている。
【００６４】この量子ウェル層２６は電流注入溝の領域
とその以外の領域における厚さとは異なる。
とその以外の領域における厚さとは異なる。
【００６５】電流注入溝の量子ウェル層の厚さ（ｔ2 ）
はその以外の領域、すなわち電流制限層領域における厚
さ（ｔ1 ）の１／２以下である（０＜ｔ2 ＜１／２
ｔ1 ）。
はその以外の領域、すなわち電流制限層領域における厚
さ（ｔ1 ）の１／２以下である（０＜ｔ2 ＜１／２
ｔ1 ）。
【００６６】また量子ウェル層２６上の電流制限層領域
に電流制限層３１および電流注入溝領域にわたってｐ型
Ａｌ0.6 ＧａＡｓからなる第３クラッド層３２が形成さ
れ、第３クラッド層３２上にｐ型ＧａＡｓからなるキャ
ップ層３３形成され、前記キャップ層３３の上部と基板
２１の下部とにそれぞれｐ型電極３４およびｎ型電極３
５が形成される構造である。
に電流制限層３１および電流注入溝領域にわたってｐ型
Ａｌ0.6 ＧａＡｓからなる第３クラッド層３２が形成さ
れ、第３クラッド層３２上にｐ型ＧａＡｓからなるキャ
ップ層３３形成され、前記キャップ層３３の上部と基板
２１の下部とにそれぞれｐ型電極３４およびｎ型電極３
５が形成される構造である。
【００６７】上記構造の本発明の第２実施例の半導体レ
ーザダイオードの構造方法を図５を参照して説明する。
ーザダイオードの構造方法を図５を参照して説明する。
【００６８】まず、図７（ａ）に示すように、ｎ型Ｇａ
Ａｓ基板２１上にＭＯＣＶＤ法を利用してｎ型ＧａＡｓ
バッファ層２２を０．５μｍ以上の厚さで形成し、つい
でｎ型Ａｌ0.6 ＧａＡｓからなる第１クラッド層２３，
ｎ型Ａｌ0.6 →0.2 ＧａＡｓからなる第１グレーデッド
層３６，を順次形成する。
Ａｓ基板２１上にＭＯＣＶＤ法を利用してｎ型ＧａＡｓ
バッファ層２２を０．５μｍ以上の厚さで形成し、つい
でｎ型Ａｌ0.6 ＧａＡｓからなる第１クラッド層２３，
ｎ型Ａｌ0.6 →0.2 ＧａＡｓからなる第１グレーデッド
層３６，を順次形成する。
【００６９】ついで、アンドープＧａＡｓ活性層２４を
５０〜１００オングストロームの厚さで形成し、ｐ型Ａ
ｌ0.2 →0.6 ＧａＡｓからなる第２グレーデッド層３
７，ｐ型Ａｌ0.6 ＧａＡｓからなる第２クラッド層２５
を順次形成する。
５０〜１００オングストロームの厚さで形成し、ｐ型Ａ
ｌ0.2 →0.6 ＧａＡｓからなる第２グレーデッド層３
７，ｐ型Ａｌ0.6 ＧａＡｓからなる第２クラッド層２５
を順次形成する。
【００７０】第２クラッド層２２上にアンドープＧａＡ
ｓたは低濃度のｐ型ＧａＡｓや低濃度のｎ型ＧａＡｓか
らなる量子ウェル層２６を３０〜１００オングストロー
ムの厚さで形成し、量子ウェル層２６へのシリコン浸透
を防止するためにｐ型ＡｌｘＧａＡｓ（ｘ≧０．５）か
らなる不純物浸透防止膜２７とｐ型ＧａＡｓとからなる
選択的除去膜３８を量子ウェル層２６上に順次形成す
る。この時前記選択的除去膜３８は１０００オングスト
ロームの以上の厚さで形成する。
ｓたは低濃度のｐ型ＧａＡｓや低濃度のｎ型ＧａＡｓか
らなる量子ウェル層２６を３０〜１００オングストロー
ムの厚さで形成し、量子ウェル層２６へのシリコン浸透
を防止するためにｐ型ＡｌｘＧａＡｓ（ｘ≧０．５）か
らなる不純物浸透防止膜２７とｐ型ＧａＡｓとからなる
選択的除去膜３８を量子ウェル層２６上に順次形成す
る。この時前記選択的除去膜３８は１０００オングスト
ロームの以上の厚さで形成する。
【００７１】図７（ｂ）に示すように、選択的除去膜３
８上にＰＥＣＶＤ（plasma Enhanced Chemical Vapor D
eposition ）法によりＳｉＯ2 またはＳｉ3 Ｎ4 等の絶
縁膜２８を５００〜３０００オングストローム程の厚さ
で蒸着する。
８上にＰＥＣＶＤ（plasma Enhanced Chemical Vapor D
eposition ）法によりＳｉＯ2 またはＳｉ3 Ｎ4 等の絶
縁膜２８を５００〜３０００オングストローム程の厚さ
で蒸着する。
【００７２】図７（ｃ）に示すように、絶縁膜２８上に
第１ホトレジスト２９を塗布した後、図７（ｄ）に示す
ように、一定の場（Ｗ1 ＝３〜７μｍ）を有するように
第１ホトレジスト２９ホトリソグラフィ工程によりパタ
ーニングする。
第１ホトレジスト２９を塗布した後、図７（ｄ）に示す
ように、一定の場（Ｗ1 ＝３〜７μｍ）を有するように
第１ホトレジスト２９ホトリソグラフィ工程によりパタ
ーニングする。
【００７３】図８（ａ）に示すように、前記パターニン
グされた第１ホトレジスト２９をマスクとして絶縁膜２
８を蝕刻する。
グされた第１ホトレジスト２９をマスクとして絶縁膜２
８を蝕刻する。
【００７４】ついで、図８（ｂ）に示すように、第１ホ
トレジストを除去し絶縁膜２８を含む全ての表面にわた
って全第１ホトレジスト２９の同種の第２ホトレジスト
３０を塗布する。
トレジストを除去し絶縁膜２８を含む全ての表面にわた
って全第１ホトレジスト２９の同種の第２ホトレジスト
３０を塗布する。
【００７５】図８（ｃ）に示すように、一定の幅（Ｗ2
＝８〜１２μｍ）を有するように第２ホトレジスト３０
をホトリソグラフィ工程によりパターニングした後、図
８（ｄ）に示すように、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｃ2 Ｈ
4 （ＯＨ）2 ：＝１：２：７溶液に前記選択的除去膜３
８および不純物浸透防止膜２７を湿式蝕刻させた後、図
９（ａ）に示すように、第２ホトレジストを除去する。
＝８〜１２μｍ）を有するように第２ホトレジスト３０
をホトリソグラフィ工程によりパターニングした後、図
８（ｄ）に示すように、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｃ2 Ｈ
4 （ＯＨ）2 ：＝１：２：７溶液に前記選択的除去膜３
８および不純物浸透防止膜２７を湿式蝕刻させた後、図
９（ａ）に示すように、第２ホトレジストを除去する。
【００７６】図９（ｂ）に示すように、露出された量子
ウェル層２６上にＭＯＣＶＤ法により電流制限層３１を
成長させて電流注入溝１００を形成し、このように形成
された図９（ｂ）基板をＢＯＥ（Buffered Oxide Etcha
nt）に浸して図９（ｃ）に示すように絶縁膜２８を除去
し、さらにＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｃ2 Ｈ4 （Ｏ
Ｈ）2 ：＝１：２：７溶液で前記選択的除去膜３８およ
び不純物浸透防止膜２７を除去する。
ウェル層２６上にＭＯＣＶＤ法により電流制限層３１を
成長させて電流注入溝１００を形成し、このように形成
された図９（ｂ）基板をＢＯＥ（Buffered Oxide Etcha
nt）に浸して図９（ｃ）に示すように絶縁膜２８を除去
し、さらにＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｃ2 Ｈ4 （Ｏ
Ｈ）2 ：＝１：２：７溶液で前記選択的除去膜３８およ
び不純物浸透防止膜２７を除去する。
【００７７】ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：
５００の溶液を利用して電流注入溝領域の露出された量
子ウェル層２６を量子ウェル層の厚さ（ｔ）の１／２以
下である厚さ（０≦ｔ2 ≦１／２ｔ1 ）になるように蝕
刻して前記不純物浸透防止膜２７と量子ウェル層２６と
の間の境界面における欠陥を除去する。
５００の溶液を利用して電流注入溝領域の露出された量
子ウェル層２６を量子ウェル層の厚さ（ｔ）の１／２以
下である厚さ（０≦ｔ2 ≦１／２ｔ1 ）になるように蝕
刻して前記不純物浸透防止膜２７と量子ウェル層２６と
の間の境界面における欠陥を除去する。
【００７８】その後、図９（ｄ）に示すように、ＭＯＣ
ＶＤ法によりｐ型Ａｌ0.6 ＧａＡｓからなる第３クラッ
ド層３２，ｐ型ＧａＡｓからなるキャップ層３３を形成
し、キャップ層３３上部と基板２１下部とにそれぞれｐ
型電極３４およびｎ型電極３５を形成して、本発明の第
２実施例の半導体レーザダイオードを製造する。
ＶＤ法によりｐ型Ａｌ0.6 ＧａＡｓからなる第３クラッ
ド層３２，ｐ型ＧａＡｓからなるキャップ層３３を形成
し、キャップ層３３上部と基板２１下部とにそれぞれｐ
型電極３４およびｎ型電極３５を形成して、本発明の第
２実施例の半導体レーザダイオードを製造する。
【００７９】ここで、電流注入溝の形状は第１実施例の
ように図５（Ｉ）状態の製造の際、ウェハ製造方向にし
たがって変ることがある。
ように図５（Ｉ）状態の製造の際、ウェハ製造方向にし
たがって変ることがある。
【００８０】すなわち、前記第２ホトレジストパターン
の形成の時、電流注入溝のストライプ（stripe）方向を
第２ホトレジストの下部層である量子ウェル層２６の決
定方向＜０ １ １＞若しくは＜０ −１ −１＞に沿
って形成して“Ｖ”字状の電流注入溝を形成するか、ま
たは＜０ −１ １＞若しくは＜０ １ −１＞に沿っ
て形成して“逆メサ（mesa）”状の電流注入溝を形成す
る。
の形成の時、電流注入溝のストライプ（stripe）方向を
第２ホトレジストの下部層である量子ウェル層２６の決
定方向＜０ １ １＞若しくは＜０ −１ −１＞に沿
って形成して“Ｖ”字状の電流注入溝を形成するか、ま
たは＜０ −１ １＞若しくは＜０ １ −１＞に沿っ
て形成して“逆メサ（mesa）”状の電流注入溝を形成す
る。
【００８１】また、第１実施例のように図９（ｄ）の
“Ａ”部分の欠陥は、量子ウェル層２６のＧａＡｓが第
３クラッド層３２のＡｌ0.6 ＧａＡｓからなるメルトバ
ック（Melt Back ）されて全て除去される。
“Ａ”部分の欠陥は、量子ウェル層２６のＧａＡｓが第
３クラッド層３２のＡｌ0.6 ＧａＡｓからなるメルトバ
ック（Melt Back ）されて全て除去される。
【００８２】図１０は本発明の第２実施例のＧＲＩＮ−
ＳＣＨレーザダイオードにおいて、活性層（アンドープ
ＧａＡｓ）２４の上下に第１グレーデッド層３６として
ｎ型Ａｌy Ｇａ1-y Ａｓ（ｙ＝０．６−０．２）を形成
し、第２グレーデッド層３７としてｐ型Ａｌx Ｇａ1-x
Ａｓ（ｘ＝０．２−０．６）を形成して波長（λ）が８
３０である場合を示したので、図１１は本発明の第２実
施例のＧＲＩＮ−ＳＣＨレーザダイオード（図６〜図
６）において、他の波長を得るために他の実施例で、活
性層２４をＡｌ0.08ＧａＡｓで形成し第１グレーデッド
層３６としてｎ型Ａｌy Ｇａ1-x Ａｓ（ｙ＝０．６−
０．３）を形成し、第２グレーデッド層３７としてｐ型
Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．３−０．６）を形成して
波長（λ）が７８０である場合を示したものである。
ＳＣＨレーザダイオードにおいて、活性層（アンドープ
ＧａＡｓ）２４の上下に第１グレーデッド層３６として
ｎ型Ａｌy Ｇａ1-y Ａｓ（ｙ＝０．６−０．２）を形成
し、第２グレーデッド層３７としてｐ型Ａｌx Ｇａ1-x
Ａｓ（ｘ＝０．２−０．６）を形成して波長（λ）が８
３０である場合を示したので、図１１は本発明の第２実
施例のＧＲＩＮ−ＳＣＨレーザダイオード（図６〜図
６）において、他の波長を得るために他の実施例で、活
性層２４をＡｌ0.08ＧａＡｓで形成し第１グレーデッド
層３６としてｎ型Ａｌy Ｇａ1-x Ａｓ（ｙ＝０．６−
０．３）を形成し、第２グレーデッド層３７としてｐ型
Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．３−０．６）を形成して
波長（λ）が７８０である場合を示したものである。
【００８３】
【発明の効果】以上説明したように、本発明の半導体レ
ーザダイオード構造および製造方法は、電流注入溝を蝕
刻ではなく、選択的な成長により形成するようにしたの
で、大きい面積のウェーハ内において一定形状の溝を形
成することができる。また、蝕刻により露出された層の
欠陥が工程の遂行中に自然に除去されるので、レーザダ
イオードの信頼性が向上される。一方、本発明の半導体
レーザダイオードは、第１実施例、第２実施例によるレ
ーザダイオードのＩ−Ｌ曲線図である図６および図７に
示すように、第１実施例による半導体レーザダイオード
が約５０ｍＡ程度低いしきい値電流を有し、第２実施例
による半導体レーザダイオードが約５〜２００ｍＡ程度
の非常に低いしきい値電流を有する特性がある。
ーザダイオード構造および製造方法は、電流注入溝を蝕
刻ではなく、選択的な成長により形成するようにしたの
で、大きい面積のウェーハ内において一定形状の溝を形
成することができる。また、蝕刻により露出された層の
欠陥が工程の遂行中に自然に除去されるので、レーザダ
イオードの信頼性が向上される。一方、本発明の半導体
レーザダイオードは、第１実施例、第２実施例によるレ
ーザダイオードのＩ−Ｌ曲線図である図６および図７に
示すように、第１実施例による半導体レーザダイオード
が約５０ｍＡ程度低いしきい値電流を有し、第２実施例
による半導体レーザダイオードが約５〜２００ｍＡ程度
の非常に低いしきい値電流を有する特性がある。
【図１】従来の半導体レーザダイオードの構造を示す断
面図。
面図。
【図２】本発明の第１実施例による半導体レーザダイオ
ードの構造を示す断面図。
ードの構造を示す断面図。
【図３】本発明の第１実施例による半導体レーザダイオ
ードの製造方法を示す工程別素子断面図。
ードの製造方法を示す工程別素子断面図。
【図４】図３に示す工程に続く工程を示す工程別素子断
面図。
面図。
【図５】図４に示す工程に続く工程を示す工程別素子断
面図。
面図。
【図６】本発明の第２実施例による半導体レーザダイオ
ードの構造を示す断面図。
ードの構造を示す断面図。
【図７】本発明の第２実施例による半導体レーザダイオ
ードの製造方法を示す工程別素子図。
ードの製造方法を示す工程別素子図。
【図８】図７に示す工程に続く工程を示す工程別素子断
面図。
面図。
【図９】図８に示す工程に続く工程を示す工程別素子断
面図。
面図。
【図１０】本発明の第２実施例のグレーデッド層（Ｇｒ
ａｄｅｄ ｌａｙｅｒ）の構成図。
ａｄｅｄ ｌａｙｅｒ）の構成図。
【図１１】本発明の第３実施例のグレーデッド層の構成
図。
図。
【図１２】本発明の第１実施例による半導体レーザダイ
オードの典型的なＩ−Ｌ曲線図。
オードの典型的なＩ−Ｌ曲線図。
【図１３】本発明の第２実施例による半導体レーザダイ
オードの典型的なＩ−Ｌ曲線図。
オードの典型的なＩ−Ｌ曲線図。
２１ 基板 ２２ バッファ層 ２３ 第１クラッド層 ２４ 活性層 ２５ 第２クラッド層 ２６ 量子ウェル層 ２７ Ｓｉ浸透防止膜 ２８ 絶縁膜 ２９ 第１ホトレジスト ３０ 第２ホトレジスト ３１ 電流制限層 ３２ 第３クラッド層 ３３ キャップ層 ３４，３５ 電極 ３６ 第１グレーデッド層 ３７ 第２グレーデッド層 ３８ 選択的な除去膜 １００ 電流注入溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 施 相 基 大韓民国京畿道安養市批山２洞573 三益 アパートメント２−1019 (72)発明者 崔 原 澤 大韓民国ソウル特別市恩平区大棗洞72−19 (72)発明者 林 珍 赫 大韓民国ソウル特別市冠岳区新林９−洞 1555−13 (72)発明者 徐 周▲オク▼ 大韓民国ソウル特別市冠岳区新林２−洞95 −58、21／４ (72)発明者 梁 ▲民▼ 大韓民国ソウル特別市九老区始興４−洞 810−20
Claims (59)
- 【請求項１】半導体基板上にダブルヘトロ接合構造の活
性層を形成する段階と、 活性層上に電流注入溝を形成するために前記活性層上に
電流制限層を選択的に形成する段階と、 前記電流注入溝および電流制限層上に平坦な表面を有す
るクラッド層を形成する段階とを備えることを特徴とす
る半導体レーザダイオードの製造方法。 - 【請求項２】前記電流制限層を選択的に形成する段階、 前記活性層上に量子ウェル層、不純物浸透防止膜、絶縁
膜を順次形成する工程と、 前記絶縁膜を所定の幅（Ｗ1 ）を有するパターンでパタ
ーニングする工程と、 前記不純物浸透防止膜を前記絶縁膜の幅（Ｗ1 ）に近似
した幅を有するパターンでパターニングする工程と、 前記量子ウェル層上に前記パターニングされた絶縁膜お
よび不純物浸透防止膜をマスクとして電流制限層を選択
的に成長させて電流注入溝を形成する工程と、 前記絶縁膜および不純物浸透防止膜を除去する工程と、 からなることを特徴とする特許請求の範囲第１項記載の
半導体レーザダイオードの製造方法。 - 【請求項３】前記量子ウェル層は、アンドーブＧａＡ
ｓ、低濃度のｐ型ＧａＡｓ、またはｎ型ＧａＡｓのいず
れかで形成することを特徴とする特許請求の範囲第２項
記載の半導体レーザダイオードの製造方法。 - 【請求項４】前記不純物浸透防止膜は、Ａｌx ＧａＡｓ
（ｘ≧０．６）で形成することを特徴とする特許請求の
範囲第２項記載の半導体レーザダイオードの製造方法。 - 【請求項５】前記絶縁膜は、ＳｉＯ2 またはＳｉ3 Ｎ4
のいずれかで形成することを特徴とする特許請求の範囲
第２項記載の半導体レーザダイオードの製造方法。 - 【請求項６】前記絶縁膜パターンの幅（Ｗ1 ）は、３〜
７μｍであることを特徴とする特許請求の範囲第２項記
載の半導体レーザダイオードの製造方法。 - 【請求項７】前記電流制限層は、ＭＯＣＶＤ法により成
長させることを特徴とする特許請求の範囲第２項記載の
半導体レーザダイオードの製造方法。 - 【請求項８】前記不純物浸透防止膜をパターンニングす
る工程は、前記パターンニングされた絶縁膜上にホトレ
ジストを塗布し、所定の幅（Ｗ1 ＝Ｗ2 ＜Ｗ1 ）を有す
るパターンで前記ホトレジストをパターニングした後前
記パターニングされたホトレジストをマスクとして前記
不純物浸透防止膜を湿式蝕刻して成ることを特徴とする
特許請求の範囲第２項記載の半導体レーザダイオードの
製造方法。 - 【請求項９】前記ホトレジストは、形成されたパターン
の長さ方向が前記量子ウェル層の結晶方位＜０ １ １
＞若しくは＜０ −１ −１＞に沿って形成されるよう
にパターニングすることを特徴とする特許請求の範囲第
２項記載の半導体レーザダイオードの製造方法。 - 【請求項１０】前記ホトレジストは、形成されたパター
ンの長さ方向が前記量子ウェル層の結晶方位＜０ −１
１＞若しくは＜０ １ −１＞に沿って形成されるよ
うにパターニングすることを特徴とする特許請求の範囲
第８項記載の半導体レーザダイオードの製造方法。 - 【請求項１１】前記ホトレジストのパターンの幅
（Ｗ1 ）は、８〜１２μｍであることを特徴とする特許
請求の範囲第８項記載の半導体レーザダイオードの製造
方法。 - 【請求項１２】前記絶縁膜および不純物浸透防止膜は、
ＨＦを利用して除去することを特徴とする特許請求の範
囲第２項記載の半導体レーザダイオードの製造方法。 - 【請求項１３】前記電流制限層を選択的に形成する段階
後に前記電流注入溝部分の量子ウェル層を蝕刻する段階
がさらに含まれることを特徴とする特許請求の範囲第１
項記載の半導体レーザダイオードの製造方法。 - 【請求項１４】前記電流注入溝部分の量子ウェル層の蝕
刻は、量子ウェルの厚さの１／２程度残存するように蝕
刻することを特徴とする特許請求の範囲第１３項記載の
半導体レーザダイオードの製造方法。 - 【請求項１５】前記電流制限層を選択的に形成する段階
が、 前記活性層上に量子ウェル層を形成する工程と、 前記量子ウェル層を酸化させて酸化量子ウェル層を形成
する工程と、 前記酸化量子ウェル層を所定の幅（Ｗ1 ）を有するはパ
ターンでパターニングする工程と、 前記パターニングされた酸化量子ウェル層をマスクとし
て電流制限層を選択的に成長させて電流注入溝を形成す
る工程と、 前記酸化量子ウェル層を除去する工程とからなることを
特徴とする半導体レーザダイオードの製造方法。 - 【請求項１６】前記酸化量子ウェル層は、形成されたパ
ターンの長さ方向が前記量子ウェル層の結晶方位＜０
１ １＞若しくは＜０ −１ −１＞に沿って形成され
るようにパターニングすることを特徴とする特許請求の
範囲第１５項記載の半導体レーザダイオードの製造方
法。 - 【請求項１７】前記酸化量子ウェル層は、形成されたパ
ターンの長さ方向が前記量子ウェル層の結晶方位＜０
−１ １＞若しくは＜０ １ −１＞に沿って形成され
るようにパターニングすることを特徴とする特許請求の
範囲第１５項記載の半導体レーザダイオードの製造方
法。 - 【請求項１８】前記酸化量子ウェル層のパターンの幅
（Ｗ1 ）は、３〜７μｍであることを特徴とする特許請
求の範囲第１５項記載の半導体レーザダイオードの製造
方法。 - 【請求項１９】前記電流制限層を選択的に形成する段階
が、 前記活性層上に不純物浸透防止膜を形成する工程と、 前記不純物浸透防止膜上に絶縁膜を形成する工程と、 前記不純物浸透防止膜を前記絶縁膜の幅（Ｗ1 ）と同一
の幅を有するパターンでパターニングする工程と、 前記活性層上に前記パターニングされたされた絶縁膜お
よび不純物浸透防止膜をマスクとして電流制限層を選択
的に成長させて電流注入溝を形成する工程と、 前記絶縁膜および不純物浸透防止膜を除去する工程と、 からなることを特徴とする半導体レーザダイオードの製
造方法。 - 【請求項２０】前記不純物浸透防止膜は、アンドープド
ＧａＡｓで形成することを特徴とする特許請求の範囲第
１９項記載の半導体レーザダイオードの製造方法。 - 【請求項２１】前記不純物浸透防止膜は、少くともも
０．１μｍの厚さで形成することを特徴とする特許請求
の範囲第１９項記載の半導体レーザダイオードの製造方
法。 - 【請求項２２】前記不純物浸透防止膜は、形成されたパ
ターンの長さ方向が前記活性層の結晶方位＜０ １ １
＞若しくは＜０ −１ −１＞に沿って形成されるよう
にパターニングすることを特徴とする特許請求の範囲第
１９項記載の半導体レーザダイオードの製造方法。 - 【請求項２３】前記不純物浸透防止膜は、形成されたパ
ターンの長さ方向が前記活性層の結晶方位＜０ −１
１＞若しくは＜０ １ −１＞に沿って形成されるよう
にパターニングすることを特徴とする特許請求の範囲第
１９項記載の半導体レーザダイオードの製造方法。 - 【請求項２４】前記絶縁膜は、ＳｉＯ2 またはＳｉ3 Ｎ
4 のいずれかで形成することを特徴とする特許請求の範
囲第１９項記載の半導体レーザダイオードの製造方法。 - 【請求項２５】前記絶縁膜および不純物浸透防止膜は、
ＨＦを利用して除去することを特徴とする特許請求の範
囲第１９項記載の半導体レーザダイオードの製造方法。 - 【請求項２６】前記絶縁膜のパターンの幅（Ｗ1 ）は、
３〜７μｍであることを特徴とする特許請求の範囲第１
９項記載の半導体レーザダイオードの製造方法。 - 【請求項２７】前記電流制御層を選択的に形成する段階
が、 前記活性層上に量子ウェル層を形成する工程と、 前記量子ウェル層上に二重膜を形成する工程と、 前記二重膜を所定の幅（Ｗ1 ）を有するパターンでパタ
ーニングする工程と、 前記量子ウェル層上に前記パターニングサレタ二重膜を
マスクとして電流制限層を選択的に成長させて電流注入
溝を形成する工程と、 前記二重膜を除去する工程とからなることを特徴とする
半導体レーザダイオードの製造方法。 - 【請求項２８】前記二重膜は、ＰＳＧ／ＳｉＯ2 ，ＰＳ
Ｇ／Ｓｉ3 Ｎ4 のいずれかで形成することを特徴とする
特許請求の範囲第２７項記載の半導体レーザダイオード
の製造方法。 - 【請求項２９】前記二重膜は、形成されたパターンの長
さ方向が前記量子ウェル層の結晶方位＜０ １ １＞若
しくは＜０ −１ −１＞に沿って形成されるようにパ
ターニングすることを特徴とする特許請求の範囲第１９
項記載の半導体レーザダイオードの製造方法。 - 【請求項３０】前記二重膜は、形成されたパターンの長
さ方向が前記量子ウェル層の結晶方位＜０ −１ １＞
若しくは＜０ １ −１＞に沿って形成されるようにパ
ターニングすることを特徴とする特許請求の範囲第１９
項記載の半導体レーザダイオードの製造方法。 - 【請求項３１】前記二重膜パターンの幅（Ｗ1 ）は、３
〜７μｍであることを特徴とする特許請求の範囲第２７
項記載の半導体レーザダイオードの製造方法。 - 【請求項３２】前記クラッド層は、Ａｌ0.45ＧａＡｓで
形成することを特徴とする特許請求の範囲第１項記載の
半導体レーザダイオードの製造方法。 - 【請求項３３】前記クラッド層は、ＬＰＥ法またはＭＯ
ＣＶＤ法のいずれかにより請求させることを特徴とする
特許請求の範囲第３４項記載の半導体レーザダイオード
の製造方法。 - 【請求項３４】前記クラッド層を形成する段階後に、前
記クラッド層上にキャップ層を形成する段階と、前記キ
ャップ層の上部と半導体基板の下部とにそれぞれ電極を
形成する段階とがさらに含まれることを特徴とする特許
請求の範囲第１項記載の半導体レーザダイオードの製造
方法。 - 【請求項３５】第１導電型基板上に第１導電型バッファ
層、第１導電型の第１クラッド層、第１導電型の第１グ
レーデッド層、第２導電型の第２クラッド層、量子ウェ
ル層、不純物浸透防止膜、選択的な除去膜、絶縁膜を順
次形成する段階と、 前記絶縁膜を所定の幅（Ｗ1 ）を有するパターンでパタ
ーニングする段階と、 前記選択的な除去膜および不純物浸透防止膜を前記絶縁
膜の幅（Ｗ1 ）にほぼ等しい幅を有するパターンでパタ
ーニングする段階と、 前記パターニングされた絶縁膜、選択的な除去膜および
不純物浸透防止膜をマスクとして前記量子ウェル層上に
電流制限層を選択的に成長させて電流注入溝を形成する
段階と、 前記絶縁膜、選択的な除去膜および不純物浸透防止膜を
除去する段階と、 前記電流注入溝部分と量子ウェル層を所定の厚さが存在
するように蝕刻する段階と、 前記電流注入溝および電流制限層上に第２導電型第３ク
ラッド層および第２導電型キャップ層を順次形成する段
階と、 前記キャップ層上部と基板下部とにそれぞれ第２導電型
電極および第１導電型電極を形成する段階と、 を備えることを特徴とする半導体レーザダイオードの製
造方法。 - 【請求項３６】前記量子ウェル層は、アンドソープＧａ
Ａｓ、低濃度のｐ型ＧａＡｓ、または低濃度ｎ型ＧａＡ
ｓのいずれかで形成することを特徴とする特許請求の範
囲第３５項記載の半導体レーザダイオードの製造方法。 - 【請求項３７】前記不純物浸透防止膜は、ｐ型Ａｌx Ｇ
ａＡｓ（ｘ≧０．５）で形成するを特徴とする特許請求
の範囲第３５項記載の半導体レーザダイオードの製造方
法。 - 【請求項３８】前記選択的な除去膜は、ｐ型ＧａＡｓで
形成することを特徴とする特許請求の範囲第３５項記載
の半導体レーザダイオードの製造方法。 - 【請求項３９】前記選択的な除去膜は、少くとも１００
オングストロームの厚さを有するように形成することを
特徴とする特許請求の範囲第３８項記載の半導体レーザ
ダイオードの製造方法。 - 【請求項４０】前記絶縁膜は、ＳｉＯ2 またはＳｉ3 Ｎ
4 のいずれかで形成することを特徴とする特許請求の範
囲第３５項記載の半導体レーザダイオードの製造方法。 - 【請求項４１】前記絶縁膜パターンの幅（Ｗ1 ）は、３
〜７μｍであることを特徴とする特許請求の範囲第３５
項記載の半導体レーザダイオードの製造方法。 - 【請求項４２】前記選択的な除去膜および不純物浸透防
止膜をパターニングする段階は、 前記パターニングされた絶縁膜上にホトレジストを塗布
した後、所定の幅（Ｗ2 ）を有するパターンでパターニ
ングする工程と、 前記ホトレジストパターンをマスクとして前記選択的な
除去膜および不純物浸透防止膜を湿式蝕刻する工程と成
ることを特徴とする特許請求の範囲第３５項記載の半導
体レーザダイオードの製造方法。 - 【請求項４３】前記ホトレジストは、形成されたパター
ンの長さ方向が前記量子ウェル層の結晶方位＜０ １
１＞若しくは＜０ −１ −１＞に沿って形成されるよ
うにパターニングすることを特徴とする特許請求の範囲
第４２項記載の半導体レーザダイオードの製造方法。 - 【請求項４４】前記ホトレジストは、形成されたパター
ンの長さ方向が前記量子ウェル層の結晶方位＜０ −１
１＞若しくは＜０ １ −１＞に沿って形成されるよ
うにパターニングすることを特徴とする特許請求の範囲
第４２項記載の半導体レーザダイオードの製造方法。 - 【請求項４５】前記ホトレジストのパターンの幅
（Ｗ1 ）は、８〜１２μｍであることを特徴とする特許
請求の範囲第４２項記載の半導体レーザダイオードの製
造方法。 - 【請求項４６】前記選択的な除去膜および不純物浸透防
止膜は、Ｈ2 ＳＯ4 ：Ｈ2 ０2 ：Ｃ2Ｈ2 （ＯＨ）2 ：
＝１：２：７溶液を利用して湿式蝕刻することを特徴と
する特許請求の範囲第４２項記載の半導体レーザダイオ
ードの製造方法。 - 【請求項４７】前記電流制限層は、ＭＯＣＶＤ法により
成長させることを特徴とする特許請求の範囲第３５項記
載の半導体レーザダイオードの製造方法。 - 【請求項４８】前記絶縁膜は、ＢＯＥを利用して除去す
ることを特徴とする特許請求の範囲第３５項記載の半導
体レーザダイオードの製造方法。 - 【請求項４９】前記選択的な除去膜および不純物浸透防
止膜は、Ｈ2 ＳＯ4 ：Ｈ2 ０2 ：Ｃ2Ｈ2 （ＯＨ）2 ：
＝１：２：７溶液を利用して除去することを特徴とする
特許請求の範囲第３５項記載の半導体レーザダイオード
の製造方法。 - 【請求項５０】前記電流注入溝部分の量子ウェル両は、
量子ウェル層の厚さの１／２程残存するように蝕刻する
ことを特徴とする特許請求の範囲第３５項記載の半導体
レーザダイオードの製造方法。 - 【請求項５１】前記量子ウェル層は、ＮＨ4 ＯＨ：Ｈ2
０2 ：Ｈ2 Ｏ＝１：１：５００溶液を利用して湿式蝕刻
することを特徴とする特許請求の範囲第５０項記載の半
導体レーザダイオードの製造方法。 - 【請求項５２】前記第３クラッド層は、Ａｌ0.6 ＧａＡ
ｓで形成することを特徴とする特許請求の範囲第３５項
記載の半導体レーザダイオードの製造方法。 - 【請求項５３】前記クラッド層は、ＭＯＣＶＤ法または
ＬＰＥ法のいずれかにより形成することを特徴とする特
許請求の範囲第３５項記載の半導体レーザダイオードの
製造方法。 - 【請求項５４】半導体基板と、 前記半導体基板上に形成されたダブルヘテロ接合構造と
活性層と、 前記活性層上に形成された電流注入溝および電流制限層
と、 前記活性層と電流制限層間に形成された第１量子ウェル
層と、 前記活性層上の前記電流注入溝領域に形成された第２量
子ウェル層と、 前記電流注入溝および電流制限層上に平坦な表面を有る
すクラッド層と、 を備えることを特徴とする半導体レーザダイオード。 - 【請求項５５】前記第１量子ウェル層と第２量子ウェル
層とは、互に違う厚さを有することを特徴とする特許請
求の範囲第５４項記載の半導体レーザダイオード。 - 【請求項５６】前記第２量子ウェル層の厚さは、前記第
１量子ウェル層の厚さの１／２であることを特徴とする
特許請求の範囲第５４項記載の半導体レーザダイオー
ド。 - 【請求項５７】前記電流注入溝は、‘Ｖ’字状であるこ
とを特徴とする特許請求の範囲第５４項記載の半導体レ
ーザダイオード。 - 【請求項５８】前記電流注入溝は、逆メサ（Ｍｅｓａ）
状であることを特徴とする特許請求の範囲第５４項記載
の半導体レーザダイオード。 - 【請求項５９】前記クラッド層上に形成されたキャップ
層と；前記半導体基板の下部と前記キャップ層の上部と
にそれぞれ形成された電極をさらに含まれることを特徴
とする特許請求の範囲第５４項記載の半導体レーザダイ
オード。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR920009056 | 1992-05-27 | ||
| KR1019930001691A KR970001896B1 (ko) | 1992-05-27 | 1993-02-08 | 반도체 레이저 다이오드의 구조 및 그 제조방법 |
| KR1992-9056 | 1993-02-08 | ||
| KR1993-1691 | 1993-02-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669599A true JPH0669599A (ja) | 1994-03-11 |
Family
ID=26629088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5146826A Pending JPH0669599A (ja) | 1992-05-27 | 1993-05-26 | 半導体レーザダイオード及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5445993A (ja) |
| JP (1) | JPH0669599A (ja) |
| KR (1) | KR970001896B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192884B2 (en) | 2003-06-24 | 2007-03-20 | Samsung Electro-Mechanics Co., Ltd. | Method for manufacturing semiconductor laser device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2138912C (en) * | 1993-12-24 | 1999-05-04 | Shoji Ishizaka | Semiconductor laser device |
| US5686744A (en) * | 1996-06-17 | 1997-11-11 | Northern Telecom Limited | Complementary modulation-doped field-effect transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157283A (ja) * | 1983-12-26 | 1985-08-17 | Oki Electric Ind Co Ltd | 半導体レ−ザ素子の製造方法 |
| JPH01268082A (ja) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | 半導体素子および半導体レーザ素子 |
| JPH01289184A (ja) * | 1988-05-16 | 1989-11-21 | Mitsubishi Electric Corp | 半導体レーザ装置の製造方法 |
| JPH03209893A (ja) * | 1990-01-12 | 1991-09-12 | Matsushita Electric Ind Co Ltd | 半導体レーザおよびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4329189A (en) * | 1980-02-04 | 1982-05-11 | Northern Telecom Limited | Channelled substrate double heterostructure lasers |
| JPS6014482A (ja) * | 1983-07-04 | 1985-01-25 | Toshiba Corp | 半導体レ−ザ装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
| US4783425A (en) * | 1985-11-06 | 1988-11-08 | Hitachi, Ltd. | Fabrication process of semiconductor lasers |
| JPH0673758B2 (ja) * | 1986-08-14 | 1994-09-21 | 新日本製鐵株式会社 | 硬化肉盛用被覆ア−ク溶接棒 |
| KR900009229B1 (ko) * | 1988-04-28 | 1990-12-24 | 한국 과학기술원 | 선택적 에피택시법에 의한 표면 방출형 AlGaAs/GaAs 반도체 레이저 다이오드의 제조방법 |
-
1993
- 1993-02-08 KR KR1019930001691A patent/KR970001896B1/ko not_active IP Right Cessation
- 1993-05-26 JP JP5146826A patent/JPH0669599A/ja active Pending
- 1993-05-27 US US08/067,834 patent/US5445993A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157283A (ja) * | 1983-12-26 | 1985-08-17 | Oki Electric Ind Co Ltd | 半導体レ−ザ素子の製造方法 |
| JPH01268082A (ja) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | 半導体素子および半導体レーザ素子 |
| JPH01289184A (ja) * | 1988-05-16 | 1989-11-21 | Mitsubishi Electric Corp | 半導体レーザ装置の製造方法 |
| JPH03209893A (ja) * | 1990-01-12 | 1991-09-12 | Matsushita Electric Ind Co Ltd | 半導体レーザおよびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192884B2 (en) | 2003-06-24 | 2007-03-20 | Samsung Electro-Mechanics Co., Ltd. | Method for manufacturing semiconductor laser device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930024238A (ko) | 1993-12-22 |
| KR970001896B1 (ko) | 1997-02-18 |
| US5445993A (en) | 1995-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6320209B1 (en) | Epitaxial lateral overgrowth of gallium nitride based semiconductive oxide selective growth mask and method for fabricating the same | |
| JP3060973B2 (ja) | 選択成長法を用いた窒化ガリウム系半導体レーザの製造方法及び窒化ガリウム系半導体レーザ | |
| US4932033A (en) | Semiconductor laser having a lateral p-n junction utilizing inclined surface and method of manufacturing same | |
| JPH09139550A (ja) | 半導体レーザ装置の製造方法、及び半導体レーザ装置 | |
| JP2000058981A (ja) | 窒化ガリウム系半導体発光素子及びその製造方法 | |
| JP3982985B2 (ja) | 半導体レーザ素子の製造方法 | |
| JPH0529713A (ja) | 半導体レーザ素子 | |
| JPH0964452A (ja) | 半導体レーザ装置，及びその製造方法 | |
| JP2000022282A (ja) | 面発光型発光素子及びその製造方法 | |
| KR20000035669A (ko) | 반도체 레이저, 반도체 장치 및 이들의 제조 방법 | |
| JPH0669599A (ja) | 半導体レーザダイオード及びその製造方法 | |
| US5304507A (en) | Process for manufacturing semiconductor laser having low oscillation threshold current | |
| JP3552642B2 (ja) | 半導体発光素子及びその製造方法 | |
| JP3963233B2 (ja) | 窒化ガリウム系化合物半導体発光素子及びその製造方法 | |
| JP3767031B2 (ja) | 半導体発光素子およびその製造方法 | |
| JP2947164B2 (ja) | 半導体レーザ素子 | |
| JP4497606B2 (ja) | 半導体レーザ装置 | |
| JP2865160B2 (ja) | 半導体レーザの製造方法 | |
| JPH08204285A (ja) | 半導体レーザ及びその製造方法 | |
| JPH1098234A (ja) | 半導体レーザ，及びその製造方法 | |
| JP2000252587A (ja) | 半導体レーザおよびその製造方法 | |
| JPH08222808A (ja) | 半導体発光装置の製造方法 | |
| JPH06112592A (ja) | 半導体レーザ素子の製造方法 | |
| JPH09321388A (ja) | 構造基板の製造方法 | |
| JP3328933B2 (ja) | 半導体レーザ素子及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |