JPS63301567A

JPS63301567A - 半導体装置

Info

Publication number: JPS63301567A
Application number: JP13494687A
Authority: JP
Inventors: Toshiro Ogino; 俊郎荻野; Kazuo Imai; 和雄今井
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-06-01
Filing date: 1987-06-01
Publication date: 1988-12-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置、いわゆる低電圧・低消費電力動作
が可能な相補型ＭＥＳ（Ｍｅｔａｔ−８ｅｍｌｃｏｎｄ
ｕｃｔｏｒ）電界効果トランジスタ（以下、廊Ｓ　ＦＥ
Ｔと略称す）に関し、特に、相補型ＭＥＳＦＥＴの動作
速度を高め、かつｎチャネルＭｇ５ＦＥＴ　とｐチャネ
ルＭＥＳＦＥＴとの両者のゲート電極の形成を同時にし
て工程の簡略化を図った相補型ＭＥＳＦＥＴ集積回路に
関するものである。

〔従来の技術〕

従来、ａａｊ’ｋａ　（砒化ガリウム）集積回路におい
ては、ＭＥＳＦＥＴ　のみが能動素子として用いられて
きた。これは、ＧａＡＩＩ上に界面準位が少なく、かつ
安定な絶縁層を形成することができないため、ＭＯ８型
ＦＥＴもしくはＭＩＳ型ＦＥＴを構成することができな
いからである。さらに、ＧａＡＢ　ＭＥＳＦＥＴ　　に
おいては、ｎチャネルＭＥＳＦＥＴｊ、か実現されてお
らず、相補ＷＭＥＳＦＥＴ回路を構成することは困難で
あった。この理由は、ｐ型ｃａＡａに対して高いバリア
ハイドをもつショットキ接合を形成することが困難であ
ったことによる。

す々わち、ＧａＡｆｉに対するショットキ接合の金属−
半導体界面におけるフェルミ準位は、価電子帯上端から
約（Ｅｇ／３）のエネルギー位置（Ｅｇｉバンドギャッ
プ）に固定され、金属の種類にはほとんど依存しないこ
とが知られている。従って、ｎ形層、Ａ、に対する高い
バリアハイドは容易に得られるが、ｐ形ｃａＡａに対し
ては困難でおる。Ｓｔ（シリコン）集積回路においては
、相補型ＭＯ８ＦＥＴ　が低消費電力用として広く用い
られておυ、ＧａＡｓ集積回路においても相補型が低消
費電力化に有効であるにもかかわらず、上記の理由によ
シ実現されていなかった。

一方、ＧａＡｓ集積回路の高速性を生かしつつ相補型Ｍ
ＥＳＦＥＴを構成する別の方法として、Ｓｌ基板（ウェ
ハ）上の一部にＧａＡｓ層を形成し、ｎチャネルＦＥＴ
はＧＩＬＡＩ上に、ｐチャネルＦＥＴはＳｉ基板上に形
成する方法が考えられる。電子移動度は）ｓｉよｆｉ　
ＧａＡｓの方がはるかに大きいものの、正孔移動度につ
いては、ＳＩの方が大きい。

従って、高速性の観点からも、上記のｎチャネルＦＥＴ
はｃａＡｓ上、ｐチャネルはＳｉ基板上に構成すること
は有利である。

〔発明が解決しようとする問題点〕

しかし、Ｓ１上にＰチャネルＦＥＴ　　を作製し、さら
にその上に成長させたＧａＡｇ層上にｎチャネルＦＥＴ
を作製することは、工程数が増大し、実用的な歩留シを
得ることは困難である。もし、ｐチャネルＦＥＴ、ｎチ
ャネルＦＥＴ両者のゲート電極形成を同時に行うことが
できれば、工程は大幅に簡略化される。しかし、従来技
術を以ってしては、ｐ形Ｓｉとｎ形ＧａＡｓの両者に対
して高いバリアハイドを有するゲート電極を形成するこ
とはできなかった。

本発明は上記のような点に鑑みてなされたものであり、
その目的は、相補型ＭＥＳＦＥＴの動作速度を高め、か
つｎチャネルＭＥＳＦＥＴ　ｌ！：ｐチャネルＭＥＳＦ
ｇＴとの両者のゲート電極の形成を同時にして工程の簡
略化を図ることができる半導体装置を提供することにあ
る。

〔問題点を解決する丸めの手段〕

本発明の半導体装置は、単結晶８１基板の主面上に、単
結晶Ｇ　ａ　Ａ　６層が形成されている第１の領域と、
単結晶ＧａＡｓ層が形成されていない第２の領域とを有
し、該第１の領域を成すＧａＡｓ層の主面上の一部にｎ
形層を設けるとともに、前記第２の領域を成す８１基板
の主面上の一部にｐ形層を設け、前記ｎ形層の一部およ
び前記ｐ形層の一部に、少なくともリン（Ｐ）を含むア
モルファスシリコン層によるゲートをそれぞれ構成して
、前記第１の領域においてはｎチャネルＭＥＳＦＥＴを
構成し、前記第２の領域においてはｐチャネルＭＥＳＦ
ＥＴを構成してなることを特徴とするものである。

〔作用〕

したがって、本発明においては、ｐチャネルＭＥＳＦＥ
ＴをＳｉ基板上に作製し、ｎチャネｋＭＥｓＦＥＴを該
８１基板上の一部に形成したＧａＡｇ層上に作製するこ
とにより、これらＭＥＳＦＥＴ　によって相補型ゲート
回路を実現できる。さらに、異なる材質上にｐチャネル
ＭＥＳＦＥＴ　とｎチャネルＭＥＳＦＥＴを形成するこ
とは一般に工程数の増加を招くのであるが、本発明では
、両ＭＥＳ　ＦＥＴ　のゲート電極を同一の材料とし、
同時に形成することＫよって、少ない工程数で展進でき
る。すなわち、リンを１チ以上含むアモルファスシリコ
ンつまシ非晶質５ｉ−ｐ固溶体薄膜は、半導体との接合
において金属として振舞い、ショットキ接合を形成する
。この材料は、ｐ形層１に対して高いバリアハイドを有
し、かつ、そのバリアハイドのリン濃度依存性は小さい
。一方、ＧａＡ＠とのショットキ接合において社、リン
濃度の高い領域ではｐ形ＧａＡａに対して高いバリアハ
イドを有するが、リン濃度の低い領域ではｎ形ＧａＡ−
に対して高いバリアハイドを示す。従って、リン濃度の
比較的低い、例えばりンを１〜８チ程度含む非晶ｊｉ！
ｔ（Ｓｔ−Ｐ固溶体薄膜は、ｐ形Ｓｔとｎ形ＧａＡｍの
両者に高いバリアハイドのショットキ接合を形成する。

よって、本発明は、かかる材料を用いて、ｎチャネルＭ
ＥＳＦＥＴとｐチャネルＭＥＳＦＥＴのゲート電極形成
を同時に行い、工程の大幅な簡略化を図ることができる
。

〔実施例〕

以下、実施例と共に本発明の詳細な説明する。

第１図は本発明の一実施例による相補型ＭＥＳＦＥＴゲ
ート回路の構造断面図である。同図において、１はｎ形
Ｓｉ基板、２はこの基板１上の一部に形成された半絶縁
性ＧａＡｓ層、３はＳｌ基板１の選択酸化膜、４および
５はそれぞれ８１基板１上に形成されるｐチャネルＭＥ
ＳＦＥＴのソース。

ドレインとしてのＰ　８１領域、６はそのｐ形チャネル
層であシ、３１はＳｔ基板１上の薄い酸化膜（ｓ　ｓ　
０１層）である。Ｔは絶縁層、８はＡｔ電極である。ま
た、９および１０はそれぞれ前記Ｇａ　Ａ１層２上に形
成されるｎチャネルＭＥＳＦＥＴ（ＧａＡｉＭＥＳＦＥ
Ｔともいう）とソース、ドレインとして＋のｎ　Ｇ、Ａ８領域、１１はそのｎ形チャネル層、１２
はｐチャネルＭＥＳＦＥＴのソース電極、１３はｐチャ
ネルＭＥＳＦＥＴのドレイン電極、１４はＧａＡｓ　Ｍ
ＥＳＦＥＴのソース電極、１５はＧａＡｓＭＥＳＦＥＴ
　のドレイン電極である。さらに、２゜は５ｔ−ｐチャ
ネルＭＥＳＦ’ＥＴおよびＧａＡｓ　ＭＥＳＦＥＴ　を
それぞれ形成するゲート電極であり、これらゲート電極
２０は、リンを１〜８％含有する非晶質５ｉ−Ｐ固溶体
薄膜から成シ、本実施例ではリン濃度を３チとした。

ここで、上記実施例構造の作製方法を説明する前に、非
晶質５ｔ−ｐ固溶体と、ｐ形Ｓｌおよびｎ形、ｐ形Ｇａ
Ａｓとのショットキ接合特性について第２図を参照して
述べる。

第２図はｐ形Ｓｉ　、ｐ形Ｇ　＠　Ａ　Ｉ　、　ｎ形Ｇ
ａＡｓ　　に対するショットキバリアバイトを示すもの
であり、非晶質５ｉ−ｐ固溶体は、Ｓｉｘ烏−ＰＨ３−
Ｈ，を用いた減圧化学気相成長法（ＬＰＣＶＤ）にょυ
、５００℃で堆積した。第２図では、５ｌｔＨｓの流量
に対するｐＨｓ流量の比（ＰＨｓ／ＳｉｍＨ＠）を横軸
にしてアシ、バリアハイドはショットキダイオードの電
圧−電流特性から求めた。第２図に示すように、ｐ形層
１におけるバリアハイド（％性１）は、ＰＨｓ／Ｓｌ意
Ｈ＠に対する依存性が小さく、従って、どのようなリン
濃度でもＯ，ＳＶ８度のバリアハイドが得られる。一方
、ＧａＡ、においては、ＰＨ，／Ｓｉ、Ｈ＠が３以下で
はｎ形ＧａＡａに対してＯ，Ｓ　Ｖ程度のバリア（特性
■）を形成し、ＰＨｓ／５ｉｓＨｓが大きくなると、ｐ
形Ｇ　ａ　Ａ　Ｈに対するバリアハイド（特性Ｉ）が増
大するとともに、ｎ形ＧａＡｓに対しては減少する。従
って、ＰＨ３／８　ｉｓ　Ｈ＠を３以下として堆積する
場合、非晶質８ｉ−Ｐ固溶体はｐ形Ｓｔとｎ形ＧａＡｓ
の両者に対して高いバリアをもつショットキ接合を形成
する。ＰＨｉ／５ｌｓＨ・＝３に対応する非晶質８１−
Ｐ固溶体中のリン濃度は約８％であシ、本発明の主旨か
らは、リン濃度を８％以下とするが望ましい。一方、非
晶質５ｔ−ｐ固溶体の抵抗率は、リン濃度の減少ととも
に増大する。例えばリン濃度１％では１０Ω副程になる
。

従って、本発明において、ゲート抵抗を増大させないた
めには、リン濃度を１％以上とすることが望ましい。

このように、リン濃度を選ぶことにより、非晶質５ｔ−
ｐ固溶体薄膜は、ｐ形Ｓｔとｎ形ＧａＡｓ両者に対して
高いバリアハイドを有するため、第１図に示す実施例に
おりては、ｓｉ・ｐチャネルＭＥＳＰＥＴとＧａＡｓ５
ｎチヤネルＭＥＳＦＥＴの両者は、大きな伝達コンダク
タンスと大きな論理振幅を有することになる。

次に、第１図に示す実施例の製造方法について第３図を
用いて簡単に述べる。まず、ｎ形ｓ１基板１上に素子間
分離の丸めの選択酸化膜３を形成する。次いでｐチャネ
ルＭＥＳＦＥＴのチャネルとなるｐ形層６をイオン注入
により形成し、さらにソースおよびドレインとなるｐＳ
ｌ領域つまりｐ＋層４，５をイオン注入によシ形成する
。これらの工程は公知のＳｌプロセスで行なわれるもの
であシ、詳細は省略する。上記イオン注入は薄い酸化膜
を介して行なわれるが、該酸化膜を残したまま、その上
面にｓ１窒化膜を形成する。その後、ＧａＡａ層を形成
する領域のＳｔ窒化膜及び薄い酸化膜を除去することに
より、第３図（−）に示す構造を得る。

ここで、３１け上記薄い酸化膜、３２は上記Ｓｉ窒化膜
である。

次いで、第３図（−）の工程後、ＧａＡ、エピタキシャ
ル成長を行うと、第３図（ｂ）のごとく８１表面の露出
した領域３３の上には単結晶ＧａＡｌ４ノ１２が成長し
、Ｓｉ窒化膜３２上には非晶質もしくは多結晶ＧａＡｓ
２ｍ形成される。本実施例では、減圧有機金属化学気相
成長法を用い、４００℃で１μｍの厚さのＧａＡｌ１層
を堆積した。

次に、第３図（ｂ）において、ＧａＡａの単結晶層２を
残し、その他の領域２＆をフォトリングラフィを用いて
除去する。その後、ＧａＡ、層２上に、ｎチャネルＭＥ
ＳＦＥＴのチャネル層１１１次いでソースおよびドレイ
ンとなるｎ　ＧａＡｓ領域つｕｎ　層９．１０をイオン
注入によシ形成する（第３図（Ｃ））。これらの工程も
、公知のＧａＡｓＭＥＳＦＥＴ　における製造工程と何
ら変わりは々い。なお、ＧａＡ＠層２に１層９，１０お
よびチャネル層１１を形成する工程において、８１基板
１上のｐチャネルＭＥＳＦＥＴはＳｔ窒化膜３２で保護
されておシ、全く影響を受けることはない。

次いで、第３図（Ｃ）の工程後、Ｓｌ窒化膜３２　を除
去し、絶縁層Ｔを形成する。この絶縁層７は５１０２で
もＳｉ窒化膜でもよいが、ここではプラズマ化学気相成
長法によるＳｉ窒化膜を用いた。

次いで、チャネル層６および１１のゲートショットキ接
合部の絶縁層をフォトリングラフィによ多開口し、非晶
質５ｉ−ｐ固溶体２０を堆積する。この非晶資５ｉ−Ｐ
固溶体は、ＳｉｍＨ−とＰＨ，を用いた減圧気相成長法
を用いて堆積した。ここでは、ＰＨｓ／Ｓｉ＊Ｈｓ流量
比を１とし、５００℃で２５０ｎｍの厚さとした。非晶
質５ｔ−ｐ固溶体をフォトリソグラフィを用いてパター
ニングすると、第３図（ｄ）の構造を得る。その後、５
１１１ｐチャネルＭＥＳＦＥＴおよびＧａＡｓ＠ｎチャ
ネルＭＥＳＦＥＴの各ソースおよびドレインのコンタク
ト穴を形成し、Ａｔ配線を施すことによって、第１図に
示す相補型ＭＥＳ　ＦＥＴゲート回路が作製される。な
お、第１図において、１６は正電位電源端子、１７は負
またはアース電源端子、１８は入力端子、１９は出力端
子である。

このようＫして製造され九本実施例の相補型ＭＥＳＦＥ
Ｔゲート回路は、ｐチャネル、ｎチャネル両ＦＥＴとも
にノーマリオフとなるようにチャネル層６および１１の
不純物濃度を設定してあシ、インバータ動作を行う。ま
た、電源電圧０．８Ｖで良好なインバータとしての入出
力特性を示すことが確認された。さらに、第１図と同じ
ＧａＡｓｎチャネルＭＥＳＦＥＴのみを用い、ノーマリ
オン形ｎチャネルＭＥＳＦＥＴを負荷とする従来技術の
インバータと比較したところ、待機時における電力消費
はＶｌ　０以下であることも確認され、実用上、良好な
結果が得られた。

〔発明の効果〕

以上説明したように本発明によれば、従来困難であった
相補型ＭＥＳＦＥＴゲート回路を構成することができ、
従って、ＧａＡ＠ＭＥＳＦＥＴ集積回路の大幅な低消費
電力化を図ることができる。さらに、本発明によれば、
ｎチャネルＭＥＳＦＥＴは電子移動度の大きいａａＡａ
を用いて構成し、ｐチャネルＭＥＳＦＥＴはＧＩＬＡａ
　　よシ正孔の移動度の大きいＳｌを用いて構成するた
め、その動作速度が高速化できる。また、ｐチャネル、
ｎチャネル両ＭＥＳＦＥＴのゲート電極の形成を同時に
行える丸め、工程が大幅に簡略化でき、高い歩留シと、
低コスト化が可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構造断面図、第２図は
本発明における非晶質５ｔ−ｐ固溶体薄膜とｐ形Ｓｌ、
ｎ形ＧａＡｓおよびｐ形ＧａＡ＠とのショットキ接合の
各々バリアハイドを示す特性図、第３図は第１図に示す
実施例の製造工程図である。１・・・・ｎ形Ｓｔ基板、２・拳・・半絶縁性ＧａＡｓ
層、３・・・・選択酸化膜、４　・・・・十ｐ　ｓｔ領領域ソース）５・・・・　ｐｓｌ領域（ドレ
イン）、６・・・・ｐ形チャネル層、γ・・・・絶縁層
、８・・・・Ａｔ電極、９・・・・ｎ＋ｃａＡｓ領域、
１Ｑ＊＊ｅ＊ｎ　ＧａＡｓ領域（ドレイン）、１１・・
串・ｎ形チャネル層、１２．１４拳・・・ソース電極、
１３．１５・・・・ドレイン電極、１６・・・・正電位
電源端子、１７串・・・負またはアース電源端子、１８
・・・・入力端子、１９・・・・出力端子、２ｏ・・拳
・非晶質５ｉ−ｐ固溶体薄膜、３１ｚｅ＃Ｓｉ０！層、
３２・・・・Ｓｌ窒化膜、３３・・・・　ＳＬ表面の露
出した領域。

Claims

【特許請求の範囲】

単結晶Ｓｉ基板の主面上に、単結晶ＧａＡｓ層が形成さ
れている第１の領域と、単結晶ＧａＡｓ層が形成されて
いない第２の領域とを有し、該第１の領域を成すＧａＡ
ｓ層の主面上の一部にｎ形層を設けるとともに、前記第
２の領域を成すＳｉ基板の主面上の一部にｐ形層を設け
、前記ｎ形層の一部および前記ｐ形層の一部に、少なく
ともリン（Ｐ）を含むアモルファスシリコン層によるゲ
ートをそれぞれ構成して、前記第１の領域においてはｎ
チャネルＭＥＳ型電界効果トランジスタを構成し、前記
第２の領域においてはｐチャネルＭＥＳ型電界効果トラ
ンジスタを構成してなることを特徴とする半導体装置。