JPH01122174A

JPH01122174A - 化合物半導体装置及びその製造方法

Info

Publication number: JPH01122174A
Application number: JP62279119A
Authority: JP
Inventors: Toshiyuki Terada; 俊幸寺田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-06
Filing date: 1987-11-06
Publication date: 1989-05-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】た化合物半導体装置及びその製造方法に関する。

（従来の技術）一般のＳｉを用いた集積回路（ＩＣ）ｆこ比べて高速動
作のする必要があるマルチプレクサやシフトレジスタ等
では、基本回路を構成する電界効果トランジスタ（ＦＥ
Ｔ）に高速動作性の高いものが採用される。これには、
Ｓｉと比べ常温での電子移動度が倍から数倍高いＧａＡ
ｓ等の化合物半導体を母材とするＦＥＴが用いられ、特
に基板とシ謬ットキー接合をなす電極を持ったシ謬ット
キー接合型電界効果トランジスタ（ＭＥＳＦＥＴ）がそ
の主流ｆこなりつつある。

第５図はこのようなＭＥＳＦＥＴを用い、論理回路方式
としてＤＣＦＬ　（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　Ｆ
ＥＴ　Ｌｏｇｉｃ　）を採用してインバーター回路を組
んだ際の等価回路図である。（５１）及び（５２）は夫
々スイッチング用のエンハンスメント形ＭＥＳＦＥＴ　
（Ｅ・ＭＥＳＦＥＴ）及び負荷用のデプレフシ、ン形Ｍ
ＥＳＦＥＴ　（Ｄ　−ＭＥＳＦＥＴ　）である。この時
、閾値電圧（ｖｔｈ）はＥ・ＭＥＳＦＥＴ　（５１）　
ヲｏ、　ｌＶ　ｔｃ、Ｄ　−ＭＥＳＦＥＴ（５２）　ヲ
−０，６Ｖに設定している。

このように、−膜内には負荷用ＦＥＴのＶ±・ｔをスイ
ッチング用ＦＢＴのそれより小さくして、インバーター
回路を高速に動かすようにしている。続いてこのインバ
ーター回路を詳しく説明する。

負荷用Ｄ　＠ＭＥＳＦＥＴ（５２）のドレインｆこは電
源電圧ＩＶの電源（５３）が印加されており、またゲー
トとソースの接続点からインバーター回路の出力（５６
）が取り出されている。スイッチング用のＦ、−ＭＥＳ
ＦＥＴ（５１）のソースは接地電位（５４）　に落とさ
れ１、またゲートはインバーター回路の入力（５５）と
して働く。このようにして構成されるインバーターの逆
相の信号が出力（５６）より取り出されるようになって
いる。ところがこれらのＭＥＳＦＥＴは動作層形成時の
イオン注入条件等を変えるだけで動作層の厚みや不純物
濃度を簡単ｔこ変えて、ｖｔｈを容易に制御できる反面
、ゲート電圧がシｍツ）キー接合のバリヤハイ）（０，
８Ｖ程度）を越えると急激に順方向電流が流れる特性を
持っている。そのため、スイッチング用（１）　Ｅ　＠
ＭＥＳＦ’ＥＴ　（５１）　ｆコ？；ｔ　Ｏ■〜０．７
ｖ程度の信号しか印加することができず、とができなか
った。論理振幅の大きなものを形成できなけｎば、イン
バーター回路の出力（６）に接続された容量性負荷等を
高速で充放電することができず、この回路の高速動作は
望めない。

一方、ＭＥＳＦＥＴとは別に、基板より禁止帯幅の広い
化合物半導体をエピタキシャル成長させ、ゲート絶縁膜
として用いる新たなＦＥＴが提案されてＳ　Ｉ　Ｓ　Ｆ
ＥＴ　（Ｓｅｍ１　ｃｏｎｄｕ　ｃ　ｔｏｒ−Ｉｎ　ｓ
ｕ　Ｉａ　ｔｏ　ｒ−８ｅｍｉ　ｃｏｎｄｕｃ−ｔｏｒ
　ＦＥＴ）と呼ばれている。コノ・、ＳＬε：Ｈ’Ｅ、
ＴはＳｉのＭＯ８同様にゲート電極ｆこ１．４Ｖ程度の
高い電圧を印加できて論理振幅を稼げるが、ｖｔｈが動
作層の半導体とゲート電極となる半導体の仕事関数の差
で決まる為にＶｔｈの異なるＦＥＴで構成される先述し
た様なりＣＦＬの論理回路に適用する際にはさせると、
ゲート絶ＲＭとゲート１を極材料との間の界面準位が制
御できないため、　ｖｔｈの異なるＦＥＴを作るには、
−度基板を掘り込へ、エピタキシャル層を再成長させる
等の複雑なプロセスが必要となる。

従って、単に５Ｉ８ＦＥＴを用いるだけでは、論理回路
の構成に対応させながら、負荷用ＦＥＴよりもスイッチ
ング用ＰＥＴのｖｔｈを高く設定するというように、異
なるＶｔｈを持つ５Ｉ８ＦＥＴを同一基板上に設けて高
速動作に適した論理回路を構成する事は困難であった。

（発明が解決しようとする問題点）以上述べたように従来の化合物半導体装置は論理振幅が
大きくとれる事と、同一基板上に設けられるＦＥＴのｖ
ｔｈを容易に設定できる事とを同時に満たす事はできな
かった。

本発明は上記問題点に鑑みなされたもので、大きな論理
振幅で動作し、同一基板上に設けられるＦＥＴのｖｔｈ
を容易設定可能な化合物半導体装置を提供することを目
的とする。

ざらＩこ、このような化合物半導体装置を簡略化された
工程にて形成することができる化合物半導体装置の製造
方法を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段）本発明は高比抵抗化合物半導体基板と、この基板の一生
面に設けられゲート絶縁膜、ゲート電極及びこのゲート
電極を挾んで配ｆされるソース領域、ドレイン領域を備
えるスイッチング用のＳＩＳＦＥＴと、このＳＩＳＦＥ
Ｔの設けられた同一基板面Ｉζ形成され少なくとも動作
層及びこの動作層上Ｉこシ欝ットキーゲート電極を備え
る負荷用のＭＥ８１Ｔとを具備することを特徴とする化
合物半導体装置を提供する。

さらＣζ、本発明は高比抵抗化合物半導体基板上に基板
より禁止帯幅の広い第１の化合物半導体層及び高濃度の
不純物を含む第２の化合物半導体層を順次積層する工程
と、この第２の化合物半導体をｉｓ択的に除去して動作
層及びゲート電極を形成する工程と、前記ゲート電極を
マスクとしてイオン注入を行った後活性化の為の熱処理
を行ってこのゲート電極Ｅこセルファラインされたソー
ス領域及びドレイン領域を形成すると共に、前記ゲート
電極下に設けられるゲート絶縁膜形成領域に開口された
マスク膜を形成し、エツチング法により第１の化合物半
導体層を除去した後前記マスクＭを除去してゲート絶縁
膜及び前記動作層下にポテンシャルバリア層を形成する
工程と、全面に前記基板及び前記動作層とオーミック接
触する金属を蒸着した後、これを選択的ｔこエツチング
除去して前記ソース・ドレイン領域上に設けられるソー
ス・ドレイン電極を残してＳＩＳＦＥＴを形成し、前記
動作層上に設けられるソース・ドレイン電極を残すと共
に、前記動作層上に設けられたソース・ドレイン電極の
間憂こ配置され動作層とシー＋７トキ一接合するシ１ッ
トキーゲート電極を設けてＭＥＳＦＥＴを形成する工程
とを具備する化合物半導体装置の製造方法を提供する。

（作用）このような本発明によると、論理回路ではスイッチング
用ＦＥＴのゲートに入力される信号の振幅うで論理振幅が決定され犯′為（こ、スイッチング用ＦＥ
Ｔにはゲート入力電圧を大きく取れるＳ　Ｉ　Ｓ　ＰＥ
Ｔを採用し、才た高速に負荷ＦＥＴを動かす必要からＳ
　Ｉ　Ｓ　ＦＥＴのｖｔｈより低いｖｔｈを独立して容
易に設定可能なＭＥＳＦＥＴを負荷用ＦＢＴ　ｔこ採用
している。

さらに、ＳＩＳＦＥＴとＭＥＳＦＥＴを同一基板上に形
成する際Ｅこ、夫々の主要部であるＳＩＳＦＥＴのゲー
計電極とＭＥＳＦＥＴの動作層とを同一の第２の化合物
半導体層から形成することができるので製造工程も簡略
化でき、しかもこの層の材質及び厚みで５ＩＳＦ’ＥＴ
及びＭＥＳＦ’ＥＴのｖｔｈを夫々独立して容易（こ設
定できる。特にＭＥＳＦ’ＢＴ　ｃこポテンシャルバリ
ア層を設けた場合は、このポテンシャルバリア層とＳＩ
ＳＦＥＴのゲート絶縁膜を同一材料である第１の化合物
半導体層から形成でき、短チヤネル効果の起こりｔこく
い高性能ＭＥＳＦＥＴも５Ｉ８ＦＥＴと合わせて提供で
きる。

（実施例）本発明の詳細な説明を実施例を用いて説明する。

第１図は本発明の一実施例に係るＤＣＦＬを採用したイ
ンバーター回路を示す図である。第１図（ａ）はその等
価回路図である。先ず、スイッチング用に用意した８　
Ｉ　５ＦＥＴ　（ｔｌのドレインに負荷用ＭＥ８ＰＥＴ
（２）のソース及びゲートを接続してインバーター回路
を構成している。またこのＭＥＳＦＥＴ（２）のドレイ
ンには電源電圧１．５■の電源（３）が印加されており
、ＳＩＳＦＥＴ　（１１のソースは接地（４）に落され
ている＠このように電位を印加した状態で入力（５）よ
りハイレベル１．４Ｖ、ローレベル０．２Ｖの信号を入
力した時、出力（６）から夫々０．２Ｖ　、　１．４　
Ｖの逆相の信号が出力されるようになっている。従りて
ハイレベルとローレベルの電位差である論理振幅は１．
２Ｖと高く保つことができる。第１図Φ）は等価回路図
で示されたインバーター回路の実際に化合物半導体を用
いて形成した素子断面を示す。半絶縁性のＧａＡｓウェ
ーハ（１０，）上にアンドープのＧａＡｓＱ）バッファ
層（１０，）を積層して基板を構成し、′この基板面に
アンドープＡＪＧａＡｓのポテンシャルバリア層（Ｉ　
Ｉｓ　）、計型Ｇ　ａ　Ａ　ｓの動作層（１２３）、窒
化タングステンのシ瑠フトキーゲート電極（１９）を順
次積層しておき、動作層（１２ｇ　）上にＡｎＧｅのソ
ース拳ドレイン電極（１’ｉｔ　）　、　＜　１　’ｙ
ｔ　）を設けて部５ＦＥＴ（２）を形成している。ざら
に、そのすぐ近傍の同一基板面にアンドープＡＩ　Ｇ　
ａ　Ａ　ｓのゲート絶縁膜（１１ｈ）及び計型Ｇ　ａ　
Ａ　ｓのゲート電極（１２ｘ）を順次形成し、このゲー
ト電極（１２ｚ）ｆこ対してセルファライン的＋ｔこ設けられたｎ型ＧａＡｓのソース・ドレイン領域（
１４１）、（１４−及び夫々の領域上に設けられたソー
ス・ドレイン電極（１８１）、（１８２）等から成るＳ
ＩＳＦＥＴ　＋１１を形成している。このＳ　Ｉ　５Ｆ
ＥＴ　（１１のドレイン電極（１ｓｔ）とＭＥＳＦＥＴ
　（２）のシ曹フトキーゲート電極（１９）及びソース
電極（１７ｔ）は５ｉＯ７膜（至）上（こ設けられたＡ
Ｊ合金ｃｌυによって接続され、インバーター回路を構
成しており、Ｍ、源（３）、接地（４）等を印加されて
先述した様ｆこ動作する。ここで示したＭＥＳＦＢＴ　
＋２）は計型Ｇ　ａ　Ａ　ｓの動作層（１２ｓ）ｆこは
ソースφドレイン領域なるものが存在しないが、ソース
・ドレイン電極（１７ｓ）、（１７ｚ）近傍の動作層（
１２ｓ　）がその代わりとして働くよう（こなっている
。このような構成にしてもシ跨ットキーゲい。

次に第１図１こ示したインバーター回路の製造工程順の
断面図を第２図に示して製造手順を説明する。

先ず、半絶縁性のＧａＡｓウェーハ（１０，）上に、ア
ンドープのＧａＡｓバッファ層（ｌＯ鵞）、アンドープ
のＡｌＧａＡｓ層（Ｉ　Ｉｔ　）及び高濃度の不純物を
含む♂型ＧａＡｓ層（１２））を夫々１．０μｍ　、　
５００＾。

１０００＾の膜厚で順次格子整合するよう（こ積層する
。この時、♂型ＧａＡｓ層（１２））は例えばＳｉを５
Ｘ１０　　ｔｘ３の濃度でドープする（第２図（ａ））
。

ここでは先述した様に、実質的ｆこ不純物を含まない高
比抵抗の半導体の基板として例えば、ＧａＡｓウェーハ
（１０Ｉ）上にＧａＡｓ　ハ、フ７層（ｔｏｔ）を積層
して成る基板を採用している。ＧａＡｓバッファ層（１
０！　）は必ずしも必要でないがこのようシこすれば、
基板表面のバッファ層（１０２）を種として欠陥の少な
いエビ層を生やすことが可能である。

また、ここでは基板ｔこ対して禁止帯幅の広い第１の化
合物半導体をＡｌＧａＡｓ　、不純物を多く含む第２の
化合物半導体ｆこ８ｉドープのｎ”ＪｊＧａＡｓ等を採
用している。このようＩこ格子整合が良好（ことれる化
合物半導体を選ぶようにする。バッファ層はエピタキシ
ャル層であるが、イオン注入層であっても良い。

次ｆコ、ｎ＋Ｊ！Ｇ　ａ　Ａ　ｓ層（１２））の全面を
ＳｉＯ，ｐＩＸ（図示せず）で覆い、バターニングを施
してマスクを形成し、このマスク上からＣ（ＪｔＦ及び
Ｈ１混合ガスを用いてＡ７ＧａＡｓ層＜　１１１　）ま
でＲＩＥ　ｆこよる異方性エツチングを行う。この時、
ＡｌＧａＡｓ層（ＩＩｓ）はエツチングストッパーとし
て働く。これｆζより、５ＩＳＩ；”ＥＴのゲート電極
＜　１２）　）及びＭＥＳＦＥＴの動作層（１２ｓ）が
夫々同時に形成される（第２図中））。

この後、全面に一旦フォトレジストを塗布し、これＩこ
窓開けを行ってイオン注入の為のマスク（１３＋）を形
成する。そしてこのマスク（１３＋）及びゲート電極（
１２ｇ　）上から８ｉイオン注入した後マスク（１３１
）を除去して活性化の為のアニールをフラッジ−ｅアニ
−ル等を用いて例えば９００℃２秒間の条件で行い、Ｓ
ＩＳＦＥＴのソース及びドレイン領域（１４，）　−（
１４）を形成する（第２図（Ｃ））。

このようｆこすれば、ソース・ドレイン領域（１４ｓ　
）＝（１４ｙ）はゲート電極（１ｚｔ　）にセルファラ
インして形成できる。

ついで、再び全面にマスク膜形成の為、レジストを塗布
した後パターニングを行ってマスク膜（１３＊）ｆ設け
る。（第２　（ｄ）　）　　このマスク膜上からエツチ
ングを行って不要な部分を除去し、ＳＩＳＦＥＴのゲー
ト絶縁膜（１１２）　、ＭＥＳＦＥＴのポテンシャルバ
リア層（１１ｍ　）を夫々同時に形成する（第２図（ｅ
））。

以上までの工程で、ゲート電極（１２！　）を形成した
後、ソース・ドレイン領域（１４１）　、　（１４□）
→ゲート絶縁膜（１ｈ　）を順次形成したが、この手順
にかぎらずゲート電極（１２り形成後、ゲート絶縁膜（
１ｂ　）→ソース・ドレイン領域（１４ｓ　）　、　（
１４ｔ）というように順序を逆ｆこして形成しても良い
。

トを塗布してバターニングを行い、レジストのマスク（
１６１）を設ける（第２図（ｆ））。

さらにその後、このマスク（１６＋）上からエツチング
を行ってＡｕＧｅ合金（１５ｓ　）を選択的に除去して
、８１８ＦＭＴＯ）ソース−１’レインｖｔ、極（ｚ　
ｓＩ）　、Ｃｚｈ）及びＭＥＳＦＥＴのソース・ドレイ
ン電極（１７１）。

（１７，）を夫々形成する。Ｓ　Ｉ　８　ＦＦ１ｉＴは
ここまでの工程で完成される（第２図（Ｅ））。

その後、全面ｆこ再び８ｉ０．ｊ［（図示せず）をＣＶ
Ｄ法で形成し、動作層＜　１２Ｓ　）上のゲート電極０
日が将来形成される部分を開口した状態で全面ＩこＴｉ
／Ｐｔ／Ａｕを順次蒸着する（図示せず）。その後、こ
の５ｉｎｔ膜を除去することによ５す、開口部の金属の
みを残すいわゆるソフトオフ法によってＴ　ｒ　／Ｐ　
ｔ／Ａ　ｕの三層構造のゲート電極翰を形成する。この
Ｔ　ｉ　／Ｐ　ｔ／Ａ　ｕのゲート電極ａｌはＧ　ａ　
Ａ　ｓとシ翳ットキー接合をなす。これによりＭＥＳＦ
ＥＴは完成される（第２図中））。ここではソースＯド
レイン電極（１７＋）、（１７ｔ）、（１８＋）、（１
８ｇ）形成後にシ曹ットキーゲート電極（１９を形成し
たが、この工程は逆にしても良い。

最後に５１０２膜を再び全面Ｉこ設け、ＭＥＳＦＥＴ　
（２）のソース電極（１７１）、シ謬フトキーゲート電
極０及びＳＩＳＦＥＴ　（ｔｌのドレイン電極（１ｓｔ
）上にコンタクトホール（図示せず）を夫々設ける。こ
のコンタクトホールを通してアルミ合金の配線Ｑυによ
りソース電極（１７１）、シーットキーゲート電極α９
及びドレイン電極（１８ｚ）間を夫々接続してインバー
ター回路を完成する（第２図（り）。

この後には、各回路間を接続する配線や表面を保護する
絶縁膜等が設けられ、半導体装置は完成する。

以上説明した製造プロセスに困れば、５ＩＳＦ’ＥＴの
ｖｔｈがアンドープＧ　ａ　Ａ　ｓのバッファ層（１０
２）とｎ型ＧａＡｓのゲート電極（１２ａ）との仕事関
数差で決まるのに対し、ＭＥＳＦＥＴのｖｔｈはｎ型Ｇ
ａＡｓの動作層（１２ｓ）の濃度と厚さで決定される。

このため製造段階で各ＦＥＴのｖｔｈを全く独立（こ設
定・制御することができ、従来のＳ　Ｉ　Ｓ　ＦＥＴの
みを用いた集積回路で問題であった、異なるｖｔｈをも
っＦＥＴを作成する場合の動作層のドーピングあるいは
ゲート電極材料を変えるといった煩雑なプロセスを必要
させず、製造工程が大幅に簡略化されると共に、制御性
・再現性か著しく向上する。この結果回路設計における
自由度が大きくなり、設計が容易ｆこなると伴に、集積
回路の歩留りが向上する。

一方、動作層（１２ｓ）から基板側に電流が漏れて生じ
るいわゆる短チヤネル効果が起きやすいＭＥＳＦＢＴに
おいては、動作層（１為）を高良度で薄くできるため、
動作層（１２ｓ）内篭界の２次元効果が大幅に抑制され
るとともに、動作層下部に禁制帯幅の広いＡ　Ｉｊ　Ｇ
　ａ　Ａ　ｓのポテンシャルバリア層（１１３）が形成
され、動作層（１２ｇ）内電子に対するポテンシャルバ
リアとして働くため、基板への電子の注入が防止される
。このため従来用いられていた基板内あるいはバッファ
層内にイオン注入で動作層を形成した形状のＦＥＴに比
較して大幅に短チヤネル効果が抑制され、短ゲート化が
可能となり、高性能なＰＥＴを実現することができる。

このよう「こ形成したインバーター回路のＳＩＳＦＥＴ
（１）及びＭＥＳＦＥＴ　ｆ２＋の特性を、第５図に示
した従来型のインバーターに用いられたスイッチング用
ＭＥＳＦＥＴ　（５１）及び負荷用ＭＥ８Ｆ’ＥＴ（５
２）を夫々比較したものを第３図１こ示す。第３図（ａ
）には、スイッチング用Ｓ　Ｉ　８ＦＥＴ＋１）及びス
イッチング用ＭＥＳＦＥＴ（５１）のソース拳ドレイン
間電圧（ＶＤＳ）に対する夫々のドレイン電流（ＩＤ）
を実線（３１）　、破線（３２）で示し、また第３図（
ｂ）には、負荷用部５ＦＥＴ（２）及び負荷用ＭＥＳＦ
ＥＴ（５２）の夫々のドレイン電流を同様ｆこ実線（３
３）　、破線（３４）で示す。これによれば、スイッチ
ング用ＭＥＳＦＥＴ　（５１）のゲート電圧は０．７Ｖ
程度にしか上げられないのに比べ、スイッチング用ＳＩ
ＳＦＥＴ（１１には１．４Ｖ程度まで印加できる。従っ
て、第３図（ａ）のようにＳ　Ｉ　５ＦＥＴ（１１のド
レイン電流（３１）はＭＥＳＦＥＴ　（ｓｔ）のドレイ
ン電流（３２）　０）　２倍以上にできる。これに伴っ
て、負荷用ＭＦｉＳＦＦｉＴ（２＋のドレイン電流（３
３）も負荷用部８ＦＥＴ（５２）のドレイン電流（３４
）に比べて大きくできる。

さらに、第４図ｆこはこのような特性を持つＦＥＴ　ｆ
こよって構成される本実施例のインバーター回路の入出
力特性（４１）を実線で、また第５図に示した従来型の
入出力特性（４２）を破線で夫々示すものである。これ
によれば、従来型ではハイレベルがｇ８ＦＥＴのシ曹、
トキー接合の順方向立上り電圧である０、　７　Ｖとな
り、論理振幅は０．５〜０．６Ｖ程度しか稼げない。

これは、電源電圧を上げても大きくは変化しない。この
ためｖｔｈのバラツキ等に対するマージンが小さく製造
歩留りが向上できない。これに対し本実施例のインバー
ター回路はスイッチング用ＦＥＴ１こＳＩＳＦＥＴを用
いており、そのゲートが絶縁性であるため順方向立上り
電圧が高く、論理ノ１イレベルが１，４ｖと高く稼げる
。この結果論理振幅が１．２Ｖ程度に大きくと右、ノイ
ズマージンが向上し製造歩留り等を大幅番こ向上できる
。ここでは、ＤＣＦＬに従って形成したインバーター回
路について説明したが、本発明はその他５ＬＣＦ　（５
ｃｈｏｔ　ｔｋｙＤｉｏｄｅ　、［、ｅｖｅｌ　５ｈｉ
ｆｔｅｒ　Ｃａｐａｃｉｔｏｒ　Ｃｏｕｐｌｅｄ　Ｆｂ
ＴＬｏｇｉｃ　）等（こも適用できる。この場合、スイ
ッチング用ＦＥＴ　ウ曜笥正及び負の電源ｆこ直接撃か
ったＦＥＴを負荷用ＦＥＴとして適用すれば良い。

また、論理回路としてはインバーター回路にかぎること
な（、ＮＡＮＤ回路やＮＯＲ回路回路等へ用いることが
できる。

次Ｅこ本発明の他の実施例として、第１図（ｂ）に示し
たＧａＡｓのバッファ層（１０ｔ）をアンドープＧａＡ
ｓの代わりに５×１０１５〜１×１０程度に薄くドープ
されたｐ型のＧ　ａ　Ａ　ｓ層とし、その他を全て同じ
構成にしたインバーター回路を提供する。この回路では
、ＳＩＳＦＥＴのソース・ドレイン電極（１４１）、（
１４）間のバンチスルー耐圧が向上し、短チャネル効果
がより一層抑制される。

一方でバッファ層（１ｏｔ）のドーピングは、ＭＥＳＦ
ＥＴの特性には何ら影響も与えず、独立したパラメータ
として取り扱うことが可能である。

本実施例では、基板ｉこ単結晶から切り出した半絶縁性
のＧ　ａ　Ａ　ｓウェーハ（１０１）上にアンドープＧ
ａＡｓのバッファ層（１０＊）を積層させたものを用い
たがこれにかぎるものではな（、ＩｎＰ、ＧａＰ等の化
合物半導体でも良く第１の化合物半導体と格子整合でき
るものなら良い。

また、第１の化合物半導体層はアンドープのＡＡＧａＡ
ｓ　ｊこかぎらず、基板と良好に格子整合してこれより
禁制帯の幅が広くゲート絶縁膜として働く半導体であれ
ば良い。さらｆこ、第２の化合物半導体層はＭＢＳＦＥ
Ｔ　（２）の動作層（１２ｓ）となるに十分なキャリア
濃度を持つ計型ＧａＡｓ以外の別の化合物＋半導体にしても良い。そして、ｎ型ＧａＡｓの代りにｐ
＋型Ｇ　ａ　Ａ　ｓを用いることもできる。ＭＥＳＦＥ
Ｔのシ、、トキーゲート電極は珪化タングステン、窒化
タングステン等でも構わない。

尚、本発明はその主旨を逸脱しない範囲内で、あらゆる
半導体装置及びその製造方法に適用できることは言うま
でもない。

〔発明の効果〕

以上述べたように本発明によれば、上記構成により論理
振幅が大きくかつＦＥＴのＶｔｈを容易−こ設定可能な
化合物半導体装置を提供することができる。

さらＩこ、論理振幅の大きな化合物半導体を簡略化され
た工程を経て形成することのできる化合物半導体装置の
製造方法を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図はその製造
工程を示す図、第３図は本発明の一実施例に用いたＦＢ
Ｔ特性を示す図、第４図は本発明の一実施例に係るイン
バーター回路の特性を示す図、第５図は従来例を示す等
価回路図である。１０１・・・半絶縁性のＧ　ａ　Ａ　ｓウェー／’％％
　１０２・・・アンドープのＧ　ａ　Ａ　ｓバッファ層
、１１ｓ・・・アンドープＧａＡｓのＭＢＳＦＥＴのポ
テンシャルバリア層、１１．・・・アンドープＡｌＧａ
Ａｓの８　Ｉ　５ＦＥＴのゲート絶縁膜、１２ｎ−ｒｌ
型ＧａＡｓ　ｖ）　ＭＥＳＦＥＴの動作層、１２！　・
１１型ＧａＡｓのＳ　Ｉ　Ｓ　ＦＥＴのゲート電極、１
４．−＝　ｎ型ＧａＡｓ　ｃｌ）　ＳＩＳＦＥＴ　Ｏ）
　Ｖ　−ス領域、１４．・ｎ型ＧａＡｓの５Ｉ８ＦＥＴ
　Ｏ）　トレイン領域、１９　＝−Ｔｉ／Ｐｔ／Ａｕの
シ１ットキーゲート電極。

Claims

【特許請求の範囲】

（１）高比抵抗化合物半導体基板と、該基板の一主面に
ゲート絶縁膜を介して設けられたゲート電極及び該ゲー
ト電極を挾んで形成されたソース領域、ドレイン領域を
備えてなるスイッチング用のＳＩＳＦＥＴと、該ＳＩＳ
ＦＥＴの設けられた同一基板面に少なくとも動作層及び
該動作層上にショットキーゲート電極を備えてなる負荷
用のＭＥＳＦＥＴとを具備することを特徴とする化合物
半導体装置。
（２）前記ＭＥＳＦＥＴの動作層は、該動作層とは異な
る導電型半導体のポテンシャルバリア層を介在して前記
基板面に設けられることを特徴とする特許請求の範囲第
１項記載の化合物半導体装置。
（３）前記ＳＩＳＦＥＴのゲート絶縁膜及び前記ＭＥＳ
ＦＥＴのポテンシャルバリア層は、共に前記基板より禁
止帯幅の広い第１の化合物半導体からなることを特徴と
する特許請求の範囲第２項記載の化合物半導体装置。
（４）前記ＳＩＳＦＥＴのゲート電極及び前記ＭＥＳＦ
ＥＴの動作層は、共に高濃度の不純物を含む第２の化合
物半導体からなることを特徴とする特許請求の範囲第２
項乃至第３項記載の化合物半導体装置。
（５）前記基板はアンドープのＧａＡｓ、前記第１の化
合物半導体はＡｌＧａＡｓ及び前記第２の化合物半導体
はｎ＾＋型ＧａＡｓであることを特徴とする特許請求範
囲第１項記載の化合物半導体装置。
（６）前記化合物半導体基板は、表面に５×１０＾１＾
５〜１×１０＾１＾７ｃｍ＾−＾３程度ドープされたｐ
型ＧａＡｓ層を有することを特徴とする特許請求の範囲
第５項記載の化合物半導体装置。（６）高比抵抗化合物半導体基板上に該基板よりも禁止
帯幅の広い第１の化合物半導体層及び高濃度に不純物ド
ープされた第２の化合物半導体層を順次積層する工程と
、該第２の化合物半導体層を選択的に除去して動作層及
びゲート電極を形成する工程と、前記ゲート電極をマス
クとしてイオン注入を行った後活性化の為の熱処理を行
って該ゲート電極にセルファラインしたソース領域及び
ドレイン領域を形成すると共に、前記ゲート電極下に設
けられるゲート絶縁膜形成領域に開口されたマスク膜を
形成しエッチング法により第１の化合物半導体層を除去
した後前記マスク膜を除去してゲート絶縁膜及び前記動
作層下にポテンシャルバリア層を形成する工程と、全面
に前記基板及び前記動作層とオーミック接触する金属を
被着した後、これを選択的にエッチング除去して前記ソ
ース・ドレイン領域上に設けられるソース・ドレイン電
極を残してＳＩＳＦＥＴを形成し、前記動作層上に設け
られるソース・ドレイン電極を残すと共に、前記動作層
上に設けられたソース・ドレイン電極の間に配置され、
動作層とシヨツトキー接合するシヨツトキーゲート電極
を設けてＭＥＳＦＥＴを形成する工程とを具備する化合
物半導体装置の製造方法。
（７）前記化合物半導体基板はアンドープのＧａＡｓ、
前記第１の化合物半導体はアンドープのＡｌＧａＡｓ及
び前記第２の化合物半導体はｎ＾＋型ＧａＡｓであるこ
とを特徴とする特許請求の範囲第６項記載の化合物半導
体装置の製造方法。
（８）前記化合物半導体基板は、表面に５×１０＾１＾
５〜１×１０＾１＾７ｃｍ＾−＾３程度ドープされたｐ
型ＧａＡｓ層を有することを特徴とする特許請求の範囲
第７項記載の化合物半導体装置の製造方法。
（９）前記ｐ型ＧａＡｓ層はエピタキシャル層であるこ
とを特徴とする特許請求の範囲第８項記載の化合物半導
体装置の製造方法。