JP2003188285A - 半導体記憶装置、メモリシステムおよび電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 読み出し特性が向上した半導体記憶装置、メ
モリシステムおよび電子機器を提供する。 【解決手段】 半導体記憶装置は、第１Ｖｓｓ配線６４
と、第２Ｖｓｓ配線６４と、第１および第２ビット線６
０，６２とを含む。第１Ｖｓｓ配線６４と、第２Ｖｓｓ
配線６４と、第１ビット線６０と、第２ビット線６２と
は、同一の層に、Ｙ方向に沿って伸びるように設けら
れ、かつ、Ｘ方向に順次配列されている。第１ビット線
６０と第１Ｖｓｓ配線６４との距離Ｌ１０、および、第
２ビット線６２と第２Ｖｓｓ配線６４との距離Ｌ２０
は、それぞれ、第１ビット線６０と第２ビット線６２と
の距離Ｌ３０よりも大きい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のビット線
と、Ｖｓｓ配線とを有する半導体記憶装置、メモリシス
テムおよび電子機器に関する。

【０００２】

【背景技術】一対のビット線と、Ｖｓｓ配線とを有する
半導体記憶装置の一例として、ＳＲＡＭを挙げることが
できる。ＳＲＡＭは、リフレッシュ動作が不要なのでシ
ステムを簡単にできることや低消費電力であるという特
徴を有する。このため、ＳＲＡＭは、例えば、携帯電話
のような電子機器のメモリに好適に使用される。

【０００３】

【発明が解決しようとする課題】本発明の目的は、読み
出し特性が向上した半導体記憶装置、メモリシステムお
よび電子機器を提供することにある。

【０００４】

【課題を解決するための手段】（半導体記憶装置）本発
明の半導体記憶装置は、第１Ｖｓｓ配線と、第２Ｖｓｓ
配線と、第１および第２ビット線とを含み、前記第１Ｖ
ｓｓ配線と、前記第２Ｖｓｓ配線と、前記第１ビット線
と、前記第２ビット線とは、同一の層に、第１方向に沿
って伸びるように設けられ、かつ、前記第１方向と交差
する第２方向に順次配列され、前記第１ビット線と前記
第１Ｖｓｓ配線との距離、および、前記第２ビット線と
前記第２Ｖｓｓ配線との距離は、それぞれ、前記第１ビ
ット線と前記第２ビット線との距離よりも大きい。

【０００５】本発明においては、第１Ｖｓｓ配線と、第
２Ｖｓｓ配線と、第１ビット線と、第２ビット線とが、
第２方向に順次配列されている。すなわち、第１および
第２ビット線は、第１Ｖｓｓ配線と第２Ｖｓｓ配線とに
よって挟まれるように形成されている。このため、第１
および第２ビット線は、Ｖｓｓ配線によって、隣接する
メモリセルの第１および第２ビット線からシールドされ
ることとなる。これにより、後述する理由で、読み出し
特性が向上する。

【０００６】また、本発明においては、第１ビット線と
第１Ｖｓｓ配線との距離、および、第２ビット線と第２
Ｖｓｓ配線との距離は、それぞれ、第１ビット線と第２
ビット線との距離よりも大きく設定されている。これに
より、ビット線とＶｓｓ配線との容量結合の度合いが軽
減され、ビット線とＶｓｓ配線との容量を保持しようと
する作用が弱まる。その結果、たとえば、読み出し時に
おいて、第１ビット線および第２ビット線は、所定の電
位に変化しやすくなり、読み出し特性が向上する。

【０００７】本発明の半導体記憶装置は、次の態様をと
ることができる。

【０００８】（ａ）前記第１Ｖｓｓ配線と前記第２Ｖｓ
ｓ配線とは、グランド電位に設定されていることができ
る。

【０００９】（ｂ）前記第１ビット線と前記第２ビット
線とは、伝送される信号の論理が互いに異なるビット線
対を構成していることができる。本発明の半導体記憶装
置は、この態様をとる場合に特に有用である。

【００１０】（ｃ）前記第１Ｖｓｓ配線、前記第２Ｖｓ
ｓ配線、および前記第１および第２ビット線は、メモリ
セルに接続され、前記第１ビット線および前記第２ビッ
ト線を介して、前記メモリセルからデータを読み出す前
に、前記第１ビット線と前記第２ビット線は、所定電圧
にプリチャージされることができる。

【００１１】このメモリセルは、ＳＲＡＭのメモリセル
であることができる。

【００１２】具体的には、前記メモリセルは、第１負荷
トランジスタと、第２負荷トランジスタと、第１駆動ト
ランジスタと、第２駆動トランジスタと、第１転送トラ
ンジスタと、第２転送トランジスタとを含むことができ
る。

【００１３】（ｄ）前記第１負荷トランジスタのゲート
電極と、前記第１駆動トランジスタのゲート電極とを含
む、第１ゲート−ゲート電極層と、前記第２負荷トラン
ジスタのゲート電極と、前記第２駆動トランジスタのゲ
ート電極とを含む、第２ゲート−ゲート電極層と、前記
第１負荷トランジスタのドレイン領域と、前記第１駆動
トランジスタのドレイン領域とを電気的に接続する接続
層の一部を構成する、第１ドレイン−ドレイン配線層
と、前記第２負荷トランジスタのドレイン領域と、前記
第２駆動トランジスタのドレイン領域とを電気的に接続
する接続層の一部を構成する、第２ドレイン−ドレイン
配線層と、前記第１ゲート−ゲート電極層と、前記第２
ドレイン−ドレイン配線層とを電気的に接続する接続層
の一部を構成する、第１ドレイン−ゲート配線層と、前
記第２ゲート−ゲート電極層と、前記第１ドレイン−ド
レイン配線層とを電気的に接続する接続層の一部を構成
する、第２ドレイン−ゲート配線層と、を含み、前記第
１ドレイン−ゲート配線層と、前記第２ドレイン−ゲー
ト配線層とは、それぞれ異なる層に位置していることが
できる。

【００１４】ここで、「配線層」とは、フィールドまた
は層間絶縁層の上に配置された、層状の導電層をいう。

【００１５】この態様においては、第１ドレイン−ゲー
ト配線層と、第２ドレイン−ゲート配線層とは、それぞ
れ異なる層に位置している。このため、この態様によれ
ば、第１ドレイン−ゲート配線層と、第２ドレイン−ゲ
ート配線層とを同じ層に形成する場合に比べて、第１ド
レイン−ゲート配線層および第２ドレイン−ゲート配線
層が形成された各層における配線層のパターン密度を低
減することができ、セル面積を小さくすることができ
る。

【００１６】この態様の場合、前記第１ドレイン−ゲー
ト配線層は、前記第２ドレイン−ゲート配線層より下の
層に位置していることができる。

【００１７】また、この態様の場合、前記第１ドレイン
−ゲート配線層は、前記第１ゲート−ゲート電極層と同
じ層に位置していることができる。

【００１８】また、この態様の場合、前記第１Ｖｓｓ配
線と、前記第２Ｖｓｓ配線と、前記第１ビット線と、前
記第２ビット線とは、前記第２ドレイン−ゲート配線層
より上の層に位置していることができる。

【００１９】また、この態様の場合、前記第２ドレイン
−ゲート配線層は、第２ドレイン−ゲート配線層の下層
部と、第２ドレイン−ゲート配線層の上層部とを有し、
前記第２ドレイン−ゲート配線層の上層部は、前記第２
ドレイン−ゲート配線層の下層部より上の層に位置し、
かつ、前記第２ドレイン−ゲート配線層の下層部と電気
的に接続されていることができる。

【００２０】また、前記第１ゲート−ゲート電極層、前
記第２ゲート−ゲート電極層および前記第１ドレイン−
ゲート配線層は、第１層導電層に位置し、前記第１ドレ
イン−ドレイン配線層、前記第２ドレイン−ドレイン配
線層および前記第２ドレイン−ゲート配線層の下層部
は、第２層導電層に位置し、前記第２ドレイン−ゲート
配線層の上層部は、第３層導電層に位置し、前記第１Ｖ
ｓｓ配線と、前記第２Ｖｓｓ配線と、前記第１ビット線
と、前記第２ビット線とは、第４層導電層に位置してい
ることができる。

【００２１】（メモリシステム）本発明のメモリシステ
ムは、本発明の半導体記憶装置を含む。

【００２２】（電子機器）本発明の電子機器は、本発明
の半導体記憶装置を含む。

【００２３】

【発明の実施の形態】本発明の実施の形態について説明
する。本実施の形態は、本発明にかかる半導体記憶装置
を、ＳＲＡＭに適用したものである。

【００２４】［１］ＳＲＡＭの等価回路 図２０は、本実施の形態にかかるＳＲＡＭの等価回路図
である。

【００２５】本実施の形態にかかるＳＲＡＭは、６個の
ＭＯＳ電界効果トランジスタにより、一つのメモリセル
が構成されるタイプである。本実施の形態に係るＳＲＡ
Ｍは、第１ＣＭＯＳインバータＩＮＶ１と、第２ＣＭＯ
ＳインバータＩＮＶ２とを有する。第１ＣＭＯＳインバ
ータＩＮＶ１は、ｎチャネル型の駆動トランジスタＱ３
とｐチャネル型の負荷トランジスタＱ５とから構成され
ている。第２ＣＭＯＳインバータＩＮＶ２は、ｎチャネ
ル型の駆動トランジスタＱ４とｐチャネル型の負荷トラ
ンジスタＱ６とで構成されている。第１および第２ＣＭ
ＯＳインバータＩＮＶ１，ＩＮＶ２をクロスカップルす
ることにより、フリップフロップが構成されている。そ
して、このフリップフロップと、ビット線６０および／
ビット線６２とは、ｎチャネル型の転送トランジスタＱ
１、Ｑ２により、接続／非接続が選択される。

【００２６】［２］ＳＲＡＭの構造 以下、ＳＲＡＭの構造を説明する。まず、各図面を簡単
に説明する。

【００２７】図１は、本実施の形態にかかるＳＲＡＭの
等価回路と、導電層との対応関係を示す図である。図２
は、本実施の形態に係るＳＲＡＭのメモリセルのフィー
ルドを模式的に示す平面図である。図３は、本実施の形
態に係るＳＲＡＭのメモリセルの第１層導電層を模式的
に示す平面図である。図４は、本実施の形態に係るＳＲ
ＡＭのメモリセルの第２層導電層を模式的に示す平面図
である。図５は、本実施の形態に係るＳＲＡＭのメモリ
セルの第３層導電層を模式的に示す平面図である。図６
は、本実施の形態に係るＳＲＡＭのメモリセルの第４層
導電層を模式的に示す平面図である。図７は、本実施の
形態に係るＳＲＡＭのメモリセルのフィールドおよび第
１層導電層を模式的に示す平面図である。図８は、本実
施の形態に係るＳＲＡＭのメモリセルのフィールドおよ
び第２層導電層を模式的に示す平面図である。図９は、
本実施の形態に係るＳＲＡＭのメモリセルの第１層導電
層および第２層導電層を模式的に示す平面図である。図
１０は、本実施の形態に係るＳＲＡＭのメモリセルの第
２層導電層および第３層導電層を模式的に示す平面図で
ある。図１１は、本実施の形態に係るＳＲＡＭのメモリ
セルの第３層導電層および第４層導電層を模式的に示す
平面図である。図１２は、図２〜図１１のＡ−Ａ線に沿
った断面を模式的に示す断面図である。図１３は、図２
〜図１１のＢ−Ｂ線に沿った断面を模式的に示す断面図
である。

【００２８】ＳＲＡＭは、フィールドに形成された素子
形成領域と、第１層導電層と、第２層導電層と、第３層
導電層と、第４層導電層とを含んで構成されている。以
下、フィールドおよび第１〜第４層導電層の各構成につ
いて、具体的に説明する。

【００２９】（１）フィールド 図２を参照しながら、フィールドについて説明する。フ
ィールドは、第１〜第４活性領域１４，１５，１６，１
７および素子分離領域１２を有する。第１〜第４活性領
域１４，１５，１６，１７は、素子分離領域１２によっ
て画定されている。第１および第２活性領域１４，１５
が形成された側の領域は、ｎウエル領域Ｗ１０となって
おり、第３および第４活性領域１６，１７が形成された
側の領域は、ｐウエル領域Ｗ２０となっている。

【００３０】第１活性領域１４と第２活性領域１５と
は、平面形状に関して、対称関係にある。また、第３活
性領域１６と第４活性領域１７とは、平面形状に関し
て、対称関係にある。

【００３１】第１活性領域１４において、第１負荷トラ
ンジスタＱ５が形成される。第１活性領域１４内には、
第１のｐ⁺型不純物層１４ａおよび第２のｐ⁺型不純物層
１４ｂが形成されている。第１のｐ⁺型不純物層１４ａ
は、第１負荷トランジスタＱ５のソースとして機能す
る。第２のｐ⁺型不純物層１４ｂは、第１負荷トランジ
スタＱ５のドレインとして機能する。

【００３２】第２活性領域１５において、第２負荷トラ
ンジスタＱ６が形成される。第２活性領域１５内には、
第３のｐ⁺型不純物層１５ａおよび第４のｐ⁺型不純物層
１５ｂが形成されている。第３のｐ⁺型不純物層１５ａ
は、第２負荷トランジスタＱ６のソースとして機能す
る。第４のｐ⁺型不純物層１５ｂは、第２負荷トランジ
スタＱ６のドレインとして機能する。

【００３３】第３活性領域１６において、第１駆動トラ
ンジスタＱ３および第１転送トランジスタＱ１が形成さ
れる。第３活性領域１６内には、トランジスタＱ１，Ｑ
３の構成要素となる第１〜第３のｎ⁺型不純物層１６
ａ，１６ｂ，１６ｃと、ウエルコンタクト領域を構成す
る第５のｐ⁺型不純物層１６ｄとが形成されている。第
１のｎ⁺型不純物層１６ａは、第１転送トランジスタＱ
１のソースまたはドレインとして機能する。第２のｎ⁺
型不純物層１６ｂは、第１駆動トランジスタＱ３のドレ
イン、および、第１転送トランジスタＱ１のソースまた
はドレインとして機能する。第３のｎ⁺型不純物層１６
ｃは、第１駆動トランジスタＱ３のソースとして機能す
る。

【００３４】第４活性領域１７において、第２駆動トラ
ンジスタＱ４および第２転送トランジスタＱ２が形成さ
れる。第４活性領域１７内には、トランジスタＱ２，Ｑ
４の構成要素となる第４〜第６のｎ⁺型不純物層１７
ａ，１７ｂ，１７ｃと、ウエルコンタクト領域を構成す
る第６のｐ⁺型不純物層１７ｄとが形成されている。第
４のｎ⁺型不純物層１７ａは、第２転送トランジスタＱ
２のソースまたはドレインとして機能する。第５のｎ⁺
型不純物層１７ｂは、第２駆動トランジスタＱ４のドレ
イン、および、第２転送トランジスタＱ２のソースまた
はドレインとして機能する。第６のｎ⁺型不純物層１７
ｃは、第２駆動トランジスタＱ４のソースとして機能す
る。

【００３５】（２）第１層導電層 次に、図３および図７を参照しながら、第１層導電層を
説明する。なお、第１層導電層とは、シリコン基板の上
に形成された導電層をいう。

【００３６】第１層導電層は、第１ゲート−ゲート電極
層２０と、第２ゲート−ゲート電極層２２と、第１ドレ
イン−ゲート配線層３０と、副ワード線２４とを有す
る。

【００３７】第１ゲート−ゲート電極層２０および第２
ゲート−ゲート電極層２２は、Ｙ方向に沿って伸びるよ
うに形成されている。第１ドレイン−ゲート配線層３０
および副ワード線２４は、Ｘ方向に沿って伸びるように
形成されている。

【００３８】以下、第１層導電層の各構成要素につい
て、具体的に説明する。

【００３９】１）第１ゲート−ゲート電極層 第１ゲート−ゲート電極層２０は、図７に示すように、
第１活性領域１４および第３活性領域１６と交差するよ
うに形成されている。第１ゲート−ゲート電極層２０
は、第１負荷トランジスタＱ５および第１駆動トランジ
スタＱ３のゲート電極として機能する。

【００４０】第１ゲート−ゲート電極層２０は、第１活
性領域１４において、第１のｐ⁺型不純物層１４ａと第
２のｐ⁺型不純物層１４ｂとの間を通るように形成され
ている。すなわち、第１ゲート−ゲート電極層２０と、
第１のｐ⁺型不純物層１４ａと、第２のｐ⁺型不純物層１
４ｂとで、第１負荷トランジスタＱ５を構成している。
また、第１ゲート−ゲート電極層２０は、第３活性領域
１６において、第２のｎ⁺型不純物層１６ｂと第３のｎ⁺
型不純物層１６ｃとの間を通るように形成されている。
すなわち、第１ゲート−ゲート電極層２０と、第２のｎ
⁺型不純物層１６ｂと、第３のｎ⁺型不純物層１６ｃと
で、第１駆動トランジスタＱ３を構成している。

【００４１】２）第１ドレイン−ゲート配線層 第１ドレイン−ゲート配線層３０は、第１ゲート−ゲー
ト電極層２０の側部から、第２ゲート−ゲート電極層２
２に向かってＸ方向に沿って伸びるように形成されてい
る。また、第１ドレイン−ゲート配線層３０は、図７に
示すように、少なくとも、第１活性領域１４と第３活性
領域１６との間において形成されている。

【００４２】３）第２ゲート−ゲート電極層 第２ゲート−ゲート電極層２２は、図７に示すように、
第２活性領域１５および第４活性領域１７と交差するよ
うに形成されている。第２ゲート−ゲート電極層２２
は、第２負荷トランジスタＱ６および第２駆動トランジ
スタＱ４のゲート電極として機能する。

【００４３】第２ゲート−ゲート電極層２２は、第２活
性領域１５において、第３のｐ⁺型不純物層１５ａと第
４のｐ⁺型不純物層１５ｂとの間を通るように形成され
ている。すなわち、第２ゲート−ゲート電極層２２と、
第３のｐ⁺型不純物層１５ａと、第４のｐ⁺型不純物層１
５ｂとで、第２負荷トランジスタＱ６を構成している。
また、第２ゲート−ゲート電極層２２は、第４活性領域
１７において、第５のｎ⁺型不純物層１７ｂと第６のｎ⁺
型不純物層１７ｃとの間を通るように形成されている。
すなわち、第２ゲート−ゲート電極層２２と、第５のｎ
⁺型不純物層１７ｂと、第６のｎ⁺型不純物層１７ｃと
で、第２駆動トランジスタＱ４を構成している。

【００４４】４）副ワード線 副ワード線２４は、図７に示すように、第３活性領域１
６および第４活性領域１７と交差するように形成されて
いる。副ワード線２４は、第１および第２転送トランジ
スタＱ１，Ｑ２のゲート電極として機能する。

【００４５】副ワード線２４は、第３活性領域１６にお
いて、第１のｎ⁺型不純物層１６ａと第２のｎ⁺型不純物
層１６ｂとの間を通るように形成されている。すなわ
ち、副ワード線２４と、第１のｎ⁺型不純物層１６ａ
と、第２のｎ⁺型不純物層１６ｂとで、第１転送トラン
ジスタＱ１を構成している。また、副ワード線２４は、
第４活性領域１７において、第４のｎ⁺型不純物層１７
ａと第５のｎ⁺型不純物層１７ｂとの間を通るように形
成されている。すなわち、副ワード線２４と、第４のｎ
⁺型不純物層１７ａと、第５のｎ⁺型不純物層１７ｂと
で、第２転送トランジスタＱ２を構成している。

【００４６】５）第１層導電層等の断面構造 第１層導電層は、たとえば、ポリシリコン層およびシリ
サイド層が順次積層されて構成されることができる。

【００４７】図１２および図１３に示すように、フィー
ルドおよび第１層導電層の上には、第１の層間絶縁層９
０が形成されている。第１の層間絶縁層９０は、たとえ
ば化学的機械的研磨法により、平坦化処理がなされて構
成されることができる。

【００４８】（３）第２層導電層 以下、図４、図８および図９を参照しながら、第２層導
電層を説明する。なお、第２層導電層とは、第１の層間
絶縁層９０の上に形成された導電層をいう。

【００４９】第２層導電層は、図４に示すように、第１
ドレイン−ドレイン配線層４０と、第２ドレイン−ドレ
イン配線層４２と、第２ドレイン−ゲート配線層の下層
部３２ａと、第１ＢＬコンタクトパッド層７０ａと、第
１／ＢＬコンタクトパッド層７２ａと、第１Ｖｓｓコン
タクトパッド層７４ａと、Ｖｄｄコンタクトパッド層７
６とを有する。

【００５０】第１ドレイン−ドレイン配線層４０と、第
２ドレイン−ドレイン配線層４２と、第２ドレイン−ゲ
ート配線層の下層部３２ａとは、Ｙ方向に沿って伸びる
ように形成されている。第１ドレイン−ドレイン配線層
４０と、第２ドレイン−ドレイン配線層４２と、第２ド
レイン−ゲート配線層の下層部３２ａとは、Ｘ方向に順
次配列されて形成されている。

【００５１】以下、第２層導電層の各構成要素につい
て、具体的に説明する。

【００５２】１）第１ドレイン−ドレイン配線層 第１ドレイン−ドレイン配線層４０は、第１活性領域１
４および第３活性領域１６と平面的にみて重なる部分を
有する（図８参照）。具体的には、第１ドレイン−ドレ
イン配線層４０の一方の端部４０ａは、第２のｐ⁺型不
純物層１４ｂの上方に位置している。第１ドレイン−ド
レイン配線層４０の一方の端部４０ａと第２のｐ⁺型不
純物層１４ｂとは、フィールドと第２層導電層とのコン
タクト部（以下「フィールド・第２層−コンタクト部」
という）８０を介して電気的に接続されている。第１ド
レイン−ドレイン配線層４０の他方の端部４０ｂは、第
２のｎ⁺型不純物層１６ｂの上方に位置している。第１
ドレイン−ドレイン配線層４０の他方の端部４０ｂと第
２のｎ⁺型不純物層１６ｂとは、フィールド・第２層−
コンタクト部８０を介して電気的に接続されている。

【００５３】２）第２ドレイン−ドレイン配線層 第２ドレイン−ドレイン配線層４２は、第２活性領域１
５および第４活性領域１７と平面的にみて重なる部分を
有する（図８参照）。具体的には、第２ドレイン−ドレ
イン配線層４２の一方の端部４２ａは、第４のｐ⁺型不
純物層１５ｂの上方に位置している。第２ドレイン−ド
レイン配線層４２の一方の端部４２ａと、第４のｐ⁺型
不純物層１５ｂとは、フィールド・第２層−コンタクト
部８０を介して電気的に接続されている。第２ドレイン
−ドレイン配線層４２の他方の端部４２ｂは、第５のｎ
⁺型不純物層１７ｂの上方に位置している。第２ドレイ
ン−ドレイン配線層４２の他方の端部４２ｂと、第５の
ｎ⁺型不純物層１７ｂとは、フィールド・第２層−コン
タクト部８０を介して電気的に接続されている。

【００５４】さらに、第２ドレイン−ドレイン配線層４
２は、第１ドレイン−ゲート配線層３０の端部３０ａと
平面的にみて重なる部分を有する（図９参照）。第２ド
レイン−ドレイン配線層４２と、第１ドレイン−ゲート
配線層３０の端部３０ａとは、第１層導電層と第２層導
電層とのコンタクト部（以下「第１層・第２層−コンタ
クト部」という）８２を介して電気的に接続されてい
る。

【００５５】３）第２ドレイン−ゲート配線層の下層部 第２ドレイン−ゲート配線層の下層部３２ａは、第２ド
レイン−ドレイン配線層４２を基準として、第１ドレイ
ン−ドレイン配線層４０の反対側に形成されている。第
２ドレイン−ゲート配線層の下層部３２ａは、第２ゲー
ト−ゲート電極層２２と平面的にみて重なる部分を有す
る（図９参照）。第２ドレイン−ゲート配線層の下層部
３２ａと、第２ゲート−ゲート電極層２２とは、第１層
・第２層−コンタクト部８２を介して電気的に接続され
ている。

【００５６】４）第１ＢＬコンタクトパッド層 第１ＢＬコンタクトパッド層７０ａは、第３活性領域１
６における第１のｎ⁺型不純物層１６ａの上方に位置し
ている（図８参照）。第１ＢＬコンタクトパッド層７０
ａと第１のｎ⁺型不純物層１６ａとは、フィールド・第
２層−コンタクト部８０を介して電気的に接続されてい
る。

【００５７】５）第１／ＢＬコンタクトパッド層 第１／ＢＬコンタクトパッド層７２ａは、第４活性領域
１７における第４のｎ ⁺型不純物層１７ａの上方に位置
している（図８参照）。第１／ＢＬコンタクトパッド層
７２ａと第４のｎ⁺型不純物層１７ａとは、フィールド
・第２層−コンタクト部８０を介して電気的に接続され
ている。

【００５８】６）第１Ｖｓｓコンタクトパッド層 各第１Ｖｓｓコンタクトパッド層７４ａは、駆動トラン
ジスタＱ３，Ｑ４のソース（たとえば第３のｎ⁺型不純
物層１６ｃ）およびウエルコンタクト領域（たとえば第
５のｐ⁺型不純物層１６ｄ）の上方に位置している（図
８参照）。各第１Ｖｓｓコンタクトパッド層７４ａは、
フィールド・第２層−コンタクト部８０を介して、駆動
トランジスタＱ３，Ｑ４のソース（たとえば第３のｎ⁺
型不純物層１６ｃ）と電気的に接続されている。また、
第１Ｖｓｓコンタクトパッド層７４ａは、フィールド・
第２層−コンタクト部８０を介して、ウエルコンタクト
領域（たとえば第４のｐ⁺型不純物層１６ｄ）と電気的
に接続されている。

【００５９】７）Ｖｄｄコンタクトパッド層 各Ｖｄｄコンタクトパッド層７６は、負荷トランジスタ
Ｑ５，Ｑ６のソース（たとえば第１のｐ⁺型不純物層１
４ａ）の上方に位置されている。各Ｖｄｄコンタクトパ
ッド層７６は、フィールド・第２層−コンタクト部８０
を介して、負荷トランジスタＱ５，Ｑ６のソース（たと
えば第１のｐ⁺型不純物層１４ａ）と電気的に接続され
ている。

【００６０】８）第２層導電層等の断面構造 次に、第２層導電層の断面構造について、図１２および
図１３を用いて説明する。第２層導電層は、例えば、高
融点金属の窒化物層のみからなることができる。第２層
導電層の厚さは、たとえば１００〜２００ｎｍ、好まし
くは１４０〜１６０ｎｍである。高融点金属の窒化物層
は、例えば、窒化チタンからなることができる。第２層
導電層が高融点金属の窒化物層からなることにより、第
２層導電層の厚さを小さくすることができ、微細加工が
し易い。したがって、セル面積の低減を図ることができ
る。

【００６１】また、第２層導電層は、次のいずれかの態
様であってもよい。１）高融点金属からなる金属層上
に、高融点金属の窒化物層を形成した構造を有していて
もよい。この場合、高融点金属からなる金属層は、下敷
きとなり、例えば、チタン層からなることができる。高
融点金属の窒化物層の材料としては、窒化チタンを挙げ
ることができる。２）第２層導電層の構成は、高融点金
属の金属層のみから構成されてもよい。

【００６２】次に、フィールド・第２層−コンタクト部
８０の断面構造について、図１２および図１３を用いて
説明する。フィールド・第２層−コンタクト部８０は、
第１の層間絶縁層９０に形成されたスルーホール９０ａ
を充填するように形成されている。フィールド・第２層
−コンタクト部８０は、バリア層８０ａと、バリア層８
０ａの上に形成されたプラグ８０ｂとを含む。プラグの
材料としては、チタン、タングステンを挙げることがで
きる。バリア層８０ａとしては、高融点金属からなる金
属層と、その金属層の上に形成された高融点金属の窒化
物層とからなることが好ましい。高融点金属からなる金
属層の材質としては、たとえばチタンを挙げることがで
きる。高融点金属の窒化物層の材質としては、たとえば
窒化チタンを挙げることができる。

【００６３】次に、第１層・第２層−コンタクト部８２
の断面構造について、図１２および図１３を用いて説明
する。第１層・第２層−コンタクト部８２は、第１の層
間絶縁層９０に形成されたスルーホール９０ｂを充填す
るように形成されている。第１層・第２層−コンタクト
部８２は、フィールド・第２層−コンタクト部８０にお
いて述べた構成と同様の構成をとることができる。

【００６４】第２層導電層を覆うように、第２の層間絶
縁層９２が形成されている。第２の層間絶縁層９２は、
たとえば化学的機械的研磨法により、平坦化処理がなさ
れて構成されることができる。

【００６５】（４）第３層導電層 以下、図５および図１０を参照しながら、第３層導電層
を説明する。なお、第３層導電層とは、第２の層間絶縁
層９２の上に形成された導電層をいう。

【００６６】第３層導電層は、第２ドレイン−ゲート配
線層の上層部３２ｂと、主ワード線５０と、Ｖｄｄ線５
２と、第２ＢＬコンタクトパッド層７０ｂと、第２／Ｂ
Ｌコンタクトパッド層７２ｂと、第２Ｖｓｓコンタクト
パッド層７４ｂとを有する。

【００６７】第２ドレイン−ゲート配線層の上層部３２
ｂ、主ワード線５０およびＶｄｄ線５２は、Ｘ方向に沿
って伸びるように形成されている。第２ＢＬコンタクト
パッド層７０ｂと、第２／ＢＬコンタクトパッド層７２
ｂと、第２Ｖｓｓコンタクトパッド層７４ｂとは、Ｙ方
向に沿って伸びるように形成されている。

【００６８】以下、第３層導電層の各構成要素につい
て、具体的に説明する。

【００６９】１）第２ドレイン−ゲート配線層の上層部 第２ドレイン−ゲート配線層の上層部３２ｂは、図１０
に示すように、第２層導電層の第２ドレイン−ドレイン
配線層４２と交差するように形成されている。具体的に
は、第２ドレイン−ゲート配線層の上層部３２ｂは、第
１ドレイン−ドレイン配線層４０の端部４０ｂの上方か
ら、第２ドレイン−ゲート配線層の下層部３２ａの端部
３２ａ１の上方まで形成されている。第２ドレイン−ゲ
ート配線層の上層部３２ｂは、第２層導電層と第３層導
電層とのコンタクト部（以下「第２層・第３層−コンタ
クト部」という）８４を介して、第１ドレイン−ドレイ
ン配線層４０の端部４０ｂと電気的に接続されている。
また、第２ドレイン−ゲート配線層の上層部３２ｂは、
第２層・第３層−コンタクト部８４を介して、第２ドレ
イン−ゲート配線層の下層部３２ａの端部３２ａ１と電
気的に接続されている。

【００７０】これにより、図１に示すように、第２層導
電層の第１ドレイン−ドレイン配線層４０と、第１層導
電層の第２ゲート−ゲート電極層２２とは、第２層・第
３層−コンタクト部８４、第２ゲート−ドレイン配線層
の上層部３２ｂ、第２層・第３層−コンタクト部８４、
第２ゲート−ドレイン配線層の下層部３２ａ、第１層・
第２層−コンタクト部８２を介して、電気的に接続され
ている。

【００７１】２）Ｖｄｄ配線 Ｖｄｄ配線５２は、図１０に示すように、Ｖｄｄコンタ
クトパッド層７６の上方を通るように形成されている。
Ｖｄｄ配線５２は、第２層・第３層−コンタクト部８４
を介して、Ｖｄｄコンタクトパッド層７６と電気的に接
続されている。

【００７２】３）第２ＢＬコンタクトパッド層 第２ＢＬコンタクトパッド層７０ｂは、第１ＢＬコンタ
クトパッド層７０ａの上方に位置している。第２ＢＬコ
ンタクトパッド層７０ｂは、第２層・第３層−コンタク
ト部８４を介して、第１ＢＬコンタクトパッド層７０ａ
と電気的に接続されている。

【００７３】４）第２／ＢＬコンタクトパッド層 第２／ＢＬコンタクトパッド層７２ｂは、第１／ＢＬコ
ンタクトパッド層７２ａの上方に位置している。第２／
ＢＬコンタクトパッド層７２ｂは、第１／ＢＬコンタク
トパッド層７２ａと、第２層・第３層−コンタクト部８
４を介して電気的に接続されている。

【００７４】５）第２Ｖｓｓコンタクトパッド層 第２Ｖｓｓコンタクトパッド層７４ｂは、第１Ｖｓｓコ
ンタクトパッド層７４ａの上方に位置している。第２Ｖ
ｓｓコンタクトパッド層７４ｂは、第２層・第３層−コ
ンタクト部８４を介して、第１Ｖｓｓコンタクトパッド
層７４ａと電気的に接続されている。

【００７５】６）第３層導電層等の断面構造 次に、第３層導電層の断面構造について、図１２および
図１３を用いて説明する。第３層導電層は、たとえば、
下から順に、高融点金属の窒化物層、金属層、高融点金
属の窒化物層が積層された構造を有する。高融点金属の
窒化物層の材質としては、たとえば窒化チタンを挙げる
ことができる。金属層の材質としては、たとえば、アル
ミニウム、銅、またはこれらの合金を挙げることができ
る。

【００７６】次に、第２層・第３層−コンタクト部８４
の断面構造について説明する。第２層・第３層−コンタ
クト部８４は、第２の層間絶縁層９２に形成されたスル
ーホール９２ａを充填するように形成されている。第２
層・第３層−コンタクト部８４は、フィールド・第２層
−コンタクト部８０において述べた構成と同様の構成を
とることができる。

【００７７】第３層導電層を覆うように、第３の層間絶
縁層９４が形成されている。第３の層間絶縁層９４は、
たとえば化学的機械的研磨法により、平坦化処理がなさ
れて構成されることができる。

【００７８】（５）第４層導電層 以下、図６および図１１を参照して、第４層導電層を説
明する。なお、第４層導電層とは、第３の層間絶縁層９
４の上に形成された導電層をいう。

【００７９】第４層導電層は、ビット線６０と、／ビッ
ト線６２と、Ｖｓｓ配線６４とを有する。

【００８０】ビット線６０、／ビット線６２およびＶｓ
ｓ配線６４は、Ｙ方向に沿って伸びるように形成されて
いる。Ｖｓｓ配線６４と、ビット線６０と、／ビット線
６２と、Ｖｓｓ配線６４とは、Ｘ方向に順次配列されて
いる。すなわち、ビット線６０および／ビット線６２
は、Ｖｓｓ配線６４間に設けられている。

【００８１】ビット線６０とＶｓｓ配線６４との距離Ｌ
１０、および、／ビット線６２とＶｓｓ配線６４との距
離Ｌ２０は、ビット線６０と／ビット線６２との距離Ｌ
３０より大きくなるように設定される。この作用効果
は、以下の「作用効果」の項で後述する。なお、ビット
線６０と／ビット線６２とは、ビット線６０と／ビット
線６２との容量結合がメモリの特性に悪影響を及ぼさな
い程度の間隔を開けることが好ましい。

【００８２】以下、具体的に、ビット線６０、／ビット
線６２およびＶｓｓ配線６４の構成を説明する。

【００８３】１）ビット線 ビット線６０は、図１１に示すように、第２ＢＬコンタ
クトパッド層７０ｂの上方を通るように形成されてい
る。ビット線６０は、第３層導電層と第４層導電層との
コンタクト部（以下「第３層・第４層−コンタクト部」
という）８６を介して、第２ＢＬコンタクトパッド層７
０ｂと電気的に接続されている。

【００８４】２）／ビット線 ／ビット線６２は、図１１に示すように、第２／ＢＬコ
ンタクトパッド層７２ｂの上方を通るように形成されて
いる。／ビット線６２は、第３層・第４層−コンタクト
部８６を介して、第２／ＢＬコンタクトパッド層７２ｂ
と電気的に接続されている。

【００８５】３）Ｖｓｓ配線 Ｖｓｓ配線６４は、図１１に示すように、第２Ｖｓｓコ
ンタクトパッド層７４ｂの上方を通るように形成されて
いる。Ｖｓｓ配線６４は、第３層・第４層−コンタクト
部８６を介して、第２Ｖｓｓコンタクトパッド層７４ｂ
と電気的に接続されている。

【００８６】４）第４層導電層等の断面構造 次に、第４層導電層の断面構造について、図１２および
図１３を用いて説明する。第４層導電層は、第３層導電
層で述べた構成と同様の構成をとることができる。

【００８７】次に、第３層・第４層−コンタクト部８６
の断面構造について説明する。第３層・第４層−コンタ
クト部８６は、第３の層間絶縁層９４に形成されたスル
ーホール９４ａを充填するように形成されている。第３
層・第４層−コンタクト部８６は、フィールド・第２層
−コンタクト部８０において述べた構成と同様の構成を
とることができる。

【００８８】図１２および図１３において図示していな
いが、第４層導電層の上に、パシベーション層が形成さ
れることができる。

【００８９】［３］動作 以下、読み出し動作の一例を説明する。

【００９０】図２０に示す第１ＣＭＯＳインバータＩＮ
Ｖ１のノードＮ１の電位がＶｄｄ（ＨＩＧＨ）であり、
第２ＣＭＯＳインバータＩＮＶ２のノードＮ２の電位が
０Ｖ（ＬＯＷ）の場合を考える。

【００９１】メモリセルからデータを読み出す際、図１
６に示すように、選択されるメモリセルのビット線６０
（ＢＬ）および／ビット線６２（／ＢＬ）を、電源電圧
（Ｖｄｄ）にプリチャージする。電源電圧のプリチャー
ジは、プリチャージ信号ＰＣに基づき、プリチャージス
イッチング素子Ｑ１０，Ｑ２０をオンさせ、ビット線６
０および／ビット線６２と電源電圧線ＶＬとを接続する
ことにより行うことができる。また、このプリチャージ
の際、ビット線６０と／ビット線６２とをショートさせ
てもよい。このショートは、プリチャージ信号ＰＣに基
づきスイッチング素子Ｑ３０をオンさせて行うことがで
きる。

【００９２】次に、選択されたワード線に、電源電圧
（Ｖｄｄ）を供給し、転送トランジスタＱ１，Ｑ２をオ
ンする。これにより、ビット線６０は第１ＣＭＯＳイン
バータＩＮＶ１のノードＮ１に接続され、／ビット線６
２は第２ＣＭＯＳインバータＩＮＶ２のノードＮ２に接
続される。そして、図１６に示すように、ビット線６２
の電位はＶｄｄ（ＨＩＧＨ）の状態を維持し、／ビット
線６２の電位は０Ｖ（ＬＯＷ）となる。ビット線６２と
／ビット線６２との電位がセンスアンプでセンスされる
ことにより、メモリセルの記憶情報が読み出される。

【００９３】なお、第１ＣＭＯＳインバータＩＮＶ１の
ノードＮ１の電位が０Ｖ（ＬＯＷ）であり、第２ＣＭＯ
ＳインバータのノードＮ２の電位がＶｄｄ（ＨＩＧＨ）
の場合は、読み出し時において、ビット線６０の電位が
０Ｖ（ＬＯＷ）となり、／ビット線６２の電位がＶｄｄ
（ＨＩＧＨ）となる。

【００９４】［４］作用効果 （１）本実施の形態では、Ｖｓｓ配線６４間に、ビット
線対６０，６２を設けている。これにより、次の作用効
果が奏される。

【００９５】比較例として、図１７に示すように、Ｖｓ
ｓ配線１２０を挟むように、ビット線１１０と／ビット
線１１２とを形成することが考えられる。しかし、この
場合、ビット線１１０（ＭＣ２）は、左側で隣接するメ
モリセルＭＣ１の／ビット線１１２との容量結合Ｃ１０
に起因して、隣接するＭＣ１の／ビット線１１２の影響
を受ける場合がある。具体的には、メモリセルＭＣ２の
ビット線１１０の読み出し電位がＶｄｄ（ＨＩＧＨ）
で、左側で隣接するメモリセルＭＣ１の／ビット線１１
２の読み出し電位が０Ｖ（ＬＯＷ）となる場合には、図
１８に示すように、読み出し時の初期段階において、左
側で隣接するメモリセルＭＣ１の／ビット線１１２の影
響を受けて、ビット線１１０（ＭＣ２）の電位がＬＯＷ
側に引っ張られることとなり、読み出し特性が悪くな
る。

【００９６】しかし、本実施の形態においては、図１９
に示すように、ビット線６０および／ビット線６２は、
Ｖｓｓ配線６４間に設けられている。このため、ビット
線６０（ＭＣ２）は、左側で隣接するメモリセルＭＣ１
の／ビット線６２からシールドされている。また、／ビ
ット線６２も、右側で隣接するメモリセルＭＣ３のビッ
ト線６０からシールドされている。その結果、ビット線
６０および／ビット線６２は、それぞれ、隣接するメモ
リセルＭＣ１，ＭＣ３のビット線６０および／ビット線
６２の影響を受け難くなる。このため、たとえば、メモ
リセルＭＣ２のビット線６０の電位がＨＩＧＨであり、
メモリセルＭＣ１の／ビット線６２の電位がＬＯＷであ
る場合でも、読み出し時の初期段階において、メモリセ
ルＭＣ２のビット線６０の電位がＬＯＷ側に引っ張られ
難くなる。したがって、読み出し特性が向上する。

【００９７】（２）本実施の形態においては、図６およ
び図１９に示すように、ビット線６０とＶｓｓ配線６４
との距離Ｌ１０は、ビット線６０と／ビット線６２との
距離Ｌ３０より大きくなるように設定されている。配線
間の容量結合の度合いは、配線間隔が大きいほど、小さ
くなる。このため、上記の距離Ｌ１０が距離Ｌ３０より
小さく設定した場合に比べて、ビット線６０とＶｓｓ配
線６４との容量結合の度合いを小さくすることができ
る。その結果、たとえばビット線６０の読み出し電位が
ＬＯＷの場合、Ｖｓｓ配線６４との容量結合が小さい分
だけ、容量を保持しようとする作用が弱まり、Ｖｄｄの
状態からＬＯＷの状態へと電位が落ちやすい。したがっ
て、より高速にデータを読み出すことができる。

【００９８】（３）また、本実施の形態においては、図
６および図１９に示すように、／ビット線６２とＶｓｓ
配線６４との距離Ｌ２０がビット線６０と／ビット線６
２との距離Ｌ３０より大きくなるように設定している。
これにより、上述の作用効果（２）と同様の理由によ
り、たとえば／ビット線６２の読み出し電位がＬＯＷの
場合、Ｖｄｄの状態からＬＯＷの状態へと電位が落ちや
すい。したがって、より高速にデータを読み出すことが
できる。

【００９９】（４）第１ドレイン−ゲート配線層と、第
２ドレイン−ゲート配線層とを、同一の導電層に形成す
ることが考えられる。この場合、第１および第２ドレイ
ン−ゲート配線層が形成された導電層のパターン密度の
大きさから、セル面積を小さくするのが難しい。

【０１００】しかし、本実施の形態においては、第１ド
レイン−ゲート配線層３０は、第１層導電層に位置して
いる。また、第２ドレイン−ゲート配線層は、第２ドレ
イン−ゲート配線層の下層部３２ａと、第２ドレイン−
ゲート配線層の上層部３２ｂとに分けられて構成されて
いる。第２ドレイン−ゲート配線層の下層部３２ａは第
２層導電層に位置し、第２ドレイン−ゲート配線層の上
層部３２ｂは第３層導電層に位置している。このため、
第１ドレイン−ゲート配線層と、第２ドレイン−ゲート
配線層とは、それぞれ異なる層に形成されている。した
がって、第１ドレイン−ゲート配線層と、第２ドレイン
−ゲート配線層とが同じ層に形成されていないため、配
線層のパターン密度を小さくすることができる。その結
果、本実施の形態に係るメモリセルによれば、セル面積
を小さくすることができる。

【０１０１】［５］ＳＲＡＭの電子機器への応用例 本実施の形態にかかるＳＲＡＭは、例えば、携帯機器の
ような電子機器に応用することができる。図１４は、携
帯電話機のシステムの一部のブロック図である。ＣＰＵ
５４０、ＳＲＡＭ５５０、ＤＲＡＭ５６０はバスライン
により、相互に接続されている。さらに、ＣＰＵ５４０
は、バスラインにより、キーボード５１０およびＬＣＤ
ドライバ５２０と接続されている。ＬＣＤドライバ５２
０は、バスラインにより、液晶表示部５３０と接続され
ている。ＣＰＵ５４０、ＳＲＡＭ５５０およびＤＲＡＭ
５６０でメモリシステムを構成している。

【０１０２】図１５は、図１４に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。

【０１０３】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。

【図面の簡単な説明】

【図１】本実施の形態にかかるＳＲＡＭの等価回路と、
導電層との対応関係を示す図である。

【図２】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドを模式的に示す平面図である。

【図３】本実施の形態に係るＳＲＡＭのメモリセルの第
１層導電層を模式的に示す平面図である。

【図４】本実施の形態に係るＳＲＡＭのメモリセルの第
２層導電層を模式的に示す平面図である。

【図５】本実施の形態に係るＳＲＡＭのメモリセルの第
３層導電層を模式的に示す平面図である。

【図６】本実施の形態に係るＳＲＡＭのメモリセルの第
４層導電層を模式的に示す平面図である。

【図７】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドおよび第１層導電層を模式的に示す平面図であ
る。

【図８】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドおよび第２層導電層を模式的に示す平面図であ
る。

【図９】本実施の形態に係るＳＲＡＭのメモリセルの第
１層導電層および第２層導電層を模式的に示す平面図で
ある。

【図１０】本実施の形態に係るＳＲＡＭのメモリセルの
第２層導電層および第３層導電層を模式的に示す平面図
である。

【図１１】本実施の形態に係るＳＲＡＭのメモリセルの
第３層導電層および第４層導電層を模式的に示す平面図
である。

【図１２】図２〜図１１のＡ−Ａ線に沿った断面を模式
的に示す断面図である。

【図１３】図２〜図１１のＢ−Ｂ線に沿った断面を模式
的に示す断面図である。

【図１４】本実施の形態にかかるＳＲＡＭを備えた、携
帯電話機のシステムの一部のブロック図である。

【図１５】図１４に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。

【図１６】読み出し前後の電位と時間の関係を示すグラ
フである。

【図１７】比較例に係る構成を模式的に示す平面図であ
る。

【図１８】比較例に係る、読み出し前後の電位と時間の
関係を示すグラフである。

【図１９】本実施の形態に係る、複数のメモリセルにわ
たる第４層導電層の平面を模式的に示す平面図である。

【図２０】本実施の形態に係るＳＲＡＭの等価回路を示
す図である

【符号の説明】

１０ シリコン基板 １２ 素子分離領域 １４ 第１活性領域 １４ａ，１４ｂ ｐ⁺型不純物層 １５ 第２活性領域 １５ａ，１５ｂ ｐ⁺型不純物層 １６ 第３活性領域 １６ａ，１６ｂ，１６ｃ ｎ⁺型不純物層 １６ｄ ｐ⁺型不純物層 １７ 第４活性領域 １７ａ，１７ｂ，１７ｃ ｎ⁺型不純物層 １７ｄ ｐ⁺型不純物層 ２０ 第１ゲート−ゲート電極層 ２２ 第２ゲート−ゲート電極層 ２４ 副ワード線 ３０ 第１ゲート−ドレイン配線層 ３２ａ 第２ゲート−ドレイン配線層の下層部 ３２ｂ 第２ゲート−ドレイン配線層の上層部 ４０ 第１ドレイン−ドレイン配線層 ４２ 第２ドレイン−ドレイン配線層 ５０ 主ワード線 ５２ Ｖｄｄ配線 ６０ ビット線 ６２ ／ビット線 ６４ Ｖｓｓ配線 ７０ａ 第１ＢＬコンタクトパッド層 ７０ｂ 第２ＢＬコンタクトパッド層 ７２ａ 第１／ＢＬコンタクトパッド層 ７２ｂ 第２／ＢＬコンタクトパッド層 ７４ａ 第１Ｖｓｓコンタクトパッド層 ７４ｂ 第２Ｖｓｓコンタクトパッド層 ７６ Ｖｄｄコンタクトパッド層 ８０ フィールド・第２層−コンタクト部 ８２ 第１層・第２層−コンタクト部 ８４ 第２層・第３層−コンタクト部 ８６ 第３層・第４層−コンタクト部 ９０ 層間絶縁層 ９０ａ スルーホール ９２ 層間絶縁層 ９２ａ スルーホール ９４ 層間絶縁層 ９４ａ スルーホール Ｑ１ 第１転送トランジスタ Ｑ２ 第２転送トランジスタ Ｑ３ 第１駆動トランジスタ Ｑ４ 第２駆動トランジスタ Ｑ５ 第１負荷トランジスタ Ｑ６ 第２負荷トランジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ22 JJ31 KA13 KA33 KA38 KB74 PP02 QQ01 5F064 BB07 BB13 BB37 CC12 EE15 EE16 EE23 EE27 EE34 EE35 EE36 EE43 EE52 EE53 EE56 5F083 BS17 BS27 BS48 GA01 GA03 GA13 JA35 JA36 JA39 JA40 JA53 LA12 LA18 MA05 MA06 MA16 MA19 NA01 PR40

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１Ｖｓｓ配線と、第２Ｖｓｓ配線と、
   第１および第２ビット線とを含み、 前記第１Ｖｓｓ配線と、前記第２Ｖｓｓ配線と、前記第
   １ビット線と、前記第２ビット線とは、同一の層に、第
   １方向に沿って伸びるように設けられ、かつ、前記第１
   方向と交差する第２方向に順次配列され、 前記第１ビット線と前記第１Ｖｓｓ配線との距離、およ
   び、前記第２ビット線と前記第２Ｖｓｓ配線との距離
   は、それぞれ、前記第１ビット線と前記第２ビット線と
   の距離よりも大きい、半導体記憶装置。
2. 【請求項２】 請求項１において、 前記第１Ｖｓｓ配線と前記第２Ｖｓｓ配線とは、グラン
   ド電位に設定されている、半導体記憶装置。
3. 【請求項３】 請求項１または２において、 前記第１ビット線と前記第２ビット線とは、伝送される
   信号の論理が互いに異なるビット線対を構成している、
   半導体記憶装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記第１Ｖｓｓ配線、前記第２Ｖｓｓ配線、および前記
   第１および第２ビット線は、メモリセルに接続され、 前記第１ビット線および前記第２ビット線を介して、前
   記メモリセルからデータを読み出す前に、前記第１ビッ
   ト線と前記第２ビット線は、所定電圧にプリチャージさ
   れる、半導体記憶装置。
5. 【請求項５】 請求項４において、 前記メモリセルは、ＳＲＡＭのメモリセルである、半導
   体記憶装置。
6. 【請求項６】 請求項５において、 前記メモリセルは、第１負荷トランジスタと、第２負荷
   トランジスタと、第１駆動トランジスタと、第２駆動ト
   ランジスタと、第１転送トランジスタと、第２転送トラ
   ンジスタとを含む、半導体記憶装置。
7. 【請求項７】 請求項１〜６のいずれかに記載の半導体
   記憶装置を含む、メモリシステム。
8. 【請求項８】 請求項１〜６のいずれかに記載の半導体
   記憶装置を含む、電子機器。