TW200933711A - Method of producing semiconductor device - Google Patents

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TW200933711A
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film
gate
forming
layer
conductive film
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TW098102806A
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Inventor
Fujio Masuoka
Shintaro Arai
Original Assignee
Unisantis Electronics Jp Ltd
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Description

200933711 六、發明說明： 【發明所屬之技術領域】 本發明係有關一種半導體裝置及其製造方法，尤其有 關一種形成為具有柱狀半導體並將柱狀半導體的側壁作為 通道區域、且閘極電極圍繞通道區域之屬於縱型M〇s(金屬 氧化物半導體）電晶體之SGT(Surrounding Gate Transistor ;環繞閘極式電晶體）構造及其製造方法。 【先前技術】 ❹ 為了實現半導體裝置的高積體化與高性能化，已提案 有一種於半導體基板表面形成柱狀半導體，並具有以於該 柱狀半導體的侧壁圍繞柱狀半導體層之方式所形成的閘極 之縱型電體體SGT(專利文獻1與專利文獻2)。由於SGT的 源極、閘極、以及汲極係配置於垂直方向，故與習知的平 面（planer)型電晶體相比’能大幅縮小佔有面積。此外， 由於閘極圍繞通道區域，故能隨著縮小柱狀半導體尺寸而 〇有效地提升閘極所帶來的通道控制性，而能獲得急峻的次 臨限（subthreshold)特性。並且，能以柱狀半導體會完全 空乏化之方式來設定柱狀半導體濃度與尺寸，藉此可期待 因通道區域的電場缓和所帶來的移動率丨1 i )提升。 因此’與習知的平面型電晶體相比，當使用SGT時，能同 時實現高積體化與高性能化。 弟177圖（a)係顯示使用專利文獻1的sgt所構成的 CMOS(互補式金氧半導體）反相器之平面圖；第17?圖（b) 係顯示苐177圖（a)平面圖中的A—A，剖線的剖面構造。 319915R1 4 200933711 • 參照第177圖（a)與（b)，於矽基板1301上形成N所 1302及P胖1303,並於石夕基板表面，形成用以在N解區域 形成PMOS之柱狀矽層1305，以及形成用以在p阱區域形 成NMOS之枉狀矽層1306，並以圍繞各個柱狀矽層之方式 來形成閘極1308。形成於用以形成PMOS之柱狀半導體下 部之P+汲極擴散層1310以及形成於用以形成NMOS之柱 狀半導體下部之N+汲極擴散層1312係連接至輸出端子 Vout7 ;形成於用以形成PMOS之柱狀矽層上部之源極擴散 層1309係連接至電源電位Vcc7 ;形成於用以形成NM0S之 柱狀矽層上部之源極擴散層1311係連接至接地電位 Vss7 ; PMOS與NM0S共通之閘極1308係連接至輸入端子 Vin7 ;柱狀矽層下部的擴散層（1310、1312)係連接至輸出 端子Vout7 ;依此方式形成CMOS反相器。 第178圖係顯示專利文獻1的SGT的柱狀矽層及閘極 電極形成製程流程的概要圖。在第178圖（a)中，藉由蝕刻 Ο 矽基板來形成柱狀矽層1401。在第178圖（b)中，將閘極 絕緣膜1402予以成膜。在第ία圖（c)中，將閘極導電膜 1403予以成膜。在第178圖（d)中，以與圍繞柱狀矽層之 閘極導電膜接觸之方式來形成閘極配線圖案的光阻14〇4。 在第178圖（e)中，藉由蝕刻閘極導電膜14〇3來形成SGT 的閘極電極1403及閘極配線丨405。在第178圖（f)中，剝 離光阻。在上述製程流程中，由於閘極電極1403係以自對 準（Self-aligned)的方式於柱狀矽層1401的周圍形成達 至期望的厚度’故能以窄間隔來配置具有不同電位的閘極 5 319915R1 200933711 電極之諸柱狀矽層。 然而，在上述製程流程中，由於在第178圖（d)中必須 以剛好接觸柱狀矽層侧壁的閘極導電膜之方式來形成光阻 1404，故在形成閘極配線之微影製程中製程裕度較小，故 難以穩定地製造閘極配線。以下說明此點。 第179圖係顯示在第178圖（d)中閘極配線光阻1404 偏右時的步驟圖。第179圖（a)為曝光之對準（alignment) 時閘極配線圖案的光阻1414偏右時的情形。此時，於光阻 ® 1414與柱狀矽層1411的側壁間產生空間。在第179圖（b) 中，進行蝕刻。在第179圖（c)中，剝離光阻。此時，SGT 的閘極電極1413與閘極配線1415會斷線。 接著，第180圖係顯示在第178圖（d)中閘極配線光阻 1404偏左時的步驟圖。第180圖（a)係曝光之對準時閘極 配線圖案的光阻1424偏左時的情形。此時，於光阻1424 與柱狀矽層1421上部的閘極電極間產生重疊部1426。在 〇 第180圖（b)中，進行蝕刻。在第180圖（c)中，剝離光阻。 此時，SGT的閘極電極1423會在形成有光阻之側產生形狀 異常1427。 由於上述因為對準所造成的光阻位置偏差值會因為在 晶圓上的位置或晶片内的位置而不同，故無法在不發生上 述問題的範圍内將晶圓上所有圖案的位置偏差抑制在最 小。因此，在此SGT形成方法中，閘極配線形成之製程裕 度會變得非常小，無法以高產出率之方式來製造積體電路。 針對上述SGT的閘極配線形成方法，非專利文獻1記 6 319915R1 200933711 載有一種改善製程裕度的SGT的閘極配線形成方法。第181 圖係顯示非專利文獻1的SGT的柱狀矽層及閘極電極形成 製程流程的概要圖。以下說明此製程流程。在第181圖 中，藉由蝕刻矽基板來形成柱狀矽層1503。在第ι81圖（b) 中，將閘極絕緣膜1504予以成膜。在第181圖（c)中，將 閘極導電膜予以成膜。在第181圖（d)中，使用CMp (Chemical Mechanical Polishing ;化學機械研磨）來研磨 閘極導電膜及柱狀矽層上部的閘極絕緣膜。在第181圖（㊀) 中，蝕刻閘極導電膜，並以成為期望閘極長度之方式來加 工用以圍繞柱狀矽層之閘極導電膜。在第181圖中，使 用微影來形成閘極配線圖案的光阻。在第181圖（幻中，蝕 刻閘極導電膜以形成閘極電極及閘極配線。 在上述製程流程中，與專利文獻1的情形相比，雖銬 用以形成閘極配線的微影製程步㈣製轉度變大，但形 〇 成於柱狀⑦制目的眺電極無法以自料財式形成於 枉狀石夕層。因此’賴電極會較寬地形成於柱狀♦層周圍， 且會因為光阻圖案的對準偏差或光阻圖案尺寸的誤差而使 形^於柱㈣層周圍㈣極電_膜厚產线動。因此， 田：丄/、有不同電位的閘極電極之柱狀矽層間的間隔時， 閘ί極彼此會短路，為了防止此情形，使用SGT的電路 之佔有面積係變大。 專利文獻1 :日本特開平2'188966號公報 專利文獻2:日本特開平7'99311號公報 非專利文獻 i:RuigangUetal.、「5GnmVerticai 319915R1 7 200933711
Surrounding Gate MOSFET with S-factor of 75mv/dec」、
Device Reserch Conference 、 2001 年、p·63 【發明内容】 (發明所欲解決之課題） 為了在CPU等包含有之高積體、高性能的邏輯電路之 製品應用SGT’下述幾點在閘極形成製程中是不可或缺的。
第-’閘極電極能以自對準的方式在柱狀矽層周圍形成期 望的厚度。第二，閘極配線形成時對於曝 適性強。第三’能正確控制閘極長度，縮 異，且製程裕度大。 光對準偏差的調 +閘極長度的變 其目的在提供 本發明乃有鑑於上述問題點而研創者， 一種能解決上述問題點之SGT的製造方法。 (解決課題的手段） 本發明的第一態樣係提供一種半導.徵 法，該製造方法係包含有：準備在上方至少立的裝&方 ❹ 少一個柱狀半導體層之基板的步驟；於白人卩开)成有至 3有前述至少一 個柱狀半導體層表面之至少局部的前述基 部形成第一絕緣膜之步驟；於前述第一紹级 之至少局 '巴緣骐上形成導雷 膜之步驟；非等向性地去除前述第一结欲 、e緣興及前述導電 膜，而將前述柱狀半導體層側面的前述遂你 ^ 膜形成為期望長度，以形成閘極電極之步_. 豕 面之至少局部形成保護膜之步驟；非等命u ’其後’於表 寸阿性地 護膜，而於前述形成為期望長度的柱狀半馨 層相ij面道^ 電膜及第一絕緣膜的上部形成期望厚度的也a j守 J1呆護膜側壁之步 319915R1 8 200933711 驟；以及一邊藉由前述保護膜側壁來保護形成為前述期望 長度的柱狀半導體層侧面的導電膜及第一絕緣膜，一邊選 擇性地去除前述導電膜及前述第一絕緣膜，而形成閘極電 極及從該閘極電極延伸至基板侧之開極配線之步驟。 較佳為’將前述柱狀半導體層侧面的前述導電膜形成 為期望長度’以形成閘極電極之步驟係包含有：以埋沒前 述至少一個柱狀半導體層之方式，於前述導電膜上形成第 Φ 二絕緣膜之步驟；將前述第二絕緣膜上表面予以平坦化之 步驟；以及非等向性地去除前述第一絕緣膜、前述導電膜、 以及前述第二絕緣膜，而將前述柱狀半導體層侧面的前述 .導電膜形成為期望長度，以形成閘極電極之步驟。 本發明的第二態樣係提供一種半導體裝置的製造方 法’該製造方法係包含有：準備在上方至少局部形成有至 少一個柱狀半導體層、且於該至少一個柱狀半導體層上面 形成有阻止（stopper)膜之基板的步驟；於包含有至少前述 〇 一個柱狀半導體層表面之至少局部的前述基板上方之至少 局部形成第一絕緣膜之步驟；於前述第一絕緣膜上形成導 電膜之步驟；以埋沒前述柱狀半導體層之方式，於前述導 電膜上形成第二絕緣膜之步驟；其後，將前述阻止膜作為 阻止件，並使用CMP方式將第二絕緣膜上表面予以平坦化 之步驟；非等向性地去除前述第一絕緣膜、前述第二絕緣 膜、以及前述導電膜’而將前述柱狀半導體層侧面的前述 第一絕緣膜、前述第二絕緣膜、以及前述導電膜形成為期 望長度，以形成閘極電極之步驟；去除前述第二絕緣膜之 9 319915R1 200933711 步驟；其後，於表面之至少局部形成保護膜之步驟；非等 • 向性地去除前述保護膜，而於形成為前述期望長度的柱狀 半導體層側面的導電膜及第一絕緣膜的上部形成期望厚度 的保護膜侧壁之步驟；以及一邊藉由前述保護膜侧壁來保 護形成為前述期望長度的柱狀半導體層侧面的導電膜及第 一絕緣膜，一邊選擇性地去除前述導電膜及前述第一絕緣 膜，而形成閘極電極以及從該閘極電極延伸至基板侧之閘 極配線之步驟。 Ο 本發明的第三態樣係提供一種半導體裝置的製造方 法，該製造方法係包含有：準備在上方至少局部形成有至 少一個柱狀半導體層之基板的步驟；於包含有前述至少一 個柱狀半導體層表面之至少局部的前述基板上方之至少局 部形成第一絕緣膜之步驟；以埋沒前述柱狀半導體層之方 式，於前述第一絕緣膜上形成導電膜之步驟；非等向性地 去除前述第一絕緣膜及前述導電膜，而將前述第一絕緣膜 〇 及前述導電膜形成為期望高度之步驟；其後，於表面之至 少局部形成保護膜之步驟；非等向性地去除前述保護膜， 於形成為前述期望長度的柱狀半導體層侧面的前述導電膜 及前述第一絕緣膜的上部形成期望厚度的保護膜側壁之步 驟；以及選擇性地去除前述導電膜及前述第一絕緣膜，而 形成一體化的閘極電極及閘極配線，並藉由前述保護膜側 壁的保護，將前述一體化的閘極電極及閘極配線之至少局 部形成為前述期望厚度之步驟。 較佳為，做為非等向性地去除前述第一絕緣膜及前述 10 319915R1 200933711 導電膜、而將前述第一絕緣膜及前述導電膜形成為期望高 度之步驟的前處理步驟，係包含有將前述導電膜上表面予 以平坦化之步驟。 本發明的第四態樣為提供一種半導體裝置的製造方 法，該製造方法係包含有：準備在上方至少局部形成有至 少一個柱狀半導體層、且於該至少一個柱狀半導體層上面 形成有阻止膜之步驟；於包含有至少前述一個柱狀半導體 層表面之至少局部的前述基板上方之至少局部形成第一絕 緣膜之步驟；以埋沒前述柱狀半導體層之方式，於前述第 一絕緣膜上形成導電膜之步驟；其後，將前述阻止膜作為 阻止件，並使用CMP方式將導電膜上表面予以平坦化之步 驟；非等向性地去除前述第一絕緣膜以及前述導電膜，而 將前述第一絕緣膜以及前述導電膜形成為期望高度之步 驟；其後，於表面形成保護膜之步驟；非等向性地去除前 述保護膜，而於形成為前述期望長度的柱狀半導體層側面 〇 的前述導電膜及前述第一絕緣膜的上部形成期望厚度的保 護膜側壁之步驟；以及選擇性地去除前述導電膜及前述第 一絕緣膜，而形成一體化的閘極電極及閘極配線，並藉由 前述保護膜側壁的保護，將前述一體化的閘極電極及閘極 配線之至少局部形成為前述期望厚度之步驟。 本發明的第五態樣係提供一種半導體裝置的製造方 法，該製造方法係包含有：準備在上方至少局部形成有至 少一個柱狀半導體層之步驟；於包含有至少前述一個柱狀 半導體層表面之至少局部的前述基板上方之至少局部形成 11 319915R1 200933711 第一絕緣膜之步驟；於前述第一絕緣膜上形成薄的導電膜 之步驟；以埋沒前述柱狀半導體層之方式，於前述薄的導 電膜上形成多晶矽層之步驟；非等向性地去除前述第一絕 緣膜、薄的導電膜、以及多晶矽層，而將前述第一絕緣膜、 薄的導電膜、以及多晶矽層形成為期望長度之步驟；其後， 於表面形成保護膜之步驟；非等向性地去除前述保護膜， 於形成為前述期望長度的柱狀半導體層侧面的前述第一絕 緣膜、薄的導電膜、以及多晶矽層的上部形成期望厚度的 〇 保護膜側壁之步驟；以及選擇性地去除前述第一絕緣膜、 薄的導電膜、以及多晶矽層，而形成一體化的閘極電極及 閘極配線，並藉由前述保護膜側壁的保護，將前述一體化 的閘極電極及閘極配線之至少局部形成為前述期望厚度之 步驟。 較佳為，做為非等向性地去除前述第一絕緣膜、薄的 導電膜、以及多晶矽層、而將前述第一絕緣膜、薄的導電 ❹膜、以及多晶矽層形成為期望長度之步驟的前處理步驟， 係包含有將前述多晶石夕層上表面予以平坦化之步驟。 本發明的第六態樣為提供一種半導體裝置的製造方 法，該製造方法係包含有：準備在上方至少局部形成有至 少一個柱狀半導體層、且於該至少一個柱狀半導體層上面 形成有阻止膜之步驟；於包含有至少前述一個柱狀半導體 層表面之至少局部的前述基板上方之至少局部形成第一絕 緣膜之步驟；於前述第一絕緣膜上形成薄的導電膜之步 驟；以埋沒前述柱狀半導體層之方式，於前述薄的導電膜 12 319915R1 200933711 上形成多晶矽層之步驟；其;^ 並使用CMP方式將多晶石夕爲⑴述阻止膜作為阻止件， @上表面予D i t 等向性地去除前述第一絕綠犋、+ 十垣化之步驟；非 層，而將前述第一絕緣膜、键:的導電膜、以及多晶矽 今的導雷脫 成為期望長度之步驟；其後，於电膘、以及多晶矽層形 非等向性地去除前述保護祺，、表面形成保護 膜之步驊； Ο 柱狀半導體層側面的前述導電膜於=成為前述期望長度的 形成期望厚度的保護膜側壁之步及則述第一絕緣膜的上部 述第一絕緣臈、薄的導電腺、’、驟；以及選擇性地去除前 化的閘極電極及閘極配線、，二及多晶矽層，而形成-體 .護，而將前述一體化的閘極：错由前迷保護膜侧 壁的保 成為前述期望厚度之步驟。&間極配線之至少局部形 較佳為，前述非等向性 較佳為，前述保護膜為氮除係為回餘。 較佳為，前述保護膜及前『膜。 © &佳為，前述基板復i有氮化石夕膜。 ㈣^各者的下部之雜質^心㈣至少-個柱狀半 較佳A 貝^域。 之 之 久去66 l 復包含有：於前述至少一 w /部，形成與形成 —料狀半導體層 較佳為，形成㈣電型之雜質區域之步驟。 下部之雜h财、 /—個柱狀半導體層之各者# 於本:形成於基板的表層部。 隔著絕緣等=上「上方」不僅表示正上方，亦包含 319915R1 13 200933711 (發明的效果） 如上所述，依據本發明的製造方法 以決定間極長度之蝕刻步驟、閘極電極保護用進行用 侧壁的形成步驟、閘極配線的圖案化步驟、以乳化石夕膜 閘極配線之_步驟，故閘極電極能以自 ^以形成 狀㈣周_成期望的厚度，閉極 ^式在柱 ❹ ❹ 準偏差的調適性強，而能—次解決習知2對於曝光對 配線之微影製程所導致之、 碭因為形成閘極 以白㈣Γ 配線的斷路或問極電極益半 以自對準的方式形成於枉狀梦層周圍之問題。極一去 你j且’在用以決定閘極長度的㈣步驟前，使用於扭 :層二部形成有作為硬質遮罩(hardmask)的 膜 接著，再進行閘極電極保護㈣氮切顧壁 二驟、_配線的㈣化步驟、用以形成閘極配線之關 步驟，藉此能正確地控制_長度，且可縮小閘極長度的 變異’而能獲得製程裕度大的製程。因此，可—次解決習 知問題之因為形成閘極配線之微影製程所造成之閉極配線 的斷路^極長度的變動、以及開極電極無法自對準地形 成於柱狀矽層的周圍之問題。 【實施方式】 [實施例一] 第1圖係使用本發明所形成之丽〇s SGT的平面圖（a) 以及剖面圖（b)。以下參照第i圖，說明使用本實施例所形 成之 NMOS SGT。 14 319915R1 200933711 • 在矽基板1〇1上形成柱狀矽層102，在柱狀矽層1〇2 •周圍形成閘極絕緣膜105及閘極電極l〇6a。於柱狀矽層1〇2 下部形成N +汲極擴散層103,於柱狀矽層1〇2上部 +源極擴散層104。於Ν+汲極擴散層1〇3上形成接觸件 (C〇ntact)107，於Ν+源極擴散層1〇4上形成接觸件1〇8， 於從閘極電極l〇6a所延伸的閘極配線1〇6b上形成接觸件 109。 ❿ 將N+源極擴散層104連接至GND電位，將N+汲極擴 放層103連接至Vcc電位，並施加〇至vcc的電彳立至閘極 電極106a，藉此上述SGT會進行電晶體動作。 以下參照第2圖至第16圖，說明本實施例的SGT的製 造方法之一例。在各圖中，（a)為平面圖，（b)係顯示a — A， 剖面圖。 參照第2圖，於矽基板1〇1上將作為硬質遮罩的氮化 矽膜11〇予以成膜為50nm至15〇nm左右的厚度。 © 參照第3圖，將硬質遮罩ι1〇及矽基板ι〇1予以蝕刻， 形成柱狀矽層1〇2。將柱狀矽層的高度作成 30nm 至 300nm 左右’將柱狀;δ夕層的直徑作成5nm至1 〇 〇nm左右。 參照第4圖’藉由雜質植入等，於矽基板表面導入p 或As等雜質’形成N+汲極擴散層ι〇3。此時，柱狀矽層 上部的氮化石夕膜11〇係作為防止雜質植入至柱狀矽層上部 之阻止件（stopper)來作用。 參知弟 5 圖’藉由 cvD(Chemical Vapor Deposition ; 化學氣相沉積）法或ALD(At〇mic
Layer Deposition ;原子 15 319915R1 200933711 ： 層沉積）法來將閘極絕緣膜inR η 參照第6圖，將氧化4广，至10-左右。 層間。 联U1予以成膜並埋入柱狀矽 參照第7圖，使用CMP ·* a ^ 式來研磨氧化矽膜111、柱 狀矽層上部的閉極導電膜、以搞 ο 的上部予以平挺化y而改3Hcmp方式將閘極導電膜 丁一化而改善閘極導電膜的形狀，並容易巧 ===在CMP中，係將柱狀㈣上部的氮化石夕膜ιι〇 ΙίΓΙΓΓ止件來使用。藉由將氮化如㈣請 為®的阻止膜，除了氮化石夕膜之外，只要為 L乍
的阻止膜之功能者，亦能 、有乍為CMP
屛2a卜將舲锸腺 此使用八他的膜，並能預先於SOI ;。、 、予以成臈，此點在以下的其他實施例皆相 〇 參照第8圖，飿刻開極導電膜1〇6 ，工間極導電膜⑽以決定雜長度。 、I以洲速率來__導電膜⑽與氧切膜⑴、 並對氮化石夕膜110具有高選擇比之勉刻條件。由於以 來蝕刻閘極導電膜106與氧化矽膜U1，藉此能抑制 的ΐζ上表面段差’故改善下—步驟中的氮化石夕膜側壁112 參照第9圖，將氮化矽膜112a成膜達至與閘極電極 〇6相同的厚度接著，參照第1〇圖，藉由對氮化矽膜11% 319915R1 16 200933711 進行回躲tehbaek)細彡錢切 間極導電膜⑽與氮化鎖侧壁、二==時门以 方式來調整氮化石夕膜的成膜厚声=度會變成相同之 調整。由於被氮化矽膜側壁丨丨、g回蝕量來進行微 會在後面步驟的形成間極配線2=：^極導電膜⑽ 自對準的方式將閘極電極形成期 ❾ ❿ =二雖使_膜作為侧壁用的v=、!: 為具有作為侧壁用的保護膜之功能的保護膜皆=^、= 如能:用氧化w，此點在以下其他實施例中::同:] 的氧化㈣m。 ^除存时_導電膜上 “參照第12圖’塗佈光阻或多層光阻，使 猎由光阻1U來形成閘極配線圖案。 放〜方式並 參照第13圖，將光阻作為遽罩， 極絕緣膜以形成閘極電極⑽&及閘極配線閉 參照第14圖’藉由濕則處理去除柱 化石夕膜110及氮化石夕膜侧mi2。 自上β的氮 圖’藉由雜質植入等，於柱_服的上 科入Ρ或As等雜質，形成Ν+源極擴散層1〇4。 的』圖，將層間絕緣膜予以成膜，並於石夕基板上 擴散声上^ i f雜配線上、以及柱㈣層上部的源極 擴散層上形成接觸件（107、1〇8、1〇9)。 所述，由於依序進行用以決定閘極長度之蝕刻步 ，，極電極保護用的氮切膜側壁之形成步驟、間極配 319915R1 17 200933711 線的圖案化步驟、以及用以形成閘極配線之蝕刻步驟，因 此可形成具有下述特徵的閘極。 第一，閘極電極能以自對準的方式於柱狀矽層的周圍 形成期望的厚度。第二，對閘極配線形成時的曝光對準偏 差的調適性強。因此，使用本發明可一次解決在專利文獻 1中因為形成閘極配線之微影製程所導致之閘極配線的斷 路、以及在非專利文獻1中閘極電極無法以自對準的方式 形成於柱狀矽層周圍之問題。 ❹ 再者，藉由在用以決定閘極長度之蝕刻步驟前，使用 於柱狀矽層上部形成有作為硬質遮罩的氮化矽膜之構造， 並安排藉由CMP將閘極上面予以平坦化之步驟，之後依序 進行閘極電極保護用的氮化矽膜侧壁之形成步驟、閘極配 線的圖案化步驟、以及用以形成閘極配線之蝕刻步驟，從 而能正確地控制閘極長度 '，且能縮小閘極長度的變異，而 能獲得製程裕度大的製程。因此，使用本發明可一次解決 Q 在專利文獻1中因為形成閘極配線之微影製程所導致之閘 極配線的斷路和閘極長度的變動、以及在非專利文獻1中 閘極電極無法以自對準的方式形成於柱狀矽層周圍之問 題。 如上所述，在本實施例中，能以自對準的方式於柱狀 矽層周圍形成期望厚度的閘極電極，並能藉由閘極導電膜 的成膜厚度來調整形成於柱狀矽層周圍的閘極電極的厚 度。因此，能以窄間隔配置具有不同電位的閘極電極之兩 個柱狀矽層，而能縮小電路面積。當閘極導電膜的厚度很 18 319915R1 200933711 薄時’由於閘極導電膜的電阻值會變高，故在本實施例中， 較佳為閘極導電膜係以金屬膜來構成。 [實施例二] 本實施例的閘極形成方法係一種能刪減實施例一的閘 極形成方法的步驟數”且製程裕度更大之閘極形成方法。 第17圖係使用本實施例所形成的顺〇s SGT的平面圖 (a)以及剖面圖（b)。以下參照第17圖，說明使用本實施例 所形成的NMOS SGT。 ❾ 於石夕基板201上形成柱狀石夕層202,並於柱狀石夕層202 周圍形成閘極絕緣膜205及閘極電極2〇6。於柱狀矽層2〇2 T部形成許汲極擴散層203，於柱狀石夕層上部形成N+源 極擴散層204。於N+沒極擴散層2〇3上形成接觸件2〇7， 於N+源極擴散層2G4上形成接觸件鹰，於從閘極電極 206延伸的閘極配線206a上形成接觸件2〇9。 在本實施例中，閑極電極206a與閘極配線祕係形 〇成為相同的高度。亦即，閘極電極與閑極配線係一體地形 成，且此-體形成的閘極電極與閘極配線上面整面係形成 為與基板平行的面。 將N+源極擴散層204連接至GND電位，將N+没極擴 散層203連接至Vcc電位，並施加〇v至—電位至開極電 極206，藉此使上述SGT進行電晶體動作。 以下參照第18圖至第27圖，說明用以形成本實施例 的SGT之製造方法的-例。在各圖中，⑷為平面圖，（b) 為A — A’的剖面圖。 319915R1 19 200933711 此外’在本實施例中，由於至閘極絕緣膜的成膜步驟 為止的步驟係為與實施例一相同的製造步驟，故以下從 極導電膜的成膜步驟開始說明。 f 參照第18圖，藉由CVD法或ALD法將閘極導電膜2〇6 予以成膜至掩埋柱狀矽層202為止。 ' =19圖’使讀方式來研磨間極導電膜継， 將閘極導電膜的上面予以平坦化。藉由使用⑽方式 e ❹ 極導電膜的上部予以平坦化來改善閘極導電膜的形狀，二 容易控制閘極長度。在CMP + ’將柱狀發層上部的氮化石夕 膜210作為CMP的阻止件來使用。藉由將氮化碎膜2 為CMP阻止件來使用，而能再現性佳地控制c好研磨量。 問極=第2Q圖’藉由對閘極導電膜裏進行回钱來決定 電極21 1，將氮化石夕膜⑽成膜達至期望的閉極 電極的厚度。接著，參昭第2?圄，盐 =氮化壁二=== 期望的;的厚度’故將氮化石夕膜的成膜厚度調整至 的閉極厚度，並進一 調整最終料切膜㈣的厚度。卩仙整，藉此 藉由=、L23圖，塗佈光阻或多層光阻，使用微影方式並 藉由先阻213形成閘極配線圖案。 極絕、’將歧作為料，㈣m極導電膜及間 会、场成間極電極206a與間極配線2〇此。 >照第25圖，藉由濕钱刻處理去除柱狀石夕層上部的氮 319915R1 20 200933711 化矽膜210及氮化矽膜側壁212。 參照第26圖，藉由雜質植入等，於柱狀矽層202的上 部導入P或As等雜質，形成N+源極擴散層204。 參照第27圖，將層間絕緣膜予以成膜，並於石夕基板上 的沒極擴散層上、閘極配線上、以及柱狀矽層上部的源極 擴散層上形成接觸件（2〇7、208、209)。 如上所述，藉由依序進行用以決定閘極長度之蝕
G ❹ 可形成具有下述特徵的略形成閘極配線之蝴步驛，故 形成能以二對準的方式於柱咖^ 差的調適性強。因此:使用準偏 1中因為形成閘極配線之^彡製 、 '文獻 路、以及在非專利文獻i 之閘極配線的斷 形成於柱㈣層周圍之_。 -法以自對準的方式 再者，藉由在用以決定搞且 於柱㈣層上部形成有作為硬 步驟前’使用 並安排藉由CMP將閘極上面予切膜之構造’ :行_極保護用的氮 -=之=序 線的圖案化步驟 '以及用 之开-成步驟、閘極配 而能正確地控制開極長度，=極配線之蝕刻步驟，從 能獲得製程裕度大的製程=、、小開極長度的變異’而 在專利文獻1中ϋ為形成㈣本發明可—次解決 -線之微影製程所導致之閘 319915R1 21 200933711 路和閘極長度的變動、以及在非專利文獻1中 二 ·、、、法以自對準的方式形成於柱狀矽層周圍之問 周圍’在本實施财自鮮的方式於柱狀石夕層 電極的厚的間極電極。雖然在實施例-中，間極 實施心藉閘極導電_賴厚度來控制，但在本 ❹ 厚度來控制間極電極的厚度係能藉由氮化石夕臈側壁批的 的厚度^厚^實施例一的情形相比，由於閘極配線鳩 曰矽等雷 導電膜未限定於金相，而可使用多 曰曰矽等電阻較高的材料來形成。 文用夕 此外，在實施例一中，必須變成 致相同厚度的方式來形成氮化』電而= 仏的狀態。㈣’如第28圖所示，當氮化 = ο 閘極電極副還厚很多時，會形成比閉極導電膜二= 的虱化矽膜側壁112(第28圖（a))，而 、又逛厚 氧化石夕膜111(第28圖（b))、藉由微影方刻方式去除 以圖案化（第28圖|藉由⑽來^將問極配線予 及配線106b(第28圖⑷)時，於未被光p且閘極電，1〇6a 的閘極電極下部會產生間極電極突出部13覆盍的部分 报明顯時，有可能會產生因為閉極—C。當此種構造 的增加而導致電路特性的變動、或鄰接二間的寄生電容 極突出部l〇6c的短路等之不良的情形。、觸件與閘極電 所示’當氮化矽膜側壁112比閘極電極外’如第29圖 丨％還薄很多時， 319915R1 22 200933711 會形成比閘極導電膜厚度還薄的氮化矽膜侧壁112(第29 圖（a))，當以濕蝕刻方式去除氧化矽膜m (第29圖（b))、 藉由微影方式將閘極配線予以圖案化（第29圖^))、並藉 由蝕刻來形成閘極電極106a及配線1〇6b(第29圖（(1))時， 由於未被光阻113覆蓋的部分的閘極電極上部會被蝕刻， 故閘極厚度會變薄。當此種構造很明顯時，可能會產生對 於閘極絕緣膜的蝕刻損傷、或電晶體特性的變動等之不良 ❹的情形。然而，在本實施例中，由於閘極厚度會藉由氮化 矽膜側壁112的厚度而以自對準的方式來形成，故不會產 生上述不仏的情形，且能較實施例一進一步擴大閘極形成 步驟的製程裕度。 [實施例三] 在使用本實施例所形成的麵0SSGT中，與實施例二的 不同點為閘極電極以及從閘極電極延伸的閘極配線係金屬 膜與多晶矽的層疊構造。在本實施例的閘極形成方法中， 〇 由於藉由與閘極絕緣膜接觸之薄的金屬膜來抑制閘極電極 的空乏化，且閘極電極與閘極配線的表面為多晶石夕，故能 以與習知之具有多晶矽閘極之電晶體相同的製造生產線來 製造。 第30圖係使用本實施例所形成的NM〇s SGT的平面圖 (a)及剖面圖（b)。以下參照第30圖，說明使用本實施例所 形成的NMOS SGT。 於矽基板301上形成柱狀矽層3〇2，於柱狀;ε夕層3〇2 的肩圍形成閘極絕緣膜305及閘極電極。閘極電極係lnm 3199I5R1 23 200933711 至l〇nm左右之薄的金屬膜314與覆蓋上述金屬膜之多晶石夕 膜306a的層疊構造。於柱狀矽層302的下部形成N+汲極 擴散層303，於柱狀矽層的上部形成N+源極擴散層3〇4。 於N+汲極擴散層303上形成接觸件3〇7，於N+源極擴散 層304上形成接觸件308，於從閘極電極贏延伸的閑極 配線306a上形成接觸件309。 在本實施例中，與實施例二相同，間極電極施與間 ❾極配線306b係形成為相同的高度。亦即，閘極電極與間極 配線係-體地形成’且此-體形成的閘極電極及閘極配線 上面整面係形成為與基板平行的面。 將N+源極擴散層304連接至GND電位，將N+没極擴 散層303連錢Vcc電位，並施加心〜的電位至開極 電極306，藉此使上述SGT進行電晶體動作。 〇 以下參照第31圖至第41圓，說明用以形成本實施例 的SG_T之製造方法的-例。在各圖中，⑷為平面圖，⑹ 係顯示A — A’的剖面圖。 此外’在本實施例中’由於至閘極絕緣膜的成膜步驟 為止係為與實施例二為相同的製造步驟，故以下從閘極導 電臈的成膜步驟開始說明。 參照第31圖，將間極絕緣膜305予以成膜後，將薄的 金屬膜314成膜為1111}1至10nm左右的厚度，並將多晶矽膜 3〇6予以成膜達至掩埋柱狀矽層3〇2為止。 參照第32圖，使用CMP方式來研磨多晶矽3〇6、柱狀 夕層上邛的薄的金屬膜314、以及閘極絕緣膜305，而將多 319915R1 24 200933711 晶矽306及薄的金屬膜314的上表面予以平坦化。藉由使 用CMP方式來將多晶⑦3〇6及薄的金屬膜314的上部予以 平坦化，而改善多晶矽3〇6及薄的金屬膜314的形狀，並 容易控制閘極長度。在CMp [係將柱狀矽層上部的氮化 石夕膜21G作為CMP的阻止件來使用。#由將氮化’ 作為CMP的阻止件來使用’而能再現性佳地控制cMp研磨 量° 〇 ❹ 參照第33圖，藉由對多晶石夕_及薄的金屬膜 行回蝕來決定閘極長度。 、 參，第34圖，將氮切膜312a成膜達至期望的閑極 ，極的厚度。接著，參照第35圖’藉由贿氮化頻犯 來形成氮切膜側壁312。由於氮切膜侧壁31、 會變成閘極電極的厚度，因此將氮切膜 ς 至變成期望的閘極厚度，錢—步藉由⑽量來== 整，藉此調整最終的氮化矽膜侧壁厚度。 5 *參照第36圖，塗佈光阻或多層光阻，使用微 藉由光阻313來形成閘極配線圖案。 〜工、 極絕= 二圖’將光阻作為遮罩’ _閘極導電膜及閘 極、、邑緣膜以形成閘極電極3Q6a與閘極配線寫匕。 一、f 38 ® ’藉由濕綱處理去除柱㈣層上部的氮 化矽膜310及氮化矽膜侧壁312。 參照第39圖:將氮化石夕膜予以成膜，並藉由回钮形成 ^石夕膜5 1由此氮切膜來覆蓋閘極電極的金屬膜 314’而不使金相314露出表面。藉此，能以與具有多晶 319915R1 25 200933711 石夕閘極的電晶體相同的製造生產線來製造。 部導d40 r藉由雜質植入等，於柱狀，層3°2的上 科入P或AS等雜f，形成料源極擴散m 汲極圖’將層舰賴予料膜，_基板上的 、曰上、閘極配線上、以及柱狀矽層上 散層上形成接觸件（307、308、309)。 、"、擴 驟 Ο 〇 、=保=公行用以決定閑極長度之崎 線的圖案化步驟、以及用匕石夕膜側壁的形成步驟、閘極配 可形成具有下述特徵的^形成閉極配線之餘刻步驟，而 第一，閘極電極能以 、 形成期望的厚度。第二，對準的方式於柱狀矽層的周圍 差的調適性強。目此冑聞極配線形成時的曝光對準偏 1中因為形成開極配線用本發明可一次解決在專利文獻 路、以及在非專利文獻1微衫製程所導致閘極配線的斷 形成於柱狀石夕層周圍之4間極電極無法以自對準的方式 再者，由於在用以决h 於柱狀矽層上部形成有作2閘極長度之蝕刻步驟前，使用 並安排了藉由CMP將閘^硬質遮罩的氮化石夕膜之構造， 序進行閘極電極保護用的面予以平坦化之步驟，之後依 配線的圖案化步驟、以及用化石夕膜侧壁之形成步驟、閘極 故能正確地控制閘極長度，成開極配線之㈣步驟， 能獲得製程裕度大的製程。且月b縮小閘極長度的變異’而 在專利文獻1中因為形成，此’使用本發明可一次解決 甲]極配線之微影製程所導致閘極 319915R1 26 200933711 f線的斷路和閘極長度的變動、以及在非專敎獻i中閘 玉電極無法以自對準的方式形成於柱狀石夕層周圍之問題。 …在本實施射’能以自對準的方式於柱狀⑪層的周圍 /成』望厚度的閘極電極’且與實施例二相同地，問極電 極的厚度能藉由氮切膜側壁312的厚度來控制。 在本實施例中，將閘極構造作成薄的金屬膜與多晶矽 之層疊構造，藉此可抑制閘極的空乏化，且能以與習知的 〇具有多晶矽閘極之電晶體相同的製造生產線來製造。 此外，雖然在實施例一中，當氮化石夕膜侧壁的厚度與 閘極導電膜的厚度差異报大時，有可能會產生實施例二中 所述的不良情形，但與實施例二相同地，在本實施例中， 由於閘極厚度係藉由氮化矽膜侧壁112的厚度而以自對準 的方式形成，故不會產生上述不良的情形，且能比實施例 一進—步擴大閘極形成步驟的製程裕度。 [實施例四] ❾ 在本實施例中’係顯示使用與實施例一相同的閘極形 成製程之CMOS反相器的製造方法。藉由使用本實施例能獲 得與實施例一相同的效果。 第42圖係顯示使用本實施例所形成的CMOS反相器的 等效電路。以下說明CMOS反相器的電路動作。輸入信號 Vinl係施加至屬於NM0S之Qnl及屬於PM0S之Qpl的閘極。 當Vinl為「1」時’屬於NM0S之Qnl會變成導通（0N)狀態、 屬於PM0S之Qpl會變成不導通（OFF)狀態、V〇utl會變成 「〇」。反之’當Vinl為「0」時，屬於NM0S之Qnl會變成 27 319915R1 200933711 不導通狀態、屬於PM0S之Qpi會變成導通狀態、Voutl會 變成「1」。如上所述’ CMOS反相器會以下述方式來動作： 相對於輸入值之Vini的訊號，輸出值之v〇uti的訊號會變 成相反的值。 第43圖係使用本實施例所形成的CMOS反相器的平面 圖’第44圖（a)與（b)為第43圖中A-A，剖線與B-B，剖 線的剖面圖。以下，參照第43圖及第44圖，說明本實施 例0 於石夕基板401上形成P阱402及N阱403，並於矽基 板表面’形成用以於P阱區域形成NM0S之柱狀矽層4〇7， 以及形成用以於N阱區域形成PM〇s之柱狀矽層4〇8，且以 圍繞各個柱狀矽層之方式來形成閘極絕緣膜4〇9及閘極電 極（410a、410b)。此外，閘極電極4l〇a與410b係藉由從 各者的閘極電極延伸之閘極配線4i〇c而連接..。 於用以形成NM0S之柱狀矽層407的下部形成N+汲極 Ο擴散層404，於柱狀矽層407的上部形成N+源極擴散層 411。 於用以形成pm〇s之柱狀矽層408的下部形成p +汲 極擴散層405’於柱狀矽層408的上部形成P +源極擴散層 412。 形成於柱狀石夕層下部之N +沒極擴散層4〇4與P +汲極 擴散層405係經由接觸件（416a、416b)連接至輸出端子 Voutl，形成於用以構成NM〇s之柱狀矽層4〇7上部之N + 源極擴散層411係經由接觸件414連接至接地電位Vssl， 形成於用以構成PM0S之柱狀石夕層408上部之p +源極擴散 319915R1 28 200933711 層412係經由接觸件415連接至電源電位Vccl，用以連接 PM0S與NM0S的閘極電極之閘極配線410c係經由接觸件 413連接至輸入端子Vinl，藉此形成CMOS反相器。 以下參照第45圖至第63圖，說明用以形成本實施例 的SGT之製造方法的一例。在各圖中，（a)為平面圖，（b) 係顯示A — A’的剖面圖。 參照第45圖’於矽基板401上將作為硬質遮罩之氮化 矽膜417予以成膜達至50nm至150nm左右的厚度。 參照第46圖，蝕刻硬質遮罩417及矽基板401以形成 元件分離區域418 ° 參照第47圖’將氧化矽膜419埋入元件分離區域418。 參照第48圖，使用CMP方式來研磨硬質遮罩417上的 氧化矽膜419使其平坦化。 參照第49 ® ’將埋人於元件分離區域之魏化膜 419 予以餘刻，以使其變成與後製程中所形成的没極擴散層相 Q 同高度之方式來調整氧化矽膜419的高度。 參照第50圖’银刻硬質遮罩417與;夕基板4〇ι以形成 柱狀石夕層（407、408)。 參照第51圖’藉由雜質植入等，於石夕基板表面導入雜 質，形成許沒極擴散層404與阳及極擴散層。此時， 柱狀石夕層上部的氮化石夕膜417係作為防止雜質植入至柱狀 矽層上部之阻止件而作用。 -及閘極導電膜予以成膜，二= 319915R1 29 200933711 度作成10nm至lOOnm左右。 參照第53圖，將氧化石夕膜420予以成膜而埋設於柱狀 矽層間。 參照第54圖，使用CMP方式來研磨氧化矽膜418、柱 狀石夕層上部的_導電膜、以及閘極絕緣膜，而將間極導 電膜的上表面予財坦化。藉自制GMp料來將閑極導 電膜的上部予以平坦化，而改善閘極導電膜的形狀，並容 易控制閘極長度。在CMP中，將柱狀矽層上部的氮化矽膜 417作為CMP的阻止件來使用。藉由將氮化石夕膜& 17作為 CMP的阻止件來使用，而能再現性佳地控制cmp研磨量。 參照第55圖，藉由對閘極導電膜41〇及氧化矽膜418 進行回蝕，而加工閘極導電膜410以決定閘極長度。此時， 係使用儘量以相同速率來蝕刻閘極導電骐41〇與氧化矽膜 418、並對氮化矽膜417具有高選擇比之蝕刻條件。由於能 以相同速率來蝕刻閘極導電膜410與氧化矽膜418，藉此 〇抑制兩者的上表面段差，因此改善下個步驟中氮化矽膜侧 壁419的形狀。 ' 參照第56圖，將氮化矽膜419a成膜達至閘極電極41〇 的厚度。接著，參照第57圖，藉由回蝕氮化矽膜41如來 形成氮化矽膜側壁419。此時，以閘極導電膜41〇與氮化 石夕膜側壁419的厚度會變成相同之方式來調整氮化石夕膜的 成膜厚度，並藉由回蝕量來進行微調整。由於被氮化矽膜 侧壁419覆蓋的閘極電極會於後步驟的形成閘極配線的蝕 刻時受到保護，故能以自對準的方式將閘極電極形成期望 319915R1 30 200933711 的厚度，且能縮小佔有面積。 參照第58圖’藉由濕#刻去除存留在閘極導電膜上的 氧化矽膜418。 參照第59圖’塗佈光阻或多層光阻’使用微影方式並 藉由光阻420來形成閘極配線圖案。 參照第60圖，將光阻作為遮罩，蝕刻閘極導電膜及閘 極絕緣膜以形成閘極電極（41〇a、410b)及閘極配線41〇c。 ο 參照第61圖，藉由濕蝕刻處理去除柱狀矽層上部的氮 化石夕膜417及氮化石夕膜侧壁419。 '參照第62圖’藉由雜質植入等，於柱狀矽層（4〇7、4〇8) ^ 2導人雜f ’形成N+源極擴散層411及P+源極擴散 的'、及Γ圖’將層間絕緣膜予以成膜，並於石夕基板上 〇 擴散^开2、閘極配線上、以及柱”層上部的源極 、散層上形成接觸件⑷3、414、415、416a、4i6b)。 如上所述，藉由依序進行用以決定 ==::護—膜側壁的形成步驟、二 可形成具二=形娜―步称，而 形成對準的方式於柱狀彻周圍 差的調適性強配線形成時的曝光對準偏 ! φ ° 因此，使用本發明可一次解決在專利文獻 路程所導致之閑極配線的斷 及在非專利文獻1中閘極電極無法以自對準的方式 319915R1 200933711 形成於柱狀矽層周圍之問題。 於柱_上部形前，使用 並安排藉由CMP將_上^質遮罩的切膜之構造， 序進行閘極電極保 h平坦化之步驟，之後再依 配線的圖案化步驟°、切顧壁之形成步驟、閉極 故能正確地控制間極長度，閉極配線之崎驟’ Ο =裕度大的製程。：，=: =解: ==:==微影製程所導致之閘 _極無法以自對準的方式形成 題0 在本實&例中’能以自對準的方式於柱狀♦層的周圍 形成期望厚度的閘極電極，且能藉由閘極導電膜的成膜厚 度來調整形成於柱狀石夕層周圍的問極電極的厚度。因此， ©能縮小柱狀發層（4l〇a、41〇b)與沒極擴散層上的接觸件 (416a、416b)的間隔，而能縮小反相器等之電路面積。當 閘極導電膜的厚度較薄時，由於閘極導電膜的電阻值會變 咼，故在本實施例中，閘極導電膜較佳為由金屬膜所構成。 在本實施例中，雖以CMOS反相器為例來說明SGT的構 造及製造方法，但本實施例亦同樣可應用於CM〇s反相器以 外的電路。 [實施例五] 在本實施例中，係顯示使用與實施例二相同的閘極形 32 319915R1 200933711 成製程之CMOS反相器的製造方法。使用本實施例能獲得與 實施例二相同的效果。 第64圖係顯示使用本實施例所形成的CMOS反相器的 等效電路。以下說明CM〇s反相器的電路動作。輸入信號
Vin2係施加至屬於NM〇s之如2及屬於pM〇s之如2的閘極。 當Vin2為「丨」時，·〇S之Qn2會變成導通狀態、pm〇S之
Qp2會變成不導通狀態、v〇ut2會變成「〇」。反之，當Vin2 為「〇」時，NM0S之Qn2會變成不導通狀態、pM〇s之Qp2 會變成導通狀態、V〇ut2會變成「1」。如上所述，CMOS反 相#會以下述方式來動作：相對於輸入值之vin2的訊號， 輸出值之Vout2的訊號會變成相反的值。 第65圖係使用本實施例所形成的CMOS反相器的平面 圖’第66圖（a)與（b)為第65圖中a —A，剖線與b_B’剖 線的剖面圖。以下’參照第65圖及第66圖，說明本實施 例。 〇 於石夕基板501上形成P阱502及N阱503，於矽基板 表面’形成用以於P阱區域形成NM〇s之柱狀矽層507 ’以 及形成用以於N阱區域形成pM〇s之柱狀矽層5〇8，且以圍 繞各個柱狀矽層之方式來形成閘極絕緣膜 509及閘極電極 (510a、510b)。此外，閘極電極51〇a與51〇b係藉由從各 者的閑極電極延伸之閘極配線51〇c而連接，且閘極電極 (510a、510b)與閘極配線5〇6c係形成為相同的高度。於用 以形成NM0S之柱狀矽層5〇7的下部形成N+汲極擴散層 504 ’並於柱狀石夕層5〇7的上部形成N+源極擴散層511。 33 319915R1 200933711 於用以形成PM0S之柱狀矽層508的下部形成p+汲極擴散 層505，於柱狀矽層5〇8的上部形成p+源極擴散層512 ^ 形成於柱狀矽層下部之N+汲極擴散層5〇4與p+汲極 擴散層505係經由接觸件（516a、516b)連接至輸出端子 Vout2，形成於用以構成NM〇s之柱狀矽層5〇7上部之N + 源極擴散層511係經由接觸件514連接至接地電位yss2， 形成於用以構成PM0S之柱狀矽層508上部之P+源極擴散 ❹層512係經由接觸件515連接至電源電位vcc2，用以連接 PM0S與NM0S的閘極電極之閘極配線5i〇c係經由接觸件 513連接至輸入端子vin2，藉此形成CMOS反相器。 以下參照第67圖至第76圖，說明用以形成本實施例 的SGT之製造方法的一例。在各圖中，（a)為平面圖，（b) 係顯示A —A’的剖面圖。此外，在本實施例中，由於至閘 極導電膜的成膜步驟為止的步驟係與實施例三為相同的製 造步驟，因此以下從閘極導電膜的成膜步驟開始說明。 ❿ 參照第67圖，藉由CVD法或ALD法來成膜閘極絕緣膜 509及閘極導電膜510’達至掩埋柱狀矽層（5〇7、5〇8)為止。 參照第68圖’使用CMP方式來研磨閘極導電膜51〇， 並將閘極導電膜的上表面予以平坦化。藉由使用CMp方式 來將閘極導電膜的上部予以平坦化，而改善閘極導電膜的 形狀，並容易控制閘極長度。在QJP中，將柱狀矽層上部 的氮化矽膜517作為CMP的阻止件來使用。藉由將氮化矽 膜517作為CMP的阻止件來使用，而能再現性佳地控制CMp 研磨量。 34 319915R1 200933711 參照第69圖，藉由對閘極導電膜51〇進 定閘極長度。 ^ ’ Μ 第70圖，將氮化石夕膜519a成膜達至期望的閑極 電極的厚度。接著，參照第π圖，藉由⑽氮切膜519& 來形成氮化销侧壁519。由於氮切義壁5i9的 會變成閘極電極的厚度，故將氮化石夕膜的成膜厚度調整^ Ο 變成期望的閘極厚度，且藉由回钱量來進行微調整，藉此 調整最終的氮化矽膜側壁的厚度。 曰 ，由=2广塗佈光阻或多層光阻’使用微影方式並 曰先阻520來形成閘極配線圖案。 ^第73圖’將光阻作為鮮，關祕導電膜及間 、來^形成閘極電極（51Ga、51Gb)及閘極配線510c。 化石夕膜由濕姓刻處理去除柱狀石夕層上部的氮 、17及鼠化矽膜側壁519。 〇 的卜二道第75圖’藉由雜質植入等，於柱狀石夕層（507、508) 層⑽。人雜質，形成Ν+源極擴散層511及p+源極擴散 的没極擴上圖、’將層間絕緣膜予以成膜，並於石夕基板上 捧~ M u ,曰、閘極配線上、以及柱狀矽層上部的源極 如\ 祕成接觸件（513、514、515、516a、516b)。 如上所述，藉由你 閘極電極保護用f進打用以決定開極長度之細步驟、 廟査几止 化矽膜侧壁的形成步驟、閘極配線的 Μ用以形成閉極配線之侧步驟，而可形 成具有下述特徵的_。 35 319915R1 200933711 f;調適性強。因此’使用本發明可-次解決m二 1中因為形成閘極配線之微影製 利文
形成於柱狀石夕層周圍之問題。 目對準的P :者，由於在用以決定間極長度之姓刻步驟前，0 於柱狀碎層上部形成有作為硬質遮罩的氣化石夕膜之 並安排藉由CMP將閘極上面予以平坦化之步驟，、 〇 序進行問極電極保護用的氮化石夕膜侧壁之形成步驟^ 配線的圖案化步驟、以及用以形成閘極配線之飯刻步驟極 故能正確地控制間極長度，且能縮小間極長度的變異 能獲得製程裕度大的製程。因此，使用本發明可一次 在專利文獻1中因為形成間極配線之微影製程所導致、 極配線的斷路和開極長度的變動、以及在非專利 : =極電極無法以自對準的方式形成於柱狀㈣周圍之: 於柱狀圍形 極藉，度來=:;=:度： 5電極的"度係I藉由氮化石夕膜側壁51 與實施例四的情形相比，由於閉極配線m =::限定於金屬膜™多晶= 319915R1 36 200933711 此外，雖然在實施例四中’當氮化石夕膜侧壁的厚度與 閘極導電膜的厚度差異很大時’有了淹會產生實施例二中 所述的不良情形，但與實施例二相同，在本實施例中，由 於閘極厚度係藉由氮化矽膜側壁112的厚度而以自對準的 方式形成，故不會產生上述不良的情形，且能比實施例四 進一步擴大閘極形成步驟的製程裕度。 在本實施例中’雖以CMOS反相器為例來說明SGT的構 φ 造及製造方法，但本實施例亦同樣可應用於CMOS反相器以 外的電路。 [實施例六] 在本實施例中，係顯示使用與實施例三相同的閘極形 -成製程之CMOS反相器的製造方法。使用本實施例能獲得與 實施例三相同的效果。 第77圖係顯示使用本實施例所形成的CM〇s反相器的 等效電路。以下說明CMOS反相器的電路動作。輸入信號 G ^n3係施加至屬於NM0S之如3及屬於PM〇s之Qp3的閘極。 虽Vin3為「1」時，NM0S之Qn3會變成導通狀態、PM0S之 %>3會變成不導通狀態、v〇ut3會變成「〇」。反之當Vin3 為「0」時，NM0S之Qn3會變成不導通狀態、PM0S之如3 會變成導通狀態、Vout3會變成「1」。如上所述，CMOS反 相器會以下述方式來動作：相對於輪入值之Vin3的訊號， 輸出值之v〇ut3的訊號會變成相反的值。 第78圖係使用本實施例所形成的CM〇s反相器的平面 圖’第79圖（a)與（b)為第78圖中a —A’剖線與B —B’剖 37 319915R1 200933711
線的剖面圖。以下，堯A r參照第78圖及第79圖，說明本實施 例。 於石夕基板601上形成P $ 602及N胖603 ’於石夕基板 表面，形成用以於P附區域形成腦s之柱狀石夕層6〇7，以 及形成用以於N味區域形成p廳之柱狀石夕層6〇8，且以圍 繞各個柱㈣層之^㈣成閘極絕緣膜 609及閘極電極 (610a、61Gb) °閘極電極係為表面侧的多晶⑦以及與間極 ❾絕緣膜接觸的薄的金屬膜623的層疊構造。此外，間極電 極610a與610b係藉由從各者的閘極電極延伸之閘極配線 610c而連接，且閘極電極（61〇a、61〇b)與閘極配線6〇6c 係形成為相同的高度。於用以形成M〇s之柱狀矽層6〇7的 下。卩形成N +汲極擴散層6〇4，並於柱狀石夕層6〇γ的上部形 成Ν+源極擴散層611。於用以形成PM〇s之柱狀矽層6〇8 的下部形成P +沒極擴散層，並於柱狀；ε夕層608的上部 形成Ρ+源極擴散層612。 Ο 形成於柱狀矽層下部之Ν+汲極擴散層604與Ρ+汲極 擴散層605係經由接觸件（616a、616b)連接至輸出端子 Vout3，形成於用以構成NMOS之柱狀發層607上部之N + 源極擴散層611係經由接觸件614連接至接地電位Vss3， 形成於用以構成PMOS之柱狀石夕層608上部之p +源極擴散 層612係經由接觸件615連接至電源電位vcc3，用以連接 PMOS與NMOS的閘極電極之閘極配線61 〇 c係經由接觸件 613連接至輸入端子Vin3，藉此形成CMOS反相器。 以下參照第80圖至第90圖，說明用以形成本實施例 319915R1 38 200933711 的SGT之製造方法的一例。在各圖中，（&)為平面圖，（b) 係顯不A —A’的剖面圖。此外，在本實施例中，由於至閘 極導電膜的成膜步驟為止的步_與實施例三為相同的^ 造步驟，因此以下從閘極導電膜的成膜步驟開始說明。 參照第80圖，將閘極絕緣膜509予以成膜=，將薄的 金屬膜623成膜為lnm至10nm左右的厚度，並將多晶石夕膜 610予以成膜達至掩埋柱狀矽層（6〇7、6〇8)為止。
〇 參照第81圖，使用CMP方式來研磨多晶矽61〇、柱狀 矽層上部的薄的金屬膜623、以及閘極絕緣骐6〇9，並將多 晶矽610及薄的金屬膜623的上表面予以平垣化。藉由使 用CMP方式來將多晶石夕610及薄的金屬膜奶予以平坦 化，而改善多晶矽610及薄的金屬膜623的形狀，並容^ 控制閘極長度。在CMP +，係將柱狀石夕層上部的氣化^膜 6Π作為CMP的阻止件來使用。藉由將氮化矽膜617作為 CMP的阻止件來❹，缝再現性佳地㈣⑽研磨量； 參照第82圖，藉由對多晶石夕610及薄的金屬膜娜進 行回蝕來決定閘極長度。 參照第83® ’將氮化石夕膜61如成膜達至期望的閉極 電極的厚度。接著’參照第84圖，藉由回域切膜_ 來形成氮化矽膜側壁619。由於氮化矽膜側壁6i9的厚度 會變成閘極電極的厚度’因此將氮化销的成膜厚度調ς 至變成期望的閘極厚度，並藉由⑽量來進行微調整，藉 此調整最終的氣化;5夕膜側壁厚度。 參照第85圖’塗絲阻或多層光阻，使用微影方式並 319915R1 39 200933711 藉由光阻620來形成閘極配線圖案。 參照第86圖，將光阻作為遮罩，蝕刻閘極導電膜及閘 極絕緣膜以形成閘極電極（61〇a、61〇b)與閘極配線“Ο。。 參照第87圖，藉由濕蝕刻處理去除柱狀矽層上部的氮 化石夕膜617及氮化矽膜側壁619。 &參照第88圖’將氮化石夕膜予以成膜，並藉由回蝕形成 =石夕膜624。藉由缝切膜來覆蓋閘極電極的金屬膜 〇 ’而不使金屬膜623露出表面。藉此，能以與具有多晶 矽閘極的電晶體相同的製造生產線來製造。 的參照第89圖，藉由雜質植入等，於柱狀石夕層⑽7、_ 部導入雜質’形成N+源極擴散層611及p+源極擴散 參照第90圖’將層間絕緣膜予以成膜，並於梦基板上 、及極擴散層上、閘極配# 擴散層上开4接鰥杜mo 層上部的源極 〇 層鳥成接觸件（613、614、615、616a、616b)。 驟、Η搞：1藉由依序進行用以決定閘極長度之蝕刻步 護用的氮化侧壁的形成步驟、閘極配 -形成具二:::形成― 差的調適性強。因此，使用^配線形成時的曝光對準偏 路、以線之微影製程所導致之開極配線的斷 1文獻1中閘極電極無法以自對準的方式 319915R1 40 200933711 形成於柱狀矽層周圍之問題。 〇 Ο 、再者，由於在用以決定閘極長度之蝕刻步驟前使用於 —狀：層上郃形成有作為硬質遮罩的氮化矽膜之構造，I 安，藉由CMP將閘極上面十以平坦化之步驟，之後再依序 進仃閘極電極倾㈣氮切_壁之形成步驟、問極配 ^的圖案化步驟、以及用以形成閘極配線之_步驟，故 2確地控制閘極長度，且能縮小閘極長度的變異，而能 =製程裕度大的製程。因此，使用本發明可〜欠解決在 始文獻1巾g為形朗她線之微影製賴導致之間極 桎雷Γ::和閘極長度的變動、以及在非專利文獻1中閘 極電=二對準的方式形成於柱狀石夕層周圍之問題。 形成期望厚能以自對準的方式於柱狀碎層的周圍 ===二與實施例二相"極電極 在本實施例中，=!的厚度來控制。· 之層疊構造，藉此可=極構造作成薄的金屬膜與多晶石夕 具有多晶㈣極之電日^極的空乏化，且能以與習知之 此外，雖4目同的製造生產線來製造。 閘極導電膜的厚度^例四中，當氮化销侧壁的厚度與 所述的不良情形，大時，有可能會產生實施例二中 由於閘極厚度係藉由t、：施例二相同地’在本實施例中’ 的方式_4切膜㈣112的厚度而以自對準 四進-德大^'產生上述不良的情形，且能比實施例 進步5閑極形成步驟的製程裕度。 本、】中，雖以CMOS反相器為例來說明§GT的構 319915R1 41 200933711 造及製造方法’但本實施例亦同樣可應用於CMOS反相器以 外的電路。 [實施例七] 在本實施例中’係顯示使用與實施例一相同的閘極形 成製程所形成的SOI基板上的NMOS SGT。
第91圖係使用本實施例所形成的SOI基板上的NM0S SGT的平面圖（a)及剖面圖（b)。以下參照第91圖，說明使 0 用本實施例所形成的SOI基板上的NMOS SGT。 在埋入氧化膜層700上形成平面狀矽層7〇1，在平面 狀矽層701上形成柱狀矽層702。於柱狀矽層702的周圍 形成閘極絕緣膜705及閘極電極706a。於柱狀矽層7〇2下 .部的平面狀矽層701形成N+汲極擴散層703,並於柱狀矽 層上部形成N+源極擴散層7〇4。於N+汲極擴散層7〇3上 形成接觸件707’於N+源極擴散層7〇4上形嘁接觸件7〇8, 並於從閘極電極706a所延伸的閘極配線7〇6b上形成接觸 〇 件 709。 、將N+源極擴散層連接至GND電位，將N+;及極擴散層 連接至VcK立，並施加〇至Vcc的電位至問極電極，藉 此上述SGT會進行電晶體動作。 以下參照第92圖至第1G7圖，說明本用以形成本實施 例的SGT的製诰方φ夕—九， y _ 方法之一例。在各圖中，（a)為平面圖，（b) 係顯示A —A，剖面圖。 參知、第92圖’於埋入氧化膜層700上的矽層701a上 字作為硬貝遮罩的氮化梦膜71〇予以成膜為別⑽至15〇nm 42 319915R1 200933711 左右的厚度。 _照第93 ® ’將硬質遮罩710及石夕基板701a予以钱 刻’形成柱狀梦層7G2。將柱狀石夕層的高度作成3〇nm至 〇nm左右，將柱狀梦層的直徑作成5隨至1 〇〇⑽左右。 於柱狀石夕層702的下部形成厚度1〇服至1〇〇nm左右的平面 狀矽層701。 參照第94圖’蝕刻平面狀矽層701使其分離。 ❹ 參照第95圖，藉由雜質植入等，於矽基板表面導入p 或As等雜質，形成N+汲極擴散層7〇3。此時，柱狀矽層 上部的氮化矽膜710係作為防止雜質植入至柱狀矽層上部 之阻止件來作用。 參照第96圖，藉由CVD法或ALD法來將閘極絕緣膜 705及閘極導電膜706予以成膜。將閘極導電膜7〇6的膜 厚作成1 Onm至1 OOnm左右。 ' 參照第97圖，將氧化矽膜711予以成膜並埋入柱狀石夕 Q 層間。 參照第98圖，使用CMP方式來研磨氧化矽膜711、柱 狀矽層上部的閘極導電膜、以及閘極絕緣膜，並將閘極導 電膜的上表面予以平坦化。藉由使用CMP方式將閘極導電 膜的上部予以平坦化，而改善閘極導電膜的形狀，並容易 控制閘極長度。在CMP中，係將柱狀矽層上部的氮化矽膜 710作為CMP的阻止件來使用。藉由將氮化矽膜71〇作為 CMP阻止件來使用，能再現性佳地控制CMP研磨量。 參照第99圖，藉由對閘極導電膜706及氧化矽膜711 319915R1 43 200933711 進行回蝕’而加工閘極導電膜706以決定閘極長度。此時， 係使用儘量以相同速率來蝕刻閘極導電膜706與氧化石夕膜 711、並對氮化矽膜710具有高選擇比之蝕刻條件。由於以 相同速率來蝕刻閘極導電膜706與氧化矽膜711，藉此能 抑制兩者的上表面段差，故改善下一步驟中的氮化矽膜側 壁712的形狀。
參照第100圖，將氮化矽膜712a成膜達至與閘極電極 706相同的厚度。接著，參照第1〇1圖，藉由回蝕氮化矽 膜712a來形成氮化矽膜側壁712。此時，以閛極導電膜7〇6 /、氮化碎膜侧壁712的厚度會變成相同之方式來調整氮化 夕膜的成膜厚度，並藉由回蝕量來進行微調整。由於被氮 化石夕膜側壁712覆蓋部分的間極導電臈寫會在後面步驟 的閘極配線形成的姓刻時受到保護，故能以自對準的方式 將閑極電極形成㈣的厚度，並縮.小佔有面積。 ' 參照第102圖，以濕钱刻方式去除存留在間極導電膜 上的氧化矽膜711。 、 =照第103圖，塗佈綠或多層光阻，使用微影方式 迷輅由光阻713來形成閘極配線圖案。 閉極罐j 1G4圖’將光阻作為遮罩，钱刻閘極導電膜及 邑緣膜以形成閉極電極706a及閘極配線7〇此。 >、、第1G5 g，藉由濕似彳處理去除柱狀⑪層上部的 化石夕膜710及氮化矽膜侧壁712。 【照：106圖’藉由雜質植入等’於柱狀矽請的 科入P或As等雜質，形成N+源極擴散層7〇4。 319915R1 44 200933711 參照第107圖，將層間絕緣膜予以成膜，並於矽基板 上的没極擴散層上、閘極配線上、以及柱狀石夕層上部二源 極擴散層上形成接觸件（707、708、709)。 如上所述，由於依序進行用以決定閘極長度之姓刻步 驟、問極電極保護甩的氮化石夕膜侧壁之形成步驟、閘極配 線的圖案化步驟、以及用以形成閘極配線之敍刻步驟，因 此可形成具有下述特徵的閘極。 〇《、第一，閘極電極能以自對準的方式於柱狀矽層的周圍 、月望的厚度。第一，對閘極配線形成時的曝光對準偏 的調適n強。因此’使用本發明可—次解決在專利文獻 1中因為形成閘極配線之微影製程所導致之閘極配線的斷 、路以及在非專利文獻1中閘極電極無法以自對準的方式 形成於柱狀矽層周圍之問題。 再者，由於在用以決定閘極長度之姓刻步驛前，使用 於柱狀石夕層上部形成有作為硬質遮罩的氮化碎膜之構造， ❹並藉由CMP將閘極上面予以平坦化之步驟，之後再依序進 行閘極電極保護用的氮化石夕膜侧壁之形成步驟、問極配線 的圖案化步驟、以及用以形成閘極配線之蝕刻步驟，故能 正確地控制閘極長度，且能縮小閘極長度的變異，而能獲 得製程裕度大的製程。因此，使用本發明可一次解決在專 利文獻1中因為形成閘極配線之微影製程所導致之閘極配 線的斷路和閘極長度的變動、以及在非專利文獻丨中閘極 電極無法以自對準的方式形成於柱狀發層周圍之問題。 如上所述’在本實施例中，能以自對準的方式於柱狀 319915R1 45 200933711 厚度的閑極電極，並能藉由開極導電膜 =成膜厚度來調整形成於柱”層周圍的閘極電極的厚 因此’能以㈣隔配置具有不同電位的閘極電極之兩 2狀㈣，而能縮小電路面積。#_導電膜的厚度很 薄時，由於閘極導電膜的電阻值會變高，故在本實施例中， 較佳為閘極導電膜係以金屬膜來構成。 [實施例八] 0 、剔施例中’係說明使用與實施例二相同的閘極形 成製程所形成的SOI基板上的njkos SGT。 本實施例的閘極形成方法係一種能刪減實施例七的問極形 成方法的步驟數，且製程裕度更大之閘極形成方法。
， f 108圖係使用本實施例所形成的SQI基板上的_S SGT的平面圖⑷以及剖面圖（b)。以下參照第⑽圖說 明使用本實施例所形成的s〇I基板上的_s SGT。 於埋入氧化膜層800上形成平面狀矽層8〇1，於平面 〇狀石夕層801周圍形成柱狀石夕層8〇2，於柱狀石夕層8〇2周圍 形成閘極絕緣膜805及閘極電極8〇6。於柱狀矽層8〇2下 部的平面狀矽層801形成N+汲極擴散層803,並於柱狀矽 層上部形成N+源極擴散層別4。於N+汲極擴散層803上 形成接觸件807,於N+源極擴散層804上形成接觸件808, 並於從閘極電極806延伸的閘極配線8〇6a上形成接觸件 809。在本實施例中，閘極電極8〇6a與閘極配線8〇肋係形 成為相同的高度。. 將N+源極擴散層連接至GND電位，將N +汲極擴散層 46 319915R1 200933711 連接至Vcc電位，並施加吖至Vcc電位至閘極電極，藉此 使上述SGT進行電晶體動作。 以下參照第109圖至第118圖，說明用以形成本實施 例的SGT之製造方法的一例。在各圖中，（a)為平面圖， 為A — A’的剖面圖。 、此外，在本實施例巾，由於至閘極導電膜的成膜步驟 為止的步驟係為與實施例七相同的製造步驟，故以下從閘 0 極導電膜的成膜步驟開始說明。 參照第10 9圖，藉由CVD法或ALD法將閘極絕緣膜8 〇 5 及閘極導電膜806予以成膜至掩埋柱狀矽層8〇2為止。 參照第110圖，使用CMP方式來研磨閘極導電膜8〇6， •將閘極導電膜的上表面予以平坦化。藉由使用CMP方式將 閘極導電膜的上部予以平坦化來改善閘極導電膜的形狀， 而容易控制閘極長度。在CMP中，將柱狀矽層上部的氨化 矽膜810作為CMP的阻止件來使用。藉由將氮化矽膜81〇 ©作為阻止件來使用，而能再現性佳地控制CMp研磨量。 參照第111圖，藉由對閘極導電膜806進行回蝕來決 定閘極長度。 參照第112圖，將氮化矽膜812a成膜達至期望的閘極 ，極的厚度。接著，參照第113圖，藉由回蝕氮化矽膜8\2a 來形成氮化矽膜側壁812。由於氮化矽膜侧壁812的厚度 會成為閘極電極的厚度，故將氮化矽膜的成膜厚度調整^ 期望的_厚度，|以喊量來進行微調整，藉此調=最 終的氮化矽膜侧壁的厚度。 319915R1 47 200933711 一參照第114圖，塗佈光阻或多層光阻，使用微影方式 並错由光阻813形成閘極配線圖案。 參照第115圖，將光阻作為遮罩，蝕刻閘極導電膜及 閘極絕緣膜以形成閘極電極806a與閘極配線806b。 參…、第116圖，藉由濕餘刻處理去除柱狀石夕層上部的 氮化矽膜810及氮化矽膜侧壁812。 Ο ❹ 上部ST:圖等::雜質植入等，於柱狀㈣，的 來昭笛1!» 質，形成Ν+源極擴散層804。 尽弟11 8圖，腺a WO * 上的'及極擴散層：、：::緣膜予以成膜’並於妙基板 極擴散芦上形]線上、以及柱狀矽層上部的源 極擴散層场成_件（_、_、_。 如上所述’藉由依 驟、閉極電極保護定閘極長度之钱刻步 線的圖案化步驟、以及：、矽膜侧壁的形成步驟、閘極配 可形成具有下述特徵的閘：成閘極配線之⑽步驟’故 第一，閘極電極能以 形成期望的厚度。第二料的方式於枉狀⑪層的周圍 差的調適性強。因此Γ ’對聞極配線形成時的曝光對準偏 1中因為形成閘極配線發明可—次解決在專利文獻 路、以及在非專利讀 W製程所導致之閘極配線的斷 形成於柱狀;^層周圍之問=間極電極無法以自對準的方式 再者，由於在用以決6 於柱狀矽層上部形成’、疋閘極長度之蝕刻步驟前，使用 並安排藉由CMP將閉極^為硬質遮罩的氮化石夕膜之構造， 面予以平坦化之步驟，之後再依 319915R1 48 200933711 序進行閘極電極保護用的氮 配線的圖案化步驟 夕膜侧壁之形成步驟、聞極 故能正確地控制開極長度，二：開極配線之崎驟’ 能獲得製程裕度大的製程=小閘極長度的變異，而 在專利文獻！中因為門=使用本發明可一次解決 極配線的斷路和閘極二變;文導= =極電極無法以自對準的方式形成於柱㈣層周圍之問 周二電準的方式於柱㈣層 厚度雖藉由問極導電膜的成^在實施例七中閑極電極的 中，閘極電極的厚度替、厚度來控制，但在本實施例 控制。與實施例七的情^比^夕膜側壁812的厚度來 較厚，故閘極導電膜夫Λ由於閑極配線祕的厚度 之電阻較高的材料來形::於金屬膜’而可使用多晶石夕等 Ο 閘極導電卜膜=在實施例七中，當氮化石夕膜侧壁的厚度與 ^降、度差異很大時，會有產生在實施例二中所 述的=良情形的可能性，然而與實施例二相同地，在本實 施^由於閘極厚度會藉由氮化石夕膜側壁IK的厚度而 以自對準的方式來形成，故不會產生上述不佳的情形，且 能較實施例七進-步擴大閉極形成步驟的製程裕度。 [實施例九] 在本實施例中’係說明使用與實施例三相同的閘極形 成製程所形成的SOI基板上的NM〇s SGT。 49 319915R1 200933711 在本實施例中’與實施例八的不同點為閘極電極以及從閘 極電極延伸的閘極配線係薄的金屬膜與多晶矽的層疊構 造。在本實施例的閘極形成方法中，由於藉由與閘極絕緣 膜接觸之薄的金屬膜來抑制間極電極的空乏化，且間極電 極與閘極配線的表面為多晶石夕，故能以與習知的具有多晶 矽閘極之電晶體相同的製造生產線來製造。 第119圖係使用本實施例所形成的s〇 I基板上的nm〇s ❹SGT的平面圖（a)及剖面圖（b)。以下參照第119圖，說明 使用本實施例所形成的S〇l基板上的NMOS SGT。 於埋入氧化膜層900上形成平面狀矽層9〇1，於平面 .狀矽層901上形成柱狀矽層902，並於柱狀矽層9〇2的周 圍形成閘極絕緣膜905及閘極電極906。於柱狀矽層9〇2 的下部的平面狀矽層901形成N+汲極擴散層903,並於柱 狀矽層的上部形成N+源極擴散層904。於N+汲極擴散層 903上形成接觸件9〇7，κΝ+源極擴散層9〇4上形成接觸 ❹件908 ’並於從閘極電極906延伸的閘極配線906a上形成 接觸件9 0 9。在本實施例中，閘極電極9 〇 6 a與閘極配線鳩 係形成為相同的高度。 將N+源極擴散層連接至GND電位，將N+汲極擴散層 連接至Vcc電位，並施加〇v至Vcc的電位至閘極電極，藉 此使上述SGT進行電晶體動作。 以下參照第102圖至帛13〇目’說明用以形成本實施 例的SGT之製造方法的一例。在各圖中，（a)為平面圖，⑻ 係顯示A — A’的剖面圖。 319915R1 50 200933711 此外’在本實施例中，由於至閘極導電膜的成祺步驟 為止係與實施例七為相同的製造步驟，故以下從閘極導電 膜的成膜步驟開始說明。 參照第120圖，將閘極絕緣膜905予以成膜後，將薄 的金屬膜914成膜為lnm至10nm左右的厚度，並將多晶石夕 膜906予以成膜達至掩埋柱狀矽層902為止。 © 〇 參照第121圖，使用CMP方式來研磨多晶矽906、检 狀石夕層上部的薄的金屬膜914、以及閘極絕緣膜905，而將 ^極導電臈的上表面予以平坦化。藉由使用CMP方式來將 夕曰日石夕906及薄的金屬膜914予以平坦化，而改善閘極導 石、的开v狀，並谷易控制閘極長度。在cmp中，係將柱狀 上部的氮化矽膜910作為CMP的阻止件來使用。藉由 進行122圖’藉由對多晶梦_及薄的金屬膜914 Q餘來決定閘極長度。 電極的123#圖，將氮化石夕膜912a成膜達至期望的閘極 來形成氮：。接者參照第124圖，藉由回蝕氮化矽膜912a 會變膜側壁912。由於氮切膜侧壁912的厚度 至變成^電極的厚度，因此將氮化發膜的成膜厚度調整 此調整最&的雜厚度’並藉由⑽量來進行微調整，藉 詖終的氮化矽膜側壁厚度。 並藉:第125圖’塗佈光阻或多層光阻，使用微影方式 且913來形成間極配線圖案。 319915R1 51 200933711 間極:=:二;將光阻作為遮罩，刻閘極導電膜及 參昭906a_&線9_。 氣切請心絲娜層上部的 ^第128圖’錢切膜相㈣絲由喊形 膜91二：金ί由此氮化矽膜來覆蓋閘極電極的金屬 多曰h 屬膜914露出表面。藉此，能以與具有
夕曰曰石夕間極的電晶體相同的製造生產線來製造。 上部暮、第129圖/藉由雜質植入等’於柱狀發層902的 入P或As等雜質，形成N+源極擴散層904。 參照第13G圖’將層間絕緣膜予以成膜，並於石夕基板 極播Ϊ極錄層上、閘極崎上、以錄时層上部的源 、層上形成接觸件（907、908、909)。 如上所述’藉由依序進行用以決定閘極長度之姓刻步 驟、閘極電極保護用的氮化石夕膜侧㈣形成步驟、閘極配 線的圖案化步驟、以及用以形成閘極配線之飩刻步驟，而 可形成具有下述特徵的閘極。 ,弟 閘極電極能以自對準的方式於桎狀石夕層的周圍 形成期望的厚度。第二，對閘極配線形成時的曝光對準偏 差的調適性強。因此’使用本發明可-次解決在專利文獻 1中因為形成閘極配線之微影製程所導致之閘極配線的斷 路、以及在非專利文獻1中閘極電極無法以自對準的方式 形成於柱狀矽層周圍之問題。 再者由於在用以決定閘極長度之姓刻步驟前，使用 319915R1 52 200933711 ==形成有作為硬質遮罩的氮切膜之構造， 並女排猎由CMP將閘極上面^平 ^ 序進行閘極電極保護用的氣化伽㈣之j =後再依 ❹ 題 故能正確地控制閘極長度，且能=:;=驟而 能獲得製轉度大的製程。因此，個本發日柯—讀^ 在專利文獻1中因為形成閘極配線之微影製程所導致之開 極配線的斷路和閘極長度_動、錢在非專利文獻i ; 閘極電極無法以自對準的方式形成於柱狀矽層周圍之問 - 在本實施例中，能以自對準的方式於柱狀矽層的周圍 形成期望厚度的閘極電極，且與實施例二相同地，閘極電 極的厚度能藉由氮化;ε夕膜侧壁912的厚度來控制。 在本實施例中，將閘極構造作成薄的金屬膜與多晶石夕. 之層疊構造，藉此可抑制閘極的空乏化，且能以與習知的 ❹具有多晶矽閘極之電晶體相同的製造生產線來製造。 此外’雖然在實施例七中’當氮化矽膜侧壁的厚度與 閘極導電腠的厚度差異报大時，有町能會產生實施例二中 所述的不良情形，但與實施例二相同地，在本實施例中， 由於閘極厚度係藉由氫化矽膜侧璧112的厚度而以自對準 的方式形成，故不會產生上述不良的情形，且能比實施例 七進一步擴大閘極形成步驟的製程裕度。 [實施例十] 在本實施例令，係顯示使用與實施例七相同的閘極形 53 319915R1 200933711 成製程之SOI基板上的CMOS反相器的製造方法。使用本實 施例能獲得與實施例七相同的效果。 第131圖係顯示使用本實施例所形成的CM〇s反相器的 等效電路。以下說明CMOS反相器的電路動作。輸入信號 V i n4係施加至屬於NM0S之Qn4及屬於pmos之Qp4的閘極。 當Vin4為「1」時，NM0S之Qn4會變成導通狀態、pm〇S之 Qp4會變成不導通狀態、v〇ut4會變成「〇」。反之，當Vin4 ❹為「0」時，NM0S之Qn4會變成不導通狀態、pm〇S之Qp4 會變成導通狀態、Vout4會變成「1」。如上所述，CMOS反 相器會以下述方式來動作：相對於輸入值之Vin4的訊號， 輸出值之Vout4的訊號會變成相反的值。 第132圖係使用本實施例所形成的CMOS反相器的平面 圖，第133圖（a)與（b)為第132圖中A —A’剖線與B — B， 剖線的剖面圖。以下，參照第132圖及第133冑，說.明使 用本實施例所形成的CMOS反相器。 © 於埋入氧化膜層1〇〇〇上形成平面狀矽層（1002、 1003)，於平面狀矽層1〇〇2上形成柱狀矽層 1007，並於平 狀夕層1_上形成柱狀;^層1_。以圍繞各個柱狀石夕 層之方式來形成閘極絕緣膜1〇〇9及閘極電極（1〇l〇a、 1010b)。此外，閘極電極1〇1〇&與1〇1牝係藉由從各者的 電極延伸之閘極配線1〇l〇c而連接。於用以形成腿⑽ =狀㈣刪的下部的平面狀梦層臟形成N+沒極 厗層1004’並於柱狀石夕層1〇〇7的上部形成N+源極擴散 曰011。於用以形成PM〇s之柱狀矽層1〇〇8的下部的平面 54 319915R1 200933711 狀矽層1003形成p+汲極擴散層1〇05,並於柱狀矽層1〇〇8 的上部形成P+源極擴散層1012。 形成於柱狀矽層下部之N+汲極擴散層1004與p+汲 極擴散層1005係經由接觸件i〇i6a、1016b連接至輸出端 子Vout4,形成於用以構成NM0S之柱狀矽層1〇〇7上部之N +源極擴散層1011係經由接觸件1014連接至接地電位 Vss4，形成於用以構成PM〇s之柱狀矽層1〇〇8上部之p + ❹源極擴散層1〇12係經由接觸件1〇15連接至電源電位
Vcc4’用以連接⑽⑽與NM〇s的閘極電極之閘極配線i〇i〇c 係、、呈由接觸件1013連接至輸入端子Vin4，藉此形成cmos 反相器。 以下參照第134圖至第149圖，說明用以形成本實施 例的SGT之製造方法的一例。在各圖中，（a)為平面圖，（匕） 係顯示A — A’ .的剖面圖。 參照第134圖，於埋入氧化膜層1〇〇〇上的矽層1〇〇1& 〇上將作為硬質遮罩之氮化石夕膜10Π予以成膜達至50nm至 150nm左右的厚度。 參照第135 ffi，钱刻硬質遮罩1〇17及石夕基板1〇〇1&以 形成柱㈣層（蘭、刪）。將柱㈣層的高度作成 至_nm左右’並將柱狀石夕層的直徑作成5咖至議⑽左 f於柱狀♦層（⑽^刪彡的下部形成厚度丨—至1〇〇nm 左右的平面狀矽層1001。 參照第136圖，將平面狀石夕層1〇〇1予以姓刻而分離成 平面狀石夕層1002及1003。 319915R1 55 200933711 參照第137圖’藉由雜質植入等，於石夕基板表面導入 P或As等雜質，形成N+汲極擴散層1004與p+没極擴散 層10 0 5。此時，柱狀碎層上部的氮化發膜1 〇 17係作為防 止雜質植入至柱狀矽層上部之阻止件而作用。 參照第138圖’藉由CVD法或ALD法來將閘極絕緣膜 1009及閘極導電膜1010予以成膜。將閘極導電膜的 厚度作成10nm至100nm左右。 0 參照第I39圖，將氧化矽膜10丨8予以成膜而埋設於柱 狀碎層間。 參照第140圖，使用CMP方式來研磨氧化矽膜1〇18、 .柱狀石夕層上部的閘極導電膜、以及閘極絕緣膜，而將閘極 導電膜的上表面予以平坦化。藉由使用CMp方式來將閘極 導電膜的上部予以平坦化，而改善閉極導電膜的形狀，並 容易控制閘極長度。在CMP巾，將桎狀㈣上部的氣化石夕 膜1017作為〇〇>的阻止件來使用。藉由將氮化石夕膜1〇17 作為CMP的阻止件來使用，而能再現性佳地控帝】⑽研磨 參照第141圖，藉由對閉極導電膜1010及氧化石夕膜 進行回餘’而加卫閘極導電膜1G1G以決定閘極長度。 化砂係使用儘量以相同速率來钱刻閘極導電膜1010與氧 件。二、T8 ’並對氮化發膜識7具有高選擇比之敍刻條 UMR ^*叫同速率來㈣陳導電膜1G1G與氧化石夕膜 此抑制兩者的上表面段差，因此改善下個步驟中 I化矽膜側壁1019的形狀。 319915R1 56 200933711 參照第142圖，將氮化矽膜1〇1 _的厚度。接著，參照第⑷圖，藉^達至間極電極 來形成氮切膜聊。此時氮切膜顯a 氮化石夕膜侧壁1019的厚度會變成=導電膜腦與 石夕膜的成膜厚度，並藉由⑽量來進;^方式來調整氮化 化石夕膜侧壁刪覆蓋的部分的閉極1 調整。由於被氮 驟的聞極配線形成的钱刻時受到 膜1010會於後步 Ο 切=成圖_度，縮=:準- 的氣化存留在閑極導電膜上 參照第145圖’塗佈光阻或多屛伞 並藉由光阻10 2 0來形成開極配線圖^。，使用微影方式 閉為遮罩^刻間極導電膜及 I010c 電極（1010a、1010b)及閘極配線 〇 參照第147圖’藉由祕刻處理去除柱 I化矽膜1017及氮化矽膜侧壁1〇19。 上部二第148圖’藉由雜質植入等’於柱狀石夕層1007的 地:4入P或As等雜質，形成N+源極擴散層，同樣 ’藉由雜質植入等而於柱狀石夕層1008的上部導入B或 等之雜質，形成p+源極擴散層1012。 上參照第149圖’將層間絕緣膜予以成膜’並於碎基板 極的及極擴散層上、閑極配線上、以及柱狀石夕層上部的源 廣散層上形成接觸件（1013、1〇14、1〇15、1〇16a、1〇16b)。 319915R1 57 200933711 如上所述，藉由依序進行 驟、閘極電極保謹用沾友儿用以決疋閘極長度之蝕刻步 線的圖案化步驟：以及：以：膜侧壁的形成步驟、間極配 可形成具有下述特徵的閉極。）成閘極配線之㈣步驟，而 形成電;二自對準的方式⑽ 差的調適性#。因Λ，使㈣極配線形成時的曝光對準偏 ❹ 〇 二微===== 形成於柱㈣極無法以自對準的方式 再者’由於在用以決定間 於柱狀石夕層上部形成有作為刻步驟前，使用 並安排藉由CMP將閉極上面予3 = = Μ十坦化之步驟，之後再依 序進行騎€鋪制的氮切膜㈣之形成步驟、間極 配線的圖案化轉、以及以形成雜配狀仙步驟， 故能正確地控制閑極長度，且能縮小閘極長度的變異，而 能獲得製程裕度大的製程。因此，使用本發明可一次解決 在專利文獻1中因為形成閑極配線之微影製程所導致之閘 極配線的斷路和閘極長度的變動、以及在非專利文獻1中 閘極電極無法以自對準的彡成純㈣層周圍之問 題。 如上所述，在本實施例中，能以自對準的方式於柱狀 石夕層的周圍形成期望厚度的閘極電極’且能藉由閑極導電 膜的成膜厚度來調整形成於柱狀;ε夕層周圍的閘極電極的厚 319915R1 58 200933711 度。因此’能以窄間隔來配置具有不同電位的閘極電極之 兩個柱狀石夕層’而能縮小電路面積。由於當閘極導電膜的 厚度較薄時閘極導電膜的電阻值會變高，故在本實施例 中’問極導電臈較佳為由金屬膜所構成。 [實施例十一] 在本實施例中，係顯示使用與實施例八相同的閘極形 成製程所形成的SOI基板上的CMOS反相器。使用本實施例 ❹此獲得與貫施例八相同的效果。 第150圖係顯示使用本實施例所形成的CMOS反相器的 等效電路。以下說明CMOS反相器的電路動作。輸入信號 Vln5係施加至屬於NM0S之Qn5及屬於PM0S之Qp5的閘極。 當Vln5為「1」時，NM0S之Qn5會變成導通狀態、PM0S之 Qp5會變成不導通狀態、Vout5會變成「0」。反之，當Vin5 為「〇」時’ NM0S之Qn5會變成不導通狀態、PM0S之Qp5 會，成導通狀態、v〇ut5會變成「1」。如上所述，CMOS反 〇相器會以下述方式來動作：相對於輸入值之Vin5的訊號， 輸出值之Vout5的訊號會變成相反的值。 第151圖係使用本實施例所形成的⑶⑽反相器的平面 ^ ’第152圖（a)與⑻為第151圖中A-A’剖線與B-B’ 線的剖面圖。以下，參照第151圖及第脱圖，說明使 用本實施例所形成的CMOS反相器。 於埋入氧化膜層1〇〇〇上形成平面狀石夕層⑴〇2、 〇3)於平面狀石夕| 11〇2上形成柱狀石夕| I·，於平面 狀夕層1103上形成柱狀⑦層11()8。以圍繞各個柱狀石夕層 319915R1 59 200933711 之方式來形成閘極絕緣膜1109及閘極電極（1110a、 1110b)。此外，閘極電極111()a與111()b係藉由從各者的 閘極電極延伸之閘極配線⑴〇c而連接，且問極電極 (1110a、1110b)與閘極配線1106c係形成為相同的高度。 於用以形成_s之柱狀石夕層11()7的下部的平面狀二層 1102形成N+汲極擴散層1104，並於柱狀矽層11〇7的上 部形成N+源極擴散層111卜於用以形成PMOS之柱狀矽層 ❹的下的平面狀石夕層Π03形成P+沒極擴散層11〇5, 並於柱狀矽層1108的上部形成p+源極擴散層HU。 形成於柱狀矽層下部2N+汲極擴散層11〇4與15+汲 -極擴散層1105係分別經由接觸件1116a、1116b連接至輸 出端子Vout5，形成於用以構成nm〇s之柱狀矽層11〇7上 部之N+源極擴散層mi係經由接觸件丨ία連接至接地 電位Vss5 ’形成於用以構成PM0S之柱狀矽層11〇8上部之. P+源極擴散層1112係經由接觸件ιι15連接至電源電位 Ο Vcc5’用以連接PM〇s與NMOS的閘極電極之閘極配線1110c 係經由接觸件1113連接至輸入端子πη5，藉此形成CM0S 反相器。 以下參照第153圖至第162圖，說明用以形成本實施 例的SGT之製造方法的一例。在各圖中，（a)為平面圖，（b) 係顯示A —A’的剖面圖。此外，在本實施例中，由於至閘 極導電膜的成膜步驟為止的步驟係與實施例十為相同的製 造步驟，因此以下從閘極導電膜的成膜步驟開始說明。 參照第153圖’使用CVD法或ALD法來將閘極絕緣膜 60 319915R1 200933711 1109及閘極導電膜1110予以成膜直至埋·^知 ⑴07、1108)為止。 讀狀矽層 ο 參照第154圖，使用CMP方式來研磨閘極導電膜 將閘極導電臈的上表面予以平坦化。藉由使用方110’ 閘極導電膜的上部予以平坦化來改善閘極導電媒的形$將 而各易控制閘極長度。在CMP中，將柱狀矽層上呷 矽膜517作為CMP的阻止件來使用。藉由將氮化矽膜化 作為CMP阻止件來使用，而能再現性佳地控制 Π 备 咕 r研磨量。 參照第155圖，藉由對閘極導電膜111〇進行回 疋間極長度。 、、 參照第156圖，將氮化矽膜1119a成膜達 極電極的厚度。接著，參照第157圖，藉由回餘氮々閘 Ul9a來形成氮切膜侧壁1119。由於氮切膜 = 的厚度會成為閘極.電極的厚度，故將氮 的 9 Ο =期望:閘極厚度，並以回一== 调整最終的氮化矽祺侧壁的厚度。 正藉此 參照第158圖’塗佈光阻或多層光阻 並藉由光阻1120形成閘極配線圖案。 微知方式 參照第159圖，將光阻作 閘榀組络瞪C2裉山 蚀司閘極導電膜及 111〇(； 成閉極電極⑴咖、⑴⑹與閘極配線 〃參照第160圖，藉由濕钱刻處理去除柱狀 乳化石夕膜1117及氮化石夕膜側壁1119。 曰上㈣ 參照第161 ®，藉由雜質植入等，於柱狀石夕層⑽7、 319915R1 61 200933711 1108)的上部導入雜質，/ 極擴散層1112。 ，形成N+源極擴散層1111及P+源 參照第162闇 4圓，將眉pq Μ 上的汲極擴散層上、閘7間絕緣膜予以成膜，並於矽基板 極擴散層上形成接觸配線上、以及柱狀矽層上部的源 如上所述，藉由依庠ll3、1114、1115、1116a、1116b)。 驟、閘極電極保護用的&進行用以決定閘極長度之蝕刻步
〇 線的圖案化步驟、以及氣化矽膜側壁的形成步驟、閘極配 可形成具有下述特徵用以形成閘極配線之蝕刻步驟，故 ^ ί¥]極。 弟一，閘極電極能以 形成期望的厚度。第叫自對準的方式於柱狀♦層的周園 差的調適性強。因此了 ’對閘極配線形成時的曝光對準偏 1中因為形成_配線使用本發明可—次解決在專利文獻 路、以及在非專利文獻之微影製程所導致之閘極配線的斷 形成於柱狀石夕層周圍之極電極無法以自對準的万式 再者 於柱狀術崎驟前，使用 並安排藉由OfP將_上表=質遮罩的氣切膜之構造， 依序進行閘極電極保護用的h予以平坦化之步驟，之後濟 極配線的圖案化步驟、以及 1 化矽膜侧壁之形成步驟、閘 驟，故能正確地控制閘極長度，^形成閘極配線之蝕釗沪 而能獲得製程裕度大的製程。且能縮小閘極長度的變異’ 決在專利文獻1令因為形成此’使用本發明可-次解 閘極配線的斷路和閘極長度配線之微影製程所導麩之 又、變動、以及在非專利文獻1 319915R1 62 200933711 中閘極電極無法以自對準的方式形成於柱狀石夕層周圍之問 題。 並且，在本實施例中，能以自對準的方式於柱狀石夕層 周圍形成期望厚的的閘極電極。在實施例十中閉 厚度雖藉由閘極導電膜的成膜厚度來控制，但在本實施例 中，閘極電極的厚度係能藉由氮化矽膜侧壁1119的厚度來 控制。與實施例十的情形相比，由於閘極配線lll〇c的厚 0度較厚，故閘極導電膜未限定於金屬膜，而可使用多晶石夕 等之電阻較高的材料來形成。 此外，雖然在實施例十中，當氮化矽膜侧壁的厚度與 閘極導電膜的厚度差異很大時，會有產生在實施例二中所 述的不良情形的可能性，然而與實施例二相同地，在本實 施例中’由於閘極厚度會藉由氮化矽膜側壁112的厚度而 以自對準的方式來形成’故不會產生上述不良的情形，且 能較實施例十進一步擴大閘極形成步驟的製程裕度。 〇 在本實施例中，雖以CMOS反相器為例來說明SGT的構 造及製造方法，但本實施例亦同樣可應用於CM0S反相器以 外的電路。 [實施例十二] 在本實施例中，係顯示使用與實施例九相同的閘極形 成製程所形成的SOI基板上的CMOS反相器。使用本實施例 能獲得與實施例九相同的效果。 第16 3圖係顯示使用本實施例所形成的C Μ 0 S反相器的 等效電路。以下說明CMOS反相器的電路動作。輸入信號 63 319915R1 200933711
Vin6係施加至屬於NM0S之Qn6及屬於pm〇s之Qp6的閘極。 當Vin6為「1」時，NM0S之Qn6會變成導通狀態、PM0S之 Qp6會變成不導通狀態、v〇ut6會變成「〇」。反之，當vin6 為「〇」時’ NM0S之Qn6會變成不導通狀態、PM0S之Qp6 會變成導通狀態、會變成「1」。如上所述，CMOS反 相器會以下述方式來動作：相對於輸入值之Vin6的訊號， 輸出值之Vout6的訊號會變成相反的值。 第164圖係使用本實施例所形成的CM〇s反相器的平面 圖，第165圖（a)與（b)為第164圖中A —A，剖線與B — B， 剖線的剖面圖。以下，參照第164圖及第165圖，說明使 用本實施例所形成的CMOS反相器。 Ο 於埋入氧化膜層1200上形成平面狀矽層（1202、 1203)，於平面狀矽層12〇2上形成柱狀矽層丨，於平任 狀碎層湖上形成柱狀㈣刪。以圍繞各個柱狀㈣ 之方式來形成閘極絕緣膜12〇9及閘極電極（m〇a、 1210b)。閘極電極係為表面側的多晶相及與閘極絕緣港 p之薄的金屬膜1121的層疊構造。此外，閘極電極121〇; 與121Gb储由從各者的閘極電極延伸之_配線i2i〇| ，連接且閘極電極、dob)與閘極配線韻 形成為相同的高度。於用以形成臓之柱狀梦層12〇7 ^ 下部的平面狀破層1202形成N+沒極擴散層12〇4,並於相 =夕層1207的上部形成N+源極擴散層1211。於用以形成 柱㈣層聰的下部的平面狀㈣12(33形成 /擴散層1205,於柱狀石夕層謂的上部形成^源極揭 319915R1 64 200933711 散層1212。 形成於柱狀矽層下部之N+汲極擴散層1204與P+汲 極擴散層1205係分別經由接觸件1216a、1216b連接至輸 出端子Vout6 ’形成於用以構成NM0S之柱狀矽層1207上 部之N+源極擴散層1211係經由接觸件1214連接至接地 電位Vss6 ’形成於用以構成PM〇s之柱狀矽層12〇8上部之 P+源極擴散層1212係經由接觸件1215連接至電源電位 Vcc6,用以連接PM0S與MM0S的閘極電極之閘極配線i21〇c 係經由接觸件1213連接至輸入端子Vin6，藉此形成CM〇s 反相器。 以下參照第166圖至第176圖，說明用以形成本實施 例的SGT之製造方法的一例。在各圖中，（a)為平面圖，（b) 係顯示A —A的剖面圖。此外，在本實施例中，由於至閘 •極導電膜的成膜步驟為止的步驟係與實施例十為相同的製 造步驟，因此以下從閘極導電膜的成膜步驟開始說明。 〇 參照第166圖，將閘極絕緣膜1209予以成膜後，將金 屬膜1221成膜為inm至i〇nm左右的厚度，並將多晶矽膜 1210予以成膜達至掩埋柱狀矽層（丨2〇7、12〇8)為止。 參照第167圖，使用CMP方式來研磨多晶矽121〇、柱 狀矽層上部的金屬膜1221、以及閑極絕緣膜12〇9，並將多 晶梦1.210及金屬膜1221的上表面予以平坦化。藉由使用 CMP方式來將多晶梦1210及薄的金屬膜1221的上部予以 平坦化，而改善多晶矽1210及薄的金屬膜1221的形狀， 並容易控制閘極長度。在CMP中，係將柱狀矽層上部的氮 319915R1 65 200933711 化石夕膜1217作為CMP的阻止件來使用。藉由將氮化石夕膜 乍為CMP的阻止件來使用，而能再現性佳地控制 研磨量。 參照第168圖’藉由對多晶矽121〇及金屬膜1221進 行回蝕來決定閘極長度。 參照第169 1，將氮化石夕膜1219a成膜達至期望的閘 =㈣厚度:接著’參照第则，藉由回減化石夕膜 ❹ 來形成氮化矽膜侧壁!219。由於氮化矽膜侧壁1219 2厚；會變成問極電極的厚度，因此將氮化石夕膜的成膜厚 又調至變成期望的’厚度，並藉由㈣量來進行微調 整，藉此調整最終的氮化石夕膜侧壁厚度。 …參照第171圖’塗佈総或多層光阻，使用微影方式 並藉由光阻1220來形成閘極配線圖案。 參照第172 ® ’將光阻.作為遮罩，餘刻閑極導電膜及 閘極絕緣膜以形成閘極電極（121Qa、⑽b)與閘極配線 Q 1210c° 參照第173圖’藉由濕姓刻處理去除柱狀石夕層上部的 氣化石夕膜1217及氮化發膜侧壁wig。 參照第174圖’將氮化石夕膜予以成膜，並藉由回㈣ 成氮化石夕膜1222。藉由此氮化石夕膜來覆蓋閘極電極的金屬 膜122卜而不使金屬膜1221露出表面。藉此，能以與具 有多晶石夕閘極的電晶體相同的製造生產線來製造。 參照第175圖，藉由雜質植入等，於柱狀石夕層（12〇7、 1208)的上部導人雜質’形成N+源極擴散層ΐ2ΐι及p+源 319915R1 66 200933711 極擴散層1212。 參照第176圖，將層間絕緣膜予以成膜，並於矽基板 上的汲極擴散層上、閘極配線上、以及柱狀矽層上部的源 極擴散層上形成接觸件（1213、1214、1215、1216a、1216b)。 如上所述，藉由依序進行用以決定閘極長度之蝕刻步 驟、閘極電極保護用的氮化矽膜側壁的形成步驟、閘極配 〇 〇 線的圖案化步驟、以及用以形成閘極配線之蝕刻步驟，而 可形成具有下述特徵的閘極。 第一，閘極電極能以自對準的方式於柱狀矽層的周圍 开/成4望的厚度。第二，對開極配線形成時的曝光對準偏 適性強。因此’使用本發明可—次解決在專利文獻 中因為形成閘極配線之微影製㈣導致之驗配線的斷 妒成2在非專利讀1巾閑極電極無法以自對準的方式 形成於桎狀矽層周圍之·問題。 者，由於在用以決^極長度之_步驟前，使用 並安排藉由CMP將閘極上膜之構造’ 序進行開極電極保護用〜:侧二後= 配線的圖案化步驟、、 $成步驟、閘極 故能正確地控制閘極長度 ^閘極配線之_步驟， 能獲得製程裕度大的製程。因：縮度的變異，而 在專利文獻丨中因為形成使用本發明可一次解決 極配線的斷路和_長度的$線之微影製程所導致之開 閘極電極無法以自對進沾士動、以及在非專利文獻1中 ' ' 式形成於柱狀矽層周圍之問 319915R1 67 200933711 題。 在本實施例中，能以自對準的方式於柱狀矽層的周圍 形成期望厚度的閘極電極，且與實施例三相同地，閘極電 極的厚度能藉由氮化矽膜侧壁1219的厚度來控制。 在本實施例中，將閘極構造作成薄的金屬膜與多晶矽 之層疊構造，藉此可抑制閘極的空乏化，且能以與習知的 具有多晶矽閘極之電晶體相同的製造生產線來製造。 ❹ 此外，雖然在實施例十中，當氮化石夕膜侧壁的厚度與 閘極導電膜的厚度差異很大時，可能會產生實施例二中所 述的不良情形，但與實施例二相同地，在本實施例中，由 •於閘極厚度係藉由氮化矽膜側壁112的厚度而以自對準的 -方式形成，故不會產生上述不良的情形，且能比實施例十 進一步擴大閘極形成步驟的製程裕度。 在本實施例中，雖以CM0S反相器為例來說明SGT的構 粒及製造方法，但本實施例亦同樣可應用於CM0S反相器以 〇 外的電路。 【圖式簡單說明】 第1圖（a)及(b)係本發明的實施例—的單體SGT的平 面圖及剖面圖。 第2圖（a)及（b)係本發明實施例—的單體SGT的製造 部分的一部分。 第3圖（a)及（b)係本發明實施例—的單體SGT的製造 部分的一部分。 第4圖（a)及（b)係本發明實施例—的單體S(JT的製造 68 319915R1 200933711 部分的一部分。 第5圖（a)及（b)係本發明實施例一的單體SGT的製造 部分的一部分。 第6圖（a)及（b)係本發明實施例一的單體SGT的製造 部分的一部分。 第7圖（a)及（b)係本發明實施例一的單體SGT的製造 部分的一部分。 第8圖（a)及（b)係本發明實施例一的單體SGT的製造 ® 部分的一部分。 第9圖（a)及（b)係本發明實施例一的單體SGT的製造 部分的一部分。 第10圖（a)及（b)係本發明實施例一的單體SGT的製造 部分的一部分。 第11圖（a)及（b)係本發明實施例一的單體SGT的製造 部分的一部分。 Q 第12圖（a)及（b)係本發明實施例一的單體SGT的製造 部分的一部分。 第13圖（a)及（b)係本發明實施例一的單體SGT的製造 部分的一部分。 第14圖（a)及（b )係本發明實施例一的單體S G T的製造 部分的一部分。 第15圖（a)及（b)係顯示本發明實施例一中有可能產 生的不良之情形之圖。 第16圖（a)及（b)係顯示本發明實施例一中有可能產 69 319915R1 200933711 生的不良之情形之圖。 第17圖（a)及（b)係本發明實施例二的單體SGT的平面 圖及剖面圖。 第18圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第19圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第20圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第21圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第22圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第23圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第24圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第25圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第26圖（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第27圓（a)及（b)係本發明實施例二的單體SGT的製造 步驟的一部分。 第28圖（a)至（d)係本發明實施例二的單體SGT的製造 70 319915R1 200933711 步驟的一部分。 第29圖（a)至（d)係本發明實施例二的單體SGT的製造 步驟的一部分。 第30圖（a)及（b)係本發明實施例三的單體SGT的平面 圖及剖面圖。 第31圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 第32圖（a)及（b)係本發明實施例三的單體SGT的製造 ® 步驟的一部分。 第33圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 第34圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 •第35圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 q 第36圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 第37圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 第38圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 第39圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 第40圖（a)及（b)係本發明實施例三的單體SGT的製造 71 319915R1 200933711 步驟的一部分。 第41圖（a)及（b)係本發明實施例三的單體SGT的製造 步驟的一部分。 第42圖係本發明實施例四的CMOS反相器的電效電路 圖。 第43圖係本發明實施例四的CMOS反相器的平面圖。 第44圖（a)及（b)係本發明實施例四的CMOS反相器的 剖面圖。 © 第45圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第46圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第47圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第48圖（a)及（b)係本發明實施例四的CMOS反相器的 Q 製造步驟的一部分。 第49圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第50圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第51圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第52圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 72 319915R1 200933711 第53圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第54圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第55圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第56圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 @ 第57圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第58圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第59圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第60圖（a)及（b)係本發明實施例四的CMOS反相器的 Q 製造步驟的一部分。 第61圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第62圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第63圖（a)及（b)係本發明實施例四的CMOS反相器的 製造步驟的一部分。 第64圖係本發明實施例五的CMOS反相器的等效電路 圖。 73 319915R1 200933711 第65圖係本發明實施例五的CMOS反相器的平面圖。 第66圖（a)及（b)係本發明實施例五的CMOS反相器的 剖面圖。 第67圖（a)及（b)係本發明實施例五的CMOS反相器的 製造步驟的一部分。 第68圖（a)及（b)係本發明實施例五的CM〇s反相器的 製造步驟的一部分。 第69圖(a)及（b)係本發明實施例五的CM〇s反相器的 製造步驟的一部分。 、 第70圖（a)及（b)係本發明實施例五的CMOS反相器的 ， 製造步驟的一部分。 第71圖（a)及（b)係本發明實施例五的CM〇s反相器的 製造步驟的一部分。 第72圖（a)及（b)係本發明實施例五的CMOS反相器的 製造步驟的一部分。 Ο 第73圖（a)及（b)係本發明實施例五的CMOS反相器的 製造步驟的一部分。 第74圖（a)及（b)係本發 明實施例五的CMOS反相器的 製造梦驟的一部分。 第75圖（a)及（b)係本發明實施例五的CMOS反相器的 製造梦驟的一部分。 第76圖（a)及（b)係本發明實施例五的CMOS反相器的 .製造梦驟的一部分。 第77圖係本發明實施例六的CMOS反相器的等效電路 74 319915R1 200933711 圖。 第78圖係本發明實施例六的CMOS反相器的平面圖。 第79圖（a)及（b)係本發明實施例六的CMOS反相器的 剖面圖。 第80圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 第81圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 ® 第82圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 . 第83圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 第84圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部吩。 第85圖（a)及（b)係本發明實施例六的CMOS反相器的 Q 製造步驟的一部分。 第86圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 第87圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 第88圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 第89圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 75 319915R1 200933711 第90圖（a)及（b)係本發明實施例六的CMOS反相器的 製造步驟的一部分。 第91圖（a)及（b)係本發明實施例七的單體SGT的平面 圖及剖面圖。 第92圖（a)及（b)係本發明實施例七的單體SGT的製造 步驟的一部分。 第93圖（a)及（b)係本發明實施例七的單體SGT的製造 步驟的一部分。 第94圖（a)及（b)係本發明實施例七的單體SGT的製造 步驟的一部分。 第95圖（a)及（b)係本發明實施例七的單體SGT的製造 — 步驟的一部分。 ’ 第96圖（a)及（b)係本發明實施例七的單體SGT的製造 步驟的一部分。 第97圖（a)及（b)係本發明實施例七的單體SGT的製造 0 步驟的一部分。 第98圖（a)及（b)係本發明實施例七的單體SGT的製造 步驟的一部分。 第99圖（a)及（b)係本發明實施例七的單體SGT的製造 步驟的一部分。 第100圖（a)及（b)係本發明實施例七的單體SGT的製 造步驟的一部分。 第101圖（a)及（b)係本發明實施例七的單體SGT的製 造步驟的一部分。 76 319915R1 200933711 第102圖（a)及（b)係本發明實施例七的單體SGT的製 造步驟的一部分。 第103圖（a)及（b)係本發明實施例七的單體SGT的製 造步驟的一部分。 第104圖（a)及（b)係本發明實施例七的單體SGT的製 造步驟的一部分。 第105圖（a)及（b)係本發明實施例七的單體SGT的製 造步驟的一部分。 V 第106圖（a)及（b)係本發明實施例七的單體SGT的製 造步驟的一部分。 第107圖（a)及（b)係本發明實施例七的單體SGT的製 二 造步驟的一部分。 * 第108圖（a)及（b)係本發明實施例八的單體SGT的平 面圖及剖面圖。 第109圖（a)及（b)係本發明實施例八的單體SGT的製 Q 造步驟的一部分。 第110圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 第111圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 第112圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 第113圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 77 319915R1 200933711 第114圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 第115圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 第116圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 第117圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 第118圖（a)及（b)係本發明實施例八的單體SGT的製 造步驟的一部分。 第119圖（a)及（b)係本發明實施例九的單體SGT的平 面圖及剖面圖。 ' 第120圖（a)及（b)係本發明實施例九的單體SGT的製 造步驟的一部分。 第121圖（a)及（b)係本發明實施例九的單體SGT的製 Q 造步驟的一部分。 第122圖（a)及（b)係本發明實施例九的單體SGT的製 造步驟的一部分。 第123圖（a)及（b)係本發明實施例九的單體SGT的製 造步驟的一部分。 第124圖（a)及（b)係本發明實施例九的單體SGT的製 造步驟的一部分。 第125圖（a)及（b)係本發明實施例九的單體SGT的製 造步驟的一部分。 78 319915R1 200933711 第126圖（a)及（b)係本發明實施例九的單體SGT的製 造步驟的一部分。 第127圖（a)及（b)係本發明實施例九的單體sgt的製 造步驟的一部分。 第128圖（a)及（b)係本發明實施例九的單體sgt的製 造步驟的一部分。 第129圖（a)及（b)係本發明實施例九的單體SGT的製 造步驟的一部分。 〇 第130圖（a)及（b)係本發明實施例九的單體SGT的製 造步驟的一部分。 第131圖係本發明實施例十的CM0S反相器的等效電路 圖。 ' 第132圖係本發明實施例十的CMOS反相器的平面圖。 第133圖（a)及（b)係本發明實施例十的CMOS反相器的 剖面圖。 〇 第134圖（a)及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第135圖（a)及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第136圖（a)及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第137圖（a)及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第138圖（a)及（b)係本發明實施例十的CMOS反相器的 79 319915R1 200933711 製造步驟的一部分。 第139圖⑷及（b)係本發明 實施例十的CMOS反相器的 製造步驟的一部分。 ' 第140圖及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 ' 第141圖（a)及（b)係本發明實施例 十的CMOS反相器的 製造步驟的一部分。 U 第142圖（a)及（b)係本發明實施例十的CM〇s反相器的 製造步驟的一部分。 第143圖（a)及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第144圖（a)及（b)係本發明實施例十的CMOS反相器的 ' 製造步驟的一部分。 第145圖（a)及（b_)係本發明實施例十的CM0S&相器钓 製造步驟的一部分。 Ο 第146圖及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第147圖（a)及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第148圖（a)及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第149圖（a)及（b)係本發明實施例十的CMOS反相器的 製造步驟的一部分。 第150圖係本發明實施例十一的CMOS反相器的等效電 80 319915R1 200933711 路圖。 第151圖係本發明實施例十一的CMOS反相器的平面 圖。 第152圖（a)及（b)係本發明實施例十一的CMOS反相器 的剖面圖。 第153圖（a)及（b)係本發明實施例十一的CMOS反相器 的製造步驟的一部分。 第154圖（a)及（b)係本發明實施例十一的CMOS反相器 〇 的製造步驟的一部分。 第155圖（a)及（b)係本發明實施例十一的CMOS反相器 的製造步驟的一部分。 • 第156圖（a)及（b)係本發明實施例十一的CMOS反相器 v 的製造步驟的一部分。 第157圖（a)及（b)係本發明實施例十一的CMOS·反相器 的製造步驟的一部分。 Q 第158圖（a)及（b)係本發明實施例十一的CMOS反相器 的製造步驟的一部分。 第159圖（a)及（b)係本發明實施例十一的CMOS反相器 的製造步驟的一部分。 第160圖（a)及（b)係本發明實施例十一的CMOS反相器 的製造步驟的一部分。 第161圖（a)及（b)係本發明實施例十一的CMOS反相器 的製造步驟的一部分。 第162圖（a)及（b)係本發明實施例十一的CMOS反相器 81 319915R1 200933711 的製造夕驊的一部分。 第163圖係本發明實施例十二的CMOS反相器的等效電 路圖。 第164圖係本發明實施例十二的CMOS反相器的平面 圖。 第165圖（a)及（b)係本發明實施例十二的CMOS反相器 的剖面圖。 第166圖（a)及（b)係本發明實施例十二的CMOS反相器 〇 的製造夕雜的一部分。 第167圖（a)及（b)係本發明實施例十二的CMOS反相器 的製造少棘的一部为。 第168圖（a)及（b)係本發明實施例十二的CMOS反相器 • 的製造少驟的一部分。 第169圈（a)及（b)係本發明實施例十二的CMOS反相器 的製造步驟的一部分。 〇 第170圖（a)及（b)係本發明實施例十二的CMOS反相器 的製造步驟的一部分。 第171圖（a)及（b)係本發明實施例十二的CMOS反相器 的製造步驟的一部分。 第172圖（a)及（b)係本發明實施例十二的CMOS反相器 的製造步驟的一部分。 第173圖（a)及（b)係本發明實施例十二的CM0S反相器 的製造步驟的一部分。 第174圖（a)及（b)係本發明實施例十二的CMOS反相器 82 319915R1 200933711 的製造步驟的一部分。 第175圖（a)及（b)係本發明實施例十二的CM0S反相器 的製造步驟的一部分。 第176圖（a)及（b)係本發明實施例十二的CMOS反相器 的製造步驟的一部分。 第177圖（a)及（b)係習知的SGT的平面圖及剖面圖。 第178圖（a)至（f)係習知的SGT的製造方法。 第Π9圖（a)至（c)係習知的SGT的製造方法。 〇 第180圖（a)至（C)係習知的SGT的製造方法。 第181圖（a)至（g)係習知的SGT的製造方法。 【主要元件符號說明】 * 101 ' 201 ' 301 ' 401 ' 501 ' 601 ' 1301 ' 1502 矽基板 • 102、202、302、702、802、902、1401、1503 柱狀矽層 103、203、303、404、504、604、703、803、903、1004、 1104、1204、1312 N+汲極擴散層 Q 104、204、304、411、511、611、704、804、904、1011、 1111、1211、1311 N+源極擴散層 105 、 205 、 305 、 409 、 509 、 609 、 705 、 805 、 905 、 1009 、 1109、1209、1402、1504 閘極絕緣膜 106a、206a、306a、410a、410b、510a、510b、610a、610b、 706a、806a、906a、1010a、1010b、1110a、1110b、1210a、 1210b 閘極電極 106b、206b、306b、410c、510c、610c、706b、806b、906b、 1010c、1110c、1210c、1405 閘極配線 83 319915R1 200933711 107 至 109、207 至 209、307 至 309、413、414、415、416a、 416b、513、514、515、516a、516b、613、614、615、616a、 616b、707 至 709、807 至 809、907 至 909、1013、1014、 1015、1016a、1016b、1113、1114、1115、1116a、1116b、 1213、1214、1215、1216a、1216b 接觸件 110、112a、210、212a、310、312a、315、417、419a、517、 519a、617、619a、624、710、712a、810、812a、910、912a、 915、1017、1019a、1117、1119a、1217、1219a、1222 w氮化矽膜 111 ' 211 ' 311 ' 418 ' 421 ' 518 ' 521 ' 618 ' 621 ' 711 > 1018 氧化矽膜 * 112 、 212 、 312 、 419 、 519 、 619 、 712 、 812 、 912 、 1019 、 ，1119、1219 氮化矽膜側壁 113 、 213 、 313 、 420 、 520 、 620 、 713 、 813 、 913 、 1020 、 1120、1220、1404、1506 光阻 Q 314、623、914、1221 薄的金屬膜 402 、 502 、 602 、 1303 P 阱 403 、 503 、 603 、 1302 N 阱 405、 505、605、1005、1105、1205、1310 P+汲極擴散層 406、 506、606 元件分離 407、 507、607、1007、1107、1207、1306 NM0S柱狀石夕層 408、 508、608、1008、1108、1208、1305 PM0S柱狀發層 410、510、610、1010、1110、1210、1403、1505 閘極導 電膜 84 319915R1 200933711 412、512、612、1012、1112、1212、1309 P+源極擴散層 422、522、622 元件分離區域 700、800、900、1000、1100、1200 埋入氧化膜層 7(H、8(U、謝、10(U、1002、1003、11(Π、1102、1103、 1201、1202、1203 平面狀矽層 701a、801a、901a、1001a、1101a、1201a 矽層 1308 閘極
Ο 85 319915R1

Claims (1)

  1. 200933711 七、申請專利範圍： 1. 一種半導體裝置的製造方法，係包含有： 準備在上方至少局部形成有至少一個柱狀半導體 層之基板的步驟； 於包含有前述至少一個柱狀半導體層表面之至少 局部的前述基板上方之至少局部形成第一絕緣膜之步 驟； 於前述第一絕緣膜上形成導電膜之步驟； ❹ 非等向性地去除前述第一絕緣膜及前述導電膜，而 將前述柱狀半導體層側面的前述導電膜及第一絕緣膜 形成為期望長度，以形成閘極電極之步驟； * 其後，於表面之至少局部形成保護膜之步驟； 非等向性地去除前述保護膜，而於前述形成為期望 長度的柱狀半導體層側.面的導電膜及第一絕緣膜的上 部形成期望厚度的保護膜側壁之步驟；以及 Q 一邊藉由前述保護膜側壁來保護形成為前述期望 長度的柱狀半導體層側面的導電膜及第一絕緣膜，一邊 選擇性地去除前述導電膜及前述第一絕緣膜，而形成閘 極電極及從該閘極電極延伸至基板侧之閘極配線之步 驟。 2. 如申請專利範圍第1項之半導體裝置的製造方法，其 中，將前述柱狀半導體層側面的前述導電膜形成為期望 長度，以形成閘極電極之步驟係包含有： 以埋沒前述至少一個柱狀半導體層之方式，於前述 86 319915R1 200933711 導電膜上形成第二絕緣膜之步驟； 將前述第二絕緣膜上表面予以平坦化之步驟；以及 非等向性地去除前述第一絕緣膜、前述導電膜、以 及前述第二絕緣膜，而將前述柱狀半導體層侧面的前述 導電膜形成為期望長度，以形成閘極電極之步驟。 3. —種半導體裝置的製造方法，係包含有： 準備在上方至少局部形成有至少一個柱狀半導體 層、且於該至少一個柱狀半導體層上面形成有阻止膜之 〇 基板的步驟； 於包含有至少前述一個柱狀半導體層表面之至少 局部的前述基板上方之至少局部形成第一絕緣膜之步 ' 驟； 於前述第一絕緣膜上形成導電膜之步驟； 以埋沒前述柱狀半導體層之方式，於前述導電膜上 形成第二絕緣膜之步驟； Q 其後，將前述阻止膜作為阻止件，並使用CMP方式 將第二絕緣膜上表面予以平坦化之步驟； 非等向性地去除前述第一絕緣膜、前述第二絕緣 膜、以及前述導電膜，而將前述柱狀半導體層侧面的前 述第一絕緣膜、前述第二絕緣膜、以及前述導電膜形成 為期望長度，以形成閘極電極之步驟； 去除前述第二絕緣膜之步驟； 其後，於表面之至少局部形成保護膜之步驟； 非等向性地去除前述保護膜，而於形成為前述期望 87 319915R1 200933711 長度的柱狀半導體層侧面的導電膜及第一絕緣膜的上 部形成期望厚度的保護膜側壁之步驟；以及 一邊藉由前述保護膜側壁來保護形成為前述期望 長度的柱狀半導體層側面的導電膜及第一絕緣膜，一邊 選擇性地去除前述導電膜及前述第一絕緣膜，而形成閘 極電極以及從該閘極電極延伸至基板侧之閘極配線之 步驟。 4. 一種半導體裝置的製造方法，係包含有： 準備在上方至少局部形成有至少一個柱狀半導體 層之基板的步驟； 於包含有前述至少一個柱狀半導體層表面之至少 局部的前述基板上方之至少局部形成第一絕緣膜之步 驟； 以埋沒前述柱狀半導體層之方式，於前述第一絕緣 膜上形成導電膜之步驟； 非等向性地去除前述第一絕緣膜及前述導電膜，而 將前述第一絕緣膜及前述導電膜形成為期望高度之步 驟； 其後，於表面之至少局部形成保護膜之步驟； 非等向性地去除前述保護膜，於形成為前述期望長 度的柱狀半導體層侧面的前述導電膜及前述第一絕緣 膜的上部形成期望厚度的保護膜侧壁之步驟；以及 選擇性地去除前述導電膜及前述第一絕緣膜，而形 成一體化的閘極電極及閘極配線，並藉由前述保護膜側 88 319915R1 200933711 壁的保護，將前述一體化的閘極電極及閘極配線之至少 局部形成為前述期望厚度之步驟。 5. 如申請專利範圍第4項之半導體裝置的製造方法，其 中，做為非等向性地去除前述第一絕緣膜及前述導電 膜、而將前述第一絕緣膜及前述導電膜形成為期望高度 之步驟的前處理步驟，係包含有將前述導電膜上表面予 以平坦化之步驟。 6. —種半導體裝置的製造方法，係包含有： 準備在上方至少局部形成有至少一個柱狀半導體 層、且於該至少一個柱狀半導體層上面形成有阻止膜之 基板的步驟； 於包含有至少前述一個柱狀半導體層表面之至少 局部的前述基板上方之至少局部形成第一絕緣膜之步 驟； 以埋沒前述柱狀半導體層之方式，於前述第一絕緣 膜上形成導電膜之步驟； 其後，將前述阻止膜作為阻止件，並使用CMP方式 將導電膜上表面予以平坦化之步驟； 非等向性地去除前述第一絕緣膜以及前述導電 膜，而將前述第一絕緣膜以及前述導電膜形成為期望高 度之步驟； 其後，於表面形成保護膜之步驟； 非等向性地去除前述保護膜，而於形成為前述期望 長度的柱狀半導體層側面的前述導電膜及前述第一絕 89 319915R1 200933711 緣膜的上部形成期望厚度的保護膜側壁之步驟；以及 選擇性地去除前述導電膜及前述第一絕緣膜，而形 成一體化的閘極電極及閘極配線，並藉由前述保護膜侧 壁的保護，將前述一體化的閘極電極及閘極配線之至少 局部形成為前述斯望厚度之步驟。 7. —種半導體裝置的製造方法，係包含有： 準備在上方至少局部形成有至少一個柱狀半導體 層之基板的步驟； 於包含有至少前述一個柱狀半導體層表面之至少 局部的前述基板上方之至少局部形成第一絕緣膜之步 驟； 於前述第一絕緣膜上形成薄的導電膜之步驟； 以埋沒前述柱狀半導體層之方式，於前述薄的導電 膜土形成多晶矽層之步驟； 非等向性地去除前述第一絕緣膜、薄的導電膜、以 及多晶矽層，而將前述第一絕緣膜、薄的導電膜、以及 多晶矽層形成為期望長度之步驟； 其後，於表面形成保護膜之步驟； 非等向性地去除前述保護膜，於形成為前述期望長 度的柱狀半導體層側面的前述第一絕緣膜、薄的導電 膜、以及多晶矽層的上部形成期望厚度的保護膜侧壁之 步驟；以及 選擇性地去除前述第一絕緣膜、薄的導電膜、以及 多晶矽層，而形成一體化的閘極電極及閘極配線，並藉 90 319915R1 200933711 由前述保護膜侧壁的保護，將前述一體化的閘極電極及 閘極配線之至少局部形成為前述期望厚度之步驟。 8. 如申請專利範圍第7項之半導體裝置的製造方法，其 中，做為非等向性地去除前述第一絕緣膜、薄的導電 膜、以及多晶矽層、而將前述第一絕緣膜、薄的導電膜、 以及多晶矽層形成為期望長度之步驟的前處理步驟，係 包含有將前述多晶石夕層上表面予以平坦化之步驟。 9. 一種半導體裝置的製造方法，係包含有： 〇 準備在上方至少局部形成有至少一個柱狀半導體 層、且於該至少一個柱狀半導體層上面形成有阻止膜之 基板的步驟； 於包含有至少前述一個柱狀半導體層表面之至少 • 局部的前述基板上方之至少局部形成第一絕緣膜之步 '驟； 於前述第一絕緣膜上形成薄的導電膜之步驟； 0 以埋沒前述柱狀半導體層之方式，於前述薄的導電 膜上形成多晶矽層之步驟； 其後，將前述阻止膜作為阻止件，並使用CMP方式 將多晶矽層上表面予以平坦化之步驟； 非等向性地去除前述第一絕緣膜、薄的導電膜、以 及多晶矽層，而將前述第一絕緣膜、薄的導電膜、以及 多晶矽層形成為期望長度之步驟； 其後，於表面形成保護膜之步驟； 非等向性地去除前述保護膜，而於形成為前述期望 91 319915R1 200933711 長度的柱狀半導體層側面的前述導電膜及前述第一絕 緣膜的上部形成期望厚度的保護膜側壁之步驟；以及 選擇性地去除前述第一絕緣膜、薄的導電膜、以及 多晶矽層，而形成一體化的閘極電極及閘極配線，並藉 由前述保護膜側壁的保護，而將前述一體化的閘極電極 及閘極配線之至少局部形成為前述期望厚度之步驟。 10. 如申請專利範圍第1至9項中任一項之半導體裝置的製 造方法，其中，前述非等向性之去除係為回蝕（etch 〇 back) ° 11. 如申請專利範圍第1至9項中任一項之半導體裝置的製 造方法，其中，前述保護膜係氮化矽膜。 12. 如申請專利範圍第3、6或9項之半導體裝置的製造方 - 法，其中，前述保護膜及前述阻止膜係氮化矽膜。 13. 如申請專利範圍第1至12項中任一項之半導體裝置的 製造方法，其中，前述基板復具有形成於前述至少一個 Q 柱狀半導體層之各者下部之雜質區域。 14. 如申請專利範圍第13項之半導體裝置的製造方法，其 中，復包含：於前述至少一個柱狀半導體層之各者上 部，形成與形成於前述至少一個柱狀半導體層之各者下 部之雜質區域為相同導電型的雜質區域之步驟。 15. 如申請專利範圍第13項或第14項之半導體裝置的製造 方法，其中，形成於前述至少一個柱狀半導體層之各者 下部之雜質區域係形成於基板的表層部。 92 319915R1
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
SG165252A1 (en) 2009-03-25 2010-10-28 Unisantis Electronics Jp Ltd Semiconductor device and production method therefor
JP5032532B2 (ja) 2009-06-05 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5006378B2 (ja) 2009-08-11 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5006379B2 (ja) 2009-09-16 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5356970B2 (ja) * 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
CN102334189B (zh) 2010-03-08 2013-11-06 新加坡优尼山帝斯电子私人有限公司 固体摄像器件
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US9082838B2 (en) 2012-09-28 2015-07-14 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device and semiconductor device
JP5685344B2 (ja) * 2012-09-28 2015-03-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US9209247B2 (en) * 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US10103154B2 (en) 2013-05-16 2018-10-16 Unisantis Electronics Singapore Pte. Ltd. Method for producing an SGT-including semiconductor device
WO2014184933A1 (ja) 2013-05-16 2014-11-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
US9564493B2 (en) 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
JP5926423B2 (ja) * 2015-05-20 2016-05-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6114434B2 (ja) * 2016-04-21 2017-04-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6246276B2 (ja) * 2016-07-15 2017-12-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置
DE112018003704T5 (de) * 2017-07-19 2020-04-09 Globalwafers Japan Co., Ltd. Verfahren zum herstellen eines dreidimensionalen strukturkörpers, verfahren zum herstellen eines vertikalen transistors, wafer für einen vertikalen transistor und substrat für einen vertikalen transistor
WO2021176600A1 (ja) * 2020-03-04 2021-09-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
CN115241300B (zh) * 2021-04-22 2023-11-17 苏州阿特斯阳光电力科技有限公司 太阳能电池及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057661B2 (ja) * 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03154379A (ja) * 1989-11-11 1991-07-02 Takehide Shirato 半導体装置
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
KR940010393A (ko) * 1992-10-05 1994-05-26 윌리엄 이. 힐러 티타늄 질화물과 폴리실리콘으로 구성되는 적층된 층들을 이용하는 게이트 전극
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
DE19846063A1 (de) * 1998-10-07 2000-04-20 Forschungszentrum Juelich Gmbh Verfahren zur Herstellung eines Double-Gate MOSFETs
DE19929211B4 (de) * 1999-06-25 2005-10-06 Infineon Technologies Ag Verfahren zur Herstellung eines MOS-Transistors sowie einer DRAM-Zellenanordung
JP2002057329A (ja) * 2000-08-09 2002-02-22 Toshiba Corp 縦型電界効果トランジスタ及びその製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法

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