CN105321820A - 通过opc修改布局设计以降低拐角圆化效应 - Google Patents

Abstract

本发明提供一种制造半导体器件的方法。接收用于半导体器件的第一布局设计。第一布局设计包括多条栅极线和与栅极线重叠的有源区。有源区包括至少一个有角拐角，该有角拐角邻近栅极线中的至少一条设置。通过光学邻近修正(OPC)工艺修改用于半导体器件的第一布局设计，从而产生第二布局设计，第二布局设计包括修改的有源区，修改的有源区具有向外突出的修改的拐角。之后，基于第二布局设计制造半导体器件。本发明还涉及通过OPC修改布局设计以降低拐角圆化效应。

Description

通过OPC修改布局设计以降低拐角圆化效应

相关申请的交叉引用

本申请是2014年4月1日提交的第14/231,809号美国专利申请的部分继续申请，第14/231,809号美国专利申请是于2011年11月17日提交的第13/299,152号美国专利申请的分案专利申请，两者的名称均为“用于金属栅极晶体管的N/P边界效应降低”，其全部内容通过引用结合于此。

技术领域

本发明涉及通过OPC修改布局设计以降低拐角圆化效应。

背景技术

半导体集成电路(IC)产业经历了快速发展。IC材料和设计中的技术进步产生了数代IC，其中每代IC都比上一代IC具有更小和更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度，因此，为了实现这些进步，需要在IC加工和生产方面的类似发展。在集成电路发展过程中，功能密度(即，每芯片面积上互连器件的数量)大幅增加了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))降低了。

为了提高IC的性能，近年来已使用金属栅极晶体管。然而，常规的金属栅极晶体管可能经受N/P边界效应。更详细地，当P型金属栅极晶体管毗连N-型金属栅极晶体管时，通过越过P-型和N-型金属栅极晶体管之间的边界的金属扩散可能发生污染。这种污染可能降低金属栅极晶体管的阈值电压(Vt)。再者，随着器件尺寸继续缩小，当前光刻技术中的限制可能加剧以上讨论的非期望的Vt漂移问题，从而进一步降低常规金属栅极晶体管的性能。

因此，虽然制造金属栅极晶体管的现有方法对于其预期目的已经是大体上足够的，但是它们不是在各个方面都完全令人满意。

发明内容

本发明的一种广泛形式涉及一种制造半导体器件的方法。该方法包括：在衬底上方形成第一伪栅极和第二伪栅极；在第一和第二伪栅极的上方形成图案化的掩模，图案化的掩模暴露第一伪栅极的第一片段和第二伪栅极的第二片段，同时覆盖第一伪栅极的第三片段和第二伪栅极的第四片段，其中，以使得第一和第二片段具有显著不同的长度的方式形成掩模；分别由第一金属栅极和第二金属栅极替换第一片段和第二片段，第一和第二金属栅极包含第一类型的金属材料；分别由第三金属栅极和第四金属栅极替换第三片段和第四片段，第三和第四金属栅极包含不同于第一类型的第二类型的金属材料。

在一些实施例中，第一和第二片段中的一个片段比另一个片段长；并且第一和第二片段中较长的一个片段与第一和第二片段中较短的一个片段的比值大于1:1但小于1.5：1。

在一些实施例中，利用光学邻近修正(OPC)技术实施图案化的掩模的形成。

在一些实施例中，第一和第二伪栅极均以第一方向延伸；并且图案化的掩模限定以不同于第一方向的第二方向延伸的拉长的轮廓。

在一些实施例中，第一方向基本上垂直于第二方向；并且第一和第二片段限定在拉长的轮廓内。

在一些实施例中，轮廓的端部在第一方向上比其余轮廓宽；并且轮廓的端部与第一和第二片段中的一个片段的边缘一致。

在一些实施例中，第一和第二伪栅极均包含多晶硅材料。

在一些实施例中，第一类型的金属材料包括P-型金属；并且第二类型的金属材料包括N-型金属。

在一些实施例中，第一和第二金属栅极在有源区的上方形成；第一N/P边界由第一和第三片段之间的界面形成；第二N/P边界由第二和第四片段之间的界面形成；并且从有源区的边缘至第一N/P边界的第一距离小于从有源区的边缘至第二N/P边界的第二距离。

本发明的另一广泛形式涉及一种制造半导体器件的方法。该方法包括：在衬底上方形成多个伪栅极，伪栅极沿着第一轴延伸；在伪栅极上方形成掩模层，掩模层限定沿着不同于第一轴的第二轴延伸的拉长开口，其中，开口暴露伪栅极的多个第一部分并且保护伪栅极的多个第二部分，其中，开口的尖端部分的宽度大于开口的非尖端部分的宽度，并且其中形成掩模层包括实施光学邻近修正(OPC)工艺；用多个第一金属栅极替换伪栅极的第一部分；以及用不同于第一金属栅极的多个第二金属栅极替换伪栅极的第二部分。

在一些实施例中，第二轴与第一轴大约正交；并且沿着第一轴测量尖端部分的宽度。

在一些实施例中，OPC工艺包括使用衬线辅助部件或锤头辅助部件。

在一些实施例中，第一金属栅极包含P-型功函数金属层；并且第二金属栅极包含N-型功函数金属层。

在一些实施例中，第一金属栅极在P-型晶体管的有源区上方形成；通过相应的第一和第二金属栅极对形成多个N/P边界；并且最外N/P边界比其余N/P边界从有源区间隔开更远。

在一些实施例中，开口的尖端部分的宽度与开口的非尖端部分的宽度的比值大于1:1但小于1.5:1。

在一些实施例中，伪栅极均包含多晶硅栅电极。

本发明的又一广泛形式涉及半导体器件。半导体器件包括：设置在衬底中的掺杂的有源区，该掺杂的有源区具有拉长的形状并且以第一方向延伸；设置在有源区上方的多个第一金属栅极，其中，第一金属栅极均以不同于第一方向的第二方向延伸，并且其中最外的第一金属栅极比其余第一金属栅极具有在第二方向上测量的更大的尺寸；以及设置在衬底上方但是不在掺杂的有源区的上方的多个第二金属栅极，其中，第二金属栅极包含与第一金属栅极不同的材料，以及其中第二金属栅极均以第二方向延伸并且与第一金属栅极形成多个相应的N/P边界。

在一些实施例中，掺杂的有源区包括用于P-型晶体管的源极/漏极区；第一金属栅极均包括P-型功函数金属；并且第二金属栅极均包括N-型功函数金属。

在一些实施例中，掺杂的有源区和最外N/P边界之间的距离超过掺杂的有源区和其他N/P边界之间的距离。

在一些实施例中，第一方向大约垂直于第二方向。

本发明也涉及一种制造半导体器件的方法。该方法包括：接收用于半导体器件的第一布局设计，其中，第一布局设计包括多条栅极线和与栅极线重叠的有源区，其中，有源区包括至少一个有角拐角，有角拐角邻近栅极线中的至少一条栅极线设置；通过光学邻近修正(OPC)工艺修改用于半导体器件的第一布局设计，从而产生第二布局设计，第二布局设计包括修改的有源区，修改的有源区具有向外突出的修改的拐角；以及基于第二布局设计制造半导体器件。

本发明还涉及一种制造半导体器件的方法。该方法包括：接收用于半导体器件的第一布局设计，其中，第一布局设计包括第一掺杂区和具有不同于第一掺杂区的导电类型的第二掺杂区，其中，第二掺杂区中包括有源区，其中，第一掺杂区和第二掺杂区限定包括至少一个有角拐角的N/P边界；通过光学邻近修正(OPC)工艺修改用于半导体器件的第一布局设计，从而产生第二布局设计，第二布局设计具有N/P边界，N/P边界不含有角拐角；以及基于第二布局设计制造半导体器件。

本发明还涉及一种制造半导体器件的方法。该方法包括：接收用于半导体器件的第一布局设计，其中，第一布局设计包括以第一方向延伸的多条拉长的栅极线，以不同于第一方向的第二方向延伸的多个拉长的鳍，以及覆盖部分栅极线和鳍的矩形窗口，矩形窗口具有四个拐角；通过光学邻近修正(OPC)工艺修改用于半导体器件的第一布局设计，从而产生包括修改的窗口的第二布局设计，修改的窗口包括四个向外突出的拐角；以及基于第二布局设计制造半导体器件。

为了解决现有技术中的问题，本发明提供了一种制造半导体器件的方法，包括：接收用于半导体器件的第一布局设计，其中，所述第一布局设计包括多条栅极线和与所述栅极线重叠的有源区，并且其中，所述有源区包括至少一个有角拐角，所述有角拐角邻近所述栅极线中的至少一条设置；通过光学邻近修正(OPC)工艺修改用于所述半导体器件的第一布局设计，从而产生第二布局设计，所述第二布局设计包括修改的有源区，所述修改的有源区具有向外突出的修改的拐角；以及基于所述第二布局设计制造所述半导体器件。

在上述方法中，其中，所述OPC工艺包括向所述有角拐角加入辅助部件。

在上述方法中，其中，所述第一布局设计中的有源区的有角拐角是凸起的有角拐角；所述第一布局设计中的有源区还包括凹进的有角拐角；以及所述OPC工艺还包括减去所述有源区的靠近所述凹进的有角拐角的一部分。

在上述方法中，其中，所述第一布局设计中的有源区的有角拐角是凸起的有角拐角；所述第一布局设计中的有源区还包括凹进的有角拐角；以及所述OPC工艺还包括减去所述有源区的靠近所述凹进的有角拐角的一部分；其中，所述制造包括图案化所述修改的有源区从而使得所述修改的有源区包括：对应于所述第一布局设计中的所述凸起的有角拐角的向外突出的圆角；以及对应于所述第一布局设计中的所述凹进的有角拐角的向内突出的圆角。

在上述方法中，其中，制造所述半导体器件包括图案化所述修改的有源区，其中，所述图案化与拐角圆化效应相关。

在上述方法中，其中，制造所述半导体器件包括图案化所述修改的有源区，其中，所述图案化与拐角圆化效应相关‘其中，在所述第一布局设计中，所述有角拐角的位置足够接近所述栅极线中的至少一条，从而使得如果所述第一布局设计用于制造所述半导体器件，则所述拐角圆化效应将使所述有源区和所述栅极线中的至少一条之间的重叠区缩小。

在上述方法中，其中，制造所述半导体器件包括图案化所述修改的有源区，其中，所述图案化与拐角圆化效应相关‘其中，在所述第一布局设计中，所述有角拐角的位置足够接近所述栅极线中的至少一条，从而使得如果所述第一布局设计用于制造所述半导体器件，则所述拐角圆化效应将使所述有源区和所述栅极线中的至少一条之间的重叠区缩小；其中，所述OPC工艺包括向所述有角拐角加入辅助部件，从而使得在基于所述第二布局设计制造所述半导体器件之后，尽管具有所述拐角圆化效应，但是所述修改的有源区和所述栅极线中的至少一条之间的重叠区免于缩小。

根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括：接收用于半导体器件的第一布局设计，其中，所述第一布局设计包括第一掺杂区和具有不同于所述第一掺杂区的导电类型的第二掺杂区，其中，所述第二掺杂区中包括有源区，其中，所述第一掺杂区和所述第二掺杂区限定了包括至少一个有角拐角的N/P边界；通过光学邻近修正(OPC)工艺修改用于所述半导体器件的第一布局设计，从而产生具有不含所述有角拐角的N/P边界的第二布局设计；以及基于所述第二布局设计制造所述半导体器件。

在上述方法中，其中，所述OPC工艺包括向所述有角拐角加入辅助部件。

在上述方法中，其中：所述第一布局设计中的有角拐角是凸起的有角拐角；所述第一布局设计中的N/P边界还包括凹进的有角拐角；以及所述OPC工艺还包括减去所述第二掺杂区的靠近所述凹进的有角拐角的一部分。

在上述方法中，其中：所述第一布局设计中的有角拐角是凸起的有角拐角；所述第一布局设计中的N/P边界还包括凹进的有角拐角；以及所述OPC工艺还包括减去所述第二掺杂区的靠近所述凹进的有角拐角的一部分；其中，所述制造包括使用离子注入工艺或外延生长工艺形成所述第一掺杂区和所述第二掺杂区，从而使得修改的N/P边界包括：对应于所述第一布局设计中的所述凸起的有角拐角的向外突出的圆角；以及对应于所述第一布局设计中的所述凹进的有角拐角的向内突出的圆角。

在上述方法中，其中，制造所述半导体器件包括图案化所述第一掺杂区和所述第二掺杂区，其中，所述图案化与拐角圆化效应相关，从而产生具有向外突出的圆角的修改的N/P边界。

在上述方法中，其中，制造所述半导体器件包括图案化所述第一掺杂区和所述第二掺杂区，其中，所述图案化与拐角圆化效应相关，从而产生具有向外突出的圆角的修改的N/P边界；其中，在所述第一布局设计中，所述有角拐角的位置足够接近所述有源区，从而使得如果所述第一布局设计用于制造所述半导体器件，则所述拐角圆化效应将使所述有角拐角圆化，从而缩小所述有源区和所述N/P边界之间的距离。

在上述方法中，其中，制造所述半导体器件包括图案化所述第一掺杂区和所述第二掺杂区，其中，所述图案化与拐角圆化效应相关，从而产生具有向外突出的圆角的修改的N/P边界；其中，在所述第一布局设计中，所述有角拐角的位置足够接近所述有源区，从而使得如果所述第一布局设计用于制造所述半导体器件，则所述拐角圆化效应将使所述有角拐角圆化，从而缩小所述有源区和所述N/P边界之间的距离；其中，所述OPC工艺包括向所述有角拐角加入辅助部件，从而使得在基于所述第二布局设计制造所述半导体器件之后，尽管具有所述拐角圆化效应，但是所述有源区和所述修改的N/P边界之间的距离免于缩小。

在上述方法中，其中，所述第一布局设计还包括位于所述有源区中的多个拉长的鳍。

根据本发明的又一个方面，提供了一种制造半导体器件的方法，包括：接收用于半导体器件的第一布局设计，其中，所述第一布局设计包括以第一方向延伸的多条拉长的栅极线，以不同于所述第一方向的第二方向延伸的多个拉长的鳍，和覆盖部分所述栅极线和所述鳍的矩形窗口，所述矩形窗口具有四个拐角；通过光学邻近修正(OPC)工艺修改用于所述半导体器件的第一布局设计，从而产生包括修改的窗口的第二布局设计，所述修改的窗口包括四个向外突出的拐角；以及基于所述第二布局设计制造所述半导体器件。

在上述方法中，其中，所述OPC工艺包括向所述矩形窗口的每个所述拐角加入相应的辅助部件。

在上述方法中，其中，制造所述半导体器件包括形成具有四个圆化的且向外突出拐角的光刻胶层，其中，根据所述修改的窗口图案化所述光刻胶层。

在上述方法中，其中，所述矩形窗口限定了鳍切窗口。

在上述方法中，其中，所述矩形窗口限定Vt开放包围包围。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。

图1是根据本发明的各个方面的半导体器件的示意性截面图。

图2是示出阈值电压漂移对有源区和N/P边界之间的距离之间的关系的曲线图。

图3至图4和图6至图9是根据本发明的各个阶段的处于各个制造阶段的半导体器件的示意性顶视图。

图5A和图5C至图5D是示例性布局图案的顶视图。

图5B是实际制造的图案的顶视图。

图10是示出根据本发明的各个方面制造半导体器件的方法的流程图。

图11A至图11F是根据本发明的一些实施例的半导体器件的简化的示意性顶视图。

图12A至图12F是根据本发明的一些实施例的半导体器件的简化的示意性顶视图。

图13A至图13F是根据本发明的一些实施例的半导体器件的简化的示意性顶视图。

图14A至图14F是根据本发明的一些实施例的半导体器件的简化的示意性顶视图。

图15A至图15F是根据本发明的一些实施例的半导体器件的简化的示意性顶视图。

图16至图18是示出根据本发明的各个方面制造半导体器件的各种方法的不同流程图。

图19是根据本发明的实施例可以用于实施IC布局的局部重排的机器的简化示意图。

具体实施方式

应当了解，为了实施各个实施例的不同特征，以下公开内容提供了许多不同的实施例或实例。以下描述部件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中在第一和第二部件之间可形成额外的部件，使得第一和第二部件不直接接触的实施例。再者，为了方便的缘故，使用术语“顶部”、“底部”、“下方”、“上方”等并且不旨在将实施例的范围限制为任何特定的方向。为了简明和清楚，各个部件也可以以不同的尺寸任意绘制。再者，本发明可在各个实例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。

随着半导体制造技术继续发展，已经使用金属栅极晶体管代替多晶硅栅极晶体管以改进集成电路(IC)器件的性能。金属栅极晶体管使用高-k材料栅极电介质和金属栅电极。为了便于随后的讨论，根据本发明的各个方面，在图1中示出了高-k金属栅极器件35的示意性局部截面侧视图。

参照图1，高-k金属栅极器件35包括N-型晶体管35A(N-型金属氧化物半导体场效应晶体管或NOMS)和P-型晶体管35B(P-型金属氧化物半导体场效应晶体管或PMOS)。NMOS35A和PMOS35B形成在衬底40的上方。衬底40是掺杂有诸如硼的P-型掺杂剂的硅衬底(例如P-型衬底)。可选地，衬底40可以是另一合适的半导体材料。例如，衬底40可以是掺杂有诸如磷或砷的N-型掺杂剂的硅衬底(N-型衬底)。衬底40可以可选地由诸如金刚石或锗的一些其他合适的元素半导体；诸如碳化硅、砷化铟、或磷化铟的合适的化合物半导体；或诸如碳化硅锗、磷化砷镓、或磷化铟镓的合适的合金半导体制成。另外，衬底40可以包括可以应变以增强性能的外延层(epi层)，并且可以包括绝缘体上硅(SOI)结构。

隔离结构50在衬底40中形成。在一些实施例中，隔离结构50包括浅沟槽隔离(STI)部件。通过在衬底40中蚀刻凹槽(或沟槽)并且用介电材料填充凹槽形成STI部件。在一些实施例中，STI部件的介电材料包括氧化硅。在可选的实施例中，STI部件的介电材料可以包括氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、和/或本领域公知的低-k介电材料。在又一些实施例中，隔离结构50可以包括其他类型的隔离部件，诸如深沟槽隔离(DTI)部件。

然后在界面层上方形成栅极介电层100。栅极介电层100由化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。在示出的实施例中，栅极介电层100包括高-k介电材料。高-k介电材料是介电常数大于SiO₂的介电常数的材料，SiO₂的介电常数是大约4。在实施例中，栅极介电层100包括氧化铪(HfO₂)，其具有在从约18至约40的范围内的介电常数。在可选的实施例中，栅极介电层100可以包括ZrO₂、Y₂O₃、La₂O₅、Gd₂O₅、TiO₂、Ta₂O₅、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、和SrTiO中的其中一种。应该理解，界面层可以可选地在衬底40和栅极介电层100之间形成。界面层可以由ALD工艺形成并且可以包括诸如氧化硅(SiO₂)的介电材料。

在栅极介电层100的上方形成覆盖层110。覆盖层110可以由诸如CVD、物理汽相沉积(PVD)、或ALD的沉积工艺形成。覆盖层110防止栅极介电层100和栅极介电层100之上的金属层之间的扩散。在一些实施例中，覆盖层110包含氮化钛。

NMOS器件35A和PMOS器件35B各自包括在覆盖层110的上方形成的相应金属栅电极。NMOS栅电极包括功函数金属层120A、阻挡层130A、和填充金属层140A。PMOS栅电极包括功函数金属层120B、阻挡层130B、和填充金属层140B。功函数金属层120A-120B、阻挡层130A-130B、以及填充金属层140A-140B各自由诸如CVD、PVD、ALD或电镀的一种或多种沉积工艺形成。

配置功函数金属层120A-120B以调整其相应的晶体管的功函数达到期望的阈值电压Vt。在一些实施例中，功函数金属层120A包含TiAl、TiAlN或TaCN或它们的组合中的一种。在一些实施例中，功函数金属层120B包含TiN、WN或W或它们的组合中的一种。在其他实施例中，功函数金属层120A-120B可以包括适于应用或制造考虑的其他金属材料。

配置阻挡层130A-130B以阻挡或降低阻挡层130A-130B之下的层(例如，功函数金属层120A-120B)和阻挡层130A-130B之上的层(例如，填充金属层140A-140B)之间的扩散。在一些实施例中，阻挡层130A和阻挡层130B各自包含TiN、TiON、TaN、TaON、或它们的组合中的一种。阻挡层130A和阻挡层130B可以具有不同的厚度。

分别配置填充金属层140A-140B以用作NMOS和PMOS栅电极的主要导电部分。在一些实施例中，填充金属层140A-140B各自包含铝(Al)。在其他实施例中，填充金属层140A-140B可以包含诸如钨(W)、铜(Cu)或它们的组合的其他导电材料。

NMOS器件35A和PMOS器件35B的金属栅电极可以由栅极替换工艺形成。例如，利用后栅极方法，首先在高-k栅极介电层上形成伪多晶硅栅电极。然后实施多个离子注入和/或扩散工艺以形成晶体管的源极/漏极区，然后进行高温退火工艺以活化源极/漏极区。之后，去除并且通过以上讨论的金属栅电极替换伪多晶硅栅电极。可选地，在后高-k方法(也视为一种形式的栅极-替换工艺)中，可以首先形成伪氧化硅栅极介电层。除了伪氧化硅栅极介电层与伪多晶硅栅电极一起去除之外，后高-k方法的其余步骤类似于后栅极方法。然后，形成高-k栅极介电层以替换伪氧化硅栅极介电层，以及然后在高-k栅极介电层的上方形成金属栅电极。

无论用于形成高-k金属栅极器件的具体方法如何，在许多情况下NMOS和PMOS晶体管彼此毗邻(诸如图1的NMOS和PMOS金属栅极晶体管35A和35B)。换句话说，N/P边界150存在于这些毗邻的NMOS和PMOS晶体管之间。由于NMOS和PMOS晶体管35A和35B预期将独立操作，因此，越过边界150的金属扩散可能成为问题。这是因为这种扩散可能影响这些晶体管的阈值电压。

图1中示出了示例性扩散路径160，其示出来自填充金属层140A的金属材料(例如，铝)可以扩散越过N/P边界150并且到达PMOS晶体管。由于NMOS阻挡层130A非常窄/薄，尤其在靠近填充金属层140A和N/P边界150之间的拐角处，该扩散很有可能发生。结果，由于NMOS阻挡层130A的狭窄，NMOS阻挡层130A可能不能有效地阻挡或防止扩散。因此，PMOS晶体管35B的覆盖层110会被污染，其导致PMOS晶体管35B的阈值电压Vt与不具有N/P边界的PMOS晶体管(即，不与NMOS晶体管毗邻的PMOS晶体管)相比更高。这可以被称为边界效应。

随着半导体器件继续按比例缩小，边界效应加剧。例如，N/P边界150和PMOS晶体管的有源区(例如，源极/漏极区)之间的距离160可能作为按比例缩小工艺的一部分缩小。因此，扩散路径160也可能缩小，从而促进越过N/P边界150的非期望的扩散以及PMOS晶体管35B的污染。

应该注意的是，从PMOS晶体管35B至NMOS晶体管35A的扩散没有太多的关注，部分是因为用于PMOS晶体管的阻挡层130B更厚(并且因此更能够防止扩散)，以及也部分地因为PMOS晶体管35B的填充金属层140B的位置离N/P边界150更远(并且因此加长了扩散路径)。因此，PMOS晶体管35B的意料之外的阈值电压漂移更引起关注。

图2是示出阈值电压漂移和各种其他因素(诸如晶体管器件尺寸以及N/P边界和PMOS有源区之间的距离)之间的关系的曲线图200。参照图2，曲线图200包括X轴和垂直于X轴的Y轴。X轴代表N/P边界和PMOS有源区之间的距离(例如，图1的距离160)，在本文表示为距离“D”。Y轴代表PMOS晶体管(例如，PMOS晶体管35B)的阈值电压Vt中的漂移量。

曲线图200包含代表阈值电压Vt对距离D的绘图的多条曲线210-212。应该可以看出，随着距离D增加，阈值电压漂移量降低。换句话说，由于更大的距离D对应于阈值电压漂移的最小量，因此，期望更大的距离D。另一方面，小距离D导致大量的阈值电压漂移，其是非期望的。

同时，PMOS晶体管的宽度和长度也影响阈值电压漂移。图2中的虚线表示随着PMOS晶体管的宽度和/或长度减小，曲线210-212移动的方向。例如，曲线212代表具有比曲线211代表的PMOS晶体管的宽度和/或长度更小的宽度和/或长度的PMOS晶体管，以及曲线211代表具有比曲线210代表的PMOS晶体管的宽度和/或长度更小的宽度和/或长度的PMOS晶体管。照此，在任何给定的固定距离D处，曲线212具有最大量的阈值电压漂移(非期望的)，曲线211具有中间量的阈值电压漂移(稍微期望)，以及曲线210具有最少量的阈值电压漂移(较期望)。

因此，基于图2表示的关系，可以看出为了使阈值电压漂移量最小化，N/P边界和PMOS有源区之间的距离D应该最大化，并且PMOS晶体管的宽度和长度也应该最大化。然而，现代半导体制造中的趋势是持续的按比例缩小工艺—持续降低半导体部件的尺寸。因此，由于最大化距离D或晶体管的宽度和长度并不总是可行的，因此，重要的是保证作为制造工艺的一部分的各个部件尺寸不经历非故意的变化，因为这些变化可能导致均匀性的严重退化(例如，阈值电压均匀性)。

不幸的是，当前光刻技术中的限制可能导致这些非期望的变化。例如，光刻工艺中的线端圆化效应可能非故意地降低PMOS金属栅极晶体管的尺寸，和/或降低N/P边界和PMOS有源区之间的距离。为了避免这些问题，以下参照图3至图9讨论制造金属栅极晶体管的方法。更详细地，图3至图4和6至图9是根据本发明的一些实施例的处于各个制造阶段的半导体晶圆的一部分的示意性局部顶视图，并且图5包括各个布局图案的示意性顶视图。

参照图3，晶圆包括衬底。该衬底可以与图1的衬底40类似，并且可以被掺杂并且可以包含多个隔离结构。晶圆也包括多个栅极，该多个栅极中的四个栅极在本文中示出为栅极220-223。本文示出的栅极220-223具有拉长的矩形形状，并且因此它们可以被称为栅极条或栅极线220-223。在示出的实施例中，栅极线220-223是伪栅电极并且包括多晶硅材料。尽管未在图3的顶视图中示出，应该理解每条栅极线220-223都可以具有在其之下形成的栅极介电层。栅极介电层可以包含高-k材料。

晶圆包括有源区230。有源区可以包括轻掺杂的源极/漏极区和重掺杂的源极/漏极区。这些轻掺杂的源极/漏极区和重掺杂的源极/漏极区均可以通过多个离子注入工艺和扩散工艺形成。可以利用多个图案化工艺实施这些区的形成。栅极线220-223可以在这些图案化工艺期间用作图案化掩模。

在示出的实施例中，栅极线220-223具有拉长的形状并且以方向235延伸。相比之下，有源区230以方向236延伸，其不同于方向235。在一些实施例中，方向235和236基本上彼此垂直或正交。

晶圆还包括在栅极线220-223之间形成的层间(或层级间)介电(ILD)层240。ILD层240包含介电材料，诸如氧化硅、氮化硅、氮氧化硅、或低-k材料。在图3示出的制造阶段，ILD层240已形成并且通过抛光工艺(例如，化学机械抛光工艺)抛光以具有与栅极线220-223平坦的表面。

参照图4，在晶圆上方形成图案化的掩模250。在一些实施例中，图案化的掩模250包括光刻胶掩模。在其他实施例中，图案化的掩模250可以包括硬掩模。图案化的掩模250通过光刻工艺形成，其可以涉及一个或多个掩蔽、曝光、烘烤、清洗、和蚀刻工艺(不一定以此顺序)。

图案化的掩模250限定轮廓(或开口)260。开口260具有拉长的形状并且沿着方向236(与有源区230的方向相同但是垂直于栅极线220-223的方向)延伸。轮廓260将每条栅极线220-222分隔成两个片段或部分：被轮廓260暴露(或设置在轮廓260内)的片段220A-222A以及设置在轮廓260的外部(或被掩模250覆盖)的片段220B-222B。结果，每个暴露的片段220A-222A均由一种类型的金属栅极(例如PMOS栅极)替换，而每个覆盖的片段220B-222B均由另一类型的金属栅极(例如，NMOS栅极)替换。以下将更详细地讨论。

再参照图4，在暴露的片段中，由于片段222A的位置最接近轮廓260的边缘或尖端270，片段222A可以被认为是边缘片段或最外片段。应该注意的是，轮廓260具有与尖端270相对的另一边缘或尖端，但是由于图4是局部图，本文仅部分示出轮廓260，并且未示出另一边缘或尖端。可选地，可以将轮廓260视为具有尖端部分280，其包括(但不限于)轮廓260的靠近轮廓260的尖端270放置的一部分。轮廓260的尖端部分280暴露最外片段222A(并且最外片段222A设置在轮廓260的尖端部分280内)。片段222A和222B之间的界面与尖端280的边界一致。

如图所示，轮廓260的尖端部分280(在方向235上测量)比轮廓260的其余部分更宽。这样做是确保最外片段222A比其余片段220A-221A更长(也在方向235上测量)。该结构有助于降低阈值电压漂移，以下将更详细地讨论。在一些实施例中，利用光学修正邻近(OPC)技术获得轮廓260的形状(即，更宽的尖端部分280)。更详细地，参照图5A至图5D，其中，图5A和图5C至图5D是布局平面图的示意性顶视图，和图5B是对应于图5A中示出的布局平面图的顶视图的示例性半导体器件的顶视图。

在图5A中，矩形布局轮廓300可以描绘掩模层(例如图4的掩模250)的预期边界。布局轮廓的形状和几何尺寸可以转印至相应的光掩模(本文未示出)。理想地，布局轮廓300的矩形形状将在随后的光刻工艺期间保留，因此形成的掩模也将展示布局轮廓300的形状。然而，由于当前的光刻限制，线端圆化效应可能发生，其将形成如图5B中所示的具有轮廓310的掩模。更详细地，形成的轮廓310的尖端是圆形的或弯曲的，与预期成为矩形截然相反。如果这种情况发生在图4的轮廓260，片段222A将会比远离轮廓260的尖端部分280放置的其余片段220A-221A更短。如上所述，片段220A-222A和220B-222B将最终由金属栅极替代。出于与以上参照图1-2讨论的原因类似的原因，较短的金属栅极(对应于缩短的片段222A)将具有不利的阈值电压漂移效应。因此，利用矩形布局轮廓来形成期望的矩形轮廓的传统方法可能不可行。

相比之下，根据本发明的各个方面，利用OPC技术克服以上讨论的问题。OPC技术利用辅助部件以“帮助”实际的轮廓实现期望的形状。图5C和5D示出两个示例辅助部件：图5C中的衬线辅助部件320和图5D中的锤头辅助部件330。图5C至图5D的这些辅助部件320-330可以有效地最小化所制造的掩模轮廓的线端圆化效应。在本文公开的实施例中，可以使用和进一步配置与图5C和5D中示出的辅助部件类似的辅助部件以确保轮廓260的尖端部分280不经受线端圆化效应。事实上，本文的OPC工艺中使用的辅助部件帮助确保尖端部分280具有比轮廓260的其余部分更大的宽度。以这种方式，片段222A的长度形成为至少与其余片段220A-221A一样长。

现参照图6，去除片段220A-222A，从而分别形成开口340-342。可以通过蚀刻工艺去除片段220A-222A，其中图案化的掩模250用作蚀刻掩模。之后，通过诸如灰化工艺或剥离工艺的合适工艺去除图案化的掩模250。

现参照图7，金属栅极350-352分别在开口340-342中形成。在示出的实施例中，金属栅极350-352是P-型金属栅极，与图1的PMOS晶体管35B的金属栅极类似。因此，金属栅极350-352均包括P-型功函数金属，与图1的功函数层120B类似。金属栅极350-352可以通过本领域公知的一种或多种沉积工艺形成。在沉积工艺之后，可以实施诸如CMP工艺的抛光工艺以平坦化金属栅极350-352的表面。

参照图8，去除伪栅极的片段220B-222B，从而形成开口360-362。片段220B-222B的去除可以利用蚀刻工艺实施。同时，金属栅极350-352在片段220B-222B去除之后仍然保留。

参照图9，金属栅极370-372分别在开口360-362中形成。在示出的实施例中，金属栅极370-372是N-型金属栅极，与图1的NMOS晶体管35A的金属栅极类似。因此，金属栅极370-372均包括N-型功函数金属，与图1的功函数层120A类似。金属栅极370-372可以通过本领域公知的一种或多种沉积工艺形成。在沉积工艺之后，可以实施诸如CMP工艺的抛光工艺以平坦化金属栅极370-372的表面。在该制造阶段，伪多晶硅栅极220-222已由金属栅极350-352和370-372替代。

N/P边界380-382分别形成在金属栅极350-352和金属栅极370-372之间。与N/P边界150类似，N/P边界380-382代表PMOS晶体管栅极和NMOS晶体管栅极之间的边界或界面。距离390-392分别使N/P边界380-382与金属栅极350-352下面(或与金属栅极350-352交叉)的有源区230的边缘分隔。在截面图中，距离390-392均对应于图1中的距离160。金属栅极350-353下面的有源区230在示出的实施例中是P-型掺杂的有源区。

越过这些边界380-382的金属扩散是非期望的并且因此应该最小化。尤其，从NMOS晶体管栅极(对应于本文的金属栅极370-372)至PMOS晶体管栅极(对应于金属栅极350-352)的扩散更可能发生，因此引起更多关注。根据本发明的各个方面，应该优化距离390-392。距离的最优化涉及避免使距离390-392中的一个距离显著短于其余距离。如果利用传统的图案化工艺形成金属栅极350-352，线端圆化效应可能发生，其可能导致距离392比距离390-391短。由于以上参照图1至图2所讨论的，这是非期望的，N/P边界和有源区之间的这种短距离可能增加对应于金属栅极352和372的晶体管(即，最外晶体管)的阈值电压变化量。

相比之下，本发明利用OPC技术形成金属栅极350-352从而使得最外金属栅极352比其余金属栅极350-351长。换句话说，距离392比距离390-391大。在一些实施例中，距离392与距离390或391的比值大于1:1但小于1.5:1。使距离392大于距离390-391并不会趋于不利地影响阈值电压，因为如图2所示，随着距离D增加，阈值电压漂移量减少(例如，最终接近零)。这是因为随着N/P边界和有源区之间的距离增加，越过N/P边界的非期望得扩散越来越难发生。因此，本发明提供了降低阈值电压漂移量的优点。

应该理解，可以实施额外的工艺以完成高-k金属栅极半导体器件的制造。例如，这些额外的工艺可以包括钝化层的沉积、接触件的形成、以及互连结构(例如，为包括形成的金属栅极的器件提供电互连的线和通孔、金属层、以及层间电介质)的形成。为了简化，本文不描述这些额外的工艺。

以上参照图3至图9讨论的实施例示出了栅极替换制造工艺的“后栅极”方法。应该理解本发明的各个方面也可以应用至栅极替换工艺的“后高-k”方法。在后高-k工艺中，首先形成氧化硅栅极介电层而不是高-k介电栅极电介质。后高-k工艺中的氧化物栅极介电层也用作伪层并且将随后与伪多晶硅栅电极一起被去除。然后，可以形成高-k介电层以替换伪氧化硅栅极介电层。应该理解，本发明的各方面可以应用至后栅极方法或后高-k方法两者。

另外，虽然以上讨论的实施例示出其中首先形成PMOS金属栅极的工艺，应该理解，在可选的实施例中可以首先形成NMOS金属栅极。例如，虽然掩模层250可以包含正性光刻胶，但是可以使用负性光刻胶，从而使得轮廓260可以保护轮廓260下方的伪多晶硅栅极而不是暴露它们。可以去除和用NMOS金属栅极替换轮廓外部的伪栅极片段，并且随后可以形成PMOS金属栅极。再次，无论是首先形成PMOS栅极还是首先形成NMOS栅极都可以应用本发明的各方面。

图10是根据本发明的各个方面制造半导体器件的方法400。参照图10，方法400包括框410，其中，在衬底上方形成第一伪栅极和第二伪栅极。在一些实施例中，第一和第二伪栅极均包括伪多晶硅栅电极。方法400包括框420，其中，在第一和第二伪栅极的上方形成图案化的掩模。图案化的掩模暴露第一伪栅极的第一片段和第二伪栅极的第二片段，同时覆盖第一伪栅极的第三片段和第二伪栅极的第四片段。以使得第一和第二片段具有显著不同的长度的方式形成掩模。方法400包括框430，其中，第一片段和第二片段分别由第一金属栅极和第二金属栅极替换。第一和第二金属栅极包含第一类型的金属材料。方法400包括框440，其中，第三片段和第四片段分别由第三金属栅极和第四金属栅极替换。第三和第四金属栅极包含不同于第一类型的第二类型的金属材料。

基于以上讨论，可以看出本发明提供优于常规方法的优势。然而，应该理解，其他实施例可以提供额外的优势，并且本文不一定公开所有的优势，并且没有特定优势是所有实施例需要的。一个优势是可以抑制N/P边界效应。利用OPC技术，可以将N/P边界和最外金属栅极的有源区之间的距离加长为与有源区和其他金属栅极之间的其他距离一样大。因此，显著降低阈值电压漂移。另一优势是本发明的工艺与现有工艺流程完全兼容，并且因此不需要额外的制造工艺(或相关的制造设备)。因此，本发明不需要额外的制造成本。又一优势是设计IC的布局的用户不需要修改他们的原始布局设计，因为代工厂可以在制造期间加入和实施OPC部件。

除了以上讨论的N/P边界效应降低，本发明也利用布局改变以各种其他方式改进器件性能，这将在下文中更详细地讨论。

图11A至图11F是处于各个制造阶段的半导体器件500的一部分的各种简化概念性顶视图。参照图11A，示出了半导体器件500的一部分的简化的示意性原始布局设计。根据原始布局设计，半导体器件500的一部分包括有源区(也称为OD区)510、隔离区520(例如，浅沟槽隔离或STI)、以及覆盖部分有源区510和隔离区520的多条栅极线530(例如，多晶硅栅极线)。有源区510具有一个或多个矩形分段，其包括拐角540-541。如图11A所示，拐角540-541具有尖角，例如大约90度的角。

现参照图11B，示出了半导体器件500的一部分的简化的示意性顶视图。在图11B示出的制造阶段，形成光刻胶层550以限定有源区510。换句话说，应该将光刻胶层550形成为具有与图11A的原始布局设计中示出的有源区510大体上相同的几何尺寸，从而可以在随后的图案化工艺中使用该光刻胶层550以按照期望精确地限定有源区510。然而，由于各种光刻效应，形成的光刻胶层550并不精确地类似于图11A中示出的原始布局设计中的有源区510。例如，形成的光刻胶层550具有圆角560-561，而不是原始布局设计中的尖角540-541。更详细地，圆角560向内倾斜，而圆角561向外倾斜。

应该理解，栅极线530可以不在该制造阶段形成，但是本文概念地示出它们以提供对本发明的更好理解。

现参照图11C，如果不修正圆角560-561，光刻胶层550将最终限定大体上类似于光刻胶层550的形状和尺寸的有源区510A。照此，有源区510A也将具有在光刻胶层550中存在的圆角560-561。栅极线530可以在随后的制造工艺中形成。由于有源区510A的圆角560-561，栅极线530的与有源区510A重叠的部分将具有不同的长度。例如，与有源区510A的靠近圆角560的部分重叠的栅极线530将具有长度D1(本文示出的垂直尺寸)，而与有源区510A的远离圆角560的部分重叠的另一栅极线530将具有长度D(本文示出的垂直尺寸)。可以说长度D是D1的期望长度。

然而，如图11C所示，D1小于D。再次，如果圆角560-561不存在，D1将大约等于D。换句话说，由光刻工艺导致的圆化效应可以缩短与有源区510的靠近圆角560-561的部分重叠的栅极线的长度。由于栅极线530和有源区510A之间的重叠代表半导体器件500的沟道区，圆化效应不必要地缩短靠近有源区510A的圆角的沟道区。缩短的沟道区可能不利地影响器件性能并且因此是非期望的。

现参照图11D，示出了具有修改的有源区570的部分半导体器件500的修改的布局设计的简化的顶视图。在修改的布局设计中，栅极线530可以保持与其在原始布局设计中的基本上相同。然而，改变了有源区570的设计(自图11A中示出的原始设计)以补偿以上讨论的拐角圆化效应。例如，可以利用光学邻近修正(OPC)工艺通过改变原始设计布局来修正图像错误(例如，圆角)。OPC工艺可以是基于模型的、基于规则的OPC、基于表格的OPC或它们的组合。在各个实施例中，OPC工艺可以包括移动主部件的边缘和向主部件内加入辅助部件、或改变主部件的尺寸、重新布置主部件、和/或重塑主部件。另外，也可以向主部件加入各种辅助部件，诸如散射带、衬线或锤头。辅助部件可以远离主部件一定距离放置(诸如散射带)或可以邻近主部件放置(诸如衬线和锤头)。

在本文讨论的实例中，有源区510可以视为主部件，并且因此其可以以各种方式改变尺寸、重新布置、重塑或向其中加入/或从其中减去各种辅助部件以减轻拐角圆化效应的影响。在图11D示出的实施例中，向有源区510的原始布局加入辅助部件580。同时，也修改有源区510的原始布局以具有凹槽581。辅助部件580的加入使得有源区510的原始拐角540更“凸”(即，更向外突出)，这应该有助于抵消向内倾斜的圆角560(图11B)。相似地，有源区510的面积的减少以产生凹槽581使得有源区510的原始拐角541更“凹”(即，更向内突出)，这应该有助于抵消向外倾斜的圆角561(图11B)。

现参照图11E，示出了半导体器件500的一部分的简化的示意性顶视图。在图11E示出的制造阶段，形成光刻胶层590以限定修改的有源区570。再次，各种光刻效应将使得形成的光刻胶层590的实际形状和几何尺寸不同于修改的布局设计中的有源区570。如上所述，圆化效应将使得拐角540(图11A)向内倾斜以及拐角541(图11A)向外倾斜。然而，由于如图11D所示的辅助部件580以及凹槽581(即，从有源区570减去)的存在，这样形成的光刻胶层590现具有拐角595和596。拐角595可以从有源区稍微向外突出，而拐角可以从有源区稍微向内突出，但是突出的程度(无论向内还是向外)不如拐角560-561明显。

现参照图11F，在光刻胶层590限定有源区570A之后，示出了部分半导体器件500的简化的示意性顶视图，有源区570A大约类似于光刻胶层590的形状和尺寸。照此，有源区570A也将具有在光刻胶层590中存在的拐角595-596。可以看出，与有源区570A的靠近拐角595的部分重叠的栅极线530将具有长度D2(本文示出的垂直尺寸)，而与有源区570A的远离拐角595的部分重叠的栅极线530仍将具有长度D，正如图11C中所示。

如这里所示，修改的有源区570A导致D2，D2与D大约具有相等的长度。因此，与D2相关的沟道不再比其预期的短。换句话说，对有源区570的修改的布局设计的设计改变(如图11D所示)基本上降低或消除了由拐角圆化导致的负面影响。实际形成的有源区570A可以更好地接近原始布局的有源区510的几何尺寸特征，但是它们不相同。例如，拐角540-541根据如图11A所示的有源区510的原始布局设计是尖锐的(例如90度角)。相比之下，实际形成的有源区570A的拐角595-596可以具有更多弯曲度(更圆)。本文增加的弯曲度实际上是有益处的，因为其降低可能由用于有源区的拐角的尖角(诸如90度角)导致的应力诱导的破裂。再次，拐角的圆度不是问题，问题是拐角圆化效应导致沟道长度缩小的事实，其已经被以上讨论的修改的布局设计修正。

也应该理解，如图11F所示的拐角595-596之间的波纹或波状边缘不重要。在其他实施例中，拐角595-596之间的该边缘可以无波纹并且可以呈现任何其他合适的形式。另外，应该理解，如图11D所示的有源区570的改变(即，通过加入辅助部件580和去除部分有源区570以导致凹槽581)仅仅是实例。在其他实例中，可以实施不同类型的OPC工艺以实现如图11F所示的有源区570A的形状和轮廓，其相较于如果不实施OPC工艺的情况更接近根据其原始布局设计的有源区510(但是减去尖角的不利结果)。

图12A至图12F是处于各个制造阶段的半导体器件600的一部分的各种简化的概念性顶视图。参照图12A，示出了半导体器件600的一部分的简化的示意性原始布局设计。根据该原始布局设计，半导体器件600的部分包括有源区(也称为OD区)610、掺杂区620和掺杂区625。有源区610可以视为掺杂区620(或掺杂区620内)的有源区。掺杂区620和625之一是N-掺杂，而掺杂区620和625中的另一个是P-掺杂。掺杂区620和625之间形成界面或边界630。由于掺杂区620和625具有不同的导电类型(即，一个是N-掺杂而另一个是P-掺杂)，边界630也可以称为N/P边界。如图12A所示，边界630具有拐角640-641，拐角640-641具有尖角，例如大约90度的角。

掺杂区620和625可以由各种注入和/或外延工艺形成。现参照图12B，包围区650限定掺杂区620和625之间的N/P边界630。一些实施例中，包围区650的形成可以涉及掩模，例如光刻胶掩模。再次，由于各种光刻效应，包围区650具有圆角660-661，而不是如图12A所示的原始布局设计中的尖角640-641。类似于图11B中的圆角560-561，圆角660向内倾斜，而圆角661向外倾斜。

正如以上讨论的圆角560-561的情况，圆角660-661是非期望的。参照图12C，圆角660-661导致实际形成的掺杂区620A具有从N/P边界630的距离D1和D。在理想情况下，距离D1应该大于D，但是以上讨论的圆化效应缩短了D1，从而使得现在D1小于D，这是非期望的。

为了减轻由圆化效应导致的负面影响，再次使用OPC工艺修改半导体器件600的布局设计。参照图12D，修改部分半导体器件600的布局以包括与掺杂区620不同地成形的掺杂区670。再次，在图12D示出的实施例中，用于掺杂区670的修改的布局设计具有辅助部件680和凹槽681，从而弥补以上讨论的拐角圆化效应。

现参照图12E，根据图12D中的修改的布局设计形成包围区690以限定N/P边界630A。类似于以上参照图11A至图11F讨论的情况，各种光刻效应和OPC补偿允许包围区690更好地近似原始布局设计中的掺杂区620，并且因此允许N/P边界630A改善原始的N/P边界630。例如，N/P边界630A具有稍微向外突出的弧形拐角695，以及稍微向内突出的弧形拐角696，但是突出的程度(无论向内还是向外)不如拐角660-661明显。这也是最终结构的情况，即，由如图12F所示的掺杂区670A限定(至少部分地限定)的N/P边界630A。再次，N/P边界630A的拐角695和有源区610的拐角之间的距离D2大于N/P边界630A的上边缘和有源区610的上边缘之间的距离D。

这是以上参照图11A至图11F讨论的实施例的情况，应该理解，如图12F所示的拐角695-696之间的波纹或波状边缘不重要并且可以呈现任何其他合适的形式。另外，如图12D所示的掺杂区670的改变(即，通过加入辅助部件680和去除部分有源区670以导致凹槽681)仅仅是实例。在其他实例中，可以实施不同类型的OPC工艺以实现如图12F所示的N/P边界630A的形状和轮廓，其相较于如果不实施OPC工艺的情况更近似于根据其原始布局设计的N/P边界630(但是减去尖角的不利结果)。

图13A至图13F是处于各个制造阶段的半导体器件700的一部分的各个简化的概念性顶视图。除了半导体器件700是FinFET并且具有用于其有源区的多个鳍710之外，半导体器件700与以上参照图12A至图12F讨论的半导体器件600类似。与图12A至图12F中的情况类似，半导体器件700具有共同限定N/P边界730的掺杂区720和725。N/P边界730具有尖角740-741，当包围区750形成时，该尖角740-741将形成为圆角760-761(图13B至图13C)。这导致距离D1小于D(如图13C所示)，这是非期望的。

与以上参照图12A至图12F讨论的情况类似，利用OPC形成修改的掺杂区布局设计770，其限定修改的N/P边界730A。修改的掺杂区布局770具有辅助部件780和凹槽781，其在光刻效应之后将转印成如图13E所示的成形的包围区790的拐角795和796。结果，图13F中示出的最终结构(限定N/P边界730A的成形的掺杂区770A)具有大于D1的D2。照此，OPC工艺允许改变布局设计以缓和由与原始设计相关的拐角圆化效应导致的问题。

图14A至图14F是处于各个制造阶段的半导体器件800的一部分的各个简化的概念性顶视图。参照图14A，示出了半导体器件800的部分的简化示意性原始布局设计。半导体器件800是FinFET器件。根据原始布局设计，半导体器件800的部分包括多个鳍810和与鳍810相交的多条栅极线820。矩形鳍切窗口(Fin-cutwindow)830限定鳍810的边界。然而，鳍切窗口830还具有尖角840-843，当形成光刻胶层860以将鳍切窗口830的图案转印至半导体器件时，如图14B所示，尖角840-843如以上讨论可以变成圆角850-853。

如图14C所示，由于拐角圆化效应，成形的鳍810可能具有不均匀的长度(本文的水平尺寸)。更详细地，与未受到拐角圆化效应影响的将具有长度D的其余鳍相比，受到拐角圆化效应影响的鳍810A和810B将具有更短的长度D1。换句话说，在用于限定鳍810的边界的鳍切工艺期间，由于拐角圆化效应，成形的鳍810A和810B比它们应该具有的长度短。

为了补救该问题，再次实施OPC工艺以修改半导体器件800的布局设计。参照图14D，为了弥补以上讨论的拐角圆化效应，修改的鳍切窗口870具有加入至其拐角的辅助部件880-883。结果，如图14E所示，光刻胶885形成为具有稍微向外突出的拐角890-893。拐角890-893也具有一些弯曲度，其如以上讨论的降低由尖角导致的问题，诸如破裂。

现参照图14F，最终结构的鳍810A和810B(由图14E中示出的鳍切光刻胶层885形成)不再具有较短的长度D1。反而，由于形成为向外突出的拐角890-893，靠近拐角890-893设置的鳍810A和810B具有比其余鳍810的长度D更大的长度D2。

应该注意，较长的D2(与D相比)实际上是有利的，因为光刻工艺可能经历散焦问题。当散焦发生时，鳍810A和810B可能比其余的鳍810缩小的更多。如果不修改布局设计(用于鳍切)，将形成图14C中示出的鳍。鳍810A-810B已经比其余的鳍短，而且如图14C所示它们几乎不与栅极线820重叠。因此，鳍810A-810B经历的任何缩小可能导致它们暴露并且不与栅极线820重叠。这是非期望的，因为FinFET设计和制造可能规定鳍810应该被栅极线820覆盖(或与栅极线820重叠)，否则它可能导致将来的制造问题。

然而，根据图14D中示出的修改的设计，在最终结构中形成的鳍810A-810B比其余的鳍810更长(即D2>D)。照此，即使由于以上讨论的散焦问题，鳍810A-810B经历更大量的缩小，它们仍然可以与栅极线820重叠。因此，散焦问题将不会导致随后的FinFET制造工艺中的问题。

应该理解，可以实施额外的工艺以在以上讨论的鳍切工艺之后调整鳍的末端的尺寸。这些工艺可以称为线端调整尺寸工艺。在一些实施例中，将鳍810配置为使得在随后的线端调整尺寸工艺之后它们的末端均到达靠近相应的一条栅极线820的中点。将鳍810A-810B配置为使得在随后的线端调整尺寸工艺之后它们的末端均到达稍微超过相应的栅极线820的中点(由于D2>D)，从而为以上讨论的散焦导致的鳍缩小负责。为了简化，图14F示出在随后的线端调整尺寸工艺之后的鳍810(和810A-810B)的布置。

图15A至图15F是处于各个制造阶段的半导体器件900的一部分的各个简化的概念性顶视图。参照图15A，示出了半导体器件900的部分的简化的示意性原始布局设计。半导体器件900是FinFET器件。根据原始布局设计，半导体器件900的部分包括多个鳍910和与鳍910相交的多条栅极线920。作为FinFET制造工艺的一部分，可以实施栅极替换工艺。这可以称为Vt开放(open)工艺。如示出的实施例所示，限定Vt开放包围的Vt开放包围包围窗口(openenclosurewindow)930也可以是矩形，类似于以上讨论的图14A中示出的鳍切窗口830。然而，该Vt开放包围包围窗口930也具有尖角，其如以上讨论的可能由于光刻效应变成图15B所示的圆角950-953。

现参照图15C，由金属栅极线925-927替换多晶硅栅极线920。由于Vt开放包围包围窗口930的拐角圆化效应，成形的金属栅极线925-927可能具有不均匀的长度。更详细地，与未受到拐角圆化效应影响的将具有长度D的栅极线926相比，受到拐角圆化效应影响的栅极线925和927将具有较短的长度D1。换句话说，由于Vt开放包围包围工艺期间的拐角圆化效应，成形的栅极线925和927比它们应该具有的长度更短。

为了补救该问题，再次使用OPC工艺以修改半导体器件900的布局设计。参照图15D，为了弥补以上讨论的拐角圆化效应，与图14D中所实施的类似，修改的Vt开放包围包围窗口970具有加入至其拐角的辅助部件980-983。结果，如图15E所示，将Vt开放包围包围窗口形成为具有稍微向外突出的拐角990-993。拐角990-993也具有一些弯曲度，其如以上讨论的降低由尖角导致的问题，诸如破裂。

现参照图15F，最终结构的金属栅极线925-927(代替多晶硅栅极线)不再具有较短的长度D1。反而，由于向外突出的拐角990-993，靠近拐角990-993设置的栅极线925和927具有与中间的栅极线926的长度D大约相同的长度D2。因此，修改的布局设计再次有助于减轻由与原始布局设计相关的拐角圆化导致的负面效应。

图16是根据本发明的各个方面制造半导体器件的方法1100。参照图16，方法1100包括接收用于半导体器件的第一布局设计的步骤1110。第一布局设计包括多条栅极线和与栅极线重叠的有源区。有源区包括邻近至少一条栅极线设置的至少一个有角拐角。在一些实施例中，第一布局设计中的有源区的该有角拐角是凸起的有角拐角。在一些实施例中，第一布局设计中的有源区还包括凹进的有角拐角。

方法1100包括通过光学邻近修正(OPC)工艺修改半导体器件的第一布局设计的步骤1120，从而产生第二布局设计，第二布局设计包括具有向外突出的修改的拐角的修改的有源区。在一些实施例中，OPC工艺包括向有角拐角加入辅助部件。在一些实施例中，OPC工艺还包括减去有源区的靠近凹进的有角拐角的部分。

方法1100包括基于第二布局设计制造半导体器件的步骤1130。在一些实施例中，制造包括图案化修改的有源区从而使得修改的有源区包括：对应于第一布局设计中的凸起的有角拐角的向外突出的圆角；以及对应于第一布局设计中的凹进的有角拐角的向内突出的圆角。在一些实施例中，半导体器件的制造包括图案化修改的有源区。图案化与拐角圆化效应相关。在一些实施例中，在第一布局设计中，有角拐角的位置充分靠近至少一条栅极线从而使得如果第一布局设计用于制造半导体器件，则拐角圆化效应将使有源区和至少一条栅极线之间的重叠区缩小。在一些实施例中，步骤1120中的OPC工艺包括向有角拐角加入辅助部件，从而使得在基于第二布局设计制造半导体器件之后，尽管具有拐角圆化效应，但是修改的有源区和至少一条栅极线之间的重叠区免于缩小。

图17是根据本发明的各个方面制造半导体器件的方法1200。参照图17，方法1200包括接收用于半导体器件的第一布局设计的步骤1210。第一布局设计包括第一掺杂区和第二掺杂区，第二掺杂区具有与第一掺杂区不同的导电类型。第二掺杂区中包含有源区。第一和第二掺杂区限定包括至少一个有角拐角的N/P边界。在一些实施例中，第一布局设计中的有角拐角是凸起的有角拐角。在一些实施例中，第一布局设计中的N/P边界还包括凹进的有角拐角。在一些实施例中，第一布局设计还包括位于有源区中的多个拉长的鳍。

方法1200包括通过光学邻近修正(OPC)工艺修改半导体器件的第一布局设计的步骤1220，从而产生具有N/P边界的第二布局设计，N/P边界不具有有角拐角。在一些实施例中，OPC工艺包括向有角拐角加入辅助部件。在一些实施例中，OPC工艺还包括减去第二掺杂区的靠近凹进的有角拐角的部分。

方法1200包括基于第二布局设计制造半导体器件的步骤1230。在一些实施例中，制造包括用离子注入工艺或外延生长工艺形成第一和第二掺杂区从而使得修改的N/P边界包括：对应于第一布局设计中的凸起的有角拐角的向外突出的圆角；以及对应于第一布局设计中的凹进的有角拐角的向内突出的圆角。在一些实施例中，半导体器件的制造包括图案化第一和第二掺杂区。图案化与拐角圆化效应相关，从而产生具有向外突出的圆角的修改的N/P边界。在一些实施例中，第一布局设计中的有角拐角的位置充分靠近有源区从而使得如果第一布局设计用于制造半导体器件，则拐角圆化效应将使有角拐角圆化，从而缩小有源区和N/P边界之间的距离。在一些实施例中，OPC工艺包括向有角拐角加入辅助部件从而使得，在基于第二布局设计制造半导体器件之后，尽管具有拐角圆化效应，但是有源区和修改的N/P边界之间的距离免于缩小。

图18是根据本发明的各个方面制造半导体器件的方法1300。参照图18，方法1300包括接收用于半导体器件的第一布局设计的步骤1310。第一布局设计包括以第一方向延伸的多条拉长栅极线，以不同于第一方向的第二方向延伸的多个拉长的鳍，以及覆盖部分栅极线和鳍的矩形窗口。矩形窗口具有四个拐角。在一些实施例中，矩形窗口限定鳍切窗口。在其他实施例中，矩形窗口限定Vt开放包围包围。

在一些实施例中，方法1300包括通过光学邻近修正(OPC)工艺修改半导体器件的第一布局设计的步骤1320，从而产生具有包括的窗口的第二布局设计，修改的窗口包括四个向外突出的拐角。在一些实施例中，OPC工艺包括向矩形窗口的每个拐角加入相应的辅助部件。

在一些实施例中，方法1300包括基于第二布局设计制造半导体器件的步骤1330。在一些实施例中，半导体器件的制造包括形成具有四个圆化的和向外突出的拐角的光刻胶层。根据修改的窗口图案化光刻胶层。

图19是用于如以上参照图11A至图11F、图12A至图12F、图13A至图13F、图14A至图14F、图15A至图15F和图16至图18所讨论的修改布局设计的装置2000的简化的示意图。在一个实施例中，装置2000是包括储存可执行编程指令的非暂时性计算机可读介质的机器，例如内存存储组件2010。在一些实施例中，内存存储组件2010可以是系统存储组件(例如，随机存取存储器或RAM)、静态存储组件(例如，只读存储器ROM)、磁盘驱动组件(例如，磁性的或光学的)。

装置2000还可以包括处理器组件2020，处理器组件2020执行在内存存储组件2010中储存的可执行编程指令。在一些实施例中，处理器组件2020可以包括处理器、微控制器、数字信号处理器(DSP)等。

可以在内存存储组件2010的计算机可读介质中编码逻辑，其可以指存储用于执行的指令的任何介质。这种介质可以采用多种形式，包括但不限于非易失性介质和易失性介质。在一个实施例中，计算机可读介质是非暂时性的。在各种实施方式中，非易失性介质包括光学或磁性存储器件，诸如磁盘驱动器，而易失性介质可以包括动态存储器。计算机可读介质的一些常见形式包括例如软盘存储器件、灵活存储器件、硬存储器件、磁带、任何其他磁性介质、CD-ROM、任何其他光学介质、穿孔卡片、纸带、任何其他具有孔图案的物理介质、RAM、PROM、EPROM、FLASH-EPROM、任何其他存储芯片或磁带盒、或计算机适合从中读取的任何其他介质。

例如，根据以上讨论的方法1100、1200和1300，执行的指令允许处理器组件2020修改布局设计。然后，修改的布局设计可以用于制造半导体器件，例如FinFET器件和/或金属栅极器件。

尽管为了简化未明确示出，装置2000还可以包括网络接口组件(例如，调制解调器或以太网卡)、显示器组件(例如，触摸屏、阴极射线管(CRT)显示器、或液晶显示器(LCD))、输入/输出组件(例如，键盘或可操作以检测人体触摸的触摸敏感组件)、光标控制组件(例如，鼠标或轨迹球)、图像捕捉组件(例如，模拟或数码相机)、或电子数据库。

上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍的实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：

接收用于半导体器件的第一布局设计，其中，所述第一布局设计包括多条栅极线和与所述栅极线重叠的有源区，并且其中，所述有源区包括至少一个有角拐角，所述有角拐角邻近所述栅极线中的至少一条设置；

通过光学邻近修正(OPC)工艺修改用于所述半导体器件的第一布局设计，从而产生第二布局设计，所述第二布局设计包括修改的有源区，所述修改的有源区具有向外突出的修改的拐角；以及

基于所述第二布局设计制造所述半导体器件。

2.根据权利要求1所述的方法，其中，所述OPC工艺包括向所述有角拐角加入辅助部件。

3.根据权利要求1所述的方法，其中，

所述第一布局设计中的有源区的有角拐角是凸起的有角拐角；

所述第一布局设计中的有源区还包括凹进的有角拐角；以及

所述OPC工艺还包括减去所述有源区的靠近所述凹进的有角拐角的一部分。

4.根据权利要求3所述的方法，其中，所述制造包括图案化所述修改的有源区从而使得所述修改的有源区包括：

对应于所述第一布局设计中的所述凸起的有角拐角的向外突出的圆角；以及

对应于所述第一布局设计中的所述凹进的有角拐角的向内突出的圆角。

5.根据权利要求1所述的方法，其中，制造所述半导体器件包括图案化所述修改的有源区，其中，所述图案化与拐角圆化效应相关。

6.根据权利要求5所述的方法，其中，在所述第一布局设计中，所述有角拐角的位置足够接近所述栅极线中的至少一条，从而使得如果所述第一布局设计用于制造所述半导体器件，则所述拐角圆化效应将使所述有源区和所述栅极线中的至少一条之间的重叠区缩小。

7.根据权利要求6所述的方法，其中，所述OPC工艺包括向所述有角拐角加入辅助部件，从而使得在基于所述第二布局设计制造所述半导体器件之后，尽管具有所述拐角圆化效应，但是所述修改的有源区和所述栅极线中的至少一条之间的重叠区免于缩小。

8.一种制造半导体器件的方法，包括：

接收用于半导体器件的第一布局设计，其中，所述第一布局设计包括第一掺杂区和具有不同于所述第一掺杂区的导电类型的第二掺杂区，其中，所述第二掺杂区中包括有源区，其中，所述第一掺杂区和所述第二掺杂区限定了包括至少一个有角拐角的N/P边界；

通过光学邻近修正(OPC)工艺修改用于所述半导体器件的第一布局设计，从而产生具有不含所述有角拐角的N/P边界的第二布局设计；以及

基于所述第二布局设计制造所述半导体器件。

9.根据权利要求8所述的方法，其中，所述OPC工艺包括向所述有角拐角加入辅助部件。

10.一种制造半导体器件的方法，包括：

接收用于半导体器件的第一布局设计，其中，所述第一布局设计包括以第一方向延伸的多条拉长的栅极线，以不同于所述第一方向的第二方向延伸的多个拉长的鳍，和覆盖部分所述栅极线和所述鳍的矩形窗口，所述矩形窗口具有四个拐角；

通过光学邻近修正(OPC)工艺修改用于所述半导体器件的第一布局设计，从而产生包括修改的窗口的第二布局设计，所述修改的窗口包括四个向外突出的拐角；以及

基于所述第二布局设计制造所述半导体器件。