KR20150114378A - 코너 라운딩 효과를 감소시키기 위한 opc를 통한 레이아웃 설계의 수정 - Google Patents
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Abstract
본 개시물은 반도체 디바이스를 제조하는 방법을 제공한다. 반도체 디바이스를 위한 제 1 레이아웃 설계가 수신된다. 제 1 레이아웃 설계는 복수의 게이트 라인들 및 게이트 라인들과 오버랩하는 활성 영역을 포함한다. 활성 영역은 게이트 라인들 중 적어도 하나에 인접하게 배치되는 적어도 하나의 각진 코너를 포함한다. 상기 반도체 디바이스를 위한 상기 제 1 레이아웃 설계가 광학 근접 보정(OPC) 프로세스를 통해 수정됨으로써, 외향 돌출하는 수정 코너를 갖는 수정 활성 영역을 포함하는 제 2 레이아웃 설계를 발생한다. 그 후에, 반도체 디바이스는 상기 제 2 레이아웃 설계에 기초하여 제조된다.
Description
본 출원은 2011년 11월 17일에 출원된 미국 특허 출원 번호 제 13/299,152 호의 분할 특허출원인 2014년 4월 1일에 출원된 미국 특허 출원 제 14/231,809 호의 부분 연속 출원(continuation-in-part)이며, 이들 둘 다는 "N/P Boundary Effect Reduction for Metal Gat Transistors"란 명칭으로, 그 개시물은 그 전체가 인용에 의해 본원에 포함된다.
반도체 집적 회로(Integrated Circuit: IC) 산업은 급격한 성장을 겪어왔다. IC 재료들 및 설계에서의 기술적 진보들은 IC들의 세대들(generations)을 생산하였으며 여기서 각 세대는 이전 세대보다 더 소형이며 더 복잡한 회로들을 갖는다. 그러나, 이들 진보들은 IC들의 프로세싱 및 제조의 복잡성을 증가시켰으며, 이들 진보들이 실현되도록, IC 프로세싱 및 제조에서의 유사한 개발들이 필요하다. 집적 회로 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속(interconnected) 디바이스들의 수)는 일반적으로 증가한 한편 기하학적 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트(component)(또는 라인(line))가 감소하였다.
IC들의 성능을 강화하기 위해, 금속 게이트 트랜지스터들이 최근 몇년간 이용되어왔다. 그러나, 종래의 금속 게이트 트랜지스터들은 N/P 경계 효과를 겪을 수 있다. 더 상세하게, P-타입 금속 게이트 트랜지스터는 N-타입 금속 게이트 트랜지스터를 접할 때, P-타입과 N-타입 금속 게이트 트랜지스터들 사이의 경계에 걸친 금속 확산을 통해 오염이 발생할 수 있다. 그와 같은 오염은 금속 게이트 트랜지스터들의 임계 전압(Vt)을 저하시킬 수 있다. 더욱이, 디바이스 크기들이 계속해서 줄어듬에 따라, 현재의 리소그래피 기술에서의 제한들은 상기에 논의된 바람직하지 않은 Vt 시프팅 쟁점을 악화시킬 수 있음으로써, 종래의 금속 게이트 트랜지스터들의 성능을 더 저하시킨다.
따라서, 금속 게이트 트랜지스터들을 제조하는 기존의 방법들은 일반적으로 그 의도된 목적들을 위해 적합한 한편, 이 방법들은 전적으로 모든 양상에서 충족되지는 않았다.
본 개시물의 더 광범위한 형태들 중 하나는 반도체 디바이스를 제조하는 방법에 관한 것이다. 방법은: 기판 위에 제 1 더미 게이트 및 제 2 더미 게이트를 형성하는 단계; 제 1 및 제 2 더미 게이트들 위에 패터닝 마스크를 형성하는 단계 ― 패터닝 마스크는 제 1 더미 게이트의 제 3 세그먼트 및 제 2 더미 게이트의 제 4 세그먼트를 커버링하면서, 제 1 더미 게이트의 제 1 세그먼트 및 제 2 더미 게이트의 제 2 세그먼트를 노출시키며, 여기서 마스크를 형성하는 단계는 제 1 및 제 2 세그먼트들이 상당히 서로 상이한 길이들을 갖게 하는 방식으로 실행됨 ―; 제 1 세그먼트 및 제 2 세그먼트를 제 1 금속 게이트 및 제 2 금속 게이트 각각과 교체하는 단계 ― 제 1 및 제 2 금속 게이트들은 제 1 타입 금속 재료를 포함함 ―; 및 제 3 세그먼트 및 제 4 세그먼트를 제 3 금속 게이트 및 제 4 금속 게이트 각각과 교체하는 단계를 포함하며, 제 3 및 제 4 금속 게이트들은 제 1 타입과 상이한 제 2 타입 금속 재료를 포함한다.
일부 실시예들에서, 제 1 및 제 2 세그먼트들 중 하나는 다른 하나보다 더 길며; 그리고 제 1 및 제 2 세그먼트들 중 더 긴 세그먼트 대 제 1 및 제 2 세그먼트들 중 더 짧은 세그먼트의 비는 1:1보다 크지만 1.5:1보다 작다.
일부 실시예들에서, 패터닝 마스크를 형성하는 단계는 광학 근접 보정(optical proximity correction: OPC) 기술을 이용하여 실행된다.
일부 실시예들에서, 제 1 및 제 2 더미 게이트들은 각각 제 1 방향으로 연장하며; 그리고 패터닝 마스크는 제 1 방향과 상이한 제 2 방향으로 연장하는 장형(elongate) 윤곽을 정의한다.
일부 실시예들에서, 제 1 방향은 제 2 방향에 실질적으로 수직이며; 그리고 제 1 및 제 2 세그먼트들은 장형 윤곽 내로 국한된다.
일부 실시예들에서, 윤곽의 엔드(end) 부분은 윤곽의 나머지보다 제 1 방향으로 더 넓으며; 그리고 윤곽의 엔드 부분은 제 1 및 제 2 세그먼트들 중 하나의 에지와 일치한다.
일부 실시예들에서, 제 1 및 제 2 더미 게이트들은 각각 폴리실리콘 재료를 포함한다.
일부 실시예들에서, 제 1 타입 재료는 P-타입 금속을 포함하며; 제 2 타입 금속 재료는 N-타입 금속을 포함한다.
일부 실시예들에서, 제 1 및 제 2 금속 게이트들이 활성 영역 위에 형성되며; 제 1 N/P 경계가 제 1 및 제 3 세그먼트들 사이의 계면(interface)에 의해 형성되며; 제 2 N/P 경계가 제 2 및 제 4 세그먼트들 사이의 계면에 의해 형성되며; 그리고 활성 영역의 에지로부터 제 1 N/P 경계로의 제 1 거리는 활성 영역의 에지로부터 제 2 N/P 경계로의 제 2 거리보다 작다.
본 개시물의 더 광범위한 형태들 중 다른 형태는 반도체 디바이스를 제조하는 방법에 관한 것이다. 방법은: 기판 위에 복수의 더미 게이트들을 형성하는 단계 ― 더미 게이트들은 제 1 축을 따라 연장함 ―; 더미 게이트들 위에 마스킹 층을 형성하는 단계 ― 마스킹 층은 제 1 축과 상이한 제 2 축을 따라 연장하는 장형 개구(opening)를 정의하며, 여기서 개구는 복수의 더미 게이트들의 제 1 부분들을 노출시키며 복수의 더미 게이트들의 제 2 부분들을 보호하며, 여기서 개구의 팁(tip) 부분은 개구의 팁이 아닌(non-tip) 부분의 폭보다 큰 폭을 가지며, 그리고 여기서 마스킹 층을 형성하는 단계는 광학 근접 보정(OPC) 프로세스를 수행하는 단계를 포함함 ―; 더미 게이트들의 제 1 부분들을 복수의 제 1 금속 게이트들로 교체하는 단계; 및 더미 게이트들의 제 2 부분들을 제 1 금속 게이트들과 상이한 복수의 제 2 금속 게이트들로 교체하는 단계를 포함한다.
일부 실시예들에서, 제 2 축은 제 1 축에 대략 직교하며; 그리고 팁 부분의 폭은 제 1 축을 따라 측정된다.
일부 실시예들에서, OPC 프로세스는 셰리프(serif) 보조 피처 또는 해머헤드(hammerhead) 보조 피처를 이용하는 것을 포함한다.
일부 실시예들에서, 제 1 금속 게이트들은 P-타입 일함수(work function) 금속 층들을 포함하며; 제 2 금속 게이트들은 N-타입 일함수 금속 층들을 포함한다.
일부 실시예들에서, 제 1 금속 게이트들이 P-타입 트랜지스터를 위한 활성 영역 위에 형성되며; 복수의 N/P 경계들이 제 1 및 제 2 금속 게이트들의 각각의 쌍들에 의해 형성되며; 그리고 최외측(outer-most) N/P 경계는 N/P 경계들의 나머지보다 활성 영역으로부터 멀리 떨어져 이격된다.
일부 실시예들에서, 개구의 팁 부분의 폭과 개구의 비-팁 부분의 폭 사이의 비는 1:1보다 크지만 1.5:1보다 작다.
일부 실시예들에서, 더미 게이트들은 각각 폴리실리콘 게이트 전극을 포함한다.
본 개시물의 더 광범위한 형태들 중 또 다른 형태는 반도체 디바이스에 관한 것이다. 반도체 디바이스는: 기판에 배치된 도핑(doped) 활성 영역 ― 도핑 활성 영역은 장형 형상을 가지며 제 1 방향으로 연장함 ―; 활성 영역 위에 배치된 복수의 제 1 금속 게이트들 ― 제 1 금속 게이트들은 각각 제 1 방향과 상이한 제 2 방향으로 연장하며, 여기서 최외측 제 1 금속 게이트는 제 1 금속 게이트들의 나머지보다 제 2 방향으로 측정된 더 큰 치수를 가짐 ―; 및 기판 위에 배치되지만 도핑 활성 영역 위에는 배치되지 않는 복수의 제 2 금속 게이트들을 포함하며, 여기서 제 2 금속 게이트들은 제 1 금속 게이트들과 상이한 재료들을 포함하며, 여기서 제 2 금속 게이트들은 각각 제 2 방향으로 연장하며 제 1 금속 게이트들로 복수의 각 N/P 경계들을 형성한다.
일부 실시예들에서, 도핑 활성 영역은 P-타입 트랜지스터를 위한 소스/드레인 영역을 포함하며; 제 1 금속 게이트들은 각각 P-타입 일함수 금속을 포함하며; 그리고 제 2 금속 게이트들은 각각 N-타입 일함수 금속을 포함한다.
일부 실시예들에서, 도핑 활성 영역과 최외측 N/P 경계 사이의 거리는 도핑 활성 영역과 상이한 N/P 경계들 사이의 거리를 초과한다.
일부 실시예들에서, 제 1 방향은 제 2 방향에 대략 수직이다.
본 개시물은 또한 반도체 디바이스를 제조하는 방법에 관한 것이다. 방법은: 반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계 ― 여기서 제 1 레이아웃 설계는 복수의 게이트 라인들 및 게이트 라인들과 오버랩(overlap)하는 활성 영역을 포함하며, 여기서 활성 영역은 게이트 라인들 중 적어도 하나에 인접하게 배치되는 적어도 하나의 각진 코너를 포함함 ―; 광학 근접 보정(OPC) 프로세스를 통해 반도체 디바이스를 위한 제 1 레이아웃 설계를 수정(revise)함으로써, 외향 돌출하는 수정 코너를 갖는 수정 활성 영역을 포함하는 제 2 레이아웃 설계를 발생하는 단계; 및 제 2 레이아웃 설계에 기초하여 반도체 디바이스를 제조하는 단계를 포함한다.
본 개시물은 또한 반도체 디바이스를 제조하는 방법에 관한 것이다. 방법은: 반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계 ― 제 1 레이아웃 설계는 제 1 도핑 영역 및 제 1 도핑 영역과 상이한 타입의 전도성을 갖는 제 2 도핑 영역을 포함하며, 여기서 제 2 도핑 영역은 그 내부에 활성 영역을 포함하며, 여기서 제 1 및 제 2 도핑 영역들은 적어도 하나의 각진 코너를 포함하는 N/P 경계를 정의하며; 광학 근접 보정(OPC) 프로세스를 통해 반도체 디바이스를 위한 제 1 레이아웃 설계를 수정함으로써, 각진 코너가 없는 N/P 경계를 갖는 제 2 레이아웃 설계를 발생하는 단계; 및 제 2 레이아웃 설계에 기초하여 반도체 디바이스를 제조하는 단계를 포함한다.
본 개시물은 또한 반도체 디바이스를 제조하는 방법에 관련한다. 방법은: 반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계 ― 여기서 제 1 레이아웃 설계는 제 1 방향으로 연장하는 복수의 장형 게이트 라인들, 제 1 방향과 상이한 제 2 방향으로 연장하는 복수의 장형 핀들(fins), 및 게이트 라인들 및 핀들의 일부분 위에 놓인(overlying) 직사각형 윈도우를 포함하며, 직사각형 윈도우는 4개의 코너들을 가지며; 광학 근접 보정(OPC) 프로세스를 통해 반도체 디바이스를 위한 제 1 레이아웃 설계를 수정함으로써, 4개의 외향 돌출 코너들을 포함하는 수정 윈도우를 포함하는 제 2 레이아웃 설계를 발생하는 단계; 및 제 2 레이아웃 설계에 기초하여 반도체 디바이스를 제조하는 단계를 포함한다.
본 개시물의 양상들은 첨부하는 도면들과 함께 숙독될 때 다음의 상세한 설명으로부터 최적으로 이해된다. 산업분야에서의 표준 실시에 따라, 다양한 피처들(features)이 실척으로 그려지지 않음이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의적으로 증가될 수 있거나 감소될 수 있다.
도 1은 본 개시물의 다양한 양상들에 따른 반도체 디바이스의 도식적 단면도이다.
도 2는 임계 전압 시프트 사이의 관계 대 활성 영역과 N/P 경계 사이의 거리를 예시하는 그래프이다.
도 3-4 및 6-9는 본 개시물의 다양한 양상들에 따른 제조의 다양한 스테이지들에서 반도체 디바이스의 도식적 최상면도이다.
도 5a 및 5c-5d는 예시적인 레이아웃 패턴들(layout patterns)의 최상면도들이다.
도 5b는 실제로 제조된 패턴의 최상면도이다.
도 10은 본 개시물의 다양한 양상들에 따른 반도체 디바이스를 제조하는 방법을 예시하는 흐름도이다.
도 11a-11f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 12a-12f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 13a-13f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 14a-14f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 15a-15f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 16-18은 본 개시물의 다양한 양상들에 따른 반도체 디바이스를 제조하는 다양한 방법을 예시하는 서로 상이한 흐름도들이다.
도 19는 본 개시물의 본 개시물의 실시예들에 따른 IC 레이아웃들의 로컬 재배치(re-arrangement)를 수행하기 위해 이용될 수 있는 머신(machine)의 간략화된 도식적 도면이다.
도 1은 본 개시물의 다양한 양상들에 따른 반도체 디바이스의 도식적 단면도이다.
도 2는 임계 전압 시프트 사이의 관계 대 활성 영역과 N/P 경계 사이의 거리를 예시하는 그래프이다.
도 3-4 및 6-9는 본 개시물의 다양한 양상들에 따른 제조의 다양한 스테이지들에서 반도체 디바이스의 도식적 최상면도이다.
도 5a 및 5c-5d는 예시적인 레이아웃 패턴들(layout patterns)의 최상면도들이다.
도 5b는 실제로 제조된 패턴의 최상면도이다.
도 10은 본 개시물의 다양한 양상들에 따른 반도체 디바이스를 제조하는 방법을 예시하는 흐름도이다.
도 11a-11f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 12a-12f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 13a-13f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 14a-14f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 15a-15f는 본 개시물의 일부 실시예들에 따른 반도체 디바이스의 간략화된 도식적 최상면도들이다.
도 16-18은 본 개시물의 다양한 양상들에 따른 반도체 디바이스를 제조하는 다양한 방법을 예시하는 서로 상이한 흐름도들이다.
도 19는 본 개시물의 본 개시물의 실시예들에 따른 IC 레이아웃들의 로컬 재배치(re-arrangement)를 수행하기 위해 이용될 수 있는 머신(machine)의 간략화된 도식적 도면이다.
다음의 개시물은 다양한 실시예들의 서로 상이한 피처들을 구현하기 위해 많은 서로 상이한 실시예들 또는 예들을 제공함이 이해된다. 컴포넌트들 및 배치들의 특정 예들은 본 개시물을 간략화하기 위해 이하에 설명된다. 이들은 물론, 단지 예들이며 제한하도록 의도되지 않는다. 예를 들어, 후속하는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록, 제 1 및 제 2 피처들 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 용어들 "최상부(top)", "바닥부(bottom)", "밑에(under)", "위에(over)" 등은 편의를 위해 이용되며 임의의 특정 배향(orientation)에 실시예들의 범위를 제한하는 것을 의미하지 않는다. 다양한 피처들은 또한 간략화 및 명확성의 목적을 위해 서로 상이한 실척들로 임의적으로 그려질 수 있다. 추가로, 본 개시물은 다양한 예들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확성의 목적을 위한 것이며 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 서술하지 않는다.
반도체 제조 기술들이 계속해서 진보함에 따라, 집적 회로(IC) 디바이스들을 개선하기 위해 폴리실리콘 게이트 트랜지스터들 대신에 금속 게이트 트랜지스터들이 이용되어왔다. 금속 게이트 트랜지스터들은 하이-k(high-k) 재료 게이트 유전체 및 금속 게이트 전극을 사용한다. 다음의 논의들을 용이하게 하기 위해, 하이-k 금속 게이트 디바이스(35)의 도식적인 단편적 측단면도가 본 개시물의 다양한 양상들에 따라 도 1에 도시된다.
도 1을 참조하면, 하이-k 금속 게이트 디바이스(35)는 N-타입 트랜지스터(35A)(N-타입 금속 산화물 반도체 전계 효과 트랜지스터(N-type Metal Oxide Semiconductor Field Effect Transistor) 또는 NMOS) 및 P-타입 트랜지스터(35B)(P-타입 금속 산화물 반도체 전계 효과 트랜지스터(P-type Metal Oxide Semiconductor Field Effect Transistor), 또는 PMOS)를 포함한다. NMOS(35A) 및 PMOS(35B)는 기판(40) 위에 형성된다. 기판(40)은 붕소와 같은 P-타입 도펀트(dopant)로 도핑된 실리콘 기판이다(예를 들어, P-타입 기판). 대안적으로, 기판(40)은 다른 적합한 반도체 재료일 수 있다. 예를 들어, 기판(40)은 인 또는 비소와 같은 N-타입 도펀트로 도핑되는 실리콘 기판일 수 있다(N-타입 기판). 기판(40)은 대안적으로 다이아몬드 또는 게르마늄과 같은, 일부 다른 적합한 기본 반도체; 실리콘 카바이드(silicon carbide), 인듐 비화물(indium arsenide) 또는 인듐 인화물(indium phosphide)과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 카바이드(silicon germanium carbide), 갈륨 비화 인화물(gallium arsenic phosphide) 또는 갈륨 인듐 인화물(gallium indium phosphide)와 같은 적합한 합금 반도체로 이루어질 수 있다. 더욱이, 기판(40)은 에피택셜 층(에피 층(epi layer))을 포함할 수 있으며, 성능 강화를 위해 변형될 수 있으며, 실리콘-온-절연체(silicon-on-insulator: SOI) 구조를 포함할 수 있다.
격리 구조(50)가 기판(40)에 형성된다. 일부 실시예들에서, 격리 구조(50)는 얕은 트렌치 격리(Shallow Trench Isolation: STI) 피처들을 포함한다. STI 피처들은 기판(40)에 리세스들(recesses)(또는 트렌치들)을 에칭하며 유전체 재료로 리세스들을 충전함으로써 형성된다. 일부 실시예들에서, STI 피처들의 유전체 재료는 실리콘 산화물을 포함한다. 대안적인 실시예들에서, STI 피처들의 유전체 재료는 실리콘 질화물, 실리콘 산화질화물, 플루오르화물-도핑 실리케이트(fluoride-doped silicate: FSG), 및/또는 기술분야에 알려진 로우-k(low-k) 유전체 재료를 포함할 수 있다. 또 다른 실시예들에서, 격리 구조들(50)은 깊은 트렌치 격리(Deep Trench Isolation: DTI) 피처들을 포함할 수 있다.
게이트 유전체 층(100)은 그 후에 계면 층(interfacial layer) 위에 형성된다. 게이트 유전체 층(100)은 화학 기상 증착(CVD) 프로세스 또는 원자 층 증착(ALD) 프로세스에 의해 형성된다. 예시된 실시예들에서, 게이트 유전체 층(100)은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료는 대략 4인, SiO2의 유전 상수보다 큰 유전 상수를 갖는 재료이다. 일 실시예에서, 게이트 유전체 층(100)은 대략 18 내지 대략 40의 범위에 있는 유전 상수를 갖는 하프늄 산화물(hafnium oxide)(HfO2)을 포함한다. 대안적인 실시예들에서, 게이트 유전체 층(100)은 ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, 및 SrTiO 중 하나를 포함할 수 있다. 기판(40)과 게이트 유전체 층(100) 사이에 계면 층이 임의선택적으로 형성될 수 있음이 이해된다. 계면 층은 ALD 프로세스에 의해 형성될 수 있으며 실리콘 산화물(SiO2)과 같은 유전체 재료를 포함할 수 있다.
캡핑 층(capping layer)(110)이 게이트 유전체 층(100) 위에 형성된다. 캡핑 층(110)은 CVD, 물리적 기상 증착(physical vapor deposition: PVD), 또는 ALD와 같은 증착 프로세스에 의해 형성될 수 있다. 캡핑 층(110)은 게이트 유전체 층(100)과 그 위의 금속 층들 사이의 확산을 방지한다. 일부 실시예들에서, 캡핑 층(110)은 티타늄 질화물을 포함한다.
NMOS 디바이스(35A) 및 PMOS 디바이스(35B)는 각각 캡핑 층(110) 위에 형성된 각각의 금속 게이트 전극을 포함한다. NMOS 게이트 전극은 일함수 금속층(120A), 블로킹 층(130A) 및 충전 금속 층(140A)을 포함한다. PMOS 게이트 전극은 일함수 금속 층(120B), 블로킹 층(130B) 및 충전 금속 층(140B)을 포함한다. 일함수 금속 층들(120A-120B), 블로킹 층(130A-130B) 및 충전 금속 층들(140A-140B)은 각각 CVD, PVD, ALD 또는 도금(plating)과 같은 하나 또는 그 초과의 증착 프로세스들에 의해 형성된다.
일함수 금속 층들(120A-120B)은 원하는 임계 전압(Vt)을 달성하기 위해 그 대응하는 트랜지스터의 일함수를 조정하도록 구성된다. 일부 실시예들에서, 일함수 금속 층(120A)은: TiAl, TiAlN, 또는 TaCN, 또는 그 조합들 중 하나를 포함한다. 일부 실시예들에서, 일함수 금속 층(120B)은: TiN, WN 또는 W, 또는 그 조합들 중 하나를 포함한다. 다른 실시예들에서, 일함수 금속 층들(120A-120B)은 적용 또는 제조 고려사항들을 위해 적합한 다른 금속 재료들을 포함할 수 있다.
블로킹 층들(130A-130B)은 그 아래의 층들(예를 들어, 일함수 금속 층들(120A-120B))과 그 위의 층들(예를 들어, 충전 금속 층들(140A-140B)) 사이의 확산을 블로킹하거나 감소시키도록 구성된다. 일부 실시예들에서, 블로킹 층(130A) 및 블로킹 층(130B)은 각각: TiN, TiON, TaN, TaON 또는 그 조합들 중 하나를 포함한다. 블로킹 층(130A) 및 블로킹 층(130B)은 서로 상이한 두께들을 가질 수 있다.
충전 금속 층들(140A-140B)은 NMOS 및 PMOS 게이트 전극들 각각의 메인(main) 전도부로서 기능하도록 구성된다. 일부 실시예들에서, 충전 금속 층들(140A-140B) 각각은 알루미늄(Al)을 포함한다. 다른 실시예들에서, 충전 금속 층들(140A-140B)은 텅스텐(W), 구리(Cu), 또는 그 조합들과 같은 다른 전도 재료들을 포함할 수 있다.
NMOS 디바이스(35A) 및 PMOS 디바이스(35B)의 금속 게이트 전극들은 게이트 교체 프로세스에 의해 형성될 수 있다. 예를 들어, 게이트-지속(gate-last) 방식을 이용하여, 더미 폴리실리콘 게이트 전극들이 먼저 하이-k 게이트 유전체 층 상에 형성된다. 트랜지스터들의 소스/드레인 영역들을 형성하기 위해 복수의 이온 주입 및/또는 확산 프로세스들이 그 후에 수행되며, 그 후에 소스/드레인 영역들을 활성화시키기 위해 고온 어닐링(annealing) 프로세스들이 후속된다. 그 후에, 더미 폴리실리콘 게이트 전극들은 제거되며 상기 논의된 금속 게이트 전극들에 의해 교체된다. 대안적으로, 하이-k 지속(high-k last) 방식에서(또한 게이트-교체 프로세스의 형식을 고려함), 더미 실리콘 산화물 게이트 유전체 층이 먼저 형성될 수 있다. 하이-k 지속 방식을 위한 단계들의 나머지는 더미 폴리실리콘 게이트 전극들의 제거와 함께 더미 실리콘 산화물 게이트 유전체 층이 제거되는 것을 제외하고, 게이트-지속 방식과 유사하다. 그 후에 더미 실리콘 산화물 게이트 유전체 층을 교체하기 위해 하이-k 게이트 유전체 층이 형성되며, 그 다음에 하이-k 유전체 층 위에 금속 게이트 전극들이 형성된다.
하이-k 금속 게이트 디바이스를 형성하기 위해 이용되는 특정 방식에 관계없이, 많은 경우들에서 NMOS 및 PMOS 트랜지스터들은 서로(도 1의 NMOS 및 PMOS 금속 게이트 트랜지스터들(35A 및 35B)과 같이) 접한다. 다시 말해, N/P 경계(150)는 이들 접하는 NMOS 및 PMOS 트랜지스터들 사이에 존재한다. NMOS 및 PMOS 트랜지스터들(35A 및 35B)은 독립적으로 동작하도록 의도되기 때문에, 경계(150)에 걸친 금속 확산은 우려 사항이 될 수 있다. 이것은 그와 같은 확산이 이들 트랜지스터들의 임계 전압에 영향을 미칠 수 있기 때문이다.
예시적인 확산 경로(160)가 도 1에 도시되며, 도 1은 충전 금속 층(140A)으로부터의 금속 재료(예를 들어, 알루미늄)가 N/P 경계(150)에 걸쳐 그리고 PMOS 트랜지스터에 확산할 수 있음을 예시한다. NMOS 블로킹 층(130A)이 특히 충전 금속 층(140A)과 N/P 경계(150) 사이의 코너 근처에서 상당히 좁기/얇기 때문에, 이러한 확산이 발생하기 쉽다. 결과적으로, NMOS 블로킹 층(130A)은 그 협소함으로 인해 확산을 효율적으로 블로킹 또는 방지하지 못할 수 있다. PMOS 트랜지스터(35B)의 캡핑 층(110)은 따라서 오염될 것이며, 이는 N/P 경계 없는 PMOS 트랜지스터들과 비교하여(즉, PMOS 트랜지스터가 NMOS 트랜지스터에 접하지 않음) PMOS 트랜지스터(35B)에 대한 더 높은 임계 전압(Vt)을 발생시킨다. 이것은 경계 효과라 지칭될 수 있다.
경계 효과는 반도체 디바이스들이 계속해서 축소됨에 따라 악화된다. 예를 들어, N/P 경계(150)와 PMOS 트랜지스터의 활성 영역(예를 들어, 소스/드레인 영역) 사이의 거리(160)는 축소 프로세스의 일부로서 줄어들 수 있다. 따라서, 확산 경로(160)가 또한 줄어들 수 있음으로써, N/P 경계(150)에 걸친 바람직하지 않은 확산 및 PMOS 트랜지스터(35B)의 오염을 촉진시킨다.
PMOS 트랜지스터(35B)로부터 NMOS 트랜지스터(35A)로의 확산은 큰 우려사항이 아닌데, 그 이유는 부분적으로는 PMOS 트랜지스터의 블로킹 층(130B)이 훨씬 더 두껍기 때문이며(그리고 따라서 확산을 더 방지할 수 있음), 또한 부분적으로는 PMOS 트랜지스터(35B)의 충전 금속 층(140B)이 N/P 경계(150)로부터 더 멀리 떨어져 위치되기 때문이다(그리고 따라서 확산 경로를 연장하기 때문이다). 따라서, PMOS 트랜지스터(35B)에 대한 의도되지 않은 임계 전압 시프트가 더 우려되는 사항이다.
도 2는 임계 전압 시프트와, N/P 경계와 PMOS 활성 영역 사이의 트랜지스터 디바이스 크기 및 거리와 같은 다양한 다른 팩터들 사이의 관계를 예시하는 그래프(200)이다. 도 2를 참조하면, 그래프(200)는 X-축 및 X-축에 수직인 Y-축을 포함한다. X-축은 본원에서 거리 "D"로 표기되는, N/P 경계와 PMOS 활성 영역 사이의 거리(예를 들어 도 1의 거리(160))를 나타낸다. Y-축은 PMOS 트랜지스터(예를 들어, PMOS 트랜지스터(35B))의 임계 전압(Vt)에서의 시프트량을 나타낸다.
그래프(200)는 임계 전압(Vt) 대 거리(D)의 플롯들(plots)을 나타내는 복수의 곡선들(210-212)을 포함한다. 거리(D)가 증가함에 따라, 임계 전압 시프트량이 감소되는 것을 알 수 있다. 다시 말해, 거리(D)는 임계 전압 시프트의 최소량에 대응하기 때문에, 더 큰 거리(D)가 요망된다. 다른 한편으로, 작은 거리(D)는 대량의 임계 전압 시프트를 야기하며, 이는 바람직하지 않다.
한편으로, PMOS 트랜지스터의 폭 및 길이 또한 임계 전압 시프트에 영향을 미친다. 도 2에서의 점선은 PMOS 트랜지스터의 폭 및/또는 길이가 감소함에 따라 곡선들(210-212)이 이동하는 방향을 나타낸다. 예를 들어, 곡선(212)은 곡선(211)에 의해 나타나는 PMOS 트랜지스터의 폭 및/또는 길이보다 더 작은 폭 및/또는 길이를 갖는 PMOS 트랜지스터를 나타내며, 곡선(211)은 곡선(210)에 의해 나타나는 PMOS 트랜지스터의 폭 및/또는 길이보다 작은 폭 및/또는 길이를 갖는 PMOS 트랜지스터를 나타낸다. 그와 같이, 임의의 정해진 고정 거리(D)에서, 곡선(212)은 임계 전압 시프트의 최대량을 가지며(바람직하지 않음), 곡선(211)은 임계 전압 시프트의 중간량을 가지며(약간 바람직하지 않음), 그리고 곡선(210)은 임계 전압 시프트의 최소량을 갖는다(더 바람직함).
따라서, 도 2에 나타난 관계들에 기초하여, 임계 전압 시프트의 양을 최소화하기 위해, N/P 경계와 PMOS 활성 영역 사이의 거리(D)는 최대화되어야 하며, PMOS 트랜지스터의 폭 및 길이가 또한 최대화되어야 함을 알 수 있다. 그러나, 현대 반도체 제조의 트렌드는 지속적인 축소 프로세스-반도체 피처 치수들의 지속적인 감소들이다. 따라서, 거리(D) 또는 트랜지스터들의 폭 및 길이를 최대화하는 것이 항상 실현가능하지는 않기 때문에, 다양한 피처 크기들이 제조 프로세스의 일부로서 의도하지 않은 변화들을 경험하지 않도록 보장하는 것이 중요한데, 그 이유는 이들 변화들이 균일성(예를 들어, 임계 전압 균일성)에서의 심각한 저하들을 유도할 수 있기 때문이다.
불운하게도, 현재 리소그래피 기술에서의 제한들은 이들 바람직하지 않은 변화들을 야기할 수 있다. 예를 들어, 리소그래피 프로세스에서의 라인-엔드 라운딩(line-end rounding) 효과는 의도하지 않게 PMOS 금속 게이트 트랜지스터의 크기를 감소시킬 수 있으며, 및/또는 N/P 경계와 PMOS 활성 영역 사이의 거리를 감소시킬 수 있다. 이들 문제점들을 회피하기 위해, 금속 게이트 트랜지스터들을 제조하는 방법이 도 3-9를 참조하여 이하에 논의된다. 더 상세하게, 도 3-4 및 6-9는 본 개시물의 일부 실시예들에 따른 다양한 제조 스테이지들에서 반도체 웨이퍼의 일부분의 도식적인 단편적 최상면도들이며, 도 5는 다양한 레이아웃 패턴들의 도식적 최상면도들을 포함한다.
도 3을 참조하면, 웨이퍼는 기판을 포함한다. 기판은 도 1의 기판(40)에 유사할 수 있으며, 도핑될 수 있으며 복수의 격리 구조들을 포함할 수 있다. 웨이퍼는 또한 복수의 게이트들을 포함하며, 이 게이트들 중 4개는 본원에 게이트들(220-223)로서 예시된다. 본원에 예시된 게이트들(220-223)은 장형 직사각형 형상들을 가지며, 그와 같이 게이트들(220-223)은 또한 게이트 스트립들 또는 게이트 라인들(220-223)로 지칭될 수 있다. 예시된 실시예들에서, 게이트 라인들(220-223)은 더미 게이트 전극들이며 폴리실리콘 재료를 포함한다. 도 3의 최상면도에 도시되지 않더라도, 게이트 라인들(220-223)의 각각은 그 아래에 형성되는 게이트 유전체 층을 가질 수 있음이 이해된다. 게이트 유전체 층은 하이-k 재료를 포함할 수 있다.
웨이퍼는 활성 영역들(230)을 포함한다. 활성 영역들은 저농도-도핑(lightly-doped) 소스/드레인 영역들 및 고농도-도핑(heavily-doped) 소스/드레인 영역들을 포함할 수 있다. 이들 저농도-도핑 소스/드레인 영역들 및 고농도-도핑 소스/드레인 영역들은 각각 복수의 이온 주입 프로세스들 및 확산 프로세스들에 의해 형성될 수 있다. 이들 영역들의 형성은 복수의 패터닝 프로세스들을 이용하여 수행될 수 있다. 게이트 라인들(220-223)은 이들 패터닝 프로세스들 동안 패터닝 마스크들로서 이용될 수 있다.
예시된 실시예들에서, 게이트 라인들(220-223)은 장형 형상들을 가지며 방향(235)으로 연장한다. 그와 비교하여, 활성 영역(230)은 방향(236)으로 연장하며, 이 방향(236)은 방향(235)과 다르다. 일부 실시예들에서, 방향들(235 및 236)은 서로 실질적으로 수직이거나 직교한다.
웨이퍼는 또한 게이트 라인들(220-223) 사이에 형성된 층간(또는 층간(interlevel)) 유전체(interlayer dielectric: ILD) 층(240)을 포함한다. ILD 층(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 로우-k 재료와 같은 유전체 재료를 포함한다. 도 3에 도시된 제조 스테이지에서, ILD 층(240)이 형성되었으며 게이트 라인들(220-223)과 함께 평탄화 표면을 갖기 위해 폴리싱(polishing) 프로세스(예를 들어, 화학-기계적-폴리싱 프로세스)에 의해 폴리싱되었다.
이제 도 4를 참조하면, 웨이퍼 위에 패터닝 마스크(patterned mask)(250)가 형성된다. 일부 실시예들에서, 패터닝 마스크(250)는 포토레지스트 마스크(photoresist mask)를 포함한다. 다른 실시예들에서, 패터닝 마스크(250)는 하드 마스크(hard mask)를 포함할 수 있다. 패터닝 마스크(250)는 리소그래피(lithography) 프로세스에 의해 형성되며, 이 리소그래피 프로세스는 하나 또는 그 이상의 마스킹, 노출, 베이킹(baking), 린싱(rinsing) 및 에칭 프로세스들(반드시 그 순서로는 아님)과 관련할 수 있다.
패터닝 마스크(250)는 윤곽(또는 개구)(260)을 정의한다. 윤곽(260)은 장형 형상을 가지며 방향(236)(활성 영역(230)과 동일한 방향이지만 게이트 라인들(220-223)의 방향에 수직임)을 따라 연장한다. 윤곽(260)은 게이트 라인들(220-222)의 각각을 2개의 세그먼트들 또는 부분들로 분할한다: 윤곽(260)에 의해 노출되는 (또는 윤곽(260) 내에 배치되는) 세그먼트들(220A-222A) 및 윤곽(260)의 밖에 배치되는(또는 마스크(250)에 의해 커버되는) 세그먼트들(220B-222B). 결국, 노출된 세그먼트들(220A-222A)은 일 타입의 금속 게이트(예를 들어, PMOS 게이트)에 의해 교체될 것인 한편, 커버된 세그먼트들(220B-222b)은 각각 상이한 타입의 금속 게이트(예를 들어, NMOS 게이트)에 의해 교체될 것이다. 이것은 이후에 더 상세하게 논의될 것이다.
여전히 도 4를 참조하면, 노출된 세그먼트들 중에서, 세그먼트(222A)는 윤곽(260)의 에지 또는 팁(270)에 최근접하게 위치되기 때문에 에지 세그먼트 또는 최외측 세그먼트로 고려될 수 있다. 윤곽(260)은 팁(270) 반대편의 다른 에지 또는 팁을 갖지만, 도 4는 단편적 도면이기 때문에, 윤곽(260)은 본원에서 단지 부분적으로 예시되며, 다른 에지 또는 팁이 예시되지 않음을 주목한다. 대안적으로 서술하면, 윤곽(260)은 팁 부분(280)을 갖는 것으로 보여질 수 있으며, 이 팁 부분(280)은 윤곽(260)의 팁(270) 근처에 위치되는 윤곽(260)의 일부분을 포함한다(그러나 이에 제한되지 않는다). 최외측 세그먼트(222A)는 윤곽(260)의 팁 부분(280)에 의해 노출된다(그리고 팁 부분(280) 내에 배치된다). 세그먼트들(222A 및 222B) 사이의 계면들은 팁 부분(280)의 경계들과 일치한다.
예시된 바와 같이, 윤곽(260)의 팁(tip) 부분(280)은 윤곽(260)의 나머지보다 더 넓다(방향(235)으로 측정됨). 이는 최외측 세그먼트(222A)가 세그먼트들(220A-221A)의 나머지 보다 더 긴 것을(또한 방향(235)으로 측정됨) 보장하기 위해 이루어진다. 이러한 구성은 이하에서 더 상세하게 논의될, 임계 전압 시프트를 감소시키는데 도움을 준다. 일부 실시예들에서, 윤곽(260)의 형상(즉, 더 넓은 팁 부분(280))은 광학 근접 보정(OPC) 기술을 이용하여 획득된다. 더 상세하게, 도 5a-5d를 참조하면, 여기서 도 5a 및 5c-5d는 레이아웃 플랜들(plans)의 도식적 최상면도들이며, 도 5b는 도 5a에 예시된 레이아웃 플랜의 최상면도에 대응하는 예시적인 반도체 디바이스의 최상면도이다.
도 5a에서, 직사각형 레이아웃 윤곽(300)은 마스크 층, 예를 들어 도 4의 마스크(250)의 의도된 경계들을 묘사할 수 있다. 레이아웃 윤곽의 형상 및 기하학들은 대응하는 포토마스크(본원에 예시되지 않음)에 전달될 수 있다. 이상적으로, 레이아웃 윤곽(300)의 직사각형 형상은 후속하는 리소그래피 프로세스 동안 보존될 것이며, 따라서 형성된 마스크도 레이아웃 윤곽(300)의 형상을 보여줄 것이다. 그러나, 현재의 리소그래피 제한들로 인해, 라인-엔드 라운딩 효과가 발생할 수 있으며, 이는 도 5b에 도시된 바와 같은 윤곽(310)을 갖는 마스크를 형성할 것이다. 더 상세하게, 형성된 윤곽(310)의 팁은 의도된 바와 같이 직사각형인 것에 반대로, 라운딩되거나 만곡된다. 이러한 현상이 도 4의 윤곽(260)에 발생하면, 세그먼트(222A)는 윤곽(260)의 팁 부분(280)으로부터 떨어져 위치된 세그먼트들(220A-221A)의 나머지보다 더 짧아졌을 것이다. 상기에 논의된 바와 같이, 세그먼트들(220A-222A 및 220B-222B)은 결국 금속 게이트들로 교체될 것이다. 도 1-2를 참조하여 상기에 논의된 것들과 유사한 이유들로, (짧아진 세그먼트(222A)에 대응하는) 더 짧은 금속 게이트는 유해한 임계 전압 시프트 효과들을 가질 것이다. 그러므로, 원하는 직사각형 윤곽을 형성하기 위해 직사각형 레이아웃을 이용하는 전형적인 방식은 실현가능하지 않을 수 있다.
이와 비교하여, 본 개시물의 다양한 양상들에 따르면, 상기에 논의된 쟁점들을 극복하기 위해 OPC 기술이 이용된다. OPC 기술은 실제 윤곽이 원하는 형상을 달성하는데 "돕기" 위해 보조 피처들을 사용한다. 도 5c 및 5d는 2개의 예시적인 보조 피처들을 예시한다: 도 5c에서의 셰리프 보조 피처(320) 및 도 5d에서의 해머헤드 보조 피처(330). 도 5c-5d의 이들 보조 피처들(320-330)은 제조된 마스크 윤곽의 라인-엔드 라운딩 효과를 효율적으로 최소화할 수 있다. 본원에 개시된 실시예들에서, 도 5c 및 5d에 도시된 것들과 유사한 보조 피처들이 이용될 수 있으며 윤곽(260)의 팁 부분(280)이 라인-엔드 라운딩 효과를 겪지 않게 보장하도록 더 구성된다. 사실, 본원의 OPC 프로세스에 이용되는 보조 피처들은 팁 부분(280)이 윤곽(260)의 나머지보다 더 큰 폭을 갖는 것을 보장하는데 도움을 준다. 이러한 방식으로, 세그먼트(222A)의 길이는 적어도 세그먼트들(220A-221A)의 나머지만큼 길도록 형성된다.
이제 도 6을 참조하면, 세그먼트들(220A-222A)이 제거됨으로써, 개구들(340-342)을 각각 형성한다. 세그먼트들(220A-222A)은 에칭 프로세스에 의해 제거될 수 있으며, 여기서 패터닝 마스크(250)는 에칭 마스크로서 이용된다. 그 후에, 패터닝 마스크(250)는 애싱(ashing) 프로세스 또는 스트립핑(stripping) 프로세스와 같은 적합한 프로세스를 통해 제거된다.
이제 도 7을 참조하면, 금속 게이트들(350-352)이 개구들(340-342) 각각에 형성된다. 예시된 실시예들에서, 금속 게이트들(350-352)은 도 1의 PMOS 트랜지스터(35B)의 금속 게이트와 유사한, P-타입 금속 게이트들이다. 따라서, 금속 게이트들(350-352)은 각각 도 1의 일함수 층(120B)과 유사한, P-타입 일함수 금속을 포함한다. 금속 게이트들(350-352)은 기술분야에 알려진 하나 또는 그 이상의 증착 프로세스들에 의해 형성될 수 있다. 증착 프로세스들에 후속하여, 금속 게이트들(350-352)의 표면을 평탄화하기 위해 CMP 프로세스와 같은 폴리싱 프로세스가 수행될 수 있다.
이제 도 8을 참조하면, 더미 게이트들의 세그먼트들(220B-222B)이 제거됨으로써, 개구들(360-362)을 형성한다. 세그먼트들(220B-222B)의 제거는 에칭 프로세스를 이용하여 실행될 수 있다. 한편으로, 금속 게이트들(350-352)은 세그먼트들(220B-222B)이 제거된 후에도 여전히 남아있다.
이제 도 9를 참조하면, 금속 게이트들(370-372)이 개구들(360-362) 각각에 형성된다. 예시된 실시예들에서, 금속 게이트들(370-372)은 도 1의 NMOS 트랜지스터(35A)의 금속 게이트와 유사한, N-타입 금속 게이트들이다. 따라서, 금속 게이트들(370-372)은 각각 도 1의 일함수 층(120A)과 유사한, N-타입 일함수 금속을 포함한다. 금속 게이트들(370-372)은 기술분야에 알려진 하나 또는 그 이상의 증착 프로세스들에 의해 형성될 수 있다. 증착 프로세스들에 후속하여, 금속 게이트들(370-372)의 표면을 평탄화하기 위해 CMP 프로세스와 같은 폴리싱 프로세스가 수행될 수 있다. 본 제조 스테이지에서, 더미 폴리실리콘 게이트들(220-222)은 금속 게이트들(350-352 및 370-372)에 의해 교체되었다.
N/P 경계들(380-382)은 금속 게이트들(350-352)과 금속 게이트들(370-372) 사이에 형성된다. N/P 경계(150)와 유사하게, N/P 경계들(380-382)은 PMOS 트랜지스터 게이트들과 NMOS 트랜지스터 게이트들 사이의 경계들 또는 계면들을 나타낸다. 거리들(390-392)은 금속 게이트들(350-352) 각각 밑에(또는 그와 교차하는) 활성 영역(230)의 에지로부터 N/P 경계들(380-382)을 분리시킨다. 단면도에서, 거리들(390-392) 각각은 도 1의 거리(160)에 대응한다. 금속 게이트들(350-353) 밑의 활성 영역(230)은 예시된 실시예들에서 P-타입 도핑 활성 영역이다.
이들 경계들(380-382)에 걸친 금속 확산은 바람직하지 않으며 따라서 최소화되어야 한다. 특히, (본원의 금속 게이트들(370-372)에 대응하는) NMOS 트랜지스터 게이트들로부터 (금속 게이트들(350-352)에 대응하는) PMOS 트랜지스터 게이트들로의 확산은 더 발생하기 쉬우며, 따라서 더 큰 우려가 된다. 본 개시물의 다양한 양상들에 따르면, 거리(390-392)가 최적화되어야 한다. 거리들의 최적화는 거리들(390-392) 중 하나가 나머지보다 상당히 더 짧게 되는 것을 회피하는 것과 관련된다. 전형적인 패터닝 프로세스가 금속 게이트들(350-352)을 형성하기 위해 이용되었다면, 라인-엔드 라운드 효과가 발생할 수 있으며, 이 라인-엔드 라운드 효과는 거리(392)가 거리들(390-391)보다 더 짧게 발생시키는 경향이 있을 것이다. 이것은 바람직하지 않은데, 그 이유는 도 1-2를 참조하여 상기에 논의된 바와 같이, N/P 경계와 활성 영역 사이의 그와 같은 단거리는 금속 게이트들(352 및 372)에 대응하는 트랜지스터(즉, 최외측 트랜지스터)에 대한 임계 전압 변화량을 증가시킬 것이기 때문이다.
이와 비교하여, 본 개시물은 최외측 금속 게이트(352)가 금속 게이트들(350-351)의 나머지보다 더 길도록 금속 게이트들(350-352)을 형성하기 위해 OPC 기술을 활용한다. 다시 말해, 거리(392)는 거리들(390-391)보다 더 크다. 일부 실시예들에서, 거리(392) 대 거리들(390 또는 391)의 비는 1:1보다 크지만 1.5:1보다 작다. 거리들(390-391)보다 더 큰 거리(392)를 갖는 것은 임계 전압에 불리하게 영향을 미치는 경향이 없는데, 그 이유는 도 2에 도시되는 바와 같이, 거리(D)가 증가함에 따라, 임계 전압량은 감소하기 때문이다(예를 들어, 지속적으로 제로에 접근). 이는 N/P 경계와 활성 영역 사이의 거리가 증가함에 따라, N/P 경계에 걸친 바람직하지 않은 확산이 발생하기가 점점더 어려워지기 때문이다. 따라서, 본 개시물은 임계 전압 시프트량을 감소시키는 이점을 제공한다.
하이-k 금속 게이트 반도체 디바이스의 제조를 완성하기 위해 추가적인 프로세스들이 수행될 수 있음이 이해된다. 예를 들어, 이들 추가적인 프로세스들은 패시베이션 층들(passivation layers)의 증착, 콘택트들(contacts)의 형성 및 상호접속 구조들(예를 들어, 라인들 및 비아들(vias), 금속 층들 및 형성된 금속 게이트를 포함하는 디바이스에 전기적 상호접속을 제공하는 층간 유전체)의 형성을 포함할 수 있다. 간략화를 위해, 이들 추가적인 프로세스들은 본원에 설명되지 않는다.
도 3-9를 참조하여 상기에 논의된 실시예들은 게이트 교체 제조 프로세스의 "게이트 지속(gate last)" 방식을 예시한다. 본 개시물의 다양한 양상들은 또한 게이트 교체 프로세스의 "하이-k 지속" 방식에 적용할 수 있음이 이해된다. 하이-k 지속 프로세스에서, 실리콘 산화물 게이트 유전체 층이 먼저 하이-k 유전체 게이트 유전체 대신에 형성된다. 하이-k 지속 프로세스에서의 산화물 게이트 유전체 층은 또한 더미 층으로서 기능하며 더미 폴리실리콘 게이트 전극들과 함께 이후에 제거될 것이다. 하이-k 유전체 층은 그 후에 더미 실리콘 산화물 게이트 유전체 층을 교체하기 위해 형성될 수 있다. 본 개시물의 양상들이 게이트-지속 방식 또는 하이-k 지속 방식 둘 다에 적용할 수 있음이 이해된다.
추가로, 상기에 논의된 실시예들은 PMOS 금속 게이트들이 먼저 형성되는 프로세스를 예시하더라도, NMOS 금속 게이트들이 먼저 대안적인 실시예들에 형성될 수 있음이 이해된다. 예를 들어, 마스크 층(250)이 포지티브(positive) 포토레지스트를 포함할 수 있는 반면, 네거티브(negative) 포토레지스트가 사용될 수 있어, 윤곽(260)이 더미 폴리실리콘 게이트들을 노출시키는 대신에 그 아래에서 보호할 수 있다. 윤곽 밖의 더미 게이트 세그먼트들은 제거될 수 있으며 NMOS 금속 게이트들로 교체될 수 있으며, 후속적으로 PMOS 금속 게이트들이 형성될 수 있다. 다시 한번, 본 개시물의 양상들은 PMOS 게이트들이 먼저 형성되든지 NMOS 게이트들이 먼저 형성되든지에 관계없이 적용할 수 있다.
도 10은 본 개시물의 다양한 양상들에 따라 반도체 디바이스를 제조하는 방법(400)이다. 도 10을 참조하면, 방법은 블록(410)을 포함하며, 이 블록(410)에서 제 1 더미 게이트 및 제 2 더미 게이트가 기판 위에 형성된다. 일부 실시예들에서, 제 1 및 제 2 더미 게이트들은 각각 더미 폴리실리콘 게이트 전극을 포함한다. 방법(400)은 블록(420)을 포함하며, 이 블록(420)에서 패터닝 마스크가 제 1 및 제 2 더미 게이트들 위에 형성된다. 패터닝 마스크는 제 1 더미 게이트의 제 3 세그먼트 및 제 2 더미 게이트의 제 4 세그먼트를 커버하면서, 제 1 더미 게이트의 제 1 세그먼트 및 제 2 더미 게이트의 제 2 세그먼트를 노출시킨다. 마스크는 제 1 및 제 2 세그먼트들이 상당히 서로 상이한 길이들을 갖는 방식으로 형성된다. 방법(400)은 블록(430)을 포함하며, 이 블록(430)에서 제 1 세그먼트 및 제 2 세그먼트는 제 1 금속 게이트 및 제 2 금속 게이트 각각과 교체된다. 제 1 및 제 2 금속 게이트들은 제 1 타입 금속 재료를 포함한다. 방법(400)은 블록(440)을 포함하며, 이 블록(440)에서 제 3 세그먼트 및 제 4 세그먼트는 제 3 금속 게이트 및 제 4 금속 게이트 각각과 교체된다. 제 3 및 제 4 금속 게이트들은 제 1 타입과 상이한 제 2 타입 금속 재료를 포함한다.
상기 논의들에 기초하여, 본 개시물은 종래의 방법들을 능가하는 장점들을 제공함을 알 수 있다. 그러나, 다른 실시예들이 추가적인 장점들을 제공할 수 있으며, 모든 장점들이 본원에 반드시 개시될 필요는 없으며, 그리고 모든 실시예에 대해 특정한 장점이 요구되는 것은 아님이 이해된다. 일 장점은 N/P 경계 효과가 억제될 수 있다는 것이다. OPC 기술을 이용하면, N/P 경계와 최외측 금속 게이트에 대한 활성 영역 사이의 거리가 활성 영역과 상이한 금속 게이트들 사이의 다른 거리들만큼 크게 늘어날 수 있다. 따라서, 임계 전압 시프트는 상당히 감소된다. 다른 장점은 본 개시물의 프로세스가 기존의 프로세스 흐름과 완전히 호환가능하며, 따라서 추가적인 제조 프로세스(또는 관련된 제조 장비)가 필요하지 않다는 것이다. 따라서, 본 개시물은 추가적인 제조 비용들을 요구하지 않는다. 또 하나의 장점은 OPC 피처들이 추가될 수 있으며 제조 동안 주조공장(foundry)에 의해 구현될 수 있기 때문에, IC들의 레이아웃을 설계하는 고객들이 그들의 레이아웃 설계들을 수정하지 않아도 된다는 것이다.
상기에 논의된 N/P 경계 효과 감소에 더하여, 본 개시물은 또한 이하에 더 상세하게 논의되는 바와 같이, 다양한 다른 방식들로 디바이스 성능을 개선하기 위해 레이아웃 수정(modification)을 활용한다.
도 11a-11f는 다양한 제조 스테이지들에서 반도체 디바이스(500)의 일부분의 간략화된 개념적 최상면도들이다. 도 11a를 참조하면, 반도체 디바이스(500)의 일부분의 간략화된 도식적 원본 레이아웃 설계가 예시된다. 원본 레이아웃 설계에 따르면, 반도체 디바이스(500)의 일부분은 활성 영역(또한 OD 영역으로 지칭됨)(510), 격리 영역(520)(예를 들어, 얕은 트렌치 격리 또는 STI) 및 활성 영역(510) 및 격리 영역(520)의 일부분들 위에 놓인 복수의 게이트 라인들(530)(예를 들어, 폴리실리콘 게이트 라인들)을 포함한다. 활성 영역(510)은 코너들(540-541)을 포함하는 하나 또는 그 이상의 직사각형 서브섹션들(subsections)을 갖는다. 도 11a에 도시된 바와 같이, 코너(540-541)는 예를 들어 대략 90도의 각도인, 첨예한 각들(sharp angles)을 갖는다.
이제 도 11b를 참조하면, 반도체 디바이스(500)의 일부분의 간략화된 도식적 최상면도가 예시된다. 도 11b에 도시된 제조 스테이지에서, 활성 영역(510)을 정의하기 위해 포토레지스트 층(550)이 형성된다. 다시 말해, 도 11a의 원본 레이아웃 설계에 도시된 활성 영역(510)과 대략 동일한 기하학들을 갖도록 포토레지스트 층(550)이 형성되었어야 하며, 따라서 포토레지스트 층(550)은 의도한 바대로 활성 영역(510)을 정확하게 정의하기 위해 나중의 패터닝 프로세스에서 이용될 수 있다. 그러나, 다양한 포토리소그래피 효과들로 인해, 형성된 바와 같은 포토레지스트 층(550)은 도 11a에 도시된 바와 같은 원본 레이아웃 설계에서의 활성 영역(510)과 정확하게 유사하지는 않다. 예를 들어, 형성된 바와 같은 포토레지스트 층(550)은 원본 레이아웃 설계에서의 뾰족한 코너들(540-541)보다는 오히려, 라운딩 코너들(560-561)을 갖는다. 더 상세하게, 라운딩 코너(560)는 내향으로 기울어지는 반면, 라운딩 코너(561)는 외향으로 기울어졌다.
게이트 라인들(530)은 본 제조 스테이지에서 아직 형성되지 않을 수 있지만, 이 게이트 라인들(530)은 본 개시물를 더 잘 이해하도록 본원에 개념적으로 예시된다.
이제 도 11c를 참조하면, 라운딩 코너들(560-561)이 보정되지 않으면, 포토레지스트 층(550)은 포토레지스트 층(550)의 형상 및 크기를 대략 닮은 활성 영역(510A)을 정의하게 될 것이다. 그와 같이, 활성 영역(510A)은 또한 포토레지스트 층(550)에 존재하는 라운딩 코너들(560-561)을 가질 것이다. 게이트 라인들(530)은 나중의 제조 프로세스에서 형성될 수 있다. 활성 영역(510A)의 라운딩 코너들(560-561)로 인해, 활성 영역(510A)과 오버랩하는 게이트 라인들(530)의 일부분들은 서로 상이한 길이들을 가질 것이다. 예를 들어, 라운딩 코너(560) 근처의 활성 영역(510A)의 일부분과 오버랩하는 게이트 라인(530)은 길이 D1을 가질 것인 한편(본원에 도시된 바와 같은 수직 치수), 라운딩 코너(560)로부터 떨어진 활성 영역(510A)의 일부분과 오버랩하는 다른 게이트 라인(530)은 길이 D(본원에 도시된 바와 같은 수직 치수)를 가질 것이다. 길이 D는 D1에 대한 의도된 길이라 말할 수 있다.
그러나, 도 11c에 도시된 바와 같이, D1은 D보다 작다. 다시, 라운딩 코너들(560-561)은 존재하지 않는다면, D1은 D와 대략 동일할 것이다. 다시 말해, 포토리소그래피 프로세스에 의해 야기되는 라운딩 효과는 라운딩 코너들(560-561) 근처의 활성 영역(510)의 일부분과 오버랩하는 게이트 라인의 길이를 단축시킬 수 있다. 게이트 라인들(530)과 활성 영역(510A) 사이의 오버랩은 반도체 디바이스(500)의 채널 영역들을 나타내기 때문에, 라운딩 효과는 활성 영역(510A)의 라운딩 코너들 근처의 채널 영역을 불필요하게 단축시킨다. 단축된 채널 영역은 디바이스 성능에 불리하게 영향을 미칠 수 있으며 따라서 바람직하지 않다.
이제 도 11d를 참조하면, 수정 활성 영역(570)을 갖는 반도체 디바이스(500)의 일부분에 대한 수정 레이아웃 설계의 간략화 최상면도가 예시된다. 수정 레이아웃 설계에서, 게이트 라인들(530)은 원본 레이아웃 설계에 있는 것과 실질적으로 동일하게 남아있을 수 있다. 그러나, 상기 논의된 코너 라운딩 효과를 보상하기 위해 활성 영역(570)을 위한 설계가 (도 11a에 도시된 원본 설계로부터) 수정된다. 예를 들어, 원본 설계 레이아웃을 수정함으로써 이미지 에러들(예를 들어, 라운딩 코너들)을 보정하기 위해 광학 근접 보정(OPC) 프로세스가 활용될 수 있다. OPC 프로세스는 모델-기반(model-based), 규칙 기반(rule-based) OPC, 테이블-기반(table-based) OPC 또는 그의 조합들일 수 있다. 다양한 실시예들에서, OPC 프로세스는 메인 피처의 에지들을 이동시키는 것 및 보조 피처들을 메인 피처에 추가하는 것, 또는 메인 피처를 리사이징(resizing), 재위치설정(repositioning), 및/또는 재형상화하는 것을 포함할 수 있다. 추가로, 스캐터링 바들(scattering bars), 셰리프들 또는 해머헤드들과 같은 다양한 보조 피처들이 또한 메인 피처에 추가될 수 있다. 보조 피처들은 (스캐터링 바들과 같은) 메인 피처로부터 떨어진 거리에 배치될 수 있거나 (셰리프들 및 해머헤드들과 같은) 메인 피처에 인접하여 배치될 수 있다.
본원에 논의된 예에서, 활성 영역(510)은 메인 피처로 고려될 수 있으며, 따라서 코너 라운딩 효과의 영향을 완화시키기 위해 다양한 방식들로 메인 피처가 리사이징, 재위치설정, 재형상화될 수 있거나, 다양한 보조 피처들을 추가하거나 그 보조 피처들을 메인 피처로부터 뺄 수 있다. 도 11d에 도시된 실시예에서, 보조 피처(580)는 활성 영역(510)의 원본 레이아웃에 추가된다. 다른 한편, 활성 영역(510)의 원본 레이아웃은 또한 리세스(581)를 갖도록 수정된다. 보조 피처(580)의 추가는 활성 영역(510)의 원본 코너(540)를 더 "볼록"하게 하며(즉, 외향으로 더 돌출함), 이는 라운딩 코너(560)(도 11b)에 대한 오프셋이 내향으로 기울어지게 도울 것이다. 유사하게, 리세스(581)를 생성하기 위한 활성 영역(510)의 면적의 감산은 활성 영역(510)의 원본 코너(541)를 더 "오목"하게 하며(즉, 내향으로 더 돌출함), 이는 라운딩 코너(560)(도 11b)에 대한 오프셋이 외향으로 기울어지게 도울 것이다.
이제 도 11e를 참조하면, 반도체 디바이스(500)의 일부분의 간략화된 도식적 최상면도가 예시된다. 도 11e에 도시된 제조 스테이지에서, 수정 활성 영역(570)을 정의하기 위해 포토레지스트 층(590)이 형성된다. 다양한 포토리소그래피 효과들은 형성된 포토레지스트 층(590)의 실제 형상 및 기하학이 수정 레이아웃 설계에서 활성 영역(570)과 다르게 할 것이다. 라운딩 효과는 코너(540)(도 11a)를 내향으로 기울어지게 하는 반면, 코너(541)(도 11a)를 외향으로 기울어지게 한다. 그러나, 도 11d에 도시된 바와 같은 보조 피처(580)뿐 아니라 리세스(581)(즉, 활성 영역(570)으로부터의 감산)의 존재로 인해, 형성된 바와 같은 포토레지스트 층(590)은 이제 코너들(595 및 596)을 갖는다. 코너(595)는 활성 영역으로부터 다소 외향 돌출할 수 있는 한편, 코너(596)는 활성 영역으로부터 다소 내향 돌출할 수 있지만, 돌출의 정도(내향 또는 외향인지의 여부)는 코너들(560-561)보다 덜 표명된다(pronounced).
이제 도 11f를 참조하면, 포토레지스트 층(590)이 활성 영역(570A)을 정의한 후의 반도체 디바이스(500)의 일부분의 간략화된 도시적 최상면도가 예시되며, 이 도면은 포토레지스트 층(590)의 형상 및 크기를 대략 닮는다. 그와 같이, 활성 영역(570A)은 또한 포토레지스트 층(590)에 존재한 코너들(595-596)을 가질 것이다. 도 11c에서와 같이, 코너(595) 근처의 활성 영역(570A)의 일부분과 오버랩하는 게이트 라인(530)은 길이 D2(본원에 도시된 바와 같은 수직 치수)를 가질 것인 한편, 라운딩 코너(595)로부터 떨어진 활성 영역(570A)의 일부분과 오버랩하는 게이트 라인(530)은 길이 D(본원에 도시된 바와 같은 수직 치수)를 가진다.
본원에 도시된 바와 같이, 수정 활성 영역(570A)은 D와 대략 동일한 길이인 D2를 발생시킨다. 따라서, D2와 관련된 채널은 더 이상 그 의미하는 바보다 짧지 않다. 다르게 서술하면, 코너 라운딩에 의해 야기되는 부정적인 영향들은 (도 11d에 도시된 바와 같이) 활성 영역(570)을 위한 수정 레이아웃 설계에 대한 설계 변경들에 의해 실질적으로 감소되거나 제거된다. 실제로 형성된 활성 영역(570A)은 그 기하학적 특성들이 동일하지 않더라도, 원본 레이아웃의 활성 영역(510)의 기하학적 특성들을 더 잘 근사화할 수 있다. 예를 들어, 코너들(540-541)은 도 11a에 도시된 바와 같이 활성 영역(510)의 원본 레이아웃 설계에 따라 뾰족하다(예를 들어, 90도 각도들). 이에 비교하여, 실제로 형성된 활성 영역(570A)의 코너들(595-596)은 더 많이 만곡(더 많이 라운딩)될 수 있다. 본원의 추가-만곡은 실제로는 유익한데 그 이유는 추가-만곡이 활성 영역들의 코너들에 대한 90도 각도들과 같은 첨예각들로부터 발생할 수 있는 응력-유발된(stress-induced) 균열을 감소시키기 때문이다. 다시, 코너들의 라운드성이 문제가 아니며, 문제는 코너 라운딩 효과가 채널 길이를 줄어들게 야기한다는 사실인데, 이는 상기 논의된 수정 레이아웃 설계에 의해 보정되었다.
또한 도 11f에 도시된 바와 같은 코너들(595-596) 사이의 물결(ripple) 또는 파상(wavelike) 에지가 중요하지 않음이 이해된다. 다른 실시예들에서, 코너들(595-596) 사이의 이러한 에지는 물결들이 없을 수 있으며 임의의 다른 적합한 형태를 가정할 수 있다. 추가로, 도 11d에 도시된 바와 같은 (즉, 보조 피처(580)의 추가에 의해 그리고 리세스(581)를 발생시키기 위해 활성 영역(570)의 일부분의 제거에 의해) 활성 영역(570)의 수정은 단지 예인 것이 이해된다. 다른 실시예들에서, 어떠한 OPC 프로세스도 수행되지 않은 경우보다 원본 레이아웃 설계에 따른 활성 영역(510)의 더 양호한 근사화인(그러나 뾰족한 코너들의 해로운 결과들을 빼는), 도 11f에 도시된 바와 같은 활성 영역(570A)의 형상 및 프로파일(profile)을 달성하기 위해 서로 상이한 타입들의 OPC 프로세스들이 수행될 수 있다.
도 12a-12f는 다양한 제조 스테이지들에서 반도체 디바이스(600)의 일부분의 간략화된 개념적 최상면도들이다. 도 12a를 참조하면, 반도체 디바이스(600)의 일부분의 간략화된 도식적 원본 레이아웃 설계가 예시된다. 원본 레이아웃 설계에 따르면, 반도체 디바이스(600)의 일부분은 활성 영역(또한 OD 영역으로 지칭됨)(610), 도핑 영역(620) 및 도핑 영역(625)을 포함한다. 활성 영역(610)은 도핑 영역(620)의 (또는 도핑 영역(620) 내의) 활성 영역으로 고려될 수 있다. 도핑 영역들(620 및 625) 중 하나는 N-도핑되는 한편, 도핑 영역들(620 및 625) 중 다른 하나는 P-도핑된다. 도핑 영역들(620 및 625)은 그 사이에 계면 또는 경계(630)를 형성한다. 도핑 영역들(620 및 625)은 서로 상이한 타입들의 전도성을 갖기 때문에(즉, 하나는 N-도핑되는 한편 다른 하나는 P-도핑됨), 경계(630)는 또한 N/P 경계로 지칭될수 있다. 도 12a에 도시된 바와 같이, 경계(630)는 예를 들어, 대략 90도인 각도인 첨예각들을 갖는 코너들(640-641)을 갖는다.
도핑 영역들(620 및 625)은 다양한 주입 및/또는 에피택셜 프로세스들에 의해 형성될 수 있다. 이제 도 12b를 참조하면, 인클로저(enclosure) 영역(650)은 도핑 영역들(620 및 625) 사이의 N/P 경계(630)를 정의한다. 인클로저 영역(650)의 형성은 마스크, 예를 들어 일부 실시예들에서의 포토레지스트 마스크에 관련할 수 있다. 다시, 다양한 포토리소그래피 효과들로 인해, 인클로저 영역(650)은 도 12a에 도시된 바와 같이 원본 레이아웃 설계에서 뾰족한 코너들(640-641)보다는 오히려, 라운딩 코너들(660-661)을 갖는다. 도 11b에서의 라운딩 코너들(560-561)과 유사하게, 라운딩 코너(660)는 내향으로 기울어지며, 라운딩 코너(661)는 외향으로 기울어진다.
상기 논의된 라운딩 코너들(560-561)에 대한 경우와 같이, 라운딩 코너들(660-661)은 바람직하지 않다. 도 12c를 참조하면, 라운딩 코너들(660-661)은 실제로-형성된 도핑 영역(620A)이 N/P 경계(630)로부터의 거리들 D1 및 D를 갖게 야기한다. 이상적인 환경들 하에서, 거리 D1은 D보다 더 커야 하지만, 상기 논의된 라운딩 효과는 D1을 단축시키며 따라서 D1이 이제 D보다 작으며, 이는 바람직하지 않다.
라운딩 효과에 의해 야기되는 부정적인 영향을 완화시키기 위해, 반도체 디바이스(600)의 레이아웃 설계를 수정하기 위해 OPC 프로세스가 다시 이용된다. 도 12d를 참조하면, 반도체 디바이스(600)의 일부분의 레이아웃은 도핑 영역(620)과 다르게 형상화되는 도핑 영역(670)을 포함하도록 수정된다. 다시, 도 12d에 도시된 실시예에서, 도핑 영역(670)을 위한 수정 레이아웃 설계는 상기 논의된 코너 라운딩 효과를 보상하도록, 보조 피처(680)와 리세스(681)를 갖는다.
이제 도 12e를 참조하면, 인클로저 영역(690)은 N/P 경계(630A)를 정의하기 위해 도 12d에서의 수정 레이아웃 설계에 따라 형성된다. 도 11a-11f를 참조하여 상기 논의된 경우와 유사하게, 다양한 포토리소그래피 효과들 및 OPC 보상은 인클로저 영역(690)이 원본 레이아웃 설계에서의 도핑 영역(620)을 더 양호하게 근사화하게 허용하며, 따라서 N/P 경계(630A)가 원본 N/P 경계(630)를 더 양호하게 하도록 허용한다. 예를 들어, N/P 경계(630A)는 활성 영역으로부터 다소 외향 돌출하는 만곡 코너(695)뿐 아니라, 활성 영역으로부터 다소 내향 돌출하는 만곡 코너(696)를 갖지만, 돌출의 정도(내향 또는 외향의 여부)는 코너들(660-661)보다 덜 표명된다. 이것은 또한 최종 구조, 즉 도 12f에 도시된 바와 같은 도핑 영역(670A)에 의해 (적어도 부분적으로) 정의되는 N/P 경계(630A)에 대해서도 마찬가지다. 다시, N/P 경계(630A)의 코너(695)와 활성 영역(610)의 코너 사이의 거리 D2는 N/P 경계(630A)의 상부 에지와 활성 영역(610)의 상부 에지 사이의 거리 D보다 더 크다.
도 11a-11f를 참조하여 상기에 논의된 실시예에 대한 경우에서와 같이, 도 12f에 도시된 바와 같은 코너들(695-696) 사이의 물결 또는 파상 에지가 중요하지 않으며 임의의 다른 적합한 형태를 가정할 수 있음이 이해된다. 추가로, 도 12d에 도시된 바와 같은 (즉, 보조 피처(680)의 추가에 의해 그리고 리세스(681)를 발생시키기 위해 활성 영역(670)의 일부분의 제거에 의해) 도핑 영역(670)의 수정은 단지 예시이다. 다른 실시예들에서, 어떠한 OPC 프로세스도 수행되지 않은 경우보다 원본 레이아웃 설계에 따른 N/P 경계(630)의 더 양호한 근사화인(그러나 뾰족한 코너들의 해로운 결과들을 빼는), 도 12f에 도시된 바와 같은 N/P 경계(630A)의 형상 및 프로파일을 달성하기 위해 서로 상이한 타입들의 OPC 프로세스들이 수행될 수 있다.
도 13a-13f는 다양한 제조 스테이지들에서 반도체 디바이스(700)의 일부분의 간략화된 개념적 최상면도들이다. 반도체 디바이스(700)는 반도체 디바이스(700)가 FinFET이며 그 활성 영역을 위한 복수의 핀들(710)을 갖는 것을 제외하고, 도 12a-12f를 참조하여 상기에 논의된 반도체 디바이스(600)와 유사하다. 도 12a-12f의 경우와 유사하게, 반도체 디바이스(700)는 N/P 경계(730)를 집합적으로 정의하는 도핑 영역들(720 및 725)을 갖는다. N/P 경계(730)는 인클로저 영역(750)이 형성될 때 라운딩 코너들(760-761)(도 13b-13c)로서 형성될 뾰족한 코너들(740-741)을 갖는다. 이는 거리 D1이 (도 13c에 도시된 바와 같은) D보다 더 작게 유도하며, 이것은 바람직하지 않다.
도 12a-12f를 참조하여 상기에 논의된 경우와 유사하게, 수정 N/P 경계(730A)를 정의하는, 수정 도핑 영역 레이아웃 설계(770)를 형성하기 위해 OPC가 이용된다. 수정 도핑 영역 레이아웃 설계(770)는 보조 피처(780) 및 리세스(781)를 가지며, 그 후에 리소그래피 효과들이 이 보조 피처(780) 및 리세스(781)를 도 13e에 도시되는 형성된 인클로저 영역(790)의 코너들(795 및 796)로 변환할 것이다. 그 결과, 도 13f에 도시된 최종 구조(N/P 경계(730A)를 정의하는 형성된 도핑 영역(770A))는 D1보다 큰 D2를 갖는다. 그와 같이, OPC 프로세스는 원본 설계와 관련된 코너 라운딩 효과에 의해 야기되는 문제점들을 완화시키기 위해 레이아웃 설계가 수정되게 허용한다.
도 14a-14f는 다양한 제조 스테이지들에서 반도체 디바이스(800)의 일부분의 간략화된 개념적 최상면도들이다. 도 14a를 참조하면, 반도체 디바이스(800)의 일부분의 간략화된 도식적 원본 레이아웃 설계가 예시된다. 반도체 디바이스(800)는 FinFET 디바이스이다. 원본 레이아웃 설계에 따르면, 반도체 디바이스(800)의 일부분은 복수의 핀들(810) 및 핀들(810)과 교차하는 복수의 게이트 라인들(820)을 포함한다. 직사각형 핀-컷(Fin-cut) 윈도우(830)는 핀들(810)의 경계들을 정의한다. 그러나, 핀-컷 윈도우(830)는 또한 뾰족한 코너들(840-843)을 가지며, 상기에 논의된 바와 같이 이 코너들(840-843)은 도 14b에 도시된 바와 같이, 핀-컷 윈도우(830)의 패턴을 반도체 디바이스에 전달하기 위해 포토레지스트 층(860)이 형성될 때 라운딩 코너들(850-853)이 될 수 있다.
코너 라운딩 효과로 인해, 형성된 바와 같은 핀들(810)은 도 14c에 도시된 바와 같이 고르지 않은 길이들(본원의 수평 치수들)을 가질 수 있다. 더 상세하게, 코너 라운딩 효과에 의해 영향받는 핀들(810A 및 810B)은 길이들 D를 가지는 코너 라운딩 효과에 의해 영향받지 않는 핀들의 나머지에 비교하여, 더 짧은 길이들 D1을 가질 것이다. 다시 말해, 형성된 바와 같은 핀들(810A 및 810B)은 핀-컷 프로세스 동안 코너 라운딩 효과의 결과로서 핀들(810)의 경계들을 정의하기 위해 이루어져야 하는 길이보다 더 짧다.
이 문제를 바로잡기 위해, 반도체 디바이스(800)의 레이아웃 설계를 수정하도록 OPC 프로세스가 다시 구현된다. 도 14d를 참조하면, 상기 논의된 코너 라운딩 효과를 보상하기 위해 수정 핀-컷 윈도우(870)는 그 코너들에 추가되는 보조 피처들(880-883)을 갖는다. 그 결과, 포토레지스트(885)는 도 14e에 도시된 바와 같이 다소 외향 돌출하는 코너들(890-893)을 갖도록 형성된다. 코너들(890-893)은 또한 어느 정도의 곡률을 가지며, 상기에 논의된 바와 같이 이는 뾰족한 코너들에 의해 야기되는 균열과 같은 문제점들을 감소시킨다.
이제 도 14f를 참조하면, (도 14e에 도시된 핀-컷 포토레지스트 층(885)에 의해 형성된) 최종 구조의 핀들(810A 및 810B)은 더 이상 더 짧은 길이들 D1을 갖지 않는다. 대신에, 외향 돌출하도록 형성되는 코너들(890-893)로 인해, 코너들(890-893) 근처에 배치되는 핀들(810A 및 810B)은 핀들(810)의 나머지의 길이 D보다 더 큰 길이들 D2를 가진다.
(D에 비교하여) 더 긴 D2는 실제로 유용한데, 그 이유는 리소그래피 프로세스가 초점 이탈(defocus) 문제점들을 경험할 수 있기 때문임을 주목한다. 초점 이탈이 발생할 때, 핀들(810A 및 810B)은 핀들(810)의 나머지보다 더 많이 줄어들 수 있다. (핀-컷에 대한) 레이아웃 설계가 수정되지 않았다면, 도 14c에 도시된 바와 같은 핀들이 형성되었을 것이다. 핀들(810A-810B)은 이미 핀들의 나머지보다 더 짧으며, 도 14c에 도시된 바와 같이, 핀들(810A-810B)은 게이트 라인들(820)과 거의 오버랩하지 않는다. 따라서, 핀들(810A-810B)에 의해 경험된 임의의 수축은 이 핀들(810A-810B)이 노출되며 게이트 라인들(820)과 오버랩하지 않게 야기할 수 있다. FinFET 설계 및 제조는 핀들(810)이 게이트 라인들(820)에 의해 커버되어야 하거나(또는 오버랩하거나) 그렇지 않고 장래의 제조 문제점들을 유도할 수 있기 때문에 이는 바람직하지 않다.
도 14d에 도시된 수정 설계에 따르면, 그러나, 최종 구조에 형성되는 핀들(810A-810B)은 핀들(810)의 나머지보다 더 길다(즉, D2 > D). 그와 같이, 핀들(810A-810B)은 상기에 논의된 초점 이탈 쟁점들로 인해 더 큰 수축량을 경험할지라도, 이 핀들(810A-810B)은 여전히 게이트 라인들(820)과 오버랩할 수 있다. 따라서, 초점 이탈 쟁점들은 후속하는 FinFET 제조 프로세스들에서의 문제점들을 유도하지 않을 것이다.
상기 논의된 핀-컷 프로세스 후에 핀들의 엔드들을 리사이징하기 위해 추가적인 프로세스들이 수행될 수 있음이 이해된다. 이들 프로세스들은 라인-엔드 리사이징 프로세스들로 지칭될 수 있다. 일부 실시예들에서, 핀들(810)은 후속하는 라인-엔드 리사이징 프로세스들 후에, 핀들(810)이 엔드들 각각이 게이트 라인들(820)의 각 게이트 라인의 중점(midpoint) 근처에 랜딩하도록(land) 구성된다. 핀들(810A-810B)은 후속하는 라인-엔드 리사이징 프로세스들 후에, 핀들(810)의 엔드들 각각이 상기 논의된 초점 이탈에 의해 야기된 핀 수축을 설명하기 위해, (D2 > D이기 때문에) 각각의 게이트 라인들(820)의 중점을 약간 지나서 랜딩한다. 간략화의 이유들로, 도 14f는 후속하는 라인-엔드 리사이징 프로세스들 이후의 핀들(810)(및 810A-810B)의 증착을 예시한다.
도 15a-15f는 다양한 제조 스테이지들에서 반도체 디바이스(900)의 일부분의 간략화된 개념적 최상면도들이다. 도 15a를 참조하면, 반도체 디바이스(900)의 일부분의 간략화된 도식적 원본 레이아웃 설계가 예시된다. 반도체 디바이스(900)는 FinFET 디바이스이다. 원본 레이아웃 설계에 따르면, 반도체 디바이스(900)의 일부분은 복수의 핀들(910) 및 핀들(910)과 교차하는 복수의 게이트 라인들(920)을 포함한다. FinFET 제조의 일부로서, 게이트 교체 프로세스가 수행될 수 있다. 게이트 교체 프로세스는 또한 Vt 개방 프로세스로 지칭될 수 있다. 예시된 실시예에 도시된 바와 같이, Vt 개방 인클로저를 정의하는 Vt 개방 인클로저 윈도우(930)는 또한 상기에 논의된 도 14a에 도시된 핀-컷 윈도우(830)에 유사하게, 직사각형일 수 있다. 그러나, 이러한 Vt 개방 인클로저 윈도우(930)는 또한 뾰족한 코너들을 가지며, 상기에 논의된 바와 같이 이 코너들은 리소그래피 효과들로 인해 도 15b에 도시된 바와 같이, 라운딩 코너들(950-953)이 될 수 있다.
이제 도 15c를 참조하면, 폴리실리콘 게이트 라인들(920)이 금속 게이트 라인들(925-927)에 의해 교체된다. Vt 개방 인클로저 윈도우(930)의 코너 라운딩 효과로 인해, 형성된 바와 같은 금속 게이트 라인들(925-927)은 고르지 않은 길이들을 가질 수 있다. 더 상세하게, 코너 라운딩 효과에 의해 영향을 받는 게이트 라인들(925 및 927)은 길이 D를 가지는, 코너 라운딩 효과에 의해 영향받지 않은 게이트 라인(926)에 비교하여, 더 짧은 길이들 D1을 가질 것이다. 다시 말해, 형성된 바와 같은 게이트 라인들(925 및 927)은 Vt 개방 인클로저 프로세스 동안 코너 라운딩 효과의 결과로서 이루어져야 하는 길이보다 더 짧다.
이 문제를 바로잡기 위해, 반도체 디바이스(900)의 레이아웃 설계를 수정하도록 OPC 프로세스가 다시 사용된다. 도 15d를 참조하면, 도 14d에서 이루어진 것과 유사하게, 상기 논의된 코너 라운딩 효과를 보상하기 위해 수정 Vt 개방 인클로저 윈도우(970)는 그 코너들에 추가되는 보조 피처들(980-983)을 갖는다. 그 결과, Vt 개방 인클로저 윈도우가 도 15e에 도시된 바와 같이 다소 외향 돌출하는 코너들(990-993)을 갖도록 형성된다. 코너들(990-993)은 또한 어느 정도의 곡률을 가지며, 상기에 논의된 바와 같이 이는 뾰족한 코너들에 의해 야기되는 균열과 같은 문제점들을 감소시킨다.
이제 도 15f를 참조하면, 최종 구조의 (폴리실리콘 게이트 라인들을 교체하는) 금속 게이트 라인들(925 및 927)은 더 이상 더 짧은 길이들 D1을 갖지 않는다. 대신에, 외향 돌출하는 코너들(990-993)로 인해, 코너들(990-993) 근처에 배치되는 게이트 라인들(925 및 927)은 중간에서 게이트 라인(926)의 길이 D와 대략 동일한 길이들 D2를 가진다. 따라서, 수정 레이아웃 설계는 다시 원본 레이아웃 설계와 관련되는 코너 라운딩에 의해 야기되는 부정적인 영향들을 완화시키는데 도움을 준다.
도 16은 본 개시물의 다양한 양상들에 따른 반도체 디바이스를 제조하는 방법(1100)이다. 도 16을 참조하면, 방법(1100)은 반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계(1110)를 포함한다. 제 1 레이아웃 설계는 복수의 게이트 라인들 및 게이트 라인들과 오버랩하는 활성 영역을 포함한다. 활성 영역은 게이트 라인들 중 적어도 하나에 인접하게 배치되는 적어도 하나의 각진 코너를 포함한다. 일부 실시예들에서, 제 1 레이아웃 설계에서의 활성 영역의 각진 코너는 볼록한 각진 코너이다. 일부 실시예들에서, 제 1 레이아웃 설계에서의 활성 영역은 오목한 각진 코너를 더 포함한다.
방법(1100)은 광학 근접 보정(OPC) 프로세스를 통해 반도체 디바이스를 위한 제 1 레이아웃 설계를 수정함으로써, 외향 돌출하는 수정 코너를 갖는 수정 활성 영역을 포함하는 제 2 레이아웃 설계를 발생하는 단계(1120)를 포함한다. 일부 실시예들에서, OPC 프로세스는 보조 피처를 각진 코너에 추가하는 단계를 포함한다. 일부 실시예들에서, OPC 프로세스는 오목한 각진 코너 근처의 활성 영역의 일부분을 빼는 단계를 더 포함한다.
방법(1100)은 제 2 레이아웃 설계에 기초하여 반도체 디바이스를 제조하는 단계(1130)를 포함한다. 일부 실시예들에서, 제조하는 단계는 수정 활성 영역이: 제 1 레이아웃 설계에서의 볼록한 각진 코너에 대응하는 라운딩된 외향 돌출 코너; 및 제 1 레이아웃 설계에서의 오목한 각진 코너에 대응하는 라운딩된 내향 돌출 코너를 포함하도록 수정 활성 영역을 패터닝하는 단계를 포함한다. 일부 실시예들에서, 반도체 디바이스의 제조 단계는 수정 활성 영역을 패터닝하는 단계를 포함한다. 패터닝은 코너 라운딩 효과와 관련된다. 일부 실시예들에서, 각진 코너는 제 1 레이아웃 설계가 반도체 디바이스를 제조하기 위해 이용된 경우에, 코너 라운딩 효과가 활성 영역과 게이트 라인들 중 적어도 하나 사이의 오버랩 영역을 줄어들게 하도록, 제 1 레이아웃 설계에서의 게이트 라인들 중 적어도 하나에 충분히 가깝게 위치된다. 일부 실시예들에서, 단계(1120)에서의 OPC 프로세스는 보조 피처를 각진 코너에 추가하는 단계를 포함하며, 따라서 반도체 디바이스가 제 2 레이아웃 설계에 기초하여 제조된 후에, 수정 활성 영역과 게이트 라인들 중 적어도 하나 사이의 오버랩 영역이 코너 라운딩 효과에도 불구하고 줄어들지 않게 된다.
도 17은 본 개시물의 다양한 양상들에 따라 반도체 디바이스를 제조하는 방법(1200)이다. 도 17을 참조하면, 방법(1200)은 반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계(1210)를 포함한다. 제 1 레이아웃 설계는 제 1 도핑 영역 및 제 1 도핑 영역과 상이한 타입의 전도성을 갖는 제 2 도핑 영역을 포함한다. 제 2 도핑 영역은 그 내부에 활성 영역을 포함한다. 제 1 및 제 2 도핑 영역들은 적어도 하나의 각진 코너를 포함하는 N/P 경계를 정의한다. 일부 실시예들에서, 제 1 레이아웃 설계에서의 각진 코너는 볼록한 각진 코너이다. 일부 실시예들에서, 제 1 레이아웃 설계에서의 N/P 경계는 오목한 각진 코너를 더 포함한다. 일부 실시예들에서, 제 1 레이아웃 설계는 활성 영역에 위치되는 복수의 장형 핀들을 더 포함한다.
방법(1200)은 광학 근접 보정(OPC) 프로세스를 통해 반도체 디바이스를 위한 제 1 레이아웃 설계를 수정함으로써, 각진 코너가 없는 N/P 경계를 갖는 제 2 레이아웃 설계를 발생하는 단계(1220)를 포함한다. 일부 실시예들에서, OPC 프로세스는 보조 피처를 각진 코너에 추가하는 단계를 포함한다. 일부 실시예들에서, OPC 프로세스는 오목한 각진 코너 근처의 제 2 도핑 영역의 일부분을 빼는 단계를 더 포함한다.
방법(1200)은 제 2 레이아웃 설계에 기초하여 반도체 디바이스를 제조하는 단계(1230)를 포함한다. 일부 실시예들에서, 제조하는 단계는 수정 N/P 경계가: 제 1 레이아웃 설계에서의 볼록한 각진 코너에 대응하는 라운딩된 외향 돌출 코너; 및 제 1 레이아웃 설계에서의 오목한 각진 코너에 대응하는 라운딩된 내향 돌출 코너를 포함하도록 이온 주입 프로세스 또는 에피택셜 성장 프로세스로 제 1 및 제 2 도핑 영역들을 형성하는 단계를 포함한다. 일부 실시예들에서, 반도체 디바이스의 제조 단계는 제 1 및 제 2 도핑 영역들을 패터닝하는 단계를 포함한다. 패터닝은 코너 라운딩 효과와 관련됨으로써, 라운딩된 외향 돌출 코너를 갖는 수정 N/P 경계를 발생시킨다. 일부 실시예들에서, 제 1 레이아웃 설계가 반도체 디바이스를 제조하기 위해 이용된 경우에, 코너 라운딩 효과가 라운딩된 각진 코너를 가짐으로써, 활성 영역과 N/P 경계 사이의 거리를 줄어들게 하도록, 제 1 레이아웃 설계에서의 각진 코너는 활성 영역에 충분히 가깝게 위치된다. 일부 실시예들에서, OPC 프로세스는 보조 피처를 각진 코너에 추가하는 단계를 포함하며, 따라서 반도체 디바이스가 제 2 레이아웃 설계에 기초하여 제조된 후에, 활성 영역과 수정 N/P 경계 사이의 거리가 코너 라운딩 효과에도 불구하고 줄어들지 않는다.
도 18은 본 개시물의 다양한 양상들에 따라 반도체 디바이스를 제조하는 방법(1300)이다. 도 18을 참조하면, 방법(1300)은 반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계(1310)를 포함한다. 제 1 레이아웃 설계는 제 1 방향으로 연장하는 복수의 장형 게이트 라인들, 제 1 방향과 상이한 제 2 방향으로 연장하는 복수의 장형 핀들, 및 게이트 라인들 및 핀들의 일부분 위에 놓인 직사각형 윈도우를 포함한다. 직사각형 윈도우는 4개의 코너들을 가진다. 일부 실시예들에서, 직사각형 윈도우는 핀-컷 윈도우를 정의한다. 다른 실시예들에서, 직사각형 윈도우는 Vt 개방 인클로저를 정의한다.
일부 실시예들에서, 방법(1300)은 광학 근접 보정(OPC) 프로세스를 통해 반도체 디바이스를 위한 상기 제 1 레이아웃 설계를 수정함으로써, 4개의 외향 돌출 코너들을 포함하는 수정 윈도우를 포함하는 제 2 레이아웃 설계를 발생하는 단계(1320)를 포함한다. 일부 실시예들에서, OPC 프로세스는 각각의 보조 피처를 직사각형 윈도우의 코너들 각각에 추가하는 단계를 포함한다.
일부 실시예들에서, 방법(1300)은 제 2 레이아웃 설계에 기초하여 반도체 디바이스를 제조하는 단계(1330)를 포함한다. 일부 실시예들에서, 반도체 디바이스의 제조 단계는 4개의 라운딩 및 외향 돌출 코너들을 갖는 포토레지스트 층을 형성하는 단계를 포함한다. 포토레지스트 층은 수정 윈도우에 따라 패터닝된다.
도 19는 도 11a-11f, 12a-12f, 13a-13f, 14a-14f, 15a-15f 및 16-18을 참조하여 상기 논의된 바와 같은 레이아웃 설계를 수정하기 위한 장치(2000)의 간략화된 도식적 도면이다. 일 실시예에서, 장치(2000)는 예를 들어 실행가능한 프로그래밍 명령들을 저장하는 메모리 스토리지(storage) 컴포넌트(2010)인, 비-일시적 컴퓨터-판독가능한 매체를 포함하는 머신이다. 일부 실시예들에서, 메모리 스토리지 컴포넌트(2010)는 시스템 메모리 컴포넌트(예를 들어, 랜덤 액세스 메모리 또는 RAM), 정적 스토리지 컴포넌트(예를 들어, 판독 전용 메모리 ROM), 디스크 드라이브 컴포넌트(예를 들어, 자기 또는 광학)일 수 있다.
장치(2000)는 또한 메모리 스토리지 컴포넌트(2010)에 저장되는 실행가능한 프로그래밍 명령들을 실행하는 프로세서 컴포넌트(2020)를 포함할 수 있다. 일부 실시예들에서, 프로세서 컴포넌트(2020)는 프로세서, 마이크로-제어기, 디지털 신호 프로세서(digital signal processor: DSP) 등을 포함할 수 있다.
로직(logic)은 실행을 위한 명령들을 저장하는 임의의 매체를 지칭할 수 있는, 메모리 스토리지 컴포넌트(2010)의 컴퓨터 판독가능한 매체에 인코딩될 수 있다. 그와 같은 매체는 비-휘발성 매체 및 휘발성 매체를 포함하는(그러나 이들로 제한되지 않음) 많은 형태들을 취할 수 있다. 일 실시예에서, 컴퓨터 판독가능한 매체는 비-일시적이다. 다양한 구현들에서, 비-휘발성 매체는 디스크 드라이브들과 같은 광학 또는 자기 스토리지 디바이스들을 포함하며, 휘발성 매체는 동적 메모리를 포함할 수 있다. 컴퓨터 판독가능한 매체의 일부 공통 형태들은 예를 들어, 플로피(floppy) 스토리지 디바이스, 플렉서블(flexible) 스토리지 디바이스, 하드(hard) 스토리지 디바이스, 자기 테이프, 임의의 다른 자기 매체, CD-ROM, 임의의 다른 광학 매체, 펀치(punch) 카드들, 종이 테이프, 홀들(holes)의 패턴들을 갖는 물리적 매체, RAM, PROM, EPROM, FLASH-EPROM, 임의의 다른 메모리 칩 또는 카트리지(cartridge), 또는 컴퓨터가 판독을 위해 적응되는 임의의 다른 매체를 포함한다.
실행된 명령들은 프로세서 컴포넌트(2020)가 예를 들어, 상기에 논의된 방법들(1100, 1200 및 1300)에 따라 레이아웃 설계를 수정하게 허용한다. 수정 레이아웃 설계는 그 후에 반도체 디바이스, 예를 들어 FinFET 디바이스 및/또는 금속 게이트 디바이스를 제조하기 위해 이용될 수 있다.
간략성의 이유들로 구체적으로 예시되지 않더라도, 장치(2000)는 네트워크 인터페이스 컴포넌트(예를 들어, 모뎀 또는 이더넷 카드), 디스플레이 컴포넌트(예를 들어, 터치-스크린들, 음극선관(cathod ray tube: CRT) 디스플레이들, 또는 액정 디스플레이(liquid crystal display: LCD)), 입력/출력 컴포넌트(예를 들어, 키보드 또는 인간의 신체에 의한 터치를 검출하기 위해 동작가능한 터치-감지형 컴포넌트들), 커서 컨트롤(cursor control) 컴포넌트(예를 들어, 마우스 또는 트랙볼), 이미지 캡처 컴포넌트(예를 들어, 아날로그 또는 디지털 카메라) 또는 전자 데이터베이스를 더 포함할 수 있다.
전술한 바는 여러 실시예들의 피처들을 개략하며, 따라서 당업자들은 후속하는 상세한 설명을 더 잘 이해할 수 있다. 당업자들은 동일한 목적들을 실행하기 위해 및/또는 본원에 도입된 실시예들의 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 이용할 수 있음을 인식해야 한다. 당업자들은 또한 그와 같은 등가물 구성들이 본 개시물의 정신 및 범위로부터 이탈하지 않으며, 당업자들이 본 개시물의 정신 및 범위로부터 이탈하지 않고서 본원에 다양한 변경들, 치환들 및 개조들을 행할 수 있음을 깨달아야 한다.
Claims (10)
- 반도체 디바이스를 제조하는 방법에 있어서,
반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계 ― 상기 제 1 레이아웃 설계는 복수의 게이트 라인들 및 상기 복수의 게이트 라인들과 오버랩(overlap)하는 활성 영역을 포함하며, 상기 활성 영역은 상기 게이트 라인들 중 적어도 하나에 인접하게 배치되는 적어도 하나의 각진(angular) 코너를 포함함 ―;
광학 근접 보정(optical proximity correction: OPC) 프로세스를 통해 상기 반도체 디바이스를 위한 상기 제 1 레이아웃 설계를 수정(revise)함으로써, 외향 돌출하는 수정 코너를 갖는 수정 활성 영역을 포함하는 제 2 레이아웃 설계를 발생하는 단계; 및
상기 제 2 레이아웃 설계에 기초하여 상기 반도체 디바이스를 제조하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법. - 제 1 항에 있어서,
상기 OPC 프로세스는 상기 각진 코너에 보조 피처(feature)를 추가하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법. - 제 1 항에 있어서,
상기 제 1 레이아웃 설계에서의 상기 활성 영역의 상기 각진 코너는 볼록한 각진 코너이며;
상기 제 1 레이아웃 설계에서의 상기 활성 영역은 오목한 각진 코너를 더 포함하며; 및
상기 OPC 프로세스는 상기 오목한 각진 코너 근처의 상기 활성 영역의 일부분을 빼는(substract) 단계를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법. - 제 3 항에 있어서,
상기 제조하는 단계는, 상기 수정 활성 영역이,
상기 제 1 레이아웃 설계에서 상기 볼록한 각진 코너에 대응하는 라운딩된 외향 돌출 코너; 및
상기 제 1 레이아웃 설계에서 상기 오목한 각진 코너에 대응하는 라운딩된 내향 돌출 코너
를 포함하도록 상기 수정 활성 영역을 패터닝하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법. - 제 1 항에 있어서,
상기 반도체 디바이스를 제조하는 단계는 상기 수정 활성 영역을 패터닝하는 단계를 포함하며, 상기 패터닝은 코너 라운딩 효과와 관련되는 것인, 반도체 디바이스를 제조하는 방법. - 제 5 항에 있어서,
상기 각진 코너는 상기 반도체 디바이스를 제조하기 위해 상기 제 1 레이아웃 설계가 이용되었다면, 상기 코너 라운딩 효과가 상기 활성 영역과 상기 게이트 라인들 중 적어도 하나의 게이트 라인 사이의 오버랩 영역을 줄어들게 하도록, 상기 제 1 레이아웃 설계에서의 상기 게이트 라인들 중 적어도 하나의 게이트 라인에 충분히 가깝게 위치되는 것인, 반도체 디바이스를 제조하는 방법. - 제 6 항에 있어서,
상기 OPC 프로세스는, 상기 반도체 디바이스가 상기 제 2 레이아웃 설계에 기초하여 제조된 후에, 상기 수정 활성 영역과 상기 게이트 라인들 중 적어도 하나의 게이트 라인 사이의 오버랩 영역이 상기 코너 라운딩 효과에도 불구하고 줄어들지 않도록, 보조 피처를 상기 각진 코너에 추가하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법. - 반도체 디바이스를 제조하는 방법에 있어서,
반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계 ― 상기 제 1 레이아웃 설계는 제 1 도핑 영역 및 상기 제 1 도핑 영역과 상이한 타입의 전도성을 갖는 제 2 도핑 영역을 포함하며, 상기 제 2 도핑 영역은 그 내부에 활성 영역을 포함하며, 상기 제 1 도핑 영역 및 제 2 도핑 영역은 적어도 하나의 각진 코너를 포함하는 N/P 경계를 정의함 ―;
광학 근접 보정(OPC) 프로세스를 통해 상기 반도체 디바이스를 위한 상기 제 1 레이아웃 설계를 수정함으로써, 상기 각진 코너가 없는 N/P 경계를 갖는 제 2 레이아웃 설계를 발생하는 단계; 및
상기 제 2 레이아웃 설계에 기초하여 상기 반도체 디바이스를 제조하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법. - 반도체 디바이스를 제조하는 방법에 있어서,
반도체 디바이스를 위한 제 1 레이아웃 설계를 수신하는 단계 ― 상기 제 1 레이아웃 설계는 제 1 방향으로 연장하는 복수의 장형(elongate) 게이트 라인들, 상기 제 1 방향과 상이한 제 2 방향으로 연장하는 복수의 장형 핀들(fins), 및 상기 게이트 라인들 및 상기 핀들의 일부분 위에 놓인(overlying) 직사각형 윈도우를 포함하며, 상기 직사각형 윈도우는 4개의 코너들을 가짐 ―;
광학 근접 보정(OPC) 프로세스를 통해 상기 반도체 디바이스를 위한 상기 제 1 레이아웃 설계를 수정함으로써, 4개의 외향 돌출 코너들을 포함하는 수정 윈도우를 포함하는 제 2 레이아웃 설계를 발생하는 단계; 및
상기 제 2 레이아웃 설계에 기초하여 상기 반도체 디바이스를 제조하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법. - 제 9 항에 있어서,
상기 직사각형 윈도우는 핀-컷(fin-cut) 윈도우 또는 Vt 개방 인클로저(enclosure) 중 적어도 하나를 정의하는 것인, 반도체 디바이스를 제조하는 방법.
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