CN109244139A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供了一种半导体装置及其制造方法。一示例半导体装置可以包括：衬底，包括基底衬底、基底衬底上的第一半导体层以及第一半导体层上的第二半导体层；在衬底上形成的沿同一直线延伸的第一和第二鳍状结构，每一鳍状结构至少包括第二半导体层；在所述直线两侧绕第一和第二鳍状结构形成的第一隔离部；分别基于第一和第二鳍状结构在衬底上形成的第一FinFET和第二FinFET，其中，第一和第二FinFET包括在第一隔离部上形成的分别与第一和第二鳍状结构相交的第一和第二栅堆叠；以及第一和第二鳍状结构之间、与第一和第二鳍状结构相交从而将第一鳍状结构和第二鳍状结构彼此隔离的第二隔离部，其中第二隔离部与第一和第二栅堆叠中至少之一平行延伸。

Description

半导体装置及其制造方法
技术领域
本公开一般地涉及集成电路制造领域，更具体地，涉及一种包括可以减小面积开销的隔离部的半导体装置及其制造方法。
背景技术
随着对多功能、小型化电子设备的需求日益增长，期望在晶片上集成越来越多的器件。然而，在当前器件已经小型化到逼近物理极限的情况下，越来越难以进一步缩小每器件的平均面积。此外，任何面积开销都可能导致制造成本的增加。
满足小型化趋势的方案之一是立体型器件，例如FinFET(鳍式场效应晶体管)。在FinFET中，通过在高度方向扩展，降低了在晶片表面上占用的面积。但是，相对于平面型器件如MOSFET，FinFET之间的隔离占用更多的面积，因为每一隔离需要两个伪栅。另外，形成隔离时图形化或光刻的套刻精度也会占用面积，增加制造成本。
发明内容
鉴于上述问题，本公开提出了一种半导体器件及其制造方法，以至少解决上述问题和/或至少提供下述优点。
根据本公开的一个方面，提供了一种半导体装置，包括：衬底，所述衬底包括基底衬底、设置在基底衬底上的第一半导体层以及设置在第一半导体层上的第二半导体层；在衬底上形成的沿同一直线延伸的第一鳍状结构和第二鳍状结构，第一鳍状结构和第二鳍状结构中的每一个至少包括第二半导体层；在所述直线两侧绕第一鳍状结构和第二鳍状结构形成的第一隔离部；基于第一鳍状结构在衬底上形成的第一鳍式场效应晶体管(FinFET)和基于第二鳍状结构在衬底上形成的第二FinFET，其中，第一FinFET包括在第一隔离部上形成的与第一鳍状结构相交的第一栅堆叠，第二FinFET包括在第一隔离部上形成的与第二鳍状结构相交的第二栅堆叠；以及第一鳍状结构与第二鳍状结构之间、与第一鳍状结构和第二鳍状结构相交从而将第一鳍状结构和第二鳍状结构彼此隔离的第二隔离部，其中第二隔离部与第一栅堆叠和第二栅堆叠中至少之一平行延伸。
根据实施例，第一隔离部的顶面可以在第二半导体层的顶面以下或在第二半导体层的底面以下。
根据实施例，在沿所述直线截取的纵剖面中，第二隔离部可以包括上部和下部，下部相对于上部的底端相对扩大。
根据实施例，在所述纵剖面中，第二隔离部的上部的顶端可以相对于底端相对扩大。
根据实施例，第二隔离部的下部可以相对于上部的底端形成台阶部，该台阶部与第二半导体层的底面共面。
根据实施例，第二隔离部可以从上向下穿过第二半导体层，其中，第二隔离部位于第一鳍状结构正下方的部分的顶面与第二半导体层的底面相接，且第二隔离部位于第二鳍状结构正下方的部分的顶面与第二半导体层的底面相接。
根据实施例，在所述直线的延伸方向上，第二隔离部位于第一鳍状结构正下方的部分可以延伸至第一FinFET的源/漏区的位置，且第二隔离部位于第二鳍状结构正下方的部分可以延伸至第二FinFET的源/漏区的位置。
根据实施例，半导体装置还可以包括：在第一鳍状结构中第二半导体层下方沿第一鳍状结构延伸的第三隔离部和/或在第二鳍状结构中第二半导体层下方沿第二鳍状结构延伸的第四隔离部。
根据实施例，以下至少之一成立：在沿所述直线截取的纵剖面中，第三隔离部与第一栅堆叠在竖直方向上是中心对准的；以及在沿所述直线截取的纵剖面中，第四隔离部与第二栅堆叠在竖直方向上是中心对准的。
根据实施例，以下至少之一成立：第三隔离部的顶面与第一鳍状结构中第二半导体层的底面相接；第四隔离部的顶面与第二鳍状结构中第二半导体层的底面相接。
根据实施例，第三隔离部、第四隔离部的顶面可以与台阶部共面。
根据实施例，以下至少之一成立：在所述直线的延伸方向上，第三隔离部延伸至第一FinFET的源/漏区的位置；在所述直线的延伸方向上，第四隔离部延伸至第二FinFET的源/漏区的位置。
根据实施例，半导体装置还可以包括在第一栅堆叠和/或第二栅堆叠各自的相对两侧至少部分地嵌入于相应鳍状结构中形成的另外的半导体层，其中第一FinFET和/或第二FinFET各自的源/漏区至少部分地形成在所述另外的半导体层中，其中，第一FinFET和第二FinFET中至少之一的所述另外的半导体层是叠层结构。
根据实施例，在沿所述直线截取的纵剖面中，第二隔离部的所述下部和所述上部可以在竖直方向上是中心对准的。
根据实施例，半导体装置还可以包括：在第一栅堆叠的侧壁上的第一侧墙；在第二栅堆叠的侧壁上的第二侧墙；以及第一侧墙和第二侧墙之间的虚设侧墙，其中，第二隔离部自对准于虚设侧墙所限定的空间。
根据实施例，半导体装置还可以包括：至少在第二隔离部的所述上部的侧壁上形成的绝缘薄层。
根据实施例，半导体装置还可以包括至少在第二隔离部的部分侧壁上形成的绝缘薄层。
根据本公开的另一方面，提供了一种制造半导体装置的方法，包括：提供基底衬底、第一半导体层和第二半导体层依次叠置的叠层结构；在所述叠层结构上形成鳍状结构，其中鳍状结构的底部低于第二半导体层的底面；在所述鳍状结构两侧绕所述鳍状结构形成第一隔离部；在第一隔离部上形成与所述鳍状结构相交的伪栅结构，并在伪栅结构的相对两侧分别形成与所述鳍状结构相交的第一栅结构和第二栅结构；在第一栅结构、第二栅结构和伪栅结构的侧壁上分别形成第一栅侧墙、第二栅侧墙和虚设侧墙；去除伪栅结构，以使第一半导体层在虚设侧墙内侧露出；选择性刻蚀第一半导体层；向虚设侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第二隔离部的一部分；基于虚设侧墙，对所述鳍状结构进行选择性刻蚀；以及向虚设侧墙内侧填充电介质材料，以形成第二隔离部的另一部分。
根据实施例，第一栅结构、第二栅结构和伪栅结构可以是牺牲栅结构。这种情况下，在去除伪栅结构时，该方法还可以包括去除第一栅结构和第二栅结构。选择性刻蚀第一半导体层可以包括：对由于伪栅结构、第一栅结构和第二结构的去除露出的第一半导体层进行选择性刻蚀。形成第二隔离部的一部分还可以包括：向第一栅侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第三隔离部；以及向第二栅侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第四隔离部。在形成第二隔离部的一部分、第三隔离部和第四隔离部之后，该方法可以包括在虚设侧墙以及第一栅侧墙和第二栅侧墙内侧的空间中形成替代栅结构，且去除虚设侧墙内侧的替代栅结构，以露出所述鳍状结构，以便对所述鳍状结构进行选择性刻蚀。
根据实施例，该方法还可以包括：在第一栅侧墙和/或第二栅侧墙的相对两侧，形成至少部分地嵌入于鳍状结构中的另外的半导体层。
根据实施例，在选择性刻蚀第一半导体层时，所述选择性刻蚀在横向上停止于所述另外的半导体层。所述另外的半导体层可以是叠层结构。
根据实施例，该方法还可以包括：在对鳍状结构进行选择性刻蚀而在虚设侧墙内得到的沟槽的侧壁上形成绝缘侧墙。
根据实施例，在对鳍状结构进行选择性刻蚀之后且在形成绝缘侧墙之前，该方法还可以包括：去除第二隔离部的所述一部分。
根据实施例，使第一半导体层在虚设侧墙内侧露出可以包括：选择性刻蚀第一隔离部，使第一半导体层的侧壁至少部分地露出。
根据本公开的又一方面，还提供了一种电子设备，包括上述半导体装置。
根据本公开的实施例，可以形成自对准于伪栅侧墙之间的隔离部如STI。从而每一隔离只需要一个伪栅，降低了隔离部占用的面积。另外，形成隔离时增加了图形化或光刻的套刻精度，减低了制造成本。本公开的技术特别适用FinFET。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)-22是示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图；以及
图23-32是示出了根据本公开另一实施例的制造半导体装置的流程中部分阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种半导体装置。该半导体装置例如制作于体材料半导体衬底上。该半导体装置可以包括在衬底上相邻设置的第一半导体器件和第二半导体器件。这种半导体器件例如包括鳍式场效应晶体管(FinFET)。这种情况下，每一半导体器件可以包括各自的鳍以及与鳍相交的栅堆叠。例如，鳍可以通过对衬底进行构图而得到。在一些示例中，第一半导体器件和第二半导体器件可以共用相同的鳍。此外，在栅堆叠的侧壁上，可以形成有栅侧墙(spacer)。
为了电隔离第一半导体器件和第二半导体器件(如果需要的话)，可以在它们之间形成隔离部。该隔离部可以自对准于设于第一半导体器件和第二半导体器件之间的伪栅侧墙(在其内侧)所限定的空间。这种自对准的隔离部可以通过以伪栅侧墙为掩模刻蚀出的沟槽(因此，该沟槽的侧壁大致沿伪栅侧墙的内壁延伸)，然后在沟槽内填充电介质材料来形成。
例如，伪栅侧墙可以按照与第一半导体器件和第二半导体器件各自的栅侧墙相同的工艺来制作。此外，可以按照与第一半导体器件和第二半导体器件各自的栅堆叠相同的工艺来形成伪栅堆叠。换言之，可以在第一半导体器件和第二半导体器件之间形成类似于第一和/或第二半导体器件的伪器件(包括伪栅堆叠和伪栅侧墙)。这些器件(包括伪器件)可以具有大致相同的栅堆叠和栅侧墙，且它们的栅堆叠以及相应地栅侧墙可以大致对准。
在第一半导体器件和第二半导体器件共用相同的鳍的情况下，伪栅结构也可以与鳍相交，从而形成伪FinFET。即，可以形成与公共的鳍相交的三个器件(包括一个伪器件)。此时，伪栅隔离部(或者沟槽)可以延伸穿过鳍，从而使得第一半导体器件和第二半导体器件各自的有源区隔离。
各半导体器件的源/漏区可以在各自的栅堆叠相对两侧形成于衬底中(在FinFET的情况下，例如形成于鳍中)。根据一有利示例，可以形成至少部分地嵌入于鳍中的另外的半导体层，源/漏区可以至少部分地形成在该另外的半导体层中。这种另外的半导体层可以包括不同于衬底的材料，以便将沟道区施加应力。例如，对于N型器件，可以施加拉应力；而对于P型器件，可以施加压应力。
本公开可以多种方式呈现，以下将描述其中一些示例。
图1(a)-22是示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图。
如图1(a)、1(b)和1(c)所示(图1(a)是俯视图，图1(b)是沿图1(a)中AA′线的截面图，图1(c)是沿图1(a)中BB′线的截面图)，提供体材料衬底1002。该衬底可以包括各种合适的体半导体材料如Si、Ge、SiGe等。以下，以硅系材料为例进行描述，但是本公开不限于此。
在衬底1002中，例如通过离子注入，可以形成阱区1002-1。例如，对于P型器件，可以形成N型阱区；而对于N型器件，可以形成P型阱区。例如，N型阱区可以通过在衬底1002中注入N型杂质如P或As来形成，P型阱区可以通过在衬底1002中注入P型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成N型阱、P型阱，在此不再赘述。
在衬底1002上，可以通过例如淀积，形成掩模层。掩模层可以包括厚度为约5-20nm的氧化物(例如，氮化硅)层1004和厚度为约50-150nm的氮化物层(例如，氮化硅)1006的叠层。在掩模层上，可以形成光刻胶1008，该光刻胶1008例如通过光刻被构图为鳍状，以便随后在衬底上形成鳍状结构。
接着，如图2(a)、2(b)和2(c)所示(图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)，以光刻胶1008为掩模，依次对掩模层和衬底1002进行选择性刻蚀如反应离子刻蚀(RIE)，从而形成鳍状结构F。更具体地，通过RIE在衬底1002中形成沟槽，沟槽之间的部分相对突出，从而构成鳍状结构F。RIE例如可以沿着大致垂直于衬底表面的方向进行，于是所形成的鳍状结构F可以相对衬底表面实质上竖直延伸。之后，可以去除光刻胶1008。
这里需要指出的是，尽管在该示例中，通过直接对衬底进行构图来形成鳍状结构，但是本公开不限于此。例如还可以在衬底上形成外延层，通过对外延层构图来形成鳍状结构。在本公开中，表述“在衬底上形成鳍状结构”包括以任意合适的方式在衬底上形成鳍状结构，表述“在衬底层上形成的鳍状结构”包括以任意合适方式在衬底上形成的鳍状结构。
另外，在图2(a)、2(b)和2(c)所示的示例中，示出了在形成鳍状结构F时的选择性刻蚀进入到阱区1002-1中的情况。但是，本公开不限于此。例如，可以根据实际需要，确定选择性刻蚀停止的位置，例如可以停止于阱区1002-1的顶面处。
这种鳍状结构F随后将形成器件的有源区。如图3(沿BB′线的截面图)所示，在有源区周围，可以设置隔离层1009(可以称作“第一隔离部”)，例如浅沟槽隔离(STI)。例如，可以通过在形成有鳍状结构F的衬底1002上淀积氧化物，并对氧化物进行回蚀来形成STI。在回蚀之前，可以对氧化物进行平坦化处理如化学机械抛光(CMP)。在平坦化处理中，鳍状结构F顶部的掩模层(1004/1006)可以被去除。鳍状结构F相对于隔离层1009的顶面突出，其突出部分随后可以用作器件的鳍。
在该示例中，隔离层1009的顶面与阱区1002-1的顶面可以大致齐平。但是，本公开不限于此。例如，隔离层1009的顶面可以(略)高于或(略)低于阱区1002-1的顶面。
另外，为抑制穿通，可以在鳍状结构F的底部(特别是隔离层1009顶面下方的部分)中形成穿通阻止部。例如，可以通过以大致垂直于衬底表面的方向进行离子注入，注入的离子被隔离层1009散射进入鳍状结构F底部中来形成穿通阻止部。可以进行退火，以激活注入的离子。
在如上所述形成鳍状结构F和隔离层1009之后，可以进行器件制作工艺，例如栅堆叠形成、源/漏形成等。
具体地，如图4(a)和4(b)(分别是沿AA′线和BB′线的截面图)所示，可以在衬底上例如通过淀积依次形成牺牲栅介质层1010和牺牲栅导体层1012。例如，牺牲栅介质层1010包括氧化物，厚度为约1-5nm，牺牲栅导体层1012包括多晶硅或非晶硅，厚度为约50-150nm。如果需要的话，还可以对淀积后的牺牲栅导体层1012进行平坦化处理如CMP。之后，可以在牺牲栅导体层1012上例如通过淀积形成掩模层。掩模层可以包括厚度为约3-5nm的氧化物层1014和厚度为约50-150nm的氮化物层1016的叠层。在掩模层上，可以形成光刻胶1018。光刻胶1018例如通过光刻，被构图为与将要形成的栅堆叠相对应的形状(参见图5(a)，在本示例中，构图为三个大致平行的直线条)。
然后，如图5(a)、5(b)和5(c)(图5(a)是俯视图，图5(b)是沿图5(a)中AA′线的截面图，图5(c)是沿图5(a)中BB′线的截面图)所示，以光刻胶1018为掩模，依次对氮化物层1016、氧化物层1014、牺牲栅导体层1012和牺牲栅介质层1010进行选择性刻蚀如RIE。RIE可以停止于隔离层1009。之后，可以去除光刻胶1018。于是，形成了三个条状栅结构。在此，所谓“栅结构”，是指(牺牲)栅堆叠中的一层或多层，或者(牺牲)栅堆叠本身。例如，在图示的示例中，栅结构可以是指构图后的牺牲栅导体层1012和牺牲栅介质层1010(即，牺牲栅堆叠本身)。
在本示例中，左右两侧的栅结构随后将用来形成器件，而中间的栅结构并不真正用来形成器件，因此可以称作“伪”栅结构。
随后，如图6(沿AA′线的截面图)所示，可以在栅结构的侧壁上形成栅侧墙1020。本领域技术人员知道多种方式来形成这种侧墙。例如，可以在图5(a)、5(b)和5(c)所示的结构上大致共形地淀积一层氮化物，然后以大致垂直于衬底表面的角度对其进行RIE，来形成侧墙1020。侧墙1020的宽度(图中水平方向上的维度)可以为约5-30nm。在此，没有去除栅结构顶部的掩模层。这主要是为了在后继的处理中保护栅结构。在该示例中，由于氮化物层1016和侧墙1020均包括氮化物，在附图中将它们示出为一体。
在此，描述形成一个P型器件和一个N型器件的情况。为此，如图7(沿AA′线的截面图)所示，可以通过掩模层遮蔽N型器件的区域(图中右侧区域)。例如，掩模层可以包括厚度为约3-10nm的氧化物层1022以及氮化物层1024。该掩模层可以延伸到中间的栅结构顶面上，并露出P型器件的区域(图中左侧区域)。
尽管这里描述了形成一个P型器件及一个N型器件共两个器件的情况，但是本公开不限于此。本公开的技术也可以应用于形成更多或更少同类型或不同类型的半导体器件。
然后，可以如图8(沿AA′线的截面图)所示，对于P型器件，在栅结构的相对两侧，形成至少部分地嵌入于鳍状结构F中的另外的半导体层1026。在该示例中，鳍状结构F与衬底1002一体，且半导体层1026甚至可以进入到衬底1002中。半导体层1026可以包括不同于衬底1002的材料，例如SiGe(例如，Ge的原子百分比含量为约35-75％，且优选地，Ge的原子百分比含量可以渐变)，以便向沟道区施加压应力。这种嵌入半导体层例如可以如下形成：以牺牲栅结构(在该示例中，顶面设有氮化物层)和栅侧墙(在该示例中，氮化物)为掩模，对鳍状结构F进行选择性刻蚀如RIE(可以进入衬底1002)，以形成沟槽；然后，向该沟槽中填充(例如选择性外延生长，且然后可以回蚀)半导体材料如SiGe。牺牲栅导体层顶面上的掩模层可以防止牺牲栅导体层在对鳍状结构F(在该示例中，牺牲栅导体层和鳍状结构均包括硅材料)进行选择性刻蚀时受损。
这里需要指出的是，在附图中，将半导体层1026的顶面示出为与鳍状结构F的顶面齐平。但是，本公开不限于此，例如取决于回蚀的量，半导体层1026的顶面可以较高或较低。
在生长半导体材料的同时，可以对其进行原位掺杂，例如对于P型器件进行P型掺杂，掺杂浓度为约1E19-1E22cm-3。这种原位掺杂的半导体层1026随后可以形成半导体器件的源/漏区。之后，可以通过选择性刻蚀如RIE去除掩模层1022和1024。
同样地，可以对另一侧的N型器件进行类似处理。例如，如图9(沿AA′线的截面图)所示，可以通过掩模层遮蔽P型器件的区域。例如，掩模层可以包括厚度为约3-10nm的氧化物层1028以及氮化物层1030。该掩模层可以延伸到中间的栅结构顶面上，并露出N型器件的区域。
然后，如图10(沿AA′线的截面图)所示，同样可以在N型器件的栅结构的相对两侧，形成至少部分地嵌入于鳍状结构F中的另外的半导体层1032。在该示例中，鳍状结构F与衬底1002一体，且半导体层1032甚至可以进入到衬底1002中。半导体层1032可以包括不同于衬底1002的材料，例如Si：C(例如，C的原子百分比含量为约0.32％)，以便向沟道区施加拉应力。这种嵌入半导体层例如可以如上所述形成。在生长半导体材料的同时，可以对其进行原位掺杂，例如对于N型器件进行N型掺杂。这种原位掺杂的半导体层1032随后可以形成半导体器件的源/漏区。之后，可以通过选择性刻蚀如RIE去除掩模层1030和1028。
尽管以上描述了形成外延生长嵌入式源/漏区的示例，但是本公开不限于此。例如，可以通过直接向鳍F进行离子注入，来形成源/漏区。
之后，可以进行栅替代。
例如，如图11(沿AA′线的截面图)所示，可以在衬底上形成例如淀积层间电介质层1036。层间电介质层1036可包括氧化物，其厚度足以填满各栅结构之间的空间。另外，可以先形成例如淀积刻蚀停止衬层1034。刻蚀停止衬层1034可以包括氮化物，厚度为约5-20nm。在该示例中，由于刻蚀停止衬层1034与栅侧墙1020、掩模中的氮化物层1016均包括氮化物，因此将它们示出为一体。另外，为了作图方便起见，在图中没有示出栅侧墙1020以及掩模中的氮化物层1016由于淀积刻蚀停止衬层1034而导致的厚度增加。
之后，如图12(沿AA′线的截面图)所示，可以进行平坦化处理例如CMP，直至露出牺牲栅结构，具体地，露出牺牲栅导体层1012。可以通过选择性刻蚀，如用TMAH溶液进行湿法腐蚀，去除牺牲栅导体层1012；并进一步选择性刻蚀，如用HF溶液或BOE溶液进行湿法腐蚀，来去除牺牲栅介质层1010。这样，就在栅侧墙1020内侧形成了槽。然后，如图13(沿AA′线的截面图)所示，可以在槽内形成(例如，淀积然后平坦化)替代栅堆叠。具体地，替代栅堆叠可以包括替代栅介质层1038和替代栅导体层1040。替代栅介质层1038可以包括高K栅介质材料如NfO2，厚度为约2-4nm，替代栅导体层1040可以包括金属栅导体，例如TiN、TiAl、TaN、TiC之一或其组合。对于N型器件和P型器件，替代栅导体层1040可以包括不同功函数的材料。另外，在形成替代栅堆叠之前，还可以形成厚度为约0.3-1.5nm的界面层(例如，氧化物)。
根据本公开的一有利示例，可以使替代栅导体层1040下凹，以在其顶部填充电介质材料。例如，如图14(沿AA′线的截面图)所示，可以通过选择性刻蚀如RIE，去除一部分替代栅导体层1040，然后向栅侧墙1020内侧其顶部由于去除一部分而得到的空间中填充(例如，淀积然后平坦化)电介质层1042如氮化物。
然后，如图15(沿AA′线的截面图)所示，可以通过掩模层1044例如光刻胶，遮蔽P型器件区域和N型器件区域，例如掩模层1044可以延伸到伪栅侧墙上方，但露出伪栅堆叠区域。然后，可以通过选择性刻蚀如RIE，依次选择性去除电介质层1042、替代栅导体层1040、替代栅介质层1038和鳍状结构F，以形成沟槽T，如图16(沿AA′线的截面图)所示。在该示例中，并没有去除沟槽T侧壁上的替代栅介质层1038，但是这部分替代栅介质层1038也可以去除。之后，可以去除掩模层1044。
由于相对于栅侧墙1020(尽管在该示例中，其顶端的一部分可能在对氮化物的电介质层1042进行RIE时被去除)进行选择性刻蚀，所以沟槽T可以自对准于栅侧墙1020所限定的空间。具体地，沟槽T的侧壁基本上沿栅侧墙1020的内壁(在该示例中，向内缩进大致替代栅介质层1038的厚度，几乎可以忽略不计)延伸。
为了在以下进一步加大(特别是加宽)沟槽T时避免对沟槽T的上部侧壁的形貌造成影响，可以在沟槽T的侧壁上形成适当的电介质材料，例如氮化物或SiC。例如，如图17(沿AA′线的截面图)所示，可以通过侧墙形成工艺，在沟槽T的侧壁上形成厚度为约2-7nm的电介质层1046。
然后，如图18(沿AA′线的截面图)所示，可以通过沟槽T的底壁来进一步加深沟槽。例如，可以通过沟槽T继续对衬底1002进行RIE，使得沟槽T加深。然后，可以通过加深的沟槽T进一步对衬底1002进行各向同性刻蚀如湿法腐蚀，使得沟槽T的下部加宽。沟槽T的上部由于在侧壁上存在电介质层1046，从而不会加宽。通过这种电介质层1046，可以改善绝缘电学性能，例如电击穿、低k等。
备选地，在形成电介质层1046后，可以通过沟槽的底部，对衬底1002直接进行各向同性刻蚀，来同时加宽、加深沟槽T，而不是如上所述先加深、再加宽。
通过这种加深、加宽的沟槽，有利于改善器件之间的隔离，例如，降低器件之间的漏电流或短路。
接下来，如图19(沿AA′线的截面图)所示，可以向沟槽T中填充(例如，淀积然后平坦化)电介质材料如氧化物，形成隔离部1048(可称作“第二隔离部”)。由于沟槽T自对准于栅侧墙1020所限定的空间，所以在沟槽T内形成的隔离部1048也自对准于栅侧墙1020所限定的空间。
在该示例中，由于沟槽T上部窄而下部宽，因此在沟槽T的下部，隔离部1048可以沿沟槽T的内壁形成，并具有中空结构，形成气隙。这种气隙有助于低k。
通过这种沟槽T以及沟槽T内形成的隔离部1048，鳍状结构F被划分为彼此电隔离的两部分，分别充当N型器件和P型器件的鳍。
当然，本公开不限于此，而是可以将沟槽T的下部完全填充。例如，如图20(沿AA′线的截面图)所示，在形成如图19所示的中空结构之后，可以对隔离部1048进行选择性刻蚀如RIE。RIE可以沿大致垂直于衬底表面的方向进行，从而可以去除沟槽上部的隔离部1048，而沟槽下部侧壁上的隔离部1048可以保留(示出为1048′)。在该示例中，由于层间电介质层1036与隔离部1048一样包括氧化物，因此在RIE过程中层间电介质层1036也可以被去除。然后，可以继续向沟槽中填充电介质材料如氧化物。在填充过程中，仍然可能出现如图19所示的中空结构。此时，可以再次执行结合图20描述的操作。可以重复这种填充并刻蚀的步骤，直至沟槽T完全被电介质填充为止。可以对填充的电介质进行平坦化处理如CMP(可以停止于栅导体层顶部的电介质层1042)，从而栅侧墙之间的空间也被填满，重新得到层间电介质层1050，如图21(沿AA′线的截面图)所示。
在如上所述形成器件以及自对准的隔离部之后，还可以形成其他外围部件。例如，如图22所示，可以形成源/漏接触部1052。这种源/漏接触部1052可以通过刻蚀接触孔、然后填充导电材料如金属(例如Cu或W)来形成。在填充导电材料之前，还可以在接触孔的侧壁上形成扩散阻挡层如TiN。
如图22所示，根据本公开该实施例的半导体装置可以包括P型器件和N型器件。每一器件可以包括相应的栅堆叠(包括替代栅介质层1038和替代栅导体层1040)以及位于栅堆叠侧壁上的栅侧墙1020。在这两个器件之间，可以形成伪栅侧墙。如上所述，隔离部自对准于该伪栅侧墙所限定的空间。由于自对准，在俯视图中，隔离部的下部相对于伪栅侧墙所限定的空间的纵向延伸线对称。隔离部具有上小下大的构造。由于隔离部通过相同的沟槽来形成，因此具有相同的纵轴线，即，第二隔离部的下部和上部在竖直方向上是中心对准的。
根据其他实施例，栅侧墙1020(包括伪栅侧墙)可能由于后继工艺而部分地甚至全部去除。在以上实施例中，仅在沟槽T的上部侧壁上形成电介质薄层。根据其他实施例，在加宽、加深沟槽之后，还可以沿着沟槽的内壁进一步形成电介质薄层。
图23-32是示出了根据本公开另一实施例的制造半导体装置的流程中部分阶段的示意图。以下，将主要描述该实施例与上述实施例之间的不同之处。
如图23所示，可以提供衬底1002a。关于衬底1002a，可以参见以上针对衬底1002的说明，在此不再赘述。
在衬底1002a上，例如通过外延生长，可以设置第一半导体层1003和第二半导体层1002b。衬底1002a、第一半导体层1003和第二半导体层1002b中的相邻层之间可以相对于彼此具有刻蚀选择性，例如包括不同的半导体材料。例如，在衬底1002a为体硅衬底的情况下，第一半导体层1003可以包括SiGe(例如，Ge的原子百分比为约10-30％)，厚度为约10-50nm；第二半导体层1002b可以包括Si，厚度为约10-100nm。
类似地，在第二半导体层1002b上，可以形成硬掩模层，例如氧化物层1004和氮化物层1006。对此，可以参见以上针对氧化物层1004和氮化物层1006的说明，在此不再赘述。
接着，可以按照以上结合图图1(a)-10描述的操作进行，在此不再赘述。对于空间位置关系，衬底1002a可以参照以上衬底1002位于阱区1002-1下方的部分，第一半导体层1003可以参照阱区1002-1，且第二半导体层1002b可以参照以上衬底1002位于阱区1002-1上方的部分。
根据本公开的另一实施例，在形成嵌入式源/漏时，可以先形成一停止层。例如，如图24(沿AA′线的截面图)所示，在对P型器件进行处理时，可以先生长停止层1026′，然后再生长半导体层1026。关于半导体层1026，可以参见以上说明，在此不再赘述。停止层1026′可以包括相对于第一半导体层1003具有刻蚀选择性的半导体材料，例如SiGe(例如，Ge的原子百分比含量为约10％，不同于第一半导体层1003中Ge的原子百分比含量以提供刻蚀选择性)，厚度为约1-3nm。停止层1026′同样可以被原位掺杂，以形成源/漏区的一部分。
对于N型器件，可以类似地进行处理。即，在形成半导体层1032之前，可以形成停止层(未示出)。
在以下，仍然以未形成停止层的情况为例进行说明。
如图25(沿AA′线的截面图)所示，可以在衬底上形成例如淀积层间电介质层1036′。在此，为在后继处理中提供刻蚀选择性，层间电介质层1036′可包括SiC。对此，可以参见以上结合图11和12的说明，在此不再赘述。
根据一有利示例，为了降低穿通，可以形成穿过鳍下方的隔离层。
例如，如图26(a)和26(b)(分别是沿AA′线和BB′线的截面图)所示，可以去除牺牲栅结构，以露出栅侧墙内侧的空间。由于牺牲栅结构的去除，下方的STI隔离层1009被露出。如果STI隔离层1009的顶面不低于第一半导体层1003的顶面且因此遮蔽第一半导体层1003，则可以对STI隔离层1009进行回蚀如RIE，以便露出第一半导体层1003(特别是露出其侧壁的至少一部分)，如图26(b)所示。
由于第一半导体层1003的露出，可以去除第一半导体层1003的至少一部分，以在第二半导体层1002b下方形成空隙。例如，如图27(a)和27(b)(分别是沿AA′线和BB′线的截面图)所示，可以对第一半导体层1003进行选择性刻蚀。为了可以很好地控制刻蚀量，特别是沿鳍状结构F纵向延伸方向上的刻蚀量，可以采用原子层刻蚀(ALE)。由于通过栅侧墙内侧的空间对第一半导体层1003进行选择性刻蚀，因此由此得到的空隙可以自对准于栅侧墙内侧的空间，即，它们在竖直方向上是中心对准的。此外，这些空隙的顶面对应于第一半导体层1003的顶面(或者说，第二半导体层1002b的底面)，因此是共面的。这可以降低工艺波动。
根据另一实施例，在对第一半导体层1003进行选择性刻蚀时，刻蚀可以在横向上停止于源/漏区处的半导体层1026、1032(在形成停止层1026′的情况下，停止于停止层1026′)，如图28(沿AA′线的截面图)所示。
随后，如图29(a)和29(b)(分别是沿AA′线和BB′线的截面图)所示，可以向空隙中填充(例如，淀积然后回蚀)电介质材料如氧化物，形成隔离层2001。如图29(b)所示，隔离层2001在第二半导体层1002b下方延伸，且如上所述可能延伸至两侧的源/漏区位置处。由于空隙自对准于栅堆叠内侧的空间，因此隔离层2001自对准于栅堆叠内侧的空间，即，它们在竖直方向上是中心对准的。由于均是氧化物，在此以虚线示出了STI隔离层1009与隔离层2001之间的界面。
在该示例中，回蚀后STI隔离层1009的顶面可以低于第二半导体层1002b的底面。但是，本公开不限于此。例如，根据回蚀的量，STI隔离层1009的顶面可以(略)高或(略)低于第二半导体层1002b的底面。
在此，由于层间电介质层1036′包括SiC，因此在回蚀氧化物时不会被去除。于是，只在栅侧墙内侧留下了空间以供随后形成栅结构。
之后，可以按照以上结合图13至15描述的操作进行处理。例如，形成栅结构，使栅导体层下凹并填充电介质层1042(在该示例中可以为SiC)，并遮蔽器件区域而露出伪栅堆叠区域。
如图30(沿AA′线的截面图)所示，可以通过选择性刻蚀如RIE，依次选择性去除电介质层1042、替代栅导体层1040、替代栅介质层1038和鳍状结构F，以形成沟槽T。刻蚀可以停止于下方的隔离层1009、2001。如上所述，沟槽T可以自对准于栅侧墙1020所限定的空间。
然后，如图31(沿AA′线的截面图)所示，可以向沟槽T中填充(例如，淀积然后平坦化)电介质材料如氧化物，形成隔离部2003。同样地，隔离部2003可以自对准于栅侧墙1020所限定的空间。
根据另一实施例，如图32(沿AA′线的截面图)所示，在填充电介质之前，可以先去除隔离层2001，并在沟槽的内壁上形成电介质层2005，然后再填充电介质。这种电介质层2005有助于改善绝缘电学性能，例如电击穿、低k和保护器件等。
如图31和32所示，类似于上述实施例，该半导体装置可以包括P型器件和N型器件。每一器件可以包括相应的栅堆叠(包括替代栅介质层1038和替代栅导体层1040)以及位于栅堆叠侧壁上的栅侧墙1020。在这两个器件之间，可以形成伪栅侧墙。如上所述，隔离部1021、1023自对准于该伪栅侧墙所限定的空间。
隔离部2001和2003构成了器件之间的隔离(可称为“第二隔离部”)。同样地，在图31和32的截面中，下方的隔离部2001相对于上方的隔离部2003扩大。由这种扩大，隔离部2001可以相对于隔离部2003形成台阶部，这种台阶部可以与第一半导体层1003的顶面或者第二半导体层1002b的底面共面。
此外，该半导体装置还可以包括在P型器件和/或N型器件区域中在鳍状结构F下方形成的隔离层2001。如上所述，这种绝缘层2001在鳍状结构F下方延伸，相当于在器件的沟道区下方增加了电隔离。从而，可以实现类似于SOI结构的优点，例如降低漏电流。另外一方面，隔离层1003可以不延伸到源/漏区下方，从而源/漏区至少有一部分与体衬底相接，并因此可以避免SOI结构的一些缺点如自加热效应等。
根据其他实施例，可以不在P型器件和/或N型器件区域中形成隔离层2001。例如，这可以通过在形成隔离层2001的工艺中遮蔽器件区域来实现。
尽管在上述实施例中使用了后栅工艺，但是本公开不限于此。本公开的技术也可以应用于先栅工艺。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (27)

1.一种半导体装置，包括：
衬底，所述衬底包括基底衬底、设置在基底衬底上的第一半导体层以及设置在第一半导体层上的第二半导体层；
在衬底上形成的沿同一直线延伸的第一鳍状结构和第二鳍状结构，第一鳍状结构和第二鳍状结构中的每一个至少包括第二半导体层；
在所述直线两侧绕第一鳍状结构和第二鳍状结构形成的第一隔离部；
基于第一鳍状结构在衬底上形成的第一鳍式场效应晶体管“FinFET”和基于第二鳍状结构在衬底上形成的第二FinFET，其中，第一FinFET包括在第一隔离部上形成的与第一鳍状结构相交的第一栅堆叠，第二FinFET包括在第一隔离部上形成的与第二鳍状结构相交的第二栅堆叠；以及
第一鳍状结构与第二鳍状结构之间、与第一鳍状结构和第二鳍状结构相交从而将第一鳍状结构和第二鳍状结构彼此隔离的第二隔离部，其中第二隔离部与第一栅堆叠和第二栅堆叠中至少之一平行延伸。
2.根据权利要求1所述的半导体装置，其中，所述第一隔离部的顶面在第二半导体层的顶面以下或在第二半导体层的底面以下。
3.根据权利要求1或2所述的半导体装置，其中，在沿所述直线截取的纵剖面中，第二隔离部包括上部和下部，下部相对于上部的底端相对扩大。
4.根据权利要求3所述的半导体装置，其中，在所述纵剖面中，第二隔离部的上部的顶端相对于底端相对扩大。
5.根据权利要求3所述的半导体装置，其中，第二隔离部的下部相对于上部的底端形成台阶部，该台阶部与第二半导体层的底面共面。
6.根据权利要求3所述的半导体装置，其中，第二隔离部从上向下穿过第二半导体层，其中，第二隔离部位于第一鳍状结构正下方的部分的顶面与第二半导体层的底面相接，且第二隔离部位于第二鳍状结构正下方的部分的顶面与第二半导体层的底面相接。
7.根据权利要求3所述的半导体装置，其中，在所述直线的延伸方向上，第二隔离部位于第一鳍状结构正下方的部分延伸至第一FinFET的源/漏区的位置，且第二隔离部位于第二鳍状结构正下方的部分延伸至第二FinFET的源/漏区的位置。
8.根据权利要求3至5之一所述的半导体装置，还包括：
在第一鳍状结构中第二半导体层下方沿第一鳍状结构延伸的第三隔离部和/或在第二鳍状结构中第二半导体层下方沿第二鳍状结构延伸的第四隔离部。
9.根据权利要求8所述的半导体装置，其中，以下至少之一成立：
在沿所述直线截取的纵剖面中，第三隔离部与第一栅堆叠在竖直方向上是中心对准的；以及
在沿所述直线截取的纵剖面中，第四隔离部与第二栅堆叠在竖直方向上是中心对准的。
10.根据权利要求8所述的半导体装置，其中，以下至少之一成立：
第三隔离部的顶面与第一鳍状结构中第二半导体层的底面相接；
第四隔离部的顶面与第二鳍状结构中第二半导体层的底面相接。
11.根据从属于权利要求4的权利要求8所述的半导体装置，其中，第三隔离部、第四隔离部的顶面与所述台阶部共面。
12.根据权利要求8所述的半导体装置，其中，以下至少之一成立：
在所述直线的延伸方向上，第三隔离部延伸至第一FinFET的源/漏区的位置；
在所述直线的延伸方向上，第四隔离部延伸至第二FinFET的源/漏区的位置。
13.根据权利要求7或12所述的半导体装置，还包括：在第一栅堆叠和/或第二栅堆叠各自的相对两侧至少部分地嵌入于相应鳍状结构中形成的另外的半导体层，其中第一FinFET和/或第二FinFET各自的源/漏区至少部分地形成在所述另外的半导体层中，
其中，第一FinFET和第二FinFET中至少之一的所述另外的半导体层是叠层结构。
14.根据权利要求3至7之一所述的半导体装置，其中，在沿所述直线截取的纵剖面中，第二隔离部的所述下部和所述上部在竖直方向上是中心对准的。
15.根据权利要求14所述的半导体装置，还包括：
在第一栅堆叠的侧壁上的第一侧墙；
在第二栅堆叠的侧壁上的第二侧墙；以及
第一侧墙和第二侧墙之间的虚设侧墙，其中，第二隔离部自对准于虚设侧墙所限定的空间。
16.根据权利要求3至7之一所述的半导体装置，还包括：至少在第二隔离部的所述上部的侧壁上形成的绝缘薄层。
17.根据权利要求1所述的半导体装置，还包括：至少在第二隔离部的部分侧壁上形成的绝缘薄层。
18.一种制造半导体装置的方法，包括：
提供基底衬底、第一半导体层和第二半导体层依次叠置的叠层结构；
在所述叠层结构上形成鳍状结构，其中鳍状结构的底部低于第二半导体层的底面；
在所述鳍状结构两侧绕所述鳍状结构形成第一隔离部；
在第一隔离部上形成与所述鳍状结构相交的伪栅结构，并在伪栅结构的相对两侧分别形成与所述鳍状结构相交的第一栅结构和第二栅结构；
在第一栅结构、第二栅结构和伪栅结构的侧壁上分别形成第一栅侧墙、第二栅侧墙和虚设侧墙；
去除伪栅结构，以使第一半导体层在虚设侧墙内侧露出；
选择性刻蚀第一半导体层；
向虚设侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第二隔离部的一部分；
基于虚设侧墙，对所述鳍状结构进行选择性刻蚀；以及
向虚设侧墙内侧填充电介质材料，以形成第二隔离部的另一部分。
19.根据权利要求18所述的方法，其中，
第一栅结构、第二栅结构和伪栅结构是牺牲栅结构，
在去除伪栅结构时，该方法还包括去除第一栅结构和第二栅结构，
选择性刻蚀第一半导体层包括：对由于伪栅结构、第一栅结构和第二结构的去除露出的第一半导体层进行选择性刻蚀，
形成第二隔离部的一部分还包括：向第一栅侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第三隔离部；以及向第二栅侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第四隔离部，
在形成第二隔离部的一部分、第三隔离部和第四隔离部之后，该方法包括在虚设侧墙以及第一栅侧墙和第二栅侧墙内侧的空间中形成替代栅结构，且去除虚设侧墙内侧的替代栅结构，以露出所述鳍状结构，以便对所述鳍状结构进行选择性刻蚀。
20.根据权利要求18或19所述的方法，还包括：
在第一栅侧墙和/或第二栅侧墙的相对两侧，形成至少部分地嵌入于鳍状结构中的另外的半导体层。
21.根据权利要求20所述的方法，其中，在选择性刻蚀第一半导体层时，所述选择性刻蚀在横向上停止于所述另外的半导体层。
22.根据权利要求21所述的方法，其中，所述另外的半导体层是叠层结构。
23.根据权利要求18所述的方法，还包括：在对鳍状结构进行选择性刻蚀而在虚设侧墙内得到的沟槽的侧壁上形成绝缘侧墙。
24.根据权利要求23所述的方法，其中，在对鳍状结构进行选择性刻蚀之后且在形成绝缘侧墙之前，该方法还包括：去除第二隔离部的所述一部分。
25.根据权利要求18所述的方法，其中，使第一半导体层在虚设侧墙内侧露出包括：
选择性刻蚀第一隔离部，使第一半导体层的侧壁至少部分地露出。
26.一种电子设备，包括如权利要求1至17中任一项所述的半导体装置。
27.根据权利要求26所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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