CN107818943A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供了一种半导体装置及其制造方法。一示例装置可以包括：体半导体衬底；在衬底上形成的彼此相邻的第一FinFET和第二FinFET，其中第一FinFET包括第一鳍以及与第一鳍相交的第一栅堆叠，第二FinFET包括第二鳍以及与第二鳍相交的第二栅堆叠，其中第一鳍和第二鳍沿相同的方向延伸且在该方向上对准；设于第一鳍与第二鳍之间的第一隔离部；以及位于第一隔离部下方、第一FinFET与第二FinFET之间的区域中的第二隔离部，用于降低第一FinFET和第二FinFET之间的穿通。

Description

半导体装置及其制造方法
本申请是于2013年11月28日递交的题为“半导体装置及其制造方法”的中国发明专利申请201310627406.8的分案申请。
技术领域
本公开一般地涉及集成电路制造领域，更具体地，涉及一种包括可以减小面积开销的隔离部的半导体装置及其制造方法。
背景技术
随着对多功能、小型化电子设备的需求日益增长，期望在晶片上集成越来越多的器件。然而，在当前器件已经小型化到逼近物理极限的情况下，越来越难以进一步缩小每器件的平均面积。此外，任何面积开销都可能导致制造成本的增加。
满足小型化趋势的方案之一是立体型器件，例如FinFET(鳍式场效应晶体管)。在FinFET中，通过在高度方向扩展，降低了在晶片表面上占用的面积。但是，相对于平面型器件如MOSFET，FinFET之间的隔离占用更多的面积，因为每一隔离需要两个伪栅。
发明内容
鉴于上述问题，本公开提出了一种半导体器件及其制造方法，以至少解决上述问题和/或至少提供下述优点。
根据本公开的一个方面，提供了一种半导体装置，包括：体半导体衬底；在衬底上形成的鳍；在衬底上形成的第一FinFET和第二FinFET，其中第一FinFET包括与所述鳍相交的第一栅堆叠以及位于第一栅堆叠侧壁上的第一栅侧墙，第二半导体器件包括与所述鳍相交的第二栅堆叠以及位于第二栅堆叠侧壁上的第二栅侧墙；在第一FinFET和第二FinFET之间形成与鳍相交的伪栅侧墙；自对准于伪栅侧墙所限定的空间的隔离部，所述隔离部将第一FinFET和第二FinFET电隔离；以及位于隔离部下方、与隔离部相接的绝缘层。
根据本公开的另一方面，提供了一种制造半导体装置的方法，包括：在体半导体衬底上形成鳍；在衬底上一区域中，形成绝缘层，所述绝缘层穿过鳍下方且与鳍相接；在体半导体衬底上在所述区域中形成与所述鳍相交的伪栅结构，并在伪栅结构的相对两侧分别形成与所述鳍相交的第一栅结构和第二栅结构；在第一栅结构、第二栅结构和伪栅结构的侧壁上分别形成第一栅侧墙、第二栅侧墙和伪栅侧墙；形成自对准于伪栅侧墙所限定的空间的沟槽，所述沟槽延伸到绝缘层；在沟槽中填充电介质材料，形成隔离部。
根据本公开的实施例，可以形成自对准于伪栅侧墙之间的隔离部如STI。从而每一隔离只需要一个伪栅，降低了隔离部占用的面积。本公开的技术特别适用FinFET。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-21是示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图；以及
图22-31是示出了根据本公开另一实施例的制造半导体装置的流程中部分阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种半导体装置。该半导体装置例如制作于体材料半导体衬底上。该半导体装置可以包括在衬底上相邻设置的第一半导体器件和第二半导体器件。这种半导体器件例如包括FinFET。这种情况下，每一半导体器件可以包括各自的鳍以及与鳍相交的栅堆叠。例如，鳍可以通过对衬底进行构图而得到。在一些示例中，第一半导体器件和第二半导体器件可以共用相同的鳍。此外，在栅堆叠的侧壁上，可以形成有栅侧墙(spacer)。
为了电隔离第一半导体器件和第二半导体器件(如果需要的话)，可以在它们之间形成隔离部如浅沟槽隔离(STI)。该隔离部可以自对准于设于第一半导体器件和第二半导体器件之间的伪栅侧墙(在其内侧)所限定的空间。这种自对准的隔离部可以通过以伪栅侧墙为掩模刻蚀出的沟槽(因此，该沟槽的侧壁大致沿伪栅侧墙的内壁延伸)，然后在沟槽内填充电介质材料来形成。
例如，伪栅侧墙可以按照与第一半导体器件和第二半导体器件各自的栅侧墙相同的工艺来制作。此外，可以按照与第一半导体器件和第二半导体器件各自的栅堆叠相同的工艺来形成伪栅堆叠。换言之，可以在第一半导体器件和第二半导体器件之间形成类似于第一和/或第二半导体器件的伪器件(包括伪栅堆叠和伪栅侧墙)。这些器件(包括伪器件)可以具有大致相同的栅堆叠和栅侧墙，且它们的栅堆叠以及相应地栅侧墙可以大致对准。
在第一半导体器件和第二半导体器件共用相同的鳍的情况下，伪栅结构也可以与鳍相交，从而形成伪FinFET。即，可以形成与公共的鳍相交的三个器件(包括一个伪器件)。此时，伪栅隔离部(或者沟槽)可以延伸穿过鳍，从而使得第一半导体器件和第二半导体器件各自的有源区隔离。
各半导体器件的源/漏区可以在各自的栅堆叠相对两侧形成于衬底中(在FinFET的情况下，例如形成于鳍中)。根据一有利示例，可以形成至少部分地嵌入于鳍中的另外的半导体层，源/漏区可以至少部分地形成在该另外的半导体层中。这种另外的半导体层可以包括不同于衬底的材料，以便将沟道区施加应力。例如，对于N型器件，可以施加拉应力；而对于P型器件，可以施加压应力。
根据一有利示例，该半导体装置还可以包括在隔离部下方形成且与隔离部相接的绝缘层。该绝缘层可以大致沿着伪栅侧墙所限定的空间(或者，隔离部)延伸，且可以在横向上超出该空间(或者，隔离部)。衬底中可以包括掺杂阱，绝缘层可以位于掺杂阱的上部且被限定于第一半导体器件和第二半导体器件之间。在FinFET的情况下，绝缘层面向第一FinFET的侧壁可以比隔离部面向第一FinFET的侧壁更靠近第一FinFET，绝缘层面向第二FinFET的侧壁可以比隔离部面向第二FinFET的侧壁更靠近第二FinFET。另外，该绝缘层可以穿过鳍下方，例如在鳍与衬底之间延伸。
另外，该半导体装置还可以包括在第一半导体器件和/或第二半导体器件(FinFET)的鳍下方的绝缘层。这种绝缘层可以与上述绝缘层类似，大致沿相应的栅结构延伸，且可以在横向上超出相应的栅结构，并可以穿过鳍下方。于是，可以实现类似SOI结构的优点如降低漏电流等。此外，绝缘层可以不延伸到源/漏区下方，或者最多延伸到部分源/漏区下方，以避免SOI结构的缺点如自加热等。
这种半导体装置例如可以如下来制作。例如，可以在衬底上形成第一栅结构和第二栅结构以及位于它们之间的伪栅结构，然后可以在各栅结构的侧壁上形成栅侧墙。在这些处理中，栅结构和伪栅结构可以相同地处理。即，可以按照形成三个栅结构的方式，来进行这些处理。例如，可以在衬底上形成栅介质层和栅导体层，然后将它们构图为三个栅结构。还可以在栅导体层上形成掩模层，以便在后继处理中保护栅结构。然后，可以利用栅结构和栅侧墙进行器件的制作(例如，源/漏区形成)。为制作器件所进行的处理同样可以针对伪栅结构进行(得到伪器件)。
这些半导体器件(包括伪器件)可以是FinFET。在这种情况下，在制作栅结构之前，可以在衬底上形成鳍。例如，可以通过对衬底(和/或衬底上形成的半导体层)进行构图来形成鳍。在一个示例中，第一和第二半导体器件以及伪器件可以共用相同的鳍，即它们各自的栅结构可以与同一鳍相交。可以在衬底上将要形成伪栅结构的区域中，形成绝缘层，所述绝缘层穿过鳍下方且与鳍相接。另外，还可以在衬底上将要形成第一和第二栅结构的区域中，形成绝缘层，所述绝缘层穿过鳍下方且与鳍相接。例如，这种绝缘层可以通过去除鳍下方的一部分衬底，并以电介质材料填充由于该部分衬底去除而得到的空间来形成。
在进行器件的制作(例如，源/漏区形成)之后，可以形成自对准于伪栅侧墙所限定的空间的沟槽。该沟槽可以延伸到绝缘层，例如在FinFET的情况下贯穿鳍。可以通过在沟槽中填充电介质材料，来形成隔离部。
这种沟槽例如可以如下形成。可以形成掩模层，以遮蔽第一半导体器件的区域以及第二半导体器件的区域，但至少露出伪栅侧墙所限定的空间(此时被伪栅结构占据)。例如，掩模层可以延伸到伪栅侧墙上方，但露出伪栅结构。然后，可以相对于伪栅侧墙，对伪栅侧结构进行选择性刻蚀，并进一步选择性刻蚀鳍，来形成沟槽。掩模层可以包括氧化物和氮化物的叠层，且第一栅侧墙、第二栅侧墙和伪栅侧墙可以包括氮化物。
根据本公开的实施例，可以在器件制作中利用后栅工艺。此时，上述栅介质层和栅导体层可以是牺牲栅导体层和牺牲栅介质层。在形成源/漏区之后，可以去除栅侧墙内侧的牺牲栅结构，并在栅侧墙所限定的空间中填充替代栅堆叠(包括替代栅介质层和替代栅导体层)。在这种情况下，替代栅介质层可以在栅侧墙的内壁上延伸。在刻蚀沟槽时，替代栅介质层位于伪栅侧墙内部上的部分可以保留。
根据本公开的实施例，为进一步提升器件性能，可以利用外延源/漏技术。例如，可以在第一栅侧墙和/或第二栅侧墙的相对两侧，形成至少部分地嵌入于鳍中的另外的半导体层。这种另外的半导体层例如可以这样形成。具体地，可以各栅结构和栅侧墙为掩模，对鳍进行选择性刻蚀，以在其中形成凹槽，并在凹槽中外延生长所述另外的半导体层。在外延生长时，可以进行原位掺杂。
本公开可以多种方式呈现，以下将描述其中一些示例。
图1-21是示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图。
如图1所示(图1(a)是俯视图，图1(b)是沿图1(a)中AA′线的截面图，图1(c)是沿图1(a)中BB′线的截面图)，提供体材料衬底1002。该衬底可以包括各种合适的体半导体材料如Si、Ge、SiGe等。以下，以硅系材料为例进行描述，但是本公开不限于此。
在衬底1002中，例如通过离子注入，可以形成阱区1002-1。例如，对于P型器件，可以形成N型阱区；而对于N型器件，可以形成P型阱区。例如，N型阱区可以通过在衬底1002中注入N型杂质如P或As来形成，P型阱区可以通过在衬底1000中注入P型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成N型阱、P型阱，在此不再赘述。
在衬底1002上，可以通过例如淀积，形成掩模层。掩模层可以包括厚度为约5-20nm的氧化物(例如，氮化硅)层1004和厚度为约50-150nm的氮化物层(例如，氮化硅)1006的叠层。在掩模层上，可以形成光刻胶1008，该光刻胶1008例如通过光刻被构图为鳍状，以便随后在衬底上形成鳍。
接着，如图2所示(图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)，以光刻胶1008为掩模，依次对掩模层和衬底1002进行选择性刻蚀如反应离子刻蚀(RIE)，从而形成鳍F。之后，可以去除光刻胶1008。
这里需要指出的是，尽管在该示例中，通过直接对衬底进行构图来形成鳍，但是本公开不限于此。例如还可以在衬底上形成外延层，通过对外延层构图来形成鳍。在本公开中，表述“在衬底上形成鳍”包括以任意合适的方式在衬底上形成鳍，表述“在衬底层上形成的鳍”包括以任意合适方式在衬底上形成的鳍。
另外，在图2的示例中，示出了在形成鳍F时的选择性刻蚀停止于阱1002-1顶面上的情况。但是，本公开不限于此。例如，该选择性刻蚀也可以进入到阱1002-1中。
根据一有利示例，为了降低穿通，可以在将要形成隔离部的区域中形成穿过鳍下方的绝缘层。
具体地，如图3(图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图，图3(c)是沿图3(a)中BB′线的截面图)所示，可以掩模层1007(例如，光刻胶)遮蔽随后将要形成真正器件的区域，并露出随后将要形成隔离部的区域。然后，可以如图中的箭头所示，进行注入，以使衬底1002的一部分变性，形成变性部分1002-2。例如，可以大于2E14cm-2的剂量，注入Ge，从而可以将衬底1002中的晶体硅转变为非晶硅。衬底1002被掩模层1007以及鳍F(之上形成有掩模层1004和1006)露出的部分直接接受注入，从而发生变性。可以控制注入深度，以控制变性部分1002-2的厚度。如图3(b)和3(c)所示，在鳍F下方，由于原子散射，从而鳍F之下的一部分衬底1002尽管没有直接接受注入，但是也发生变性。由于掩模层(1004、1006)的存在，鳍F基本没有受到注入的影响。之后，可以去除掩模层1007，得到如图4(图4(a)对应于图3(b)的截面图，图4(b)对应于图3(c)的截面图)所示的结构。
之后，如图5所示，可以通过例如RIE，去除掩模层1006和1004。然后，可以相对于晶体硅，选择性刻蚀如RIE非晶硅，从而去除变性部分1002-2。这样，就在鳍F下方形成的空隙V。随后，如图6所示，可以向空隙V中填充(例如，淀积然后回蚀)电介质材料如氧化物，形成绝缘层1003。该绝缘层在俯视图中呈掩模层1007(参见图3(a))所限定的形状(在该示例中，上下延伸的条状)，且穿过鳍F下方。
这里需要指出的是，在图6的示例中，将绝缘层1003的顶面示出为与鳍F的底面对齐。但是，本公开不限于此。例如，根据回蚀的量，绝缘层1003的顶面可以(略)高或(略)低于鳍F的底面。
此外，还需要指出的是，形成绝缘层的方法不限于上述方式。例如，可以在衬底上例如通过外延生长，形成牺牲层和鳍主体层。可以将它们构图为鳍。然后，同样可以设置例如掩模层1007这样的掩模，并选择性去除例如RIE牺牲层，以在鳍主体层下方形成空隙。通过以电介质材料填充这种空隙，可以形成类似的绝缘层。
在如上所述形成鳍以及优选地形成绝缘层之后，可以进行器件制作工艺，例如栅堆叠形成、源/漏形成等。
具体地，如图7所示，可以在衬底上例如通过淀积依次形成牺牲栅介质层1010和牺牲栅导体层1012。例如，牺牲栅介质层1010包括氧化物，厚度为约1-5nm，牺牲栅导体层1012包括多晶硅或非晶硅，厚度为约50-150nm。如果需要的话，还可以对淀积后的牺牲栅导体层1012进行平坦化处理例如化学机械抛光(CMP)。之后，可以在牺牲栅导体层1012上例如通过淀积形成掩模层。掩模层可以包括厚度为约3-5nm的氧化物层1014和厚度为约50-150nm的氮化物层1016的叠层。在掩模层上，可以形成光刻胶1018。光刻胶1018例如通过光刻，被构图为与将要形成的栅堆叠相对应的形状(参见图8(a)，在本示例中，构图为三个大致平行的直线条)。
然后，如图8(图8(a)是俯视图，图8(b)是沿图8(a)中AA′线的截面图，图8(c)是沿图8(a)中BB′线的截面图)所示，以光刻胶1018为掩模，依次对氮化物层1016、氧化物层1014、牺牲栅导体层1012和牺牲栅介质层1010进行选择性刻蚀如RIE。之后，可以去除光刻胶1018。于是，形成了三个条状栅结构。在此，所谓“栅结构”，是指(牺牲)栅堆叠中的一层或多层，或者(牺牲)栅堆叠本身。例如，在图示的示例中，栅结构可以是指构图后的牺牲栅导体层1012和牺牲栅介质层1010(即，牺牲栅堆叠本身)。中间的(伪)栅结构在横向尺寸上可以小于之前形成的绝缘层1003。这种横向尺寸上的差异主要是为了保证工艺裕度，特别是确保伪栅结构能够很好地位于绝缘层1003上。
随后，如图9(对应于图8(b)中所示的截面)所示，可以在栅结构的侧壁上形成栅侧墙1020。本领域技术人员知道多种方式来形成这种侧墙。例如，可以在图8所示的结构上大致共形地淀积一层氮化物，然后以大致竖直的角度对其进行RIE，来形成侧墙1020。侧墙1020的宽度可以为约5-30nm。在此，没有去除栅结构顶部的掩模层。这主要是为了在后继的处理中保护栅结构。在该示例中，由于氮化物层1016和侧墙1020均包括氮化物，在附图中将它们示出为一体。
在此，描述形成一个P型器件和一个N型器件的情况。为此，如图10所示，可以通过掩模层遮蔽N型器件的区域(图中右侧区域)。例如，掩模层可以包括厚度为约3-10nm的氧化物层1022以及氮化物层1024。该掩模层可以延伸到中间的栅结构顶面上，并露出P型器件的区域(图中左侧区域)。
尽管这里描述了形成一个P型器件及一个N型器件共两个器件的情况，但是本公开不限于此。本公开的技术也可以应用于形成更多或更少同类型或不同类型的半导体器件。
然后，可以如图11所示，对于P型器件，在栅结构的相对两侧，形成至少部分地嵌入于鳍F中的另外的半导体层1026。在该示例中，鳍F与衬底1002一体，且半导体层1026甚至可以进入到衬底1002中。半导体层1026可以包括不同于衬底1002的材料，例如SiGe(例如，Ge的原子百分比含量为约35-75％，且优选地，Ge的原子百分比含量可以渐变)，以便向沟道区施加压应力。这种嵌入半导体层例如可以如下形成：以牺牲栅结构(在该示例中，顶面设有氮化物层)和栅侧墙(在该示例中，氮化物)为掩模，对鳍F进行选择性刻蚀如RIE(可以进入衬底1002)，以形成沟槽；然后，向该沟槽中填充(例如外延生长然后回蚀)半导体材料如SiGe。牺牲栅导体层顶面上的掩模层可以防止牺牲栅导体层在对鳍F(在该示例中，牺牲栅导体层和衬底均包括硅材料)进行选择性刻蚀时受损。
这里需要指出的是，在附图中，将半导体层1026的顶面示出为与鳍F的顶面齐平。但是，本公开不限于此，例如取决于回蚀的量，半导体层1026的顶面可以较高或较低。
在生长半导体材料的同时，可以对其进行原位掺杂，例如对于P型器件进行P型掺杂。这种原位掺杂的半导体层1026随后可以形成半导体器件的源/漏区。之后，可以通过选择性刻蚀如RIE去除掩模层1022和1024。
同样地，可以对另一侧的N型器件进行类似处理。例如，如图12所示，可以通过掩模层遮蔽P型器件的区域。例如，掩模层可以包括厚度为约3-10nm的氧化物层1028以及氮化物层1030。该掩模层可以延伸到中间的栅结构顶面上，并露出N型器件的区域。
然后，如图13所示，同样可以在N型器件的栅结构的相对两侧，形成至少部分地嵌入于鳍F中的另外的半导体层1032。在该示例中，鳍F与衬底1002一体，且半导体层1032甚至可以进入到衬底1002中。半导体层1032可以包括不同于衬底1002的材料，例如Si：C(例如，C的原子百分比含量为约0.32％)，以便向沟道区施加拉应力。这种嵌入半导体层例如可以如上所述形成。在生长半导体材料的同时，可以对其进行原位掺杂，例如对于N型器件进行N型掺杂。这种原位掺杂的半导体层1032随后可以形成半导体器件的源/漏区。之后，可以通过选择性刻蚀如RIE去除掩模层1030和1028。
尽管以上描述了形成外延生长嵌入式源/漏区的示例，但是本公开不限于此。例如，可以通过直接向鳍F进行离子注入，来形成源/漏区。
之后，可以进行栅替代。
例如，如图14所示，可以在衬底上形成例如淀积层间电介质层1036。层间电介质层1036可包括氧化物，其厚度足以填满各栅结构之间的空间。另外，可以先形成例如淀积刻蚀停止衬层1034。刻蚀停止衬层1034可以包括氮化物，厚度为约5-20nm。在该示例中，由于刻蚀停止衬层1034与栅侧墙1020、掩模中的氮化物层1016均包括氮化物，因此将它们示出为一体。另外，为了作图方便起见，在图中没有示出栅侧墙1020以及掩模中的氮化物层1016由于淀积刻蚀停止衬层1034而导致的厚度增加。
之后，如图15所示，可以进行平坦化处理例如CMP，直至露出牺牲栅结构，具体地，露出牺牲栅导体层1012。可以通过选择性刻蚀，如用TMAH溶液进行湿法腐蚀，去除牺牲栅导体层1012；并进一步选择性刻蚀，如用HF溶液或BOE溶液进行湿法腐蚀，来去除牺牲栅介质层1010。这样，就在栅侧墙1020内侧形成了槽。然后，如图16所示，可以在槽内形成(例如，淀积然后平坦化)替代栅堆叠。具体地，替代栅堆叠可以包括替代栅介质层1038和替代栅导体层1040。替代栅介质层1038可以包括高K栅介质材料如HfO2，厚度为约2-4nm，替代栅导体层1040可以包括金属栅导体，例如TiN、TiAl、TaN、TiC之一或其组合。对于N型器件和P型器件，替代栅导体层1040可以包括不同功函数的材料。另外，在形成替代栅堆叠之前，还可以形成厚度为约0.3-1.5nm的界面层(例如，氧化物)。
根据本公开的一有利示例，可以使替代栅导体层1040内凹，以在其顶部填充电介质材料。例如，如图17所示，可以通过选择性刻蚀如RIE，去除一部分替代栅导体层1040，然后向栅侧墙1020内侧其顶部由于去除一部分而得到的空间中填充(例如，淀积然后平坦化)电介质层1042如氮化物。
然后，如图18所示，可以通过掩模层1044例如光刻胶，遮蔽P型器件区域和N型器件区域，例如掩模层1044可以延伸到伪栅侧墙上方，但露出伪栅堆叠区域。然后，可以通过选择性刻蚀如RIE，依次选择性去除电介质层1042、替代栅导体层1040、替代栅介质层1038和鳍F。在该示例中，刻蚀可以停止于绝缘层1003，从而形成贯穿鳍F到达绝缘层1003的沟槽T，如图19所示。在该示例中，并没有去除沟槽T侧壁上的替代栅介质层1038，但是这部分替代栅介质层1038也可以去除。之后，可以去除掩模层1044。
由于相对于栅侧墙1020(尽管在该示例中，其顶端的一部分可能在对氮化物的电介质层1042进行RIE时被去除)进行选择性刻蚀，所以沟槽T可以自对准于栅侧墙1020所限定的空间。具体地，沟槽T的侧壁基本上沿栅侧墙1020的内壁(在该示例中，向内缩进大致替代栅介质层1038的厚度，几乎可以忽略不计)延伸。
接下来，如图20所示，可以向沟槽T中填充(例如，淀积然后平坦化)电介质材料如氧化物，形成隔离部1046。由于沟槽T自对准于栅侧墙1020所限定的空间，所以在沟槽T内形成的隔离部1046也自对准于栅侧墙1020所限定的空间。
在如上所述形成器件以及自对准的隔离部之后，还可以形成其他外围部件。例如，如图21所示，可以形成源/漏接触部1048。这种源/漏接触部1048可以通过刻蚀接触孔、然后填充导电材料如金属(例如Cu或W)来形成。
如图21所示，根据本公开该实施例的半导体装置可以包括P型器件和N型器件。每一器件可以包括相应的栅堆叠(包括替代栅介质层1038和替代栅导体层1040)以及位于栅堆叠侧壁上的栅侧墙1020。在这两个器件之间，可以形成伪栅侧墙。如上所述，隔离部1046自对准于该伪栅侧墙所限定的空间。此外，在隔离部1046下方形成有与隔离部1046相接的绝缘层1003。
图22-31是示出了根据本公开另一实施例的制造半导体装置的流程中部分阶段的示意图。
在如以上结合图1和2所述形成鳍F之后，如图22(图22(a)是俯视图，图22(b)是沿图22(a)中AA′线的截面图，图22(c)是沿图22(a)中BB′线的截面图)所示，可以掩模层1007′(例如，光刻胶)。该掩模层1007′除了如上所述露出随后将要形成隔离部的区域之外，还露出一部分器件区域(随后将在这些区域上形成器件的栅结构)。然后，可以如图中的箭头所示，进行注入，以使衬底1002的一部分变性，形成变性部分1002-2。这种变性处理可以参照以上结合图3的描述。之后，可以去除掩模层1007′，得到如图23(图23(a)对应于图22(b)的截面图，图23(b)对应于图22(c)的截面图)所示的结构。
之后，如图24所示，可以通过例如RIE，去除掩模层1006和1004。然后，可以相对于晶体硅，选择性刻蚀如RIE非晶硅，从而去除变性部分1002-2。这样，就在鳍F下方形成的空隙V。随后，如图25所示，可以向空隙V中填充(例如，淀积然后回蚀)电介质材料如氧化物，形成绝缘层1003。绝缘层在俯视图中呈掩模层1007′(参见图22(a))所限定的形状(在该示例中，三个上下延伸的条状)，且穿过鳍F下方。
这里需要指出的是，在该示例中，在左右两侧的器件区域中均形成了绝缘层1003。但是，本公开不限于此。例如可以只在一个器件区域中形成绝缘层(例如，通过改变掩模层1007′的形状来实现)。
接下来的处理可以类似于上述实施例中进行。
例如，如图26所示，可以在衬底上例如通过淀积依次形成牺牲栅介质层1010和牺牲栅导体层1012。之后，可以在牺牲栅导体层1012上例如通过淀积形成掩模层。在掩模层上，可以形成光刻胶1018。光刻胶1018例如通过光刻，被构图为与将要形成的栅堆叠相对应的形状。然后，如图27所示，可以进行构图，以形成三个条状栅结构。关于它们的详情，可以参见以上结合图7和8的描述。
随后，如图28(对应于图27(b)中所示的截面)所示，可以在栅结构的侧壁上形成栅侧墙1020。对此，可以参照以上结合图9的描述。此外，如图29所示，可以在栅结构的相对两侧，形成至少部分地嵌入于鳍F中的另外的半导体层1026和1032。关于半导体层1026和1032的详情，可以参见以上结合图10-13的说明。
这里需要指出的是，在图29中，半导体层1026或1032的侧表面与相应绝缘层1032的侧表面重合。但是，本公开不限于此。绝缘层1032的侧表面(基本上由掩模层1007′限定)可以在横向上延伸没有到达或者延伸超过半导体层1026或1032的相应侧表面(基本上由侧墙1020确定)。
之后，可以进行栅替代，以在栅侧墙内侧形成替代栅介质层1038和替代栅导体层1040，如图30所示。对此，例如可以参见以上结合图14-15的描述。
然后，可以利用中间的栅结构(伪栅结构)，来形成自对准的隔离部1046，如图31所示。此外，还可以形成外围部件如接触部1048。关于它们的详情，可以参见以上结合图18-21的描述。
如图31所示，类似于上述实施例，该半导体装置可以包括P型器件和N型器件。每一器件可以包括相应的栅堆叠(包括替代栅介质层1038和替代栅导体层1040)以及位于栅堆叠侧壁上的栅侧墙1020。在这两个器件之间，可以形成伪栅侧墙。如上所述，隔离部1046自对准于该伪栅侧墙所限定的空间。此外，在隔离部1046下方形成有与隔离部1046相接的绝缘层1003。
此外，该半导体装置还可以包括在P型器件和/或N型器件中各自的鳍F下方形成的绝缘层1003。如上所述，这种绝缘层1003主要在栅结构下方延伸，相当于在器件的沟道区下方增加了电隔离。从而，可以实现类似于SOI结构的优点，例如降低漏电流。另外一方面，绝缘层1003可以不延伸到整个源/漏区下方，从而源/漏区至少有一部分与体衬底相接，并因此可以避免SOI结构的一些缺点如自加热效应等。
尽管在上述实施例中使用了后栅工艺，但是本公开不限于此。本公开的技术也可以应用于先栅工艺。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (9)

1.一种半导体装置，包括：
体半导体衬底；
在衬底上形成的彼此相邻的第一FinFET和第二FinFET，其中第一FinFET包括第一鳍以及与第一鳍相交的第一栅堆叠，第二FinFET包括第二鳍以及与第二鳍相交的第二栅堆叠，其中第一鳍和第二鳍沿相同的方向延伸且在该方向上对准；
设于第一鳍与第二鳍之间的第一隔离部；以及
位于第一隔离部下方、第一FinFET与第二FinFET之间的区域中的第二隔离部，用于降低第一FinFET和第二FinFET之间的穿通。
2.根据权利要求1所述的半导体装置，其中，第二隔离部的整体位于第一隔离部的底壁下方。
3.根据权利要求1或2所述的半导体装置，其中，第二隔离部在靠近第一隔离部一侧的整个顶面实质上平行于衬底表面。
4.根据权利要求1所述的半导体装置，其中，第二隔离部在靠近第一隔离部一侧的顶面包括与第一隔离部的底壁相接的第一部分以及与第一隔离部的侧壁沿不同方向延伸的第二部分。
5.根据权利要求4所述的半导体装置，其中第二隔离部的顶面的第二部分实质上平行于衬底表面。
6.根据权利要求1所述的半导体装置，还包括：
形成于第一栅堆叠的侧壁上的第一栅侧墙；
形成于第二栅堆叠的侧壁上的第二栅侧墙；以及
在第一FinFET和第二FinFET之间形成的伪栅侧墙，
其中，第一隔离部自对准于伪栅侧墙所限定的空间。
7.根据权利要求1所述的半导体装置，其中，衬底中包括掺杂阱，第二隔离部位于掺杂阱的上部。
8.一种制造半导体装置的方法，包括：
在体半导体衬底上形成鳍；
在衬底上一区域中，形成第一隔离部，所述第一隔离部穿过鳍下方；
在体半导体衬底上在所述区域中形成与所述鳍相交的伪栅结构；
在伪栅结构的侧壁上形成伪栅侧墙；
形成自对准于伪栅侧墙所限定的空间的沟槽；
在沟槽中填充电介质材料，形成第二隔离部。
9.根据权利要求8所述的制造半导体装置的方法，其中，
形成伪栅结构还包括：在伪栅结构的相对两侧分别形成与所述鳍相交的第一栅结构和第二栅结构，以及
形成伪栅侧墙还包括：在第一栅结构和第二栅结构上分别形成第一栅侧墙和第二栅侧墙。
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