KR20210158760A - 치수가 제어된 소스/드레인을 구비한 소형화된 트랜지스터 구조체 및 관련 제조 방법 - Google Patents

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KR20210158760A
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차오-춘 루
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에트론 테크놀로지, 아이엔씨.
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Abstract

트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 제1 전도성 영역 및 제1 분리 영역을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 갖는다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합된다. 상기 제1 분리 영역은 상기 제1 전도성 영역 옆에 있다. 상기 게이트 구조체와 상기 제1 분리 영역 사이의 상기 제1 전도성 영역의 길이는 원래 상기 게이트 구조체의 길이를 정의하도록 구성된 단일 포토리소그래피 공정에 의해 제어된다.

Description

치수가 제어된 소스/드레인을 구비한 소형화된 트랜지스터 구조체 및 관련 제조 방법 {MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OF SOURCE/DRAIN AND CONTACT-OPENING AND RELATED MANUFACTURE METHOD}
관련 출원에 대한 상호 참조
본 출원은 2020년 6월 24일에 출원되고 "Miniaturized MOSFET with Precisely Controlled Lengths of Source/Drain and Contact-Opening by Avoiding Photolithographic Misalignment Tolerances"라는 명칭의 미국 가출원 제63/043,135호의 혜택을 주장하며, 그 내용은 인용에 의해 본 출원에 포함된다.
본 발명은 트랜지스터 구조체 및 관련 제조 방법에 관한 것으로, 특히 트랜지스터 구조체의 크기를 효과적으로 줄이기 위해 소스/드레인 및 콘택트 개구부의 길이를 정밀하게 제어할 수 있는 트랜지스터 구조체에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor, MOSFET)의 모든 치수를 축소하는 설계 지침이 R. Dennard 등이 1974년에 발표한 논문에 공개되어 있으며, 트랜지스터의 크기를 줄이는 방법은 실리콘 웨이퍼의 직선 치수(linear dimension)에 대한 최소 물리 특징부 크기(minimum physical feature size)을 수 마이크로미터에서 수 나노미터로 변경한 주요 기술 요구이다. 일반적으로 Lamda(λ)라고 하는 최소 특징부 크기 또는 길이는 소자 스케일링 기술과 함께 포토리소그래피 마스킹 기술을 사용하는 초소형화 능력에 의해 결정된다(예시 및 비교의 단순화를 위해 λ라고도 하는 최소화된 인쇄 선-폭 해상도로 측정됨). 그러나 소자의 줄임을 제한하는 다른 제어하기 어려운 인자(hard-to-control factor)는 포토리소그래피 장비의 부적절성(inadequacy)과 부정확성(inaccuracy) 모두로 인한 이른바 오정렬 허용 오차(misalignment tolerance), 즉, 델타 람다(Delta-Lamda, Δλ)이다. 또한, 오정렬 허용 오차로 인해, 트랜지스터의 게이트 에지와 트랜지스터의 소스(또는 드레인) 에지 사이의 거리는 λ와 Δλ의 합보다 작게 만들어지기 어렵다. 나중에 다시 포토리소그래픽 마스킹 기술을 사용하여 장래의 금속 상호연결을 드레인(또는 소스)에 연결하기 위해 드레인(또는 소스)에 정사각형 콘택트 구멍을 만들어야 하면, 정사각형의 콘택트 구멍의 최소 크기는 정사각형 콘택트 구멍의 각각의 변(side)에 대해 λ보다 작게 만들기 어렵다. 또한, 드레인 내에 정사각형 콘택트 구멍을 확보하는 오정렬 허용 오차를 포함함으로써, 드레인의 각각의 에지의 길이(직사각형)를 λ와 Δλ의 합보다 작게 만들기 어렵다. 그러나 트랜지스터의 크기를 줄이는 것은 실리콘 웨이퍼의 평면 영역 내에 더 많은 트랜지스터를 통합하는 데 필수적이며, 위에서 언급한 목표를 달성하기 위한 필요하고 효과적인 방법은 트랜지스터의 소스와 드레인이 차지하는 영역을 각각 줄이는 것이며, 이는 또한 누설 전류 및 전력 소비를 줄이는 데 도움이 될 수 있다.
따라서, 실리콘 웨이퍼의 평면 영역 내에 더 많은 트랜지스터를 통합하기 위해 트랜지스터의 크기를 효과적으로 줄이는 방법은 트랜지스터 설계자에게 중요한 문제가 되었다.
본 발명의 일 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 제1 전도성 영역 및 제1 분리 영역을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 가진다. 상기 제1 전도성 영역은 채널 영역에 전기적으로 결합된다. 상기 제1 분리 영역은 상기 제1 전도성 영역 옆에 있다. 상기 게이트 구조체와 상기 제1 격리 사이의 상기 제1 전도성 영역의 길이는 원래 상기 게이트 구조체의 길이를 정의하도록 구성된 단일 포토리소그래피 공정에 의해 제어된다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역의 길이는 상기 게이트 구조체의 길이와 실질적으로 동일하다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 제1 전도성 영역, 및 제1 콘택트 구멍을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 가진다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합된다. 싱기 제1 콘택트 구멍은 상기 제1 전도성 영역 위에 위치한다. 상기 제1 콘택트 구멍의 주변은 포토리소그래피 공정과 무관하고, 상기 제1 콘택트 구멍의 주변은 상기 제1 전도성 영역의 둘레 내에 있다.
본 발명의 다른 측면에 따르면, 상기 제1 콘택트 구멍의 주변은 상기 제1 전도성 영역의 둘레에 의해 둘러싸여 있다.
본 발명의 다른 실시예는 트랜지스터의 제조 방법을 제공하며, 상기 트랜지스터는 게이트 구조체, 채널 영역 및 상기 채널 영역에 전기적으로 연결된 제1 전도성 영역을 포함한다. 상기 제조 방법은 게이트 구조체의 폭 및 활성 영역의 의사 길이(pseudo length)를 정의하도록 구성된 제1 포토리소그래피 공정을 구현하는 단계; 및 상기 활성 영역에서의 상기 게이트 구조체의 길이를 정의하도록 구성된 제2 포토리소그래피 공정을 구현하는 단계를 포함하고; 상기 제2 포토리소그래피 공정은 추가로, 상기 게이트 구조체와 상기 분리 영역 사이의 상기 제1 전도성 영역의 길이를 제어하도록 구성된다.
본 발명의 다른 측면에 따르면, 상기 제1 포토리소그래피 공정에 의해 정의되는 상기 활성 영역의 의사 길이는 상기 게이트 구조체 길이의 대략 4배이다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 제1 전도성 영역 및 제1 콘택트 구멍을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 가진다. 상기 제1 전도성 영역은 채널 영역에 전기적으로 결합된다. 상기 제1 콘택트 구멍은 제1 전도성 영역 위에 위치한다. 상기 제1 콘택트 구멍은 상기 제1 전도성 영역의 둘레로 둘러싸인 주변을 포함하고, 상기 제1 콘택트 구멍의 주변의 형상은 상기 제1 전도성 영역의 둘레의 형상과 유사하다.
본 발명의 다른 측면에 따르면, 제1 전도성 영역의 원주는 직사각형 형상이다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 제1 전도성 영역, 및 제1 콘택트 구멍을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 가진다. 상기 제1 전도성 영역은 채널 영역에 전기적으로 결합된다. 상기 제1 콘택트 구멍은 제1 전도성 영역 위에 위치한다. 상기 제1 콘택트 구멍의 길이는 게이트 구조체의 길이보다 짧고, 상기 게이트 구조체의 측벽과 상기 게이트 구조체로부터 떨어진 상기 제1 콘택트 구멍의 측벽 사이의 수평 거리는 상기 게이트 구조체의 길이보다 짧다.
본 발명의 다른 측면에 따르면, 상기 게이트 구조체의 측벽과 상기 게이트 구조체로부터 떨어진 상기 제1 전도성 영역의 측벽 사이의 수평 거리는 상기 게이트 구조체의 길이 이하이다.
본 발명의 다른 측면에 따르면, 상기 게이트 구조체의 측벽과 상기 게이트 구조체로부터 떨어진 상기 제1 전도성 영역의 측벽 사이의 수평 거리는 상기 게이트 구조체의 길이와 대략 동일하다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 제1 분리 영역, 제1 스페이서, 제2 스페이서, 제1 전도성 영역 및 제1 콘택트 구멍을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 가진다. 상기 채널 영역은 상기 반도체 표면 아래에 있다. 상기 제1 분리 영역은 상기 반도체 표면으로부터 상하로 연장된다. 상기 제1 스페이서는 상기 게이트 구조체의 제1 측벽을 덮고 상기 제2 스페이서는 상기 제1 분리 영역의 측벽을 덮는다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합되고 상기 게이트 구조체와 상기 제1 분리 영역 사이에 위치한다. 상기 제1 콘택트 구멍은 상기 제1 전도성 영역 위에 있으며, 상기 제1 콘택트 구멍은 상기 제1 스페이서와 상기 제2 스페이서 사이에 형성된다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 캡 층(cap layer) 및 제1 금속 영역을 더 포함한다. 상기 캡 층은 상기 게이트 구조체를 덮는다. 상기 제1 금속 영역은 상기 제1 콘택트 구멍을 채우고 상기 제1 전도성 영역과 접촉하고, 상기 제1 금속 영역은 상기 제1 전도성 영역으로부터 상기 캡 층의 상단보다 높은 미리 정해진 위치까지 위로 연장된다.
본 발명의 다른 측면에 따르면, 상기 제1 금속 영역의 폭은 상기 제1 콘택트 구멍의 길이에 상기 게이트 구조체의 길이를 더한 것과 실질적으로 동일하다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 제2 분리 영역 및 제2 전도성 영역을 더 포함한다. 상기 제2 분리 영역은 상기 반도체 표면으로부터 상하로 연장된다. 상기 제2 전도성 영역은 상기 채널 영역에 전기적으로 결합되고 상기 게이트 구조체와 상기 제2 분리 영역 사이에 위치한다.
본 발명의 다른 측면에 따르면, 상기 게이트 구조체의 제2 측벽과 상기 게이트 구조체로부터 떨어진 상기 제2 분리 영역의 측벽 사이의 수평 거리는 상기 게이트 구조체의 길이와 실질적으로 동일하다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 제2 콘택트 구멍을 더 포함한다. 상기 제2 콘택트 구멍은 상기 제2 도전성 영역 위에 위치하고, 상기 제2 콘택트 구멍의 길이는 상기 게이트 구조체의 길이보다 짧다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 제3 스페이서 및 제4 스페이서를 더 포함한다. 상기 제3 스페이서는 상기 게이트 구조체의 제2 측벽을 덮는다. 상기 제4 스페이서는 상기 제2 분리 영역의 측벽을 덮고, 상기 제3 스페이서와 상기 제4 스페이서 사이에 상기 제2 콘택트 구멍이 형성된다.
본 발명의 다른 측면에 따르면, 상기 제2 전도성 영역은 상기 실리콘 표면 아래에 있는 오목부(concave) 내의 제2 금속 함유 영역 및 상기 오목부 내의 제2 고농도로 도핑된(heavily doped) 반도체 영역을 포함한다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 제2 가드 분리 층(guard isolation layer)을 더 포함한다. 상기 제2 가드 분리 층은 상기 오목부 내에 있고 상기 제2 금속 함유 영역의 측벽에 접촉하며, 상기 제2 금속 함유 영역은 상기 제2 금속 함유 영역의 하단 측(bottom side)을 통해 상기 반도체 기판에 결합된다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역 및 제1 전도성 영역을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 가진다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합된다. 상기 제1 전도성 영역의 길이는 원래 상기 게이트 구조체의 길이를 정의하도록 구성된 단일 포토리소그래피 공정에 의해 제어된다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역의 길이는 상기 게이트 구조체의 길이와 실질적으로 동일하다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 제1 전도성 영역, 및 제1 콘택트 구멍을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 가진다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합된다. 상기 제1 콘택트 구멍은 제1 전도성 영역 위에 위치한다. 상기 제1 콘택트 구멍의 주변은 포토리소그래피 공정과 무관하다.
본 발명의 다른 측면에 따르면, 상기 제1 콘택트 구멍의 주변은 상기 제1 전도성 영역의 둘레에 의해 둘러싸여 있다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 표면을 갖는 반도체 기판, 게이트 구조체, 상기 게이트 구조체 아래의 채널 영역, 상기 채널 영역에 전기적으로 결합된 제1 전도성 영역, 및 상기 제1 전도성 영역 위에 위치한 콘택트 구멍을 포함한다. 상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧다.
본 발명의 다른 측면에 따르면, 상기 게이트 구조체의 측벽과 상기 게이트 구조체로부터 떨어진 상기 콘택트 구멍의 측벽 사이의 수평 거리는 최소 특징부 길이보다 짧다.
본 발명의 다른 측면에 따르면, 상기 게이트 구조체의 측벽과 상기 게이트 구조체로부터 떨어진 상기 제1 전도성 영역의 측벽 사이의 수평 거리는 최소 특징부 길이와 대략 동일하다.
본 발명의 다른 실시예는 트랜지스터의 제조 방법을 제공하며, 상기 트랜지스터는 게이트 구조체 및 제1 전도성 영역을 포함한다. 상기 제조 방법은 기판을 기반으로 활성 영역(active region)을 형성하는 단계; 상기 활성 영역 위에 상기 게이트 구조체 및 더미 차폐 게이트 구조체(dummy shield gate structure)를 형성하는 단계; 상기 더미 차폐 게이트 구조체를 대체하기 위한 제1 분리 영역(isolation region)을 형성하는 단계; 상기 활성 영역 위에 자체 정렬 기둥(self-alignment pillar)을 형성하는 단계; 및 상기 자체 정렬 기둥을 제거하고 상기 게이트 구조체와 상기 제1 분리 영역 사이에 상기 제1 전도성 영역을 형성하는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 상기 자체 정렬 기둥을 제거하기 전에, 상기 제조 방법은 상기 제1 분리 영역 위에 제2 분리 영역을 형성하는 단계를 더 포함하며, 상기 자체 정렬 기둥은 상기 게이트 구조체와 상기 제2 분리 영역에 있다.
본 발명의 다른 측면에 따르면, 상기 자체 정렬 기둥을 제거한 후에, 상기 제조 방법은 상기 게이트 구조체와 상기 제1 분리 영역 사이에 상기 콘택트 구멍을 정의하기 위한 스페이서를 형성하는 단계를 더 포함하며; 상기 콘택트 구멍은 상기 제1 전도성 영역 위에 있다.
본 발명의 다른 측면에 따르면, 상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧다.
본 발명의 다른 측면에 따르면, 상기 기판은 실리콘 기판이고, 상기 자체 정렬 기둥은 선택적 에피택시 성장(selective epitaxy growth)에 의해 형성되는 진성 실리콘 기둥(intrinsic silicon pillar)이다.
본 발명의 다른 실시예는 트랜지스터의 제조 방법을 제공하며, 상기 트랜지스터는 게이트 구조체 및 제1 전도성 영역을 포함한다. 상기 제조 방법은 기판을 기반으로 활성 영역을 형성하는 단계; 상기 활성 영역을 기반으로 상기 게이트 구조체를 형성하는 단계; 및 상기 제1 전도성 영역 위에 콘택트 구멍을 할당하도록 구성된 자체 정렬 기둥을 형성하는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 상기 제조 방법은 자체 정렬 기둥을 형성하기 전에 활성 영역을 기준으로 분리 영역을 형성하는 단계를 더 포함한다.
본 발명의 다른 측면에 따르면, 상기 제조 방법은 상기 게이트 구조체와 상기 분리 영역 사이에 형성된 자체 정렬 기둥을 제거하는 단계; 및 상기 게이트 구조체와 상기 분리 영역 사이에 콘택트 구멍을 정의하기 위한 스페이서를 형성하는 단계를 더 포함하며, 상기 콘택트 구멍은 상기 제1 전도성 영역 위에 있다.
본 발명의 다른 측면에 따르면, 상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧다.
본 발명의 다른 실시예는 트랜지스터의 제조 방법을 제공하며, 상기 트랜지스터는 게이트 구조체 및 제1 전도성 영역을 포함한다. 상기 제조 방법은
기판을 기반으로 활성 영역을 형성하는 단계; 상기 활성 영역 위에 게이트 구조체를 형성하는 단계; 상기 게이트 구조체 옆에 상기 제1 전도성 영역을 형성하는 단계; 및 상기 제1 전도성 영역 위에 콘택트 구멍을 정의하는 단계를 포함하고, 상기 콘택트 구멍을 정의하는 것은 포토리소그래피 공정과 무관하다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역은 상기 게이트 구조체와, 상기 활성 영역 위의 위쪽으로 연장되는 분리 영역 사이에 형성된다.
본 발명의 다른 측면에 따르면, 상기 콘택트 구멍은 상기 게이트 구조체의 측벽과 상기 분리 영역의 측벽을 덮는 스페이서를 형성함으로써 정의된다.
본 발명의 다른 측면에 따르면, 상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧다.
본 발명의 다른 실시예는 트랜지스터의 제조 방법을 제공하며, 상기 트랜지스터는 게이트 구조체 및 제1 전도성 영역을 포함한다. 상기 제조 방법은 기판을 기반으로 활성 영역을 형성하는 단계; 상기 활성 영역에 기초하여 게이트 구조체를 형성하는 단계; 상기 게이트 구조체 옆에 상기 제1 전도성 영역을 형성하는 단계; 및 상기 콘택트 구멍의 형상을 정의하기 위해 포토리소그래피 공정을 사용하지 않고 상기 제1 전도성 영역 위에 콘택트 구멍을 형성하는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역은 상기 게이트 구조체와 분리 영역 사이에 형성된다.
본 발명의 다른 측면에 따르면, 상기 콘택트 구멍은 상기 게이트 구조체의 측벽과 상기 분리 영역의 측벽을 덮는 스페이서를 형성함으로써 정의된다.
본 발명의 다른 측면에 따르면, 상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧다.
본 발명의 이러한 목적 및 다른 목적은 여러 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.
도 1은 본 발명의 일 실시예에 따른 소형화된 금속 산화물 반도체 전계 효과 트랜지스터(mMOSFET)의 평면도를 예시한 도면이다.
도 2a는 본 발명의 다른 실시예에 따른 mMOSFET의 제조 방법을 예시한 흐름도이다.
도 2b∼ 도 2f는 도 2a를 예시한 도면이다.
도 3은 패드-질화물 층(pad-nitride layer) 및 STI- 산화물1의 평면도를 예시한 도면이다.
도 4는 도 3에 도시된 X 방향에 따른 단면도를 예시한 도면이다.
도 5는 게이트 구조체의 에지를 mMOSFET의 소스와 STI-산화물1 사이의 경계 에지에 정렬하기 위한 포토리소그래픽 오정렬 허용 오차(photolithographic misalignment tolerance, PMT)를 예시한 도면이다.
도 6은 전술한 PMT의 부정적인 영향을 제거할 수 있는 새로운 구조를 예시한 도면이다.
도 7은 증착되는 스핀-온 유전체(spin-on dielectric, SOD)를 예시한 도면이다.
도 8은 잘 설계된 게이트 마스크 층이 증착 및 에칭되는 것을 예시한 도면이다.
도 9는 더미 차폐 게이트(dummy shield gate, DSG), 질화물 층, 유전 절연체(dielectric insulator) 및 이방성 에칭 기술에 의해 제거되는 DSG에 대응하는 p형 기판을 예시한 도면이다.
도 10은 게이트 마스크 층이 제거되고, SOD가 에칭되고, 산화물-2 층이 증착되어 STI-산화물2를 형성하는 것을 예시한 도면이다.
도 11 ∼ 도 14는 트루 게이트(true gate, TG)의 위치와 더미 차폐 게이트(DSG)의 위치 사이의 관계를 예시한 도면이다.
도 15는 산화물-3 스페이서를 형성하기 위해 산화물-3 층이 증착 및 에칭되고, p형 기판에 저농도로 도핑된 드레인들(Lightly Doped Drains, LDDs)이 형성되고, 질화물 층이 증착 및 에칭되어 질화물 스페이서를 형성하고, 스페이서 및 유전 절연체가 제거되는 것을 예시한 도면이다.
도 16은 선택적 에피택시 성장(SEG) 기술에 의해 성장되는 진성 실리콘 전극을 예시한 도면이다.
도 17은 CVD-STI-산화물3 층이 증착 및 에치백되고, 진성 실리콘 전극이 제거되고, mMOSFET의 소스(n+ 소스) 및 드레인(n+ 드레인)이 형성되는 것을 예시한 도면이다.
도 18은 콘택트 구멍 개구부를 형성하기 위해 증착 및 에칭되는 산화물 스페이서를 예시한 도면이다.
도 19는 금속-1 상호연결부를 형성하기 위해 증착 및 에칭되는 금속-1 층을 예시한 도면이다.
도 20은 본 발명의 다른 실시예에 따른 금속-1 상호연결부가 형성되고, MSMC(Merged Semiconductor Junction and Metal Conductor) 구조를 사용하여 소스 및 드레인이 형성되는 것을 예시한 도면이다.
도 21은 게이트 마스크 층이 제거된 다음, 산화물-2 층이 증착되어 HSS의 트렌치 및 기타 빈틈을 채워 STI-oxide2를 형성한 다음, STI-oxide2가 화학 기계적 연마(chemical mechanical polishing, CMP)에 의해 평탄화되는 것을 예시한 도면이다.
도 22는 산화물-3 스페이서를 형성하기 위해 산화물-3 층을 증착 및 에칭하고, p-형 기판에 LDD(Lightly Doped Drains)를 형성하고, 질화물 층을 증착 및 에칭하여 질화물을 형성하는 것을 나타내는 다이어그램이다. 스페이서 및 유전 절연체가 제거된다.
도 23은 선택적 에피택시 성장(SEG) 기술에 의해 성장되는 진성 실리콘 전극을 예시한 도면이다.
도 24는 콘택트 구멍 개구부를 형성하기 위해 증착 및 에칭되는 산화물 스페이서를 예시한 도면이다.
도 25는 금속-1 상호연결부를 형성하기 위해 증착 및 에칭되는 금속-1 층을 예시한 도면이다.
본 발명은 인쇄가 허용되는 최소 특징부 크기인 Lamda(λ)만큼 작을 수 있고, 오정렬 허용 오차 델타-람다(Delta-Lamda, Δλ)의 추가 없이 웨이퍼(예: 실리콘 웨이퍼)상에 만들어지는 트랜지스터의 소스(또는 드레인)의 직선 치수를 정밀하게 제어하는 새로운 방법을 개시한다. 또한, λ보다 작은 직선 치수를 갖는 콘택트 구멍이 드레인(또는 소스) 내에 달성될 수 있다. 따라서, 본 발명은 트랜지스터의 게이트 에지에서 트랜지스터 분리의 에지 옆의 소스(또는 드레인) 에지까지 최소 특징부 크기를 갖는 소스 및 드레인의 새로운 구조를 생성하고, 직선 치수가 λ보다 작은 소스와 드레인 상에 콘택트 구멍을 갖는다. 따라서, 본 발명은 소스 및 드레인 모두를 각각 형성할 때 포토리소그래피 마스킹 기술로 인한 오정렬 허용 오차를 회피한다.
도 1을 참조한다. 도 1은 본 발명의 일 실시예에 따른 소형화된 금속 산화물 반도체 전계 효과 트랜지스터(mMOSFET)(100)의 평면도를 예시한 도면이다. 도 1에 도시된 바와 같이, mMOSFET(100)는 다음을 포함한다: (1) 게이트 구조체(101)는 길이 G(L) 및 폭 G(W)를 갖고, (2) 게이트 구조체(101)의 좌측에, 소스(103)는 게이트 구조체(101)의 에지에서 분리 영역(105)의 에지까지의 직선 치수인 길이 S(L) 및 폭 S(W)를 갖고, (3) 게이트 구조체(101)의 우측에, 드레인(107)은 게이트 구조체(101)의 에지에서 분리 영역(105)의 에지까지의 직선 치수인 길이 D(L) 및 폭 D(W)를 갖고, (4) 소스(103)의 중심에, 자체 정렬 기술에 의해 형성되는 콘택트 구멍(109)은 각각 C-S(L)과 CS(W)로 라벨 부여된 개구부의 길이와 폭을 갖고, (5) 드레인(107)의 중심에, 자체 정렬 기술에 의해 형성되는 콘택트 구멍(111)은 각각 C-D(L)과 CD(W)로 라벨 부여된 개구부의 길이와 폭을 갖는다.
mMOSFET(100)를 형성하기 위해, 제1 포토리소그래피 공정을 이용하여 활성 영역의 폭 G(W) 및 의사 길이를 정의할 수 있고, 제2 포토리소그래피 공정을 이용하여 활성 영역에서 길이 G(L)를 정의할 수 있으며, 여기서 제2 포토리소그래피 공정은 게이트 구조체(101)와 분리 영역(105) 사이의 길이 S(L)를 제어하기 위해 추가로 이용되며, 하나의 예에서 제1 포토리소그래피 공정에 의해 정의되는 활성 영역의 의사 길이는 대략 최소 특징부 길이 λ의 대략 4배이다. 일 실시예에서, 길이 G(L)는 최소 특징부 길이 λ와 동일하거나 실질적으로 동일할 수 있다. 물론, 다른 예에서, 길이 G(L)은 최소 특징부 길이 λ보다 길 수 있다.
본 발명의 제1 특징은, 길이 S(L)와 길이 D(L) 모두가 피할 수 없는 포토리소그래피 오정렬 허용 오차(PMT)에 영향받지 않고 웨이퍼 표면 상에 생성될 수 있은 타깃 치수(targeted dimension)에 따라 정밀하게 설계되고 정의될 수 있다는 것이다.
본 발명의 제2 특징은, 길이 S(L)와 길이 D(L) 모두를 처리 노드에 정의된 특정 처리 한계인 최소 특징부 길이 λ만큼 작게 만들 수 있다는 것이다(예: 최소 길이 S(L) 또는 최소 길이 D(L)는 각각, 지정된 7nm-노드에서 7nm, 지정된 28nm-노드에서 28nm 또는 지정된 180nm-노드에서 180nm임) .
본 발명의 제3 특징은, mMOSFET(100)의 길이 방향을 따른 최소 치수(즉, 소스(103)의 좌측 에지에서 드레인(107)의 우측 에지까지의 거리)는 길이 G(L)이 λ로 설계되면 3λ즉, 길이 S(L)에 대해 하나의 λ, 길이 D(L)에 대해 하나의 λ, 길이 G(L)에 대해 하나의 λ임)만큼 작게 만들어질 수 있다는 것이다. 그런 다음, mMOSFET(100)는 mMOSFET(100)의 길이 방향을 따른 직선 치수를 달성하기 위해 소형화될 수 있으며, 분리 영역(105)을 포함하지 않을 때, 불과 3λ까지 감소할 수 있다.
본 발명의 제4 특징은, 자기 정렬 기술에 의해 잘 정의된 길이 S(L)와 길이 D(L)가 콘택트 구멍(109, 111)을 생성하는 가장 중요한 마스킹 단계가 제거되었기 때문에 포토리소그래피 오정렬 허용 오차에 의해 제한되지 않고, 각각 콘택트 구멍(109)의 길이 C-S(L)를 더 좁힐 수 있고 콘택트 구멍(111)의 길이 C-D(L)를 더 좁힐 수 있다는 것이다. 또한, 금속-1을 소스(103) 및 드레인(107) 모두에 각각 연결하는 천연 금속 콘택트를 만들기 위해, 콘택트 구멍(109, 111)을 충분히 채울 수 있는 금속-1의 증착된 상호연결 층은 금속-1의 좁은 폭(즉, 콘택트 구멍 개구부와 PMT의 2배의 합)을 효과적으로 달성하기 위해 포토리소그래피 마스킹 기술에 의해 정의될 수 있다.
위에 언급한 발명으로, MOSFET 구조는 피할 수없는 포토리소그래피 오정렬 허용 오차에 의해 확대되지 않고 최소 소자-길이 치수(금속-1의 분리 및 상호연결 포함)에 대해 소형화될 수 있다.
도 2a ∼ 도 2f, 도 3, 도 4, 도 6 ∼ 도 19를 참조하기 바란다. 도 2a는 본 발명의 하나의 실시예에 따른 mMOSFET의 제조 방법을 예시한 순서도이며, 도 2a에서의 mMOSFET의 제조 방법은 mMOSFET가 mMOSFET의 소스와 드레인 모두에서 정밀하게 제어 가능한 길이를 갖도록할 수 있다. 세부 단계는 다음과 같다:
단계 10: 시작한다.
단계 20: 기판(102)을 기반으로 활성 영역과 트렌치 구조체를 형성한다.
단계 30: 기판(102)의 수평 실리콘 표면(horizontal silicon surface, HSS) 위에 mMOSFET의 트루 게이트 및 더미 차폐 게이트를 형성한다.
단계 40: 소스/드레인 영역의 경계를 정의하기 위해 더미 차폐 게이트를 분리 영역으로 대체한다.
단계 50: mMOSFET의 소스 영역과 드레인 영역을 형성한다.
단계 60: 소스 영역과 드레인 영역의 경계 내에 보다 작은 콘택트 구멍을 형성하고, 콘택트 구멍(들)을 통해 소스 영역 또는 드레인 영역과 접촉하도록 금속-1 상호연결부를 형성한다.
단계 70: 종료한다.
도 2b 및 도 3, 도 4를 참조하기 바란다. 단계 20은 다음을 포함할 수 있다:
단계 202: 기판(102) 상에 패드-산화물 층(302)이 형성되고 패드-질화물 층(304)이 증착된다.
단계 204: mMOSFET의 활성 영역이 정의되고, 활성 영역 외부의 실리콘 재료의 일부를 제거하여 트렌치 구조체를 생성한다.
단계 206: 산화물-1 층이 트렌치 구조체에 증착되고 에치백되어 HSS 아래에 얕은 트렌치 분리(STI-산화물1)(306)를 형성한다.
단계 207: 패드-산화물 층(302) 및 패드-질화물 층(304)이 제거되고, 유전 절연체(402)를 HSS 위에 형성한다.
도 2c 및 도 6을 참조하기 바란다. 단계 30은 다음을 포함할 수 있다:
단계 208: 게이트 층(602) 및 질화물 층(604)이 HSS 위에 증착된다.
단계 210: 게이트 층(602) 및 질화물 층(604)이 에칭되어 mMOSFET의 트루 게이트 및 트루 게이트에 대한 원하는 선형 거리를 갖는 더미 차폐 게이트를 형성한다.
도 2d 및 도 7 ∼ 도 10을 참조하기 바란다. 단계 40은 다음을 포함할 수 있다.
단계 212: 스핀-온 유전체(SOD)(702)를 증착한 다음 SOD(702)를 에치백한다.
단계 214: 포토리소그래피 마스킹 기술에 의해, 잘 설계된 게이트 마스크 층(802)을 형성한다.
단계 216: 이방성 에칭 기술을 이용하여 더미 차폐 게이트(DSG) 위의 질화물 층(604)을 제거하고, DSG, DSG에 대응하는 유전 절연체(402)의 부분, 및 DSG에 대응하는 p형 기판(102)을 제거한다.
단계 218: 게이트 마스크 층(802)을 제거하고, SOD(702)를 에칭하고, STI-산화물-2(1002)를 증착 한 다음 에치백한다.
도 2e 및 도 15 ∼ 도 17을 참조하기 바란다. 단계 50은 다음을 포함할 수 있다:
단계 220: 산화물-3 층을 증착 및 에치백하여 산화물-3 스페이서(1502)를 형성하고, p형 기판(102)에 저농도 도핑된 드레인(LDDs)(1504)을 형성하고, 질화물 층을 증착 및 에치백하여 질화물 스페이서(1506)를 형성하고, 유전 절연체(402)를 제거한다.
단계 222: 선택적 에피택시 성장(SEG) 기술을 이용하여 진성 실리콘 전극(1602)을 성장시킨다.
단계 224: CVD-STI-산화물3 층(1702)을 증착 및 에치백하고, 진성 실리콘(1602)을 제거하고, mMOSFET의 소스 영역(n+ 소스)(1704) 및 드레인 영역(n+ 드레인)(1706)을 형성한다.
도 2f, 도 18 및 19를 참조하기 바란다. 단계 60은 다음을 포함할 수 있다:
단계 226: 소스 및 드레인 영역 위에 콘택트 구멍 개구를 형성하기 위해 산화물 스페이서(1802)를 증착하고 에칭한다.
단계 228: 금속-1 상호 연결을 형성하기 위해 금속-1 층(1902)을 증착하고 에칭한다.
파트 I. 게이트 레벨 마스크에 추가된 더미-차폐-게이트(DSG)를 이용하여, 게이트 에지에서 소스와 분리 영역 사이의 경계 가장자리까지(gate edge to the boundary edge between the source and the isolation region, GEBESI)의 설계 거리를 포토리소그래피 오정렬 허용 오차(PMT)를 회피함으로써 웨이퍼 상에서 샤프하게 실현할 수 있고, 드레인(GEBEDI) 상에서도 마찬가지이다.
n-형 MOSFET을 예로 들면, 기판(102)은 p-형 기판(102)이 될 것이며, 전술한 제조 방법에 대한 상세한 설명은 다음과 같다. 단계 20으로 시작하여, 도 2b, 및 도 3과 도 4를 참조하기 바란다. 단계 202에서, 패드-산화물 층(302)이 p-형 기판(102)의 HSS에 위에 형성되고, 이어서 패드-질화물 층(304)이 패드-산화물 층(302) 위에 증착된다.
단계 204에서, mMOSFET의 활성 영역은 포토리소그래피 마스킹 기술에 의해 정의될 수 있으며, 여기서 활성 영역 외부의 HSS는 이에 따라 노출된다. 활성 영역 패턴 외부의 HSS가 노출되기 때문에, 활성 영역 외부의 실리콘 재료 부분은 이방성 에칭 기술로 제거되어 트렌치 구조를 만들 수 있다.
단계 206에서, 산화물-1 층이 증착되어 트렌치 구조를 완전히 채운 다음 산화물-1 층이 에치백되어 도 4에 도시된 바와 같이 HSS 아래에 STI- 산화물 1(306)을 형성한다. 도 4는 도 3에 도시된 X 방향을 따른 단면도이다. 또한, 도 3은 평면도이기 때문에, 도 3은 패드-질화물 층(304) 및 STI- 산화물 1(306)만을 도시한다. 그런 다음, 단계 207에서, 활성 영역 상의 패드-산화물 층(302) 및 패드-질화물 층(304)이 제거되고, 유전 절연체(402)(고-K임)가 HSS 위에 형성된다.
도 5는 게이트 영역과 트랜지스터 분리 영역(STI) 사이의 기하학적 관계를 더 작은 치수의 크기로 달성하는 일반적인 최신 설계 및 처리 방법을 설명한다. 유전 절연체(402)(고-K임)가 HSS 위에 형성된 후, 게이트 층(404)(금속 게이트)이 유전 절연체(402) 위에 증착된 다음, 잘 설계된 두께의 질화물 층(406)(질화물-캡)이 게이트 층(404) 위에 증착된다. 그런 다음, 도 5에 도시된 바와 같이, 게이트 구조체 1에 대한 영역을 정의하는 데 포토리소그래피 마스킹 기술이 이용되며, 여기서 게이트 구조체 1은 mMOSFET의 적절한 임계 전압을 달성하기 위해 MIS(Metal Insulator to Substrate)의 필요한 일 함수를 전달하는 적절한 금속 게이트 재료를 게이트 구조 1이 갖도록 하기 위해 게이트 층(404) 및 질화물 층(406)을 포함한다. 또한, STI- 산화물 1(306)이 HSS 아래에 만들어지기 때문에, 트라이-게이트(Tri-gate) 또는 FinFET(Fin Field-Effect Transistor) 구조가 형성되었다(도 5에 도시됨).
활성 영역의 의사 길이를 정의하는 데 사용되는 제1 포토리소그래피 공정과 활성 영역에서의 길이 G(L)를 정의하는 데 사용되는 제2 포토리소그래피 공정 후, 게이트 구조체의 에지에서 mMOSFET의 소스(또는 mMOSFET의 드레인)와 GEBESI(또는 GEBEDI)로 명명된 얕은 트렌치 분리 사이의 경계 에지까지의 거리는 도 5에 도시된 바와 같이 정의될 수 있다.
하지만, 도 5에 도시된 바와 같이, 게이트 구조체 1의 에지를 mMOSFET의 소스와 STI-산화물1(306)(유사하게 mMOSFET의 드레인의 다른 쪽에 있음) 사이의 경계 에지에 정렬하기 위한 포토리소그래피 마스킹 기술을 사용하는 동안 포토리소그래피 오정렬 허용 오차(PMT)라고 하는 피할 수 없는 비 이상적인 인자가 존재한다. X 방향을 따른 직선 치수로 측정된 PMT가 Δλ이면, Δλ는 지정된 처리 노드에 사용할 수 있는 장비의 포토리소그래피 해상도에 의해 결정되는 최소 특징부 크기와 상관되어야 한다. 예를 들어, 7nm 공정 노드는 λ가 7nm와 같아야 하며 PMT의 Δλ는 3.5nm 정도가될 수 있다. 따라서, mMOSFET 소스(또는 mMOSFET 드레인)의 원하는 실제 물리 길이의 타깃을 λ(예: 7nm)로 하면, 선행 기술에서 공정 방법으로 mMOSFET 소스(또는 mMOSFET 드레인)의 설계된 길이는 λ와 Δλ의 합보다 커야한다(예: > 10.5nm).
따라서, 본 발명은 전술한 PMT의 부정적인 영향을 제거할 수 있는 새로운 구조를 이용한다. 즉, 게이트 구조체의 가장자리에서 mMOSFET의 소스(또는 mMOSFET의 드레인)와 GEBESI(또는 GEBEDI)로 명명된 얕은 트렌치 분리 사이의 경계 가장자리까지의 달성하고자 하는 거리의 치수가 무엇이든, mMOSFET(100)의 길이 방향(즉,도 4, 도 5에 도시된 X 방향)을 따른 PMT에 대한 여분의 치수를 예비할 필요가 없다.
단계 208에서, 도 6에 도시된 바와 같이, 유전 절연체(402)(고-K임)가 HSS 위에 형성된 후, 게이트 층(602) 및 질화물 층(604)이 증착된다. 그런 다음 단계 210에서, 게이트 층(602) 및 질화물 층(604)이 에칭되어 게이트 구조체를 형성한다(여기서 게이트 층(602)은 mMOSFET의 게이트 구조체일 수 있음). 도 6에 도시된 새로운 구조와 도 5에 도시된 구조의 주요 차이점은, mMOSFET의 트루 게이트(TG)가 포토리소그래피 마스킹 기술에 의해 정의될 때, 더미 차폐 게이트(DSG)도 원하는 대로 TG와 평행하게 정의되어, 타깃 직선 거리(예: λ, 7nm 공정 노드의 7nm)는 PMT에 대한 어떠한 여분의 치수(예: Δλ)를 예비하지 않고 DSG와 TG 사이에 존재한다. 동일한 마스크 상에 설계된 DSG 및 TG 모두는 활성 영역을 덮는 유전 절연체(402)의 상단에 동시에 형성될 수 있다. 또한, 도 6에 도시된 바와 같이, TG2, TG3은 다른 mMOSFET에 대응한다.
다음 단계는 HSS 위에 올라간 분리 영역으로 더미 차폐 게이트를 대체하는 방법을 설명한다. 단계 212에서, 도 7에 도시된 바와 같이, SOD(702)가 증착되고 화학 기계적 연마(CMP) 기술이 이용되어 SOD(702)를 에치백하고, SOD(702)의 상단을 질화물 층(604)의 상단만큼의 높이로 만든다.
단계 214에서, 도 8에 도시된 바와 같이, 게이트 마스크 층(802)이 증착된 다음, 게이트 마스크 층(802)이 포토리소그래피 마스킹 기술에 의해 에칭되어 TG, TG2, TG3를 덮는 타깃을 달성하지만 각각 GEBESI 및 GEBEDI의 이러한 길이 중간에서, 안전한 PMT 마진 Δλ로 DSG를 노출시킨다.
명확하게 하기 위해, DSG를 다음의 도 9 ∼ 도 10에 설명된 분리 영역으로 대체 한 후, 도 8에서 TG와 DSG 사이의 거리는 도 5에서 이전에 언급한 GEBESI(또는 GEBEDI)와 같이, TG의 에지에서 mMOSFET의 소스(또는 mMOSFET의 드레인)와 분리 영역 사이의 경계 에지까지의 거리가 될 것이기 때문에, 도 8에서 게이트 마스크 층(802) 아래에 있는 TG와 좌측 DSG(우측 DSG) 사이의 거리 또한, GEBESI(또는 GEBEDI)로 표시될 수 있다.
단계 216에서, 도 9의 (a)에 도시된 바와 같이, 이방성 에칭 기술을 이용하여 DSG 및 DSG에 대응하는 질화물 층(604)을 에칭 제거하고, DSG에 대응하는 유전 절연체(402)의 일부를 에칭하여 추가로 HSS에 도달하도록 하며, 이방성 에칭 기술이 이용하여 HSS 아래에 있는 p형 기판(102)의 실리콘 재료를 제거하여 HSS 아래에 트렌치(902)를 형성하며, 트렌치(902)의 깊이는 STI-산화물(306)의 하단의 깊이와 동일할 수 있다. 따라서, 도 9의 (a)에 도시된 바와 같이, PMT는 GEBESI 및 GEBEDI 각각의 정밀하게 제어된 길이를 생성할 때 회피된다. GEBESI와 GEBEDI의 길이는 동일한 마스크 상에 TG와 DSG 에 의해 잘 정의되므로, 도 1에 도시된 소스 영역의 길이 S(L) 및 드레인 영역의 길이 D(L) 모두가 잘 정의되고 만들어진다. 즉, 이 단일 포토리소그래피 마스킹 기술은 TG와 DSG를 정의하는 데 사용될 뿐만 아니라 GEBESI와 GEBEDI의 길이를 제어하는 데도 사용된다. 따라서 길이 S(L) 및 길이 D(L)의 치수는 최소 특징부 크기 λ만큼 작게 최적으로 최소화된 치수를 달성하더라도 정확하게 제어할 수 있다. 길이 S(L)와 길이 D(L)는 λ와 동일할 수 있기 때문에, 길이 S(L)과 길이 D(L)은 TG(즉, 게이트 구조체)의 길이와 실질적으로 동일하다. 또한, 도 9의 (b)는 도 9의 (a)에 대응하는 평면도이다.
단계 218에서, 도 10의 (a)에 도시된 바와 같이, 게이트 마스크 층(802) 및 SOD(702)를 제거한다. 그런 다음, STI- 산화물-2 층(1002)을 증착하여 HSS 상의 트렌치들(902) 및 다른 빈공간을 채우고, STI-산화물-2 층(1002)을 도 10의 (a)에 도시된 바와 같이 HSS와 동일한 표면 레벨까지 에치백할 수 있다. 도 10의 (b)sms 도 10의 (a)에 대응하는 평면도이다.
따라서, 일시적으로 형성된 DSG가 STI-산화물-2 층(1002)으로 대체되어 소스/드레인 영역의 경계를 정의한다. 그런 다음 저농도로 도핑된 드레인(LDD), TG, 소스 영역 및 드레인 영역을 둘러싼 스페이서를 형성하는 기존의 방법을 사용하여 mMOSFET를 완성할 수 있으며, 여기서 소스 영역과 드레인 영역은 정밀하게 제어된 GEBESI 및 GEBEDI에 따라 각각 형성될 것이다.
파트 II. 적응형 더미 차폐 게이트(DSG) 설계에 의해 활성 영역(AA)(활성 영역(AA) 마스크 상의)의 다양한 형상에 대한 더미 차폐 게이트(DSG) 설계 원리를 사용하여 GEBESI 및 GEBEDI 각각의 타깃 길이를 달성한다.
트랜지스터의 분리 영역의 형상 및 트랜지스터에서 인접한 트랜지스터까지의 분리 영역의 위치는 상당히 변화할 수 있기 때문에(위에서 언급한 실시예에서도) 전술한 실시예의 원리를 확장하여 적응형 DSG를 설계하는 방법에 대한 다른 구조의 발명을 이하에서 설명한다.
도 11은 이웃하는 트랜지스터의 활성 영역이 도 6과 다르게 배치되는 다른 기하학적 조건을 도시한다. 예를 들어, 도 6에 도시된 바와 같이. 도 6에 도시된 바와 같이, 트루 게이트(TG), 트루 게이트 2(TG2), 트루 게이트 3(TG3) 및 더미 차폐 게이트(DSG)가 증착되기 전에 이웃하는 트랜지스터의 인접 활성 영역이 연결되도록 만든 다음, 연결된 활성 영역을 DSG의 길이에 의해 정밀하게 타깃된 개별 거리로 나누는 데 DSG가 사용된다. 그러나 도 11에 도시된 바와 같이, 트랜지스터의 소스(또는 드레인) 상의 활성 영역은 트랜지스터의 TG가 정의되기 전후에 임의의 다른 활성 영역으로부터 완전히 분리(절연 영역(1102)에 의해)된다고 가정한다. 따라서 여기에서 제안하는 것은 아래에 설명하는 바와 같이 소스 측 상의 활성 영역과, 적응형 DSG를 모두 설계하는 방법이다(드레인에 대해서도 마찬가지임). 예를 들어, GEBESI의 최종 길이의 타깃을 λ(또는 임의의 다른 타깃 길이 L(S))로 하면, GEBESI 측에 대응하는 활성 영역 마스크("AA 마스크")의 길이는 λ와 Δλ의 합(또는 길이 L(S)과 Δλ의 합)과 동일하도록 설계되어야 한다. 그러면 게이트 마스크 상에서, DSG는 도 11에 도시된 바와 같은 형상을 가질 수 있다. 즉, DSG의 직사각형 형상은 λ와 같은 길이와 활성 영역의 폭과 2Δλ의 합과 같은 폭을 갖는다(각각의 변은 0.5Δλ를 공유함). 소스 측에서 TG와 DSG 사이의 설계된 거리는 여전히 GEBESI의 길이, 예컨대, λ이다.
웨이퍼 레벨에 대한 도 11의 활성 영역과 게이트의 마스크 레벨로부터 도출한 결과는 도 12에 나타나 있다. 도 12에 도시된 바와 같이, TG가 포토리소그래피 마스킹 기술에 의해 TG가 정의되는 경우, DSG는 DSG와 TG 사이에 타깃 거리(예: λ, 7nm 공정 노드에서 7nm와 같음)를 갖고서 TG에 평행하게 만들어진다. 명목상 처리 결과를 사용하면(즉, 포토리소그래피 처리에 의해 심각한 오정렬이 유도되지 않음), DSG가 거리 Δλ만큼 활성 영역(소스에 대응함)을 부분적으로 덮고 TG와 DSG가 모두 활성 영역을 덮는 유전 절연체(402)의 상단에 인쇄된다. TG와 DSG 모두의 상단에 질화물-캡 층이 있다.
PMT가 활성 영역의 오른쪽으로 TG와 DSG 모두의 편이(예: Δλ)를 야기하면(도 13), 파트 I에서 앞서 언급한 처리 단계에 의해 설명한 바와 같이 이 이전에 존재했던 DSG 위치의 위치에서 정확히 분리 영역(즉, STI-산화물-2)을 달성하기 위해 DSG를 제거하는 후속 처리는 길이 λ의 STI-산화물-2 층을 생성해야 하고 STI-산화물-2 층은 GEBESI 길이가 λ와 동일한 소스 영역의 물리 지오메트리로 되어야 한다(TG와 DSG 사이의 거리가 λ와 동일하도록 설계되었기 때문임). 한편, PMT가 활성 영역의 왼쪽으로 TG와 DSG 모두의 편이(예: Δλ)를 야기하면(도 14), DSG를 제거하고 STI-산화물-2 층을 형성하는 후속 처리 단계는 길이가 λ인 STI-산화물-2 층을 생성할 것이고 소스 영역은 여전히 λ와 동일한 GEBESI 길이를 갖는다.
PMT가 활성 영역의 폭 방향(즉, 상하 방향)을 따라 바람직하지 않은 편이를 야기하는 경우, 활성 영역의 폭과 2Δλ의 합의 폭을 갖는 이러한 적응형 더미 차폐 게이트의 설계는 활성 영역의 기하학적 치수에 영향을 주지 않아야 한다. 적응형 더미 차폐 게이트를 사용하는 새로운 설계는 길이 λ의 STI-산화물2를 항상 생성할 수 있고 GEBESI의 길이는 설계된 타깃(예: λ만큼 좁음)에 맞는다. 본 발명은 각각 개별 타깃 길이를 갖는 모든 다양한 형상의 분리 영역, 소스 및 드레인에 확실히 적용될 수 있다.
파트 III. 정밀하게 정의된 소스(또는 드레인) 영역은 자체 정렬된 스페이서에 의해 정밀하게 제어된 콘택트 구멍 개구부를 가능하게 하여 콘택트 마스크 및 구멍 개구부 공정 단계를 제거할 수 있다.
GEBESI와 GEBEDI 모두가 어떻게 최적으로 설계되고 정밀하게 제어된 작은 치수(λ만큼 작을 수 있음)로 제작될 수 있는지 공개한 후, 다른 새로운 발명은 GEBESI 및 GEBEDI 각각의 길이보다 작은 콘택트-구멍 개구부의 치수(도 1에 정의된 바와 같이, 길이 C-S(L) 및 길이 C-D(L)이라고 함) 만드는 방법이다. 이하에서는 두 가지 설계 및 프로세스 구성에 대해 설명한다.
A. 설계 및 프로세스 (I)
도 10의 (a)에 계속하고 다음의 설명에 TG를 이용하여, 단계 220에서, 도 15의 (a)에 도시된 바와 같이, 산화물-3 층을 증착하고 에치백하여 산화물-3 스페이서(1502)를 형성하며, 여기서 산화물-3 스페이서(1502)는 TG를 덮는다. 그런 다음, p-형 기판(102)에 저농도 도핑된 구역(zone)을 형성하고, 저농도 도핑된 구역에 대해 급속 열 어닐링(rapid thermal annealing, RTA)을 수행하여 TG 옆에 저농도로 도핑된 드레인(LDDs)(1504)을 형성한다. 그런 다음, 질화물 층을 증착하고 에치백하여 질화물 스페이서(1506)를 형성하며, 여기서 질화물 스페이서(1506)는 산화물-3 스페이서(1502)를 덮는다. 질화물 스페이서(1506) 및 산화물-3 스페이서(1502)에 의해 덮이지 않은 유전 절연체(402)는 제거된다. 또한, 도 15의 (b)는 도 15의 (a)에 대응하는 평면도이다.
단계 222에서, 도 16의 (a)에 도시된 바와 같이, 노출 된 HSS를 실리콘 성장 시드로 이용함으로써, 노출된 HSS 위에만 진성 실리콘(1602)을 질화물 캡(604)(TG의 상단 위)의 상단만큼의 높이로 성장시키기 위해 선택적 에피택시 성장(SEG) 기술을 이용한다. 또한, 도 16의 (b)는 도 16의 (a)에 대응하는 평면도이다.
단계 224에서, 도 17의 (a)에 도시된 바와 같이, 모든 빈 공간(vacancy)을 채우도록 CVD-STI-산화물3 층(1702)을 증착하고 CMP 기술로 평탄화하여 TG의 상단 위에 있는 질화물-캡(604)의 상단까지 수평으로 이루는 평평한 표면을 달성한다. 그런 다음, 진성 실리콘(1602)을 제거하여 CVD-STI-산화물3 층(1702) 및 질화물 스페이서(1506)에 의해 둘러싸인 소스 및 드레인 영역에 대응하는 HSS를 노출시킨다.
진성 실리콘(1602)은 나중에 콘택트 구멍이 할당될 영역을 둘러싸거나 차단하는 자체 정렬 기둥(SPR)과 흡사하다. 이러한 자체 정렬 기둥은 반드시 실리콘 재료로 한정되는 것은 아니다. 선택적 에피택시 성장을 위해 노출된 시드의 재료에 따라, 자체 정렬 기둥은 금속 재료 또는 기타 반도체 재료일 수 있다(예: SiC, SiGe, GaN 등). 또한, 기판은 실리콘 기판, SiC 기판, SiGe 기판 또는 GaN 기판일 수 있다.
mMOSFET의 소스 영역(n+ 소스)(1704) 및 드레인 영역(n+ 드레인)(1706)을 형성하는 임의의 기존 방식이 HSS를 사용하여 소스 영역(1704) 및 드레인 영역(1706)의 평평한 표면을 달성하기 위해 수행될 수 있으며, 여기서 소스 영역(n+ 소스)(1704)은 제1 전도성 영역일 수 있고 드레인 영역(n+ 드레인)(1706)은 제2 전도성 영역일 수 있다. 또한, 도 17의 (a)에 도시된 바와 같이, 저농도 도핑 드레인(LDDs)(1504) 사이와 HSS 아래에 채널 영역이 존재하고, 채널 영역은 소스 영역(n+ 소스)(1704) 및 드레인 영역(n+ 드레인)(1706)에 전기적으로 결합된다. 또한, 도 17의 (a)에 도시된 바와 같이, 소스 영역(n+ 소스)(1704)은 게이트 구조체(즉, TG(게이트 층 602))와 게이트 구조체의 좌측에 위치하는 STI-산화물-2(1002)와 CVD-STI-산화물3 층(1702) 사이에 위치하며, 여기서 게이트 구조체의 좌측에 위치한 STI-산화물-2(1002) 및 CVD-STI-산화물3 층(1702)은 모두 제1 분리 영역으로 명명될 수 있고, 제1 분리 영역은 제1 전도성 영역(즉, 소스 영역(n+ 소스)(1704)) 옆에 있다. 또한, 도 17의 (a)에 도시된 바와 같이, 드레인 영역(n+ 드레인)(1706)은 게이트 구조체와 게이트 구조체의 우측에 위치한 STI-산화물2(1002) 및 CVD-STI-산화물3 층(1702) 사이에 위치하며, 여기서 게이트 구조체의 오른쪽에 위치한 STI-산화물2(1002) 및 CVD-STI-산화물3 층(1702)은 모두 제2 분리 영역으로 명명될 수 있으며, 제2 분리 영역은 제2 전도성 영역(즉, 드레인 영역(n+ 드레인)(1706)) 옆에 있다. 또한, 도 17의 (a)에 도시된 바와 같이, 제1 분리 영역 및 제2 분리 영역이 HSS로부터 상하로 연장되는 것이 명백하다. 또한, 도 17의 (b)는 도 17의 (a)에 대응하는 평면도이다.
콘택트 구멍을 형성하는 단계 226에서, 도 18의 (a)에 도시된 바와 같이, 분리 영역 위에 위치한 CVD-STI-산화물3 층(1702)과 TG를 둘러싸는 질화물 스페이서(1506)가 4개의 측벽인 HSS보다 높기 때문에, 잘 설계된 산화물 스페이서(1802)(콘택트 구멍용 산화물 스페이서(산화물-SCH)이라고 함)가 4개의 측벽 외부에 생성되어 제1 전도성 영역(즉, 소스 영역(n+ 소스)(1704)) 위에 그리고 또한 소스 영역(1704)의 경계 내에 위치한 제1 콘택트 구멍(1804)을 형성할 수 있다. 마찬가지로, 제2 전도성 영역(즉, 드레인 영역(n+ 드레인)(1706)) 위에 그리고 또한 드레인 영역(1706)의 경계 내에 제2 콘택트 구멍(1806)이 위치한다. 따라서, 도 18의 (a)에 도시된 바와 같이, 콘택트 구멍(1804, 1806)은 콘택트 구멍 개구부를 만들기 위한 어떠한 에칭 기술도 사용하지 않고 이러한 자기 정렬 방식으로 자연스럽게 형성되고, 두께 tOSCH를 갖는 산화물-SCH의 적절한 설계에 의해, 콘택트 구멍 개구부는 GEBESI 및 GEBEDI 각각의 길이보다 작은 길이 치수를 갖는다. 여기서 새로운 점은 콘택트 구멍 개구부가 소스 영역(또는 드레인 영역)의 경계 중앙에 거의 위치하며, 콘택트 구멍 개구부의 길이가 λ보다 작게 설계될 수 있다는 것이다(콘택트 구멍 = GEBESI의 길이에서 두께 tOSCH의 2배를 뺀 값이기 때문에, 따라서, 예를 들어 두께 tOSCH = 0.2λ이고 GEBESI의 길이 = λ이면, 콘택트 구멍의 길이 = 0.6λ). 따라서, 콘택트 구멍 개구부의 길이는 주로 산화물-SCH(1802)의 두께 tOSCH에 의해 좌우되기 때문에, 제1 콘택트 구멍(1804)(및 제2 콘택트 구멍(1806))의 주변은 포토리소그래피 마스킹 공정과 무관하며, 도 18의 (b)에 도시된 바와 같이, 제1 콘택트 구멍(1804)의 주변은 제1 전도성 영역의 둘레 내에 있고, 제2 콘택트 구멍(1806)의 주변은 제2 도전 영역의 둘레 내에 있는 것이 명백하다.
또한, 도 18의 (a)에 도시된 바와 같이, 콘택트 구멍 개구부의 길이가 λ보다 작기 때문에, 제1 콘택트 구멍(1804)(및 제2 콘택트 구멍(1806)도 마찬가지임)의 길이는 게이트 구조체의 길이보다 짧다(도 6에 도시된 바와 같이, 게이트 구조체의 길이는 λ와 동일함). 또한, 도 18의 (a)에 도시된 바와 같이, 산화물 스페이서(1802)의 두께가 tOSCH이고 GEBESI의 길이가 게이트 구조체의 길이와 동일하기 때문에, 게이트 구조체의 제1 측벽(게이트 구조체의 좌측에 위치함)과 게이트 구조체로부터 떨어져 있는 제1 콘택트 구멍(1804)의 측벽 사이의 수평 거리는 게이트 구조체의 길이(즉, λ)보다 짧은 것이 명백하다. 또한, 도 18의 (a)에 도시된 바와 같이, 게이트 구조체의 제1 측벽과 게이트 구조체로부터 떨어져 있는 제1 전도성 영역(즉, 소스 영역(1704))의 측벽 사이의 수평 거리는 게이트 구조체의 길이와 대략 동일하다. 마찬가지로, 도 18의 (a)에 도시된 바와 같이, 게이트 구조체의 제2 측벽(게이트 구조체의 우측에 위치함)과 게이트 구조체로부터 떨어져 있는 제2 분리 영역의 측벽 사이의 수평 거리는 게이트 구조체의 길이와 실질적으로 동일하다.
또한, 도 18의 (a)에 도시된 바와 같이, 게이트 구조체의 좌측에 그리고 게이트 구조체 근처에 위치한 산화물 스페이서(1802)(즉, 제1 스페이서)와, 게이트 구조체의 좌측에 그리고 게이트 구조체로부터 떨어져 위치한 산화물 스페이서(1802)(즉, 제2 스페이서)는 제1 분리 영역(1702)의 측벽을 덮으며, 여기서 제1 스페이서와 제2 스페이서 사이에 제1 콘택트 구멍(1804)이 형성된다.
또한, 도 18의 (a)에 도시된 바와 같이, 게이트 구조체의 우측에 그리고 게이트 구조체 근처에 위치한 산화물 스페이서(1802)(즉, 제3 스페이서)는 게이트 구조체의 제2 측벽(게이트 구조체의 우측에 위치함)을 덮고, 게이트 구조체의 우측에 그리고 게이트 구조체로부터 떨어져 위치한 산화물 스페이서(1802)(즉, 제4 스페이서)는 제2 분리 영역의 측벽을 덮으며, 여기서 제3 스페이서와 제4 스페이서 사이에 제2 콘택트 구멍(1806)이 형성된다.
또한, 도 18의 (b)에 도시된 바와 같이, 제1 콘택트 구멍(1804)의 주변은 제1 전도성 영역(또는 소스 영역)의 둘레에 의해 둘러싸여 있는 것이 또한 명백하며, 제1 콘택트 구멍(1804)의 주변의 형상은 제1 전도성 영역의 둘레의 형상과 유사하고, 제1 전도성 영역의 둘레는 직사각형 형상이다. 마찬가지 상황이 제2 콘택트 구멍(1806) 및 제2 전도성 영역(또는 드레인 영역)에 적용된다.
본 발명에 따르면, 이 자기 정렬 콘택트 구멍은, 포토리소그래피 마스킹 공정을 사용하고 또한 λ보다 작은 치수로 복잡한 에칭 공정 기술을 사용함으로써 콘택트 구멍 개구부를 생성하는 임의의 종래 기술의 설계 및 공정의 콘택트 길이보다 최소의 콘택트 길이로 나타나야 한다. 또한, 본 발명은 금속-1 콘택트(소스 및 드레인 영역에 대한 콘택트 구멍과 같은)을 정의하고 만드는 데 가장 제어하기 어렵고 가장 비싼 마스크와, 콘텍트 구멍 개구부를 드릴링하는 후속 작업을 제거한다. 또한, 도 18의 (b)는 도 18의 (a)에 대응하는 평면도이다.
금속-1 연결을 형성하기 위한 단계 228에서, 도 19를 참조하기 바란다. 금속-1 층(1902)을 증착하여 콘택트 구멍을 채운 다음, 포토리소그래피 마스킹 기술을 사용하여 금속-1 층(1902)을 정의할 수 있다. 도 19에 도시된 바와 같이, 금속-1 층(1902)은 콘택트 구멍 개구부를 완전히 덮고 정밀하게 제어된 치수에서 임의의 피할 수 없는 PMT를 예비하는 폭을 가져야 한다. 즉, 금속-1 층(1902)의 폭 = 콘택트 구멍 개구부(소스 영역 위)의 길이 C-S(L)에 2Δλ를 더한 값이고, 마찬가지로, 드레인 영역 위의 콘택트 구멍 개구부에서는 콘택트 구멍 개구부의 길이 C-D(L)에 2Δλ를 더한 값이다. 콘택트 구멍 개구부의 길이가 0.6λ로 제어될 수 있다면(컨택 구멍 내부의 산화물 스페이서(1802)의 치수가 계산에서 위에 설명한 바와 같이 잘 제어될 수 있기 때문에 제어되어야 함), 금속-1 층(1902)의 폭은 콘택트 구멍 개구의 길이와 2Δλ의 합만큼 작을 수 있다(본 발명의 일 실시예에서, Δλ = 0.5λ(즉, 게이트 구조체 길이의 절반)이고, 콘택트 구멍 개구부의 길이 = 0.6λ이면, 금속-1 층(1902)의 폭은 피할 수 없는 PMT 하에서 콘택트 구멍 개구부를 완전히 덮기 위해 1.6λ만큼 좁을 수 있다, 즉, 금속-1 층(1902)의 폭은 피할 수 없는 PMT 하에서 콘택트 구멍 개구를 완전히 덮기 위해 제1 콘택트 구멍(1804)의 길이에 게이트 구조체의 길이를 더한 것과 동일할 수 있다). 본 발명에 따르면, 1.6λ만큼 좁은 금속-1 층(1902)의 폭은 금속-1 상호연결부의 가장 작은 폭 중 하나일 수 있다. 또한, 두 개의 가장 가까운 금속-1 상호연결부 사이의 최소 공간(1904)은 λ보다 작아서는 안 된다. 또한, 도 19에 도시된 바와 같이, 금속-1 층(1902)(즉, 제1 금속 영역)은 제1 콘택트 구멍(1804)을 채우고 제1 전도성 영역(즉, 소스(1704))과 접촉하며, 여기서 제1 금속 영역은 제1 전도성 영역에서부터 질화물 층(604)(즉, 캡 층)의 상단보다 높은 미리 정해진 영역까지 위쪽으로 연장된다.
또한, 도 20에 도시된 바와 같이, 예를 들어, mMOSFET의 p형 기판(102)에 직접 접지되고 연결되는 경우의 소스(및/또는 드레인)에 병합된 반도체 접합 및 금속 전도체(MSMC) 구조(2020/08/12에 출원에 되었고 그 내용이 인용에 의해 본 출원에 통합되는 미국 특허출원 제16/991,044호에 개시됨)를 사용함으로써, 인접한 금속-1 상호연결부가 없으면, 더미 차폐 게이트에 의해 정의되었던 CVD-STI-산화물3 층(1702)의 폭을 임의의 인접한 금속-1 상호연결부 사이의 공간에 의해 제한되지 않고 산화물3 특징부 크기 λ만큼 작게 만들 수 있다. 또한, 도 20에 도시된 바와 같이, 소스 영역은 제1 반도체 영역(n+ 고농도로 도핑된 반도체 영역)(1906) 및 제1 금속 함유 영역(1908)을 포함하고, 드레인 영역은 제2 반도체 영역(n+ 고농도로 도핑 된 반도체 영역)(1910) 및 제2 금속 함유 영역(1912)을 포함하며,
여기서, 제1 산화물 가드 층(oxide guard layer, OGL)(1914)은 제1 금속 함유 영역(1908)의 측벽만을 덮고 제1 금속 함유 영역(1908)의 하단을 덮지 않으며, 제2 산화물 가드 층(1916)(도 20에 도시된 오목한 부분 내에 있음)은 제2 금속 함유 영역(1912)의 측벽 및 하단을 덮는다. 따라서, 제1 금속 함유 영역(1908)은 제1 금속 함유 영역(1908)의 하단을 통해 p-형 기판(102)에 결합된다.
본 발명의 중요한 장점은 GEBESI의 길이, GEBEDI의 길이, 콘택트 구멍 개구부의 길이, 및 Metal-1 상호연결부의 폭과 같은 거의 모든 중요한 치수가 PMT의 불확실성에 의한 영향을 받지 않고 정밀하게 제어될 수 있다는 점이며, 따라서 중요한 치수의 균일성으로 인해 재현성, 품질 및 신뢰성을 보장한다.
B. 설계 및 프로세스 (II)
위에서 설명한 원리는 다음의 실시예에서 채택되지만 유일한 차이점은 스페이서와 콘택트 구멍 개구부를 형성하는 방법이다. 도 9의 (a)에 계속하여, 도 21의 (a)에 도시된 바와 같이, 게이트 마스크 층(802)을 제거한 다음, 산화물-2 층을 증착하여 HSS 상의 트렌치(902) 및 기타 공간을 채어서 STI- 산화물-2(2102)를 형성 한 다음, CMP에 의해 STI- 산화물-2(2102)를 평탄화하여 STI- 산화물-2(2102)의 상단을 STI- 산화물-2(2102)의 상단을 SOD(702)의 상단 및 TG 위에 있는 질화물 층(604)의 상단과 동일한 높이로 만든다. 또한, 도 21의 (b)는 도 21의 (a)에 대응하는 평면도이다.
그런 다음, 도 22의 (a)에 도시된 바와 같이, SOD 702를 제거한다. 산화물-3 층을 증착하고 이방성 에칭 기술로 에치백하여 산화물-3 스페이서(2202)를 형성하며, 여기서 산화물-3 스페이서(2202)는 TG를 덮는다. 그런 다음, 저농도 도핑된 구역을 p-형 기판(102)에 형성하고, 저농도 도핑된 구역에 대해 급속 열 어널링(RTA)을 수행하여 TG 옆에 저농도로 도핑된 드레인(LDD)(2204)을 형성한다. 그런 다음, 질화물 층을 증착하고 에치백하여 질화물 스페이서(2206)를 형성하며, 여기서 질화물 스페이서(2206)는 산화물-3 스페이서(2202)를 덮는다. 그런 다음, 이전에 존재하는 SOD(702) 밑의 유전 절연체(402)를 제거한다. 또한, 도 22의 (b)는 도 22의 (a)에 대응하는 평면도이다.
그런 다음, 도 23의 (a)에 도시된 바와 같이, 노출된 HSS 영역을 실리콘 성장 시드로 사용함으로써, 선택적 에피택시 성장(SEG) 기술을 이용하여 노출된 HSS 위에서만 진성 실리콘(2302)을, TG의 상단 위에 있는 질화물 캡(604)의 상단과 동일한 높이까지 성장시킨다. 파트 III의 이전 섹션 A와 다른 점은, SEG 진성 실리콘(2302)의 양쪽은 STI-산화물-2(2102)와 TG 사이에 끼워져 있고, SEG 진성 실리콘(2302)의 다른 양쪽은 활성 영역의 절벽 에지 위의 공중을 향하고 있기 때문에, SEG 진성 실리콘(2302)의 형상을 더 잘 제어할 수 있다는 것이며, 여기서, 활성 영역은 여전히 유전 절연체(402)에 의해 그리고 인접한 STI- 산화물 1 위에 덮여 있다. 그런 다음, CVD-STI-산화물3 층(2304)(도 23의 (b)에 도시됨)을 증착하여 모든 공간을 채우고 CMP 기술에 의해 평탄화되어 (TG의 상단 위의) 질화물-캡(604)의 상단까지 수평을 이루는 평평한 표면을 달성한다. 또한, 도 23의 (b)는 도 23의 (a)에 대응하는 평면도이다.
또한, 도 24의 (a)에 도시된 바와 같이, 진성 실리콘(2302)을 제거하여, CVD-STI-산화물3 층(2304)의 두 벽, STI-산화물-2(2102) 상의 질화물 스페이서(2206)의 벽, 및 TG를 둘러싸는 질화물 스페이서(2206)의 벽으로 둘러싸인 소스(n+ 소스)(2402) 및 드레인(n+ 드레인)(2404)에 대한 영역에서 HSS를 노출한다. mMOSFET의 소스 영역(2402) 및 드레인 영역(2404)을 형성하는 임의의 기존 방법은 HSS를 사용하여 소스 영역(2402) 및 드레인 영역(2404)의 평평한 표면을 달성하기 위해 수행될 수 있다.
도 24의 (a)에 도시된 바와 같이, CVD-STI-산화물3 층(2304)의 두 벽, STI-oxide2(2102) 상의 질화물 스페이서(2206), 및 TG를 둘러싸는 질화물 스페이서(2206)는 모두 4개의 측벽처럼 HSS보다 더 높기 때문에, 다른 잘 설계된 4개의 산화물 스페이서(2406)(콘택트-구멍용 산화물 스페이서, 산화물-SCH라고 함)는 4 개의 측벽을 덮도록 새롭게 생성될 수 있다. 따라서, 콘택트 구멍 개구부는 콘택트 개구부를 만드는 어떠한 에칭 기술도 사용하지 않고 이러한 자기 정렬 방식으로 자연스럽게 형성되며, tOSCH 두께를 갖는 산화물-SCH의 적절한 설계에 의해, 이러한 콘택트 구멍 개구부의 길이 치수는 각각 GEBESI 및 GEBEDI의 길이보다 작다. 여기서 새로운 점은 콘택트 구멍 개구부가 각각 소스 영역과 드레인 영역 각각의 경계의 중심에 위치하고, 콘택트 구멍 개구부의 길이가 λ보다 짧게 설계될 수 있다는 것이다(콘택트 구멍의 길이 = GEBESI의 길이에서 tOSCH의 2배를 뺀 값이기 때문이다. 따라서 예를 들어, tOSCH = 0.2λ이고 GEBESI = λ이면, 콘택트 구멍의 길이 = 0.6λ). 본 발명에 따르면, 이 자기 정렬 콘택트 구멍은, 포토리소그래피 마스킹 공정 단계를 사용하고 또한 λ보다 작은 치수로 복잡한 에칭 공정 기술을 사용함으로써 콘택트 구멍 개구부를 생성하는 임의의 종래 기술의 설계 및 공정의 콘택트 길이보다 최소의 콘택트 길이로 나타나야 한다. 또한, 본 발명은 금속-1 콘택트을 정의하고 만드는 데 가장 제어하기 어렵고 가장 비싼 마스크와, 콘텍트 구멍 개구부를 드릴링하는 후속 작업을 제거한다. 또한, 도 24의 (b)는 도 24의 (a)에 대응하는 평면도이다.
도 25는 금속-1 층(2502)을 증착하여 콘택트 구멍 개구부를 채운 다음, 포토리소그래피 마스킹 기술을 사용하여 금속-1 층(2502)을 정의할 수 있음을 보여준다. 도 25에 도시된 바와 같이, 금속-1 층(2502)폭은 콘택트 구멍 개구부를 완전히 덮고 정밀하게 제어된 치수에서 임의의 피할 수 없는 PMT를 예비하는 폭을 가져야 한다. 즉, 금속-1 층(2502)의 폭 = 콘택트 구멍 개구부의 길이 C-S(L)에 2Δλ를 더한 값이고, 마찬가지로 드레인에서, 콘택트 구멍 개구부의 길이 C-D(L)에 2Δλ를 더한 값이다. 콘택트 구멍 개구부가 0.6λ로 제어될 수 있으면(콘택트 구멍 내부의 산화물 스페이서(2406)의 치수는 계산 시에 위에서 설명한 대로 잘 제어될 수 있기 때문에 제어되어야 함), 금속-1 층의 폭(2502)은 콘택트 구멍 개구부의 길이와 2Δλ의 합만큼 작을 수 있다(Δλ = 0.5λ, 콘택트 구멍 개구부의 길이 = 0.6λ이면, 금속-1 층(2502)의 폭은 피할 수 없는 PMT 하에서 콘택트 구멍 개구부를 완전히 덮기 위해 1.6λ만큼 좁다). 본 발명에 따르면, 1.6λ만큼 좁은 금속-1 층(1902)의 폭은 금속-1 상호연결부의 최소 폭 중 하나일 수 있다. 두 개의 가장 가까운 금속-1 상호연결부 사이의 최소 공간(2504)은 λ보다 작아서는 안 된다. 본 발명의 중요한 장점은 GEBESI의 길이, GEBEDI의, 콘택트 구멍 개구부의 길이 및 금속-1 상호연결부의 폭과 같은 거의 모든 중요한 치수가 PMT의 불확실성에 영향을 받지 않고 정밀하게 제어될 수 있다는 것이며, 따라서 이러한 중요한 치수의 균일 성으로 인해, 그 재현성, 품질 및 신뢰성을 보장한다.
요약하면, 포토리소그래피 오정렬 허용 오차를 회피함으로써 MOSFET 구조에 대한 본 발명의 전술한 실시예로부터 생기는 미래의 집적 회로 설계에 대한 몇 가지 주요 개선 사항이 있으며, 특히 게이트와 소스, 게이트와 드레인, 금속-1과 소스/드레인 사이의 콘택트 구멍 개구부 사이의 기하학적 관계는 물론, 금속-1 상호연결부의 폭과 콘택트 구멍을 채우는 그 자체 정렬 방식에 대한 설계 및 처리와 관련된 근본적인 개선 사항이 있다.
(1) 포토리소그래피 오정렬 허용 오차로 인한 불확실성을 제거하여, 게이트의 두 에지로부터 각각 길이 S(L) 및 길이 D(L)를 정밀하게 정의한다.
(2) 길이 S(L)와 길이 D(L)은 모두 포토리소그래피 마스킹 및 처리 해상도에 의해 허용되는 최소 특징부 크기 λ로 설계되고 만들어질 수 있으며, 이는 소스 및 드레인의 크기를 크게 최소화하므로 MOSFET의 면적과 대기 전류 및 활성 전류 및 전력을 모두 줄이는 것은 물론, 이에 따라 MOSFET의 작동 속도를 향상시킨다.
(3) 길이 S(L)와 길이 D(L)를 모두 정확하게 제어하기 때문에, 소스와 드레인을 모두 각각 둘러싼 4개의 측벽으로부터 스페이서를 생성함으로써 발명된 자체 정렬 기술은 각각 소스와 드레인의 중심 근처에 제어 가능한 형상과 크기를 가진 SACH(self-alignment contact hole)을 정확하게 생성할 수 있다.
(4) SACH의 길이는 최소 특징부 크기 λ보다 작은 치수로 설계할 수 있으며, 예컨대, 0.6λ만큼 작거나 더 좁을 수 있다.
(5) 이러한 SACH의 다른 폭 치수는 자체 정렬 스페이서와 잘 정의된 활성 영역의 폭에 의해 잘 설계될 수 있으며; 이 SACH는 두께를 제어할 수 있는 화학적 막 증착을 채택하고, 제어하기 어려운 오정렬 허용 오차 및 콘택트 구멍의 형상을 갖는 포토리소그래피 마스킹 기술로 콘택트 구멍을 정의하는 최신 방식 대신에 이방성 에칭 기술을 사용하는 잘 개발된 기술에 의존하하는 스페이서 기술로 형성되기 때문에, 본 발명의 콘택트 구멍 개구부는 잘 설계되고 정의될 수 있다(콘택트 구멍이 균일한 정사각형의 콘택트 형상을 갖지 않을 수 있지만, 콘택트 구멍은 잘 정의된 직사각형 형상을 가지고 충전 결과는 실제로 콘택트 구멍의 좁은 길이 치수에 의존한다).
(6) 가장 어렵고 비용이 많이 드는 콘택트 제조 단계와 마스크를 제거한다.
(7) 다수의 콘택트 구멍 사이에 철저하게 분리된 하나의 정사각형 구멍 또는 다수의 정사각형 구멍에서, 직사각형 형상의 단일 콘택트 구멍 또는 단일 콘택트 트렌치로 변경하고; 그 결과 소스(또는 드레인)의 폭(또는 길이)는 다수의 정사각형 형상의 콘택트 구멍을 가질 수 있는 게이트 폭과 소스(또는 드레인)의 폭 사이의 치수 차이를 조정하기 위해 독 본 레이아웃(dog-bone layout)을 사용함으로써 제한 없이 게이트의 폭(또는 길이)와 동일할 수 있다.
(8) 충전의 성공이 일반적으로 SACH의 길이인 콘택트 구멍의 최소 치수에 의존하기 때문에 잘 설계된 두께의 금속-1 상호연결부는 모든 존재하는 콘택트 구멍을 확실히 채울 수 있어, 콘택트 스터드를 형성하기 위한 최첨단의 두 단계(예: 텅스텐 충전과, 텅스텐 스터드 공정(stud process) 및 금속-1 다마신 공정(damascene process)으로 알려진 평탄화 공정을 더한 것)를 하나의 금속-1 처분 공정(disposition process)으로 단순화될 수 있다.
(9) 이러한 통합 SACH 및 금속-1 형성 공정과, 게이트를 질화물 캡 아래에 묻고 그 둘 모두가 SACH 외부의 나머지 영역에 평평한 지대(flat plateau)를 생성하는 스페이서로 보호함으로써, 금속-1 상호연결부는 금속-1의 최적으로 분산된 상호연결된 네트워크를 만드는 여러 레이아웃 방법을 갖도록 설계될 수 있다.
(10) 위의 장점을 조합하여, 새로운 mMOSFET 구조가 4λ의 최소 길이 치수(즉, 길이 S(L) = λ, 길이 D(L) = λ, 게이트 길이 = λ, 좌측 분리를 고려하는 경우 1/2λ, 우측 분리를 고려하는 경우 1/2λ) 및 2λ의 최소 폭 치수를 갖도록 생성될 수 있다, 즉, 각각 소스와 드레인 모두에 접촉할 때 콘택트 구멍과 금속-1 상호연결부 모두를 구비한 세계에서 가장 작은 단일 트랜지스터가 8λ2의 영역에서 달성되었다.
물론 설계 요건에 따라서는, 길이 G(L), 길이 S(L) 또는 길이 D(L)는 최소 특징부 길이 λ보다 클 수 있다.
(11) 모든 장점은 단일 MOSFET에만 적용되는 것이 아니라 면적의 측면에서 많은 최적화된 기능 셀과 같은 CMOS(complementary metal oxide semiconductor) 회로에도 적용되며, 예컨대, SRAM(static random access memory), NAND 게이트, NOR 게이트 및 랜덤 로직 게이트는 본 출원에서 발명된 설계 및 제조 원칙을 사용하여, 포토리소그래피 오정렬 허용 오차의 불확실성을 제거하고 새로운 자체 정렬 설계 및 공정 기술을 채택함으로써 본 발명으로 인해 정확성, 재현성, 균일성 및 강건한 마진을 갖고서 칩 면적, 전류, 전력 및 속도를 감소시킨다.
본 발명이 실시예를 참조하여 예시되고 설명되었지만, 본 발명은 개시된 실시예로 한정되지 않고, 반대로 첨부된 청구 범위의 사상과 범위 내에 포함되는 다양한 수정 및 동등한 구성을 커버하도록 의도된다.

Claims (40)

  1. 게이트 구조체(gate structure) 및 제1 전도성 영역(conductive region)을 포함하는 트랜지스터의 제조 방법으로서,
    기판을 기반으로 활성 영역(active region)을 형성하는 단계;
    상기 활성 영역 위에 상기 게이트 구조체 및 더미 차폐 게이트 구조체(dummy shield gate structure)를 형성하는 단계;
    상기 더미 차폐 게이트 구조체를 대체하기 위한 제1 분리 영역(isolation region)을 형성하는 단계;
    상기 활성 영역 위에 자체 정렬 기둥(self-alignment pillar)을 형성하는 단계; 및
    상기 자체 정렬 기둥을 제거하고 상기 게이트 구조체와 상기 제1 분리 영역 사이에 상기 제1 전도성 영역을 형성하는 단계
    를 포함하는 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 자체 정렬 기둥을 제거하기 전에, 상기 트랜지스터의 제조 방법은,
    상기 제1 분리 영역 위에 제2 분리 영역을 형성하는 단계 - 상기 자체 정렬 기둥은 상기 게이트 구조체와 상기 제2 분리 영역 사이에 있음 -를 더 포함하는 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 자체 정렬 기둥을 제거한 후에, 상기 트랜지스터의 제조 방법은,
    상기 게이트 구조체와 상기 제1 분리 영역 사이에 콘택트 구멍(contact hole)을 정의하기 위한 스페이서(spacer)를 형성하는 단계를 더 포함하고;
    상기 콘택트 구멍은 상기 제1 전도성 영역 위에 있는, 트랜지스터의 제조 방법.
  4. 제3항에 있어서,
    상기 콘택트 구멍의 길이는 최소 특징부 길이(minimum feature length)보다 짧은, 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 기판은 실리콘 기판이고, 상기 자체 정렬 기둥은 선택적 에피택시 성장(selective epitaxy growth)에 의해 형성되는 진성 실리콘 기둥(intrinsic silicon pillar)인, 트랜지스터의 제조 방법.
  6. 게이트 구조체 및 제1 전도성 영역을 포함하는 트랜지스터의 제조 방법으로서,
    기판을 기반으로 활성 영역을 형성하는 단계;
    상기 활성 영역을 기반으로 상기 게이트 구조체를 형성하는 단계; 및
    상기 제1 전도성 영역 위에 콘택트 구멍을 할당하도록 구성된 자체 정렬 기둥을 형성하는 단계
    를 포함하는 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    상기 트랜지스터의 제조 방법은,
    상기 자체 정렬 기둥을 형성하기 전에 상기 활성 영역을 기반으로 분리 영역을 형성하는 단계를 더 포함하는 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 트랜지스터의 제조 방법은,
    상기 게이트 구조체와 상기 분리 영역 사이에 형성된 상기 자체 정렬 기둥을 제거하는 단계; 및
    상기 게이트 구조체와 상기 분리 영역 사이에 콘택트 구멍을 정의하기 위한 스페이서를 형성하는 단계 - 상기 콘택트 구멍은 상기 제1 전도성 영역 위에 있음 -를 더 포함하는 트랜지스터의 제조 방법.
  9. 제6항에 있어서,
    상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧은, 트랜지스터의 제조 방법.
  10. 게이트 구조체 및 제1 전도성 영역을 포함하는 트랜지스터의 제조 방법으로서,
    기판을 기반으로 활성 영역을 형성하는 단계;
    상기 활성 영역 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체 옆에 상기 제1 전도성 영역을 형성하는 단계; 및
    상기 제1 전도성 영역 위에 콘택트 구멍을 정의하는 단계 - 상기 콘택트 구멍을 정의하는 것은 포토리소그래피 공정(photolithography process)과 무관함 -
    를 포함하는 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 전도성 영역은 상기 게이트 구조체와, 상기 활성 영역 위의 위쪽으로 연장되는 분리 영역 사이에 형성되는, 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    상기 콘택트 구멍은 상기 게이트 구조체의 측벽과 상기 분리 영역의 측벽을 덮는 스페이서를 형성함으로써 정의되는, 트랜지스터의 제조 방법.
  13. 제12항에 있어서,
    상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧은, 트랜지스터의 제조 방법.
  14. 게이트 구조체 및 제1 전도성 영역을 포함하는 트랜지스터의 제조 방법으로서,
    상기 게이트 구조체의 폭 및 활성 영역의 길이를 정의하도록 구성된 제1 포토리소그래피 공정을 구현하는 단계; 및
    상기 활성 영역에서의 상기 게이트 구조체의 길이를 정의하도록 구성된 제2 포토리소그래피 공정을 구현하는 단계를 포함하고,
    상기 제2 포토리소그래피 공정은 추가로, 상기 제1 전도성 영역의 길이를 정의하도록 구성되는,
    트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 포토리소그래피 공정에 의해 정의되는 상기 제1 전도성 영역의 길이는 최소 특징부 길이와 동일하거나 실질적으로 동일한, 트랜지스터의 제조 방법.
  16. 제14항에 있어서,
    상기 제2 포토리소그래피 공정에 의해 정의되는 상기 게이트 구조체의 길이는 최소 특징부 길이와 동일하거나 실질적으로 동일한, 트랜지스터의 제조 방법.
  17. 제14항에 있어서,
    상기 제1 포토리소그래피 공정에 의해 정의되는 상기 활성 영역의 길이는 최소 특징부 길이의 대략 4배인, 트랜지스터의 제조 방법.
  18. 게이트 구조체 및 제1 전도성 영역을 포함하는 트랜지스터의 제조 방법으로서,
    기판을 기반으로 활성 영역을 형성하는 단계;
    상기 활성 영역을 기반으로 상기 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체 옆에 상기 제1 전도성 영역을 형성하는 단계; 및
    콘택트 구멍의 형상을 정의하기 위해 포토리소그래피 공정을 사용하지 않고 상기 제1 전도성 영역 위에 콘택트 구멍을 형성하는 단계
    를 포함하는 트랜지스터의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 전도성 영역은 상기 게이트 구조체와 분리 영역 사이에 형성되는, 트랜지스터의 제조 방법.
  20. 제19항에 있어서,
    상기 콘택트 구멍은 상기 게이트 구조체의 측벽 및 상기 분리 영역의 측벽을 덮는 스페이서를 형성함으로써 정의되는, 트랜지스터의 제조 방법.
  21. 제20항에 있어서,
    상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧은, 트랜지스터의 제조 방법.
  22. 트랜지스터 구조체로서,
    반도체 표면을 구비한 반도체 기판;
    길이를 가진 게이트 구조체;
    채널 영역;
    상기 채널 영역에 전기적으로 결합된 제1 전도성 영역; 및
    상기 제1 전도성 영역 위에 위치한 콘택트 구멍을 포함하고,
    상기 콘택트 구멍의 주변은 상기 제1 전도성 영역의 둘레에 의해 둘러싸인,
    트랜지스터 구조체.
  23. 제22항에 있어서,
    상기 제1 전도성 영역의 원주는 직사각형 형상인, 트랜지스터 구조체.
  24. 제22항에 있어서,
    상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧은, 트랜지스터 구조체.
  25. 트랜지스터 구조체로서,
    반도체 표면을 구비한 반도체 기판;
    게이트 구조체;
    상기 게이트 구조체 아래의 채널 영역;
    상기 채널 영역에 전기적으로 결합된 제1 전도성 영역; 및
    상기 제1 전도성 영역 위에 위치한 콘택트 구멍을 포함하고,
    상기 콘택트 구멍의 길이는 최소 특징부 길이보다 짧은,
    트랜지스터 구조체.
  26. 제25항에 있어서,
    상기 게이트 구조체의 측벽과 상기 게이트 구조체로부터 떨어진 상기 콘택트 구멍의 측벽 사이의 수평 거리는 상기 최소 특징부 길이보다 짧은, 트랜지스터 구조체.
  27. 제25항에 있어서,
    상기 게이트 구조체의 측벽과 상기 게이트 구조체로부터 떨어진 상기 제1 전도성 영역의 측벽 사이의 수평 거리는 상기 최소 특징부 길이와 대략 동일한, 트랜지스터 구조체.
  28. 트랜지스터 구조체로서,
    반도체 표면을 구비한 반도체 기판;
    길이를 가진 게이트 구조체;
    상기 반도체 표면 아래의 채널 영역;
    상기 반도체 표면으로부터 상하로 연장되는 제1 분리 영역;
    상기 게이트 구조체의 제1 측벽을 덮는 제1 스페이서 및 상기 제1 분리 영역의 측벽을 덮는 제2 스페이서;
    상기 채널 영역에 전기적으로 결합되고 상기 게이트 구조체와 상기 제1 분리 영역 사이에 위치하는 제1 전도성 영역; 및
    상기 제1 스페이서와 상기 제2 스페이서 사이에 형성되는 제1 콘택트 구멍
    을 포함하는 트랜지스터 구조체.
  29. 제28항에 있어서,
    상기 게이트 구조체를 덮는 캡 층(cap layer); 및
    상기 제1 콘택트 구멍을 채우고 상기 제1 전도성 영역과 접촉하는 제1 금속 영역 - 상기 제1 금속 영역은 상기 제1 전도성 영역으로부터 상기 캡 층의 상단(top)보다 높은 미리 정해진 위치까지 위로 연장됨 -을 더 포함하는 트랜지스터 구조체.
  30. 제29항에 있어서,
    상기 제1 금속 영역의 폭은 상기 제1 콘택트 구멍의 길이에 최소 특징부 길이를 더한 것과 실질적으로 동일한, 트랜지스터 구조체.
  31. 제28항에 있어서,
    상기 반도체 표면으로부터 상하로 연장되는 제2 분리 영역; 및
    상기 채널 영역에 전기적으로 결합되고 상기 게이트 구조체와 상기 제2 분리 영역 사이에 위치하는 제2 전도성 영역을 더 포함하는 트랜지스터 구조체.
  32. 제31항에 있어서,
    상기 게이트 구조체의 제2 측벽과 상기 게이트 구조체로부터 떨어진 상기 제2 분리 영역의 측벽 사이의 수평 거리는 최소 특징부 길이와 실질적으로 동일한, 트랜지스터 구조체.
  33. 제31항에 있어서,
    상기 제2 전도성 영역 위에 위치한 제2 콘택트 구멍 - 상기 제2 콘택트 구멍의 길이는 최소 특징부 길이보다 짧음 -을 더 포함하는 트랜지스터 구조체.
  34. 제33항에 있어서,
    상기 게이트 구조체의 제2 측벽을 덮는 제3 스페이서; 및
    상기 제2 분리 영역의 측벽을 덮는 제4 스페이서 - 상기 제3 스페이서와 상기 제4 스페이서 사이에 상기 제2 콘택트 구멍이 형성됨 -를 더 포함하는 트랜지스터 구조체.
  35. 트랜지스터 구조체로서,
    반도체 표면을 구비한 반도체 기판;
    길이를 가진 게이트 구조체;
    채널 영역;
    상기 채널 영역에 전기적으로 결합된 제1 전도성 영역; 및
    상기 제1 전도성 영역 옆에 있는 제1 분리 영역을 포함하고,
    상기 제1 전도성 영역의 길이는 원래 상기 게이트 구조체의 길이를 정의하도록 구성된 단일 포토리소그래피 공정에 의해 제어되는,
    트랜지스터 구조체.
  36. 제35항에 있어서,
    상기 제1 전도성 영역의 길이는 최소 특징부 길이와 동일하거나 실질적으로 동일한, 트랜지스터 구조체.
  37. 트랜지스터 구조체로서,
    반도체 표면을 구비한 반도체 기판;
    길이를 가진 게이트 구조체;
    채널 영역;
    채널 영역에 전기적으로 결합된 제1 전도성 영역; 및
    제1 콘택트 구멍을 포함하고,
    상기 제1 콘택트 구멍의 주변은 포토리소그래피 공정과 무관한,
    트랜지스터 구조체.
  38. 제37항에 있어서,
    상기 제1 콘택트 구멍의 길이는 최소 특징부 길이보다 짧은, 트랜지스터 구조체.
  39. 제38항에 있어서,
    상기 제1 전도성 영역의 길이는 상기 최소 특징부 길이와 동일하거나 실질적으로 동일한, 트랜지스터 구조체.
  40. 제37항에 있어서,
    상기 제1 콘택트 구멍은 상기 제1 전도성 영역 위에 위치하는, 트랜지스터 구조체.
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