KR20080060602A - 플래시 메모리 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀 영역의 셀 게이트 패턴을 형성하기 위한 식각 공정 진행 후, 주변 회로 영역의 트랜지스터 패턴을 형성하기 위한 식각 공정 전에 전체 구조 상에 전하 저장층을 증착한 후, 셀 게이트 패턴의 측벽에 전하 저장층을 잔류시켜 후속 식각 공정 시 금속막과 블러킹 절연막의 손상을 방지하여 소자의 전기적 특성을 개선할 수 있는 플래시 메모리 소자의 형성 방법을 개시한다.
플래시, 금속막, 블러킹 절연막, 전하 저장층

Description

플래시 메모리 소자의 형성 방법{Method of manufacturing a flash memory device}
도 1 내지 도 3은 종래 기술에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 소자의 단면도이다.
도 4 내지 도 8은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 버퍼 산화막
102 : 제1 폴리 실리콘막 103 : 터널 절연막
104 : 전하 저장층 105 : 블러킹 절연막
106 : 제1 금속막 108 : 제2 폴리 실리콘막
109 : 제2 금속막 110 : 하드 마스크막
111 : 전하 저장층
본 발명은 플래시 메모리 소자의 형성 방법에 관한 것으로, 특히 세정 공정시 셀 영역의 셀 게이트 패턴의 식각 손상을 방지하기 위한 것이다.
현재, 공정기술 측면에서 비휘발성 반도체 메모리 기술(Nonvolatile Semiconductor Memories; NVSM)은 크게 플로팅 게이트(Floating Gate) 계열과 두 종류 이상의 유전막이 2중, 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열은 전위 우물(Potential Well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다. 반면에, MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Polysilicon Oxide Nitride Oxide Semiconductor) 구조가 대표적인 예이다
도 1 내지 도 3은 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 셀 영역과 주변 회로 영역으로 구분되는 반도체 기판(10) 상에 버퍼 산화막(11), 제1 폴리 실리콘막(12)을 순차적으로 적층한다. 이 후, 식각 공정을 실시하여 셀 영역 상에 형성된 제1 폴리 실리콘막(12), 및 버퍼 산화막(11)을 제거한다. 이 후, 전체 구조 상에 터널 절연막(13), 전하 저장층(14), 블 러킹 절연막(15), 제1 금속막(16)을 순차적으로 적층하여 형성한 후, 주변 회로 영역에 콘택홀을 형성하기 위한 포토 레지스트 패턴(17)을 형성한다.
도 2를 참조하면, 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 제1 금속막(16), 블러킹 절연막(15), 전하 저장층(14), 및 터널 절연막(13)을 식각하여 제1 폴리 실리콘막(12)이 노출되는 콘택홀을 형성한다. 이 후, 전체 구조 상에 제2 폴리 실리콘막(18)을 형성한다. 이때 콘택홀에 의하여 제1 폴리 실리콘막(12)과 제2 폴리 실리콘막(18)이 전기적으로 연결된다.
도 3을 참조하면, 제1 식각 공정을 진행하여 하드 마스크막(20), 제2 금속막(19), 제2 폴리 실리콘막(18), 제1 금속막(16), 블러킹 절연막(15), 전하 저장층(14)을 순차적으로 식각하여 셀 영역에 셀 게이트 패턴을 형성한다.
이 후, 도면으로 도시되진 않았지만 셀 영역에 포토 레지스트 패턴을 도포한 후, 식각 공정을 진행하여 주변 회로 영역의 노출된 터널 절연막(13), 제1 폴리 실리콘막(12)을 식각하여 트랜지스터 패턴을 형성한다.
상술한 플래시 메모리 소자의 형성 방법의 게이트 라인 식각 공정은 주변 회로 영역의 노출된 터널 절연막(13), 제1 폴리 실리콘막(12)을 식각하여 트랜지스터 패턴을 형성한 후 식각 공정 시 발생한 부산물을 제거하기 위한 세정 공정을 진행하는데 이때 셀 영역의 제2 금속막과 블러킹 절연막의 노출된 측벽이 심하게 손상을 입어 소자의 특성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 셀 영역의 셀 게이트 패턴을 형성하기 위한 식각 공정 진행 후, 주변 회로 영역의 트랜지스터 패턴을 형성하기 위한 식각 공정 전에 전체 구조 상에 전하 저장층을 증착한 후, 셀 게이트 패턴의 측벽에 전하 저장층을 잔류시켜 후속 식각 공정 시 금속막과 블러킹 절연막의 손상을 방지하여 소자의 전기적 특성을 개선할 수 있는 플래시 메모리 소자의 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 형성 방법은 셀 영역과 주변 회로 영역으로 구분된 반도체 기판의 상기 주변 회로 영역에 버퍼 산화막, 및 제1 폴리 실리콘막을 순차적으로 형성한 후, 상기 셀 영역 및 상기 주변 회로 영역을 포함한 전체 구조 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 및 제1 금속막을 순차적으로 형성하는 단계와, 상기 주변 회로 영역의 상기 제1 금속막, 상기 블러킹 절연막, 상기 전하 저장층, 및 상기 터널 절연막을 선택적으로 식각하여 유전막 콘택홀을 형성하는 단계와, 상기 셀 영역 및 상기 주변 회로 영역을 포함한 전체 구조 상에 제2 폴리 실리콘막, 제2 금속막, 및 하드 마스크막을 순차적으로 형성하여 상기 주변 회로 영역 상의 상기 제2 폴리 실리콘막과 상기 제1 폴리 실리콘막을 전기적으로 연결하는 단계와, 상기 셀 영역 상의 상기 하드 마스크막, 상기 제2 금속막, 상기 제2 폴리 실리콘막, 상기 제1 금속막, 및 상기 블러킹 절연막을 선택적으로 식각하여 셀 게이트 패턴을 형성하는 동시에 상기 주변 회로 영역의 상 기 하드 마스크막, 상기 제2 금속막, 상기 제2 폴리 실리콘막, 상기 제1 금속막, 및 상기 블러킹 절연막을 선택적으로 식각하는 단계와, 상기 셀 게이트 패턴 측벽 및 상기 주변 회로 영역의 상기 하드 마스크막, 상기 제2 금속막, 상기 제2 폴리 실리콘막, 상기 제1 금속막, 및 상기 블러킹 절연막 측벽에 절연막을 형성하는 단계, 및 주변 회로 영역의 노출된 상기 전하 저장층, 및 상기 제1 폴리 실리콘막을 순차적으로 식각하여 트랜지스터 패턴을 형성하는 단계를 포함한다.
상기 트랜지스터 패턴 형성 이 후, 세정 공정을 실시하여 잔류하는 불순물을 제거하는 단계를 더 포함한다. 상기 세정 공정은 H2SO4, H2O2, HF 용액을 사용하여 실시한다.
상기 블러킹 절연막은 Al2O3로 형성하며, 상기 제1 금속막은 TiN으로 형성며, 상기 제2 금속막은 텅스텐 실리사이드로 형성하며, 상기 하드 마스크막은 비정질 카본층으로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4 내지 도 8은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 4를 참조하면, 셀 영역과 주변 회로 영역으로 구분되는 반도체 기판(100) 상에 버퍼 산화막(101), 및 제1 폴리 실리콘막(102)을 순차적으로 형성한다. 이 후, 식각 공정을 실시하여 셀 영역에 형성된 제1 폴리 실리콘막(102), 및 버퍼 산화막(101)을 제거한다. 이 후, 전체 구조 상에 터널 절연막(103), 전하 저장층(104), 블러킹 절연막(105), 제1 금속막(106)을 순차적으로 형성한다. 블러킹 절연막(105)은 Al2O3로 형성하는 것이 바람직하다. 제1 금속막(106)은 TiN으로 형성하는 것이 바람직하다. 이 후, 주변 회로 영역에 콘택홀을 형성하기 위한 포토 레지스트 패턴(107)을 형성한다.
도 5를 참조하면, 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 제1 금속막(106), 블러킹 절연막(105), 전하 저장층(104), 및 터널 절연막(103)을 식각하여 제1 폴리 실리콘막(102)이 노출되는 콘택홀을 형성한다. 이 후, 전체 구조 상에 제2 폴리 실리콘막(108)을 형성한다. 이때 콘택홀에 의하여 제1 폴리 실리콘막(102)과 제2 폴리 실리콘막(108)이 전기적으로 연결된다. 제2 폴리 실리콘막(108)을 포함한 전체 구조 상에 제2 금속막(109), 및 하드 마스크막(110)을 순차적으로 적층한다. 제2 금속막(109)은 텅스텐 실리사이드(Wsix)로 형성하는 것이 바람직하다. 하드 마스크막(110)은 비정질 카본층으로 형성하는 것이 바람직하다.
도 6을 참조하면, 식각 공정을 진행하여 하드 마스크막(110), 제2 금속막(109), 제2 폴리 실리콘막(108), 제1 금속막(106), 및 블러킹 절연막(105)을 순차적으로 식각하여 셀 영역에 셀 게이트 패턴을 형성하는 동시에 주변 회로 영역의 하드 마스크막(110), 제2 금속막(109), 제2 폴리 실리콘막(108), 제1 금속막(106), 및 블러킹 절연막(105)을 순차적으로 선택 식각한다.
도 7을 참조하면, 셀 게이트 패턴을 포함한 전체 구조 상에 절연막(111)을 형성한다.
도 8을 참조하면, 식각 공정을 실시하여 절연막(111)을 셀 영역의 셀 게이트 패턴 측벽 즉, 하드 마스크막(110), 제2 금속막(109), 제2 폴리 실리콘막(108), 제1 금속막(106), 및 블러킹 절연막(105)의 측벽에 잔류시키는 동시에 주변 회로 영역의 노출된 하드 마스크막(110), 제2 금속막(109), 제2 폴리 실리콘막(108), 제1 금속막(106), 및 블러킹 절연막(105)의 측벽에 잔류시킨다.
이 후, 셀 영역 상에 포토 레지스트 패턴을 형성한 후, 주변 회로 영역의 노출된 전하 저장층(104), 터널 절연막(103), 및 제1 폴리 실리콘막(102)을 식각하여 트랜지스터 패턴을 형성한다.
이 후 셀 영역 상에 형성된 포토 레지스트 패턴을 제거한 후, 세정 공정을 실시하여 잔류하는 불순물을 제거한다. 세정 공정은 H2SO4, H2O2, HF 용액을 사용하여 실시하는 것이 바람직하다. 세정 공정시 셀 영역 상의 셀 게이트 패턴 및 주변 회로 영역의 트랜지스터 패턴의 측벽 즉, 제1 금속막(106), 및 블러킹 절연막(105)의 측벽이 절연막(111)으로 보호되어 소자의 제1 금속막(106), 및 블러킹 절연막(105)이 손상되는 것을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 셀 영역의 셀 게이트 패턴을 형성하기 위한 식각 공정 진행 후, 주변 회로 영역의 트랜지스터 패턴을 형성하기 위한 식각 공정 전에 전체 구조 상에 전하 저장층을 증착한 후, 셀 게이트 패턴의 측벽에 전하 저장층을 잔류시켜 후속 식각 공정 시 금속막과 블러킹 절연막의 손상을 방지하여 소자의 전기적 특성을 개선할 수 있는 플래시 메모리 소자의 형성 방법을 제공한다.

Claims (6)

  1. 셀 영역과 주변 회로 영역으로 구분된 반도체 기판의 상기 주변 회로 영역에 버퍼 산화막, 및 제1 폴리 실리콘막을 순차적으로 형성한 후, 상기 셀 영역 및 상기 주변 회로 영역을 포함한 전체 구조 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 및 제1 금속막을 순차적으로 형성하는 단계;
    상기 주변 회로 영역의 상기 제1 금속막과 상기 반도체 기판을 연결시키기 위해 상기 제1 금속막, 상기 블러킹 절연막, 상기 전하 저장층, 및 상기 터널 절연막을 선택적으로 식각하여 유전막 콘택홀을 형성하는 단계;
    상기 셀 영역 및 상기 주변 회로 영역을 포함한 전체 구조 상에 제2 폴리 실리콘막, 및 제2 금속막을 순차적으로 형성하여 상기 주변 회로 영역 상의 상기 제2 폴리 실리콘막과 상기 제1 폴리 실리콘막을 전기적으로 연결하는 단계;
    상기 셀 영역 상의 상기 제2 금속막, 상기 제2 폴리 실리콘막, 상기 제1 금속막, 및 상기 블러킹 절연막을 선택적으로 식각하여 셀 게이트 패턴을 형성하는 동시에 상기 주변 회로 영역의 상기 제2 금속막, 상기 제2 폴리 실리콘막, 상기 제1 금속막, 및 상기 블러킹 절연막을 선택적으로 식각하는 단계;
    상기 셀 게이트 패턴 측벽 및 상기 주변 회로 영역의 상기 제2 금속막, 상기 제2 폴리 실리콘막, 상기 제1 금속막, 및 상기 블러킹 절연막 측벽에 절연막을 형성하는 단계; 및
    주변 회로 영역의 노출된 상기 전하 저장층, 및 상기 제1 폴리 실리콘막을 순차적으로 식각하여 트랜지스터 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 트랜지스터 패턴 형성 이 후, 세정 공정을 실시하여 잔류하는 불순물을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 세정 공정은 H2SO4, H2O2, HF 용액을 사용하여 실시하는 플래시 메모리 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 블러킹 절연막은 Al2O3로 형성하는 플래시 메모리 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 금속막은 TiN으로 형성하는 플래시 메모리 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 제2 금속막은 텅스텐 실리사이드로 형성하는 플래시 메모리 소자의 형성 방법.
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