KR20040027108A - 플래쉬 메모리 소자의 게이트 형성방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 셀 영역 및 테스트 패턴 영역을 가지며 소자분리 공정을 통해 각 영역에서의 액티브 영역이 한정된 실리콘 기판을 제공하는 단계와, 상기 기판 상에 터널 산화막과 제1도전막을 차례로 형성하는 단계와, 상기 제2도전막을 라인 형태로 패터닝하는 단계와, 상기 기판 셀 영역의 패터닝된 제1도전막 상에 유전체막을 형성하는 단계와, 상기 기판 결과물 상에 제2 및 제3도전막과 하드마스크막을 차례로 형성하는 단계와, 상기 하드마스크막을 패터닝하여 콘트롤 게이트 형성 영역을 한정하는 하드마스크막 패턴을 형성하는 단계와, 상기 하드마스크막 패턴을 식각 장벽으로 이용해서 제3 및 제2도전막을 식각하여 기판 셀 영역에 콘트롤 게이트를 형성하는 단계와, 상기 셀 영역의 노출된 유전체막을 제1도전막과의 선택비를 이용하여 식각하는 단계와, 상기 제1도전막을 산화막에 대한 높은 선택비를 갖는 조건으로 식각하여 셀 영역에 플로팅 게이트를 형성하고 테스트 패턴 영역에 저전압 트랜지스터의 게이트를 형성하는 단계를 포함한다. 본 발명에 따르면, 식각 조건을 변경시켜 인-시튜(In-situ)로 콘트롤 게이트와 플로팅 게이트를 형성하기 때문에 게이트 형성 공정을 단순화시킬 수 있으며, 그래서, 게이트 CD 및 프로파일의 변동과 다수의 장비 사용에 기인하는 결함 등을 방지할 수 있다.

Description

플래쉬 메모리 소자의 게이트 형성방법{Method for forming gate in flash memory device}
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는,식각 조건을 변경시켜 인-시튜(In-situ)로 콘트롤 게이트와 플로팅 게이트를 형성하는 방법에 관한 것이다.
플래쉬 메모리 소자(Flash memory device)는 프로그래밍(programing) 및 지우기(erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍(Programing)과 지우기(Erase)를 할 수 있다.
이와 같은 플래쉬 메모리 소자는 전원이 공급될 경우에만 데이터를 보존하는 디램(DRAM) 소자와는 달리 전원이 차단되어도 데이터를 보존할 수 있는 특성을 가지며, 이러한 특성을 갖기 위해 셀 영역(cell area)에 플로팅 게이트가 형성된다. 이에 따라, 플래쉬 메모리 소자는 그 제조시에 2회의 게이트 형성 공정, 즉, 감광막을 식각 장벽으로 하는 식각 공정에 의한 콘트롤 게이트 형성 공정 및 자기정렬식각(Self Align Etch : 이하, SAE) 공정에 의한 플로팅 게이트 형성 공정을 진행하게 된다
자세하게, 도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리 공정을 통해 셀 영역 및 테스트 패턴 영역에서의 각 액티브 영역이 한정된 실리콘 기판(1) 상에 터널 산화막(2)과 플로팅 게이트용 제1도전막(3)을 차례로 형성하고, 상기 제1도전막(3)을 라인 형태로 패터닝한다. 그런다음, 상기 패터닝된 제1도전막(3)을 포함한 실리콘 기판(1)의 셀 영역 상에만 유전막(4)을 증착한 후, 상기 결과물 상에 콘트롤 게이트용 제2도전막(5) 및 제3도전막(6)과 하드마스크용 질화막(7)을 차례로 형성한다. 여기서, 상기 제1 및 제2도전막(3, 5)은 바람직하게 폴리실리콘막, 그리고, 제3도전막(6)은 텅스텐실리사이드막(WSix)이다.
계속해서, 상기 질화막(7) 상에 콘트롤 게이트 형성 영역을 한정하는 제1감광막 패턴(8)을 형성한다.
도 1b를 참조하면, 제1감광막 패턴을 식각 장벽으로 이용하여 질화막을 식각한 다음, 상기 제1감광막 패턴을 제거한 상태에서 식각된 질화막(7a)을 식각 장벽으로 이용하면서 셀 영역에서의 유전체막(4)과 테스트 패턴 영역에서의 터널 산화막(2)을 식각정지층을 이용하여 그 아래의 제3 및 제2도전막(6, 5)을 차례로 식각하고, 이를 통해, 상기 기판 셀 영역의 액티브 영역 상에 라인 형태로 콘트롤 게이트(10)를 형성하고, 동시에, 기판 테스트 패턴 영역의 액티브 영역 상에 제1, 제2 및 제3도전막(3, 5, 6)의 적층으로 이루어진 구동 트랜지스터, 즉, 저전압 트랜지스터의 게이트(10a)를 형성한다.
도 1c를 참조하면, 후속의 SAE(Self Align Etch) 공정에서 셀 영역 이외 지역에 대한 기판 손상(attack)을 방지하기 위해, 상기 기판(1) 상에 셀 영역 이외 지역을 덮는 제2감광막 패턴(11)을 형성한다.
도 1d를 참조하면, SAE 공정을 통해 기판 셀 영역 상의 노출된 유전체막(4) 및 그 아래의 제1도전막 부분을 식각하고, 이를 통해, 상기 기판 셀 영역에 플로팅 게이트(3a)를 형성한다. 이후, 상기 제2감광막 패턴을 제거한다.
그러나, 전술한 바와 같은 종래의 플래쉬 메모리 소자의 게이트 형성방법은 콘트롤 게이트 형성 공정과 플로팅 게이트 형성 공정을 이원화하여 수행하는 것과 관련해서 다수의 공정이 진행됨에 따라, 첫째로, 게이트 라인의 임계치수(Critical Dimension : 이하, CD)의 변동이 일어나며, 둘째로, 게이트 프로파일(profile)의 변동이 일어나고, 셋째로, 다수의 장비를 사용함에 따라 결함이 발생된다.
여기서, 상기 게이트의 FICD(Final Inspection CD) 변동은 플래쉬 메모리 소자의 커플링 레시오(coupling ratio) 변동과 문턱전압(Vt) 및 저항(Rs) 변동의 문제를 야기하게 되며, 공정 수가 증가할수록 게이트 라인의 CD 변화에 영향을 주는 파라미터가 증가되는 바, 게이트 라인의 CD 조절에 문제가 될 수 있다.
상기 게이트 프로파일의 변동은 두 번의 건식식각을 진행함에 따른 결과로서, 게이트 프로파일이 슬로프(slope)지도록 만듦으로써 제3도전막, 즉, 텅스텐 실리사이드의 측벽 손상을 유발하며, 실질적으로 그 제어가 어렵다.
상기 다수의 장비 사용에 기인하여 발생되는 결함은 플래쉬 메모리 소자의 양산 마진 확보 및 소자의 수율 향상에 관련되는 것으로 그 제어가 매우 어렵다. 즉, 다수의 장비 사용에 기인하는 결함은 공정 관리와 장비관리를 통하거나, 또는, 식각조건의 개선을 통하여 개선할 수 밖에 없는 사항이나, 이에 대한 개선은 현재로서 거의 이루어지지 않고 있는 실정이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 다수의 공정 적용에 따른 게이트 CD의 변동과 게이트 프로파일 변동 및 다수의 장비 사용에 기인하여 발생되는 결함을 방지할 수 있는 플래쉬 메모리 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 터널 산화막
23 : 제1도전막 23a : 플로팅 게이트
24 : 유전체막 25 : 제2도전막
26 : 제3도전막 27 : 질화막
27a : 식각된 질화막 28 : 감광막 패턴
30 : 콘트롤 게이트 30a : 저전압 트랜지스터의 게이트
상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀 영역 및 테스트 패턴 영역을 가지며, 소자분리 공정을 통해 각 영역에서의 액티브 영역이 한정된 실리콘 기판을 제공하는 단계: 상기 기판 상에 터널 산화막과 제1도전막을 차례로 형성하는 단계; 상기 제2도전막을 라인 형태로 패터닝하는 단계; 상기 기판 셀 영역의 패터닝된 제1도전막 상에 유전체막을 형성하는 단계; 상기 기판 결과물 상에 제2 및 제3도전막과 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막을 패터닝하여 콘트롤 게이트 형성 영역을 한정하는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 식각 장벽으로 이용해서 상기 제3 및 제2도전막을 연속적으로 식각하여 상기 기판 셀 영역에 콘트롤 게이트를 형성하는 단계; 상기 셀 영역의 노출된 유전체막을 상기 제1도전막과의 식각 선택비를 이용하여 식각하는 단계; 및 상기 제1도전막을 산화막에 대해 높은 식각 선택비를 갖는 조건으로 식각하여, 상기 셀 영역에 플로팅 게이트를 형성함과 동시에 상기 테스트 패턴 영역에 상기 제1, 제2 및 제3도전막의 적층으로 이루어진 저전압 트랜지스터의 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 게이트 형성방법을 제공한다.
여기서, 바람직하게 상기 제1 및 제2도전막은 도핑된 또는 비도핑된 폴리실리콘막이며, 상기 제3도전막은 텅스텐실리사이드막이고, 상기 하드마스크막은 질화막이다.
본 발명의 방법은 상기 제3 및 제2도전막과 상기 유전체막 및 상기 제1도전막의 식각은 단일 식각 챔버 내에서 인-시튜(In-situ) 식각 조건으로 수행하며, 상기 제3도전막을 식각하는 단계 전, 상기 제3도전막 표면에 발생된 자연산화막을 제거한다.
상기 제3도전막의 식각은 종말점 검출(End Point Detection) 조건으로 수행하며, 그리고, Cl2/O2, Cl2/SF6/O2 또는 Cl2/HBr/O2 중에서 어느 하나의 혼합 가스를 사용하여 수행한다.
상기 제2도전막의 식각은 상기 셀 영역의 유전체막이 노출되는 시점과 상기 테스트 패턴 영역의 제1도전막이 소정 두께만큼 남는 시점을 식각 종점으로 하는 조건으로 수행하며, 아울러, 상기 테스트 패턴 영역의 상기 제1도전막의 잔류 두께가 300Å 이상이 되도록 하고, 특히, 산화막과의 식각 선택비를 확보하기 위해 HBr/O2 가스를 사용하면서 O2 가스의 플로우 양을 2sccm 이하로 하거나 He 가스를 첨가하여 수행한다.
상기 유전체막의 식각은 상기 테스트 패턴 영역의 제1도전막의 잔류 두께가 100Å 이상이 되도록 하는 조건으로 수행하며, 그리고, C2H6, HBr, O2, CF4 또는 SF6 중에서 선택되는 적어도 어느 하나 이상의 가스를 사용하여 수행한다.
상기 제1도전막의 식각은 폴리실리콘막 대 산화막의 식각 선택비가 100:1 이상인 조건으로 수행하며, 그리고, 산화막과의 식각 선택비를 확보하기 위해 HBr/O2 가스를 사용하면서 O2 가스의 플로우 양을 2sccm 이하로 하거나 He 가스를 첨가하여 수행한다.
본 발명에 따르면, 식각 조건을 변경하여 인-시튜로 콘트롤 게이트와 플로팅 게이트를 형성하므로 게이트 형성 공정을 단순화시킬 수 있으며, 그래서, 게이트 CD 및 프로파일 변동과 다수의 장비 사용에 기인된 결함을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 셀 영역 및 테스트 패턴 영역을 갖는 실리콘 기판(21)을 마련한 상태에서 소자분리 공정을 통해 상기 셀 영역 및 테스트 패턴 영역 각각에서의 액티브 영역을 한정한다. 그런다음, 상기 실리콘 기판(21)의 전 영역 상에 박막의 터널 산화막(22)과 플로팅 게이트용 제1도전막(23)을 차례로 형성한 후, 공지의 공정에 따라 상기 제1도전막(23)을 라인 형태로 패터닝한다. 여기서, 상기 제1도전막(23)은 바람직하게 도핑된 또는 비도핑된 폴리실리콘막이다.
다음으로, 상기 기판(21)의 셀 영역 상에만 유전체막(24)을 형성한다. 그런다음, 상기 기판 결과물 상에 콘트롤 게이트용 제2 및 제3도전막(25, 26)과 하드마스크용 질화막(Oxynitride : 27)을 차례로 형성한다. 여기서, 바람직하게 제2도전막(25)은 도핑된 또는 비도핑된 폴리실리콘막이며, 제3도전막(26)은 텅스텐실리사이드막(WSix)이다. 이어서, 그 다음, 상기 질화막(7) 상에 콘트롤 게이트 형성 영역을 한정하는 감광막 패턴(28)을 형성한다.
도 2b를 참조하면, 감광막 패턴을 식각 장벽으로 이용하여 질화막을 식각한 다음, 상기 감광막 패턴을 제거한다. 여기서, 상기 감광막 패턴을 제거하지 않고 남겨 두었다가, 후속의 식각 공정에서 식각 장벽으로 이용하는 것도 가능하다. 도면부호 27a는 식각된 질화막을 나타낸다.
도 2c를 참조하면, 식각된 질화막(27a)을 식각 장벽으로 이용하여 제3 및 제2도전막(26, 25)을 차례로 식각하고, 연속해서, 상기 제3 및 제2도전막(26, 25)이 식각되어 노출된 유전체막(24)을 식각하며, 이어서, 제1도전막(23)을 식각하여 기판(21)의 셀 영역 상에 콘트롤 게이트(30a)와 플로팅 게이트(23a)를 형성하고, 이와 동시에, 기판(21)의 테스트 패턴 영역 상에 제1, 제2 및 제3도전막(23, 25, 26)의 적층으로 이루어진 구동 트랜지스터, 즉, 저전압 트랜지스터의 게이트(30a)를 형성한다.
여기서, 상기 셀 영역 상에의 플로팅 게이트(23a) 및 콘트롤 게이트(30)와 테스트 패턴 영역 상에의 저전압 트랜지스터의 게이트(30a)은 식각 공정의 변경을 통해 단일 식각 챔버 내에서 인-시튜(In-situ)로 수행하며, 구체적으로는 다음과 같은 방법으로 수행한다.
먼저, 전술하지는 않았지만, 제3도전막(26)을 식각하기 전에 그 표면에 형성된 자연산화막을 상기 제3도전막(26), 즉, 폴리실리콘막에 대한 높은 식각 선택비를 갖는 조건으로 식각하여 제거한다.
그 다음, 식각된 질화막(27a)을 식각 장벽으로 이용해서 제3도전막(26)과 제2도전막(25)을 식각하여 기판(21)의 셀 영역에 제2 및 제3도전막(25, 26)의 적층으로 이루어진 콘트롤 게이트(30)를 형성한다.
여기서, 상기 제3도전막(26)의 식각은 Cl2/O2, Cl2/SF6/O2 또는 Cl2/HBr/O2 중에서 어느 하나의 혼합 가스를 사용하여 상기 제3도전막(26)이 완전히 제거되는 시점을 식각 종말점으로 하는 종말점 검출(End Point Detection) 조건으로 수행한다. 또한, 상기 제3도전막(26)의 식각시, 테스트 패턴 영역에서의 제1도전막(23)의 손실을 개선하기 위해 HBr/O2 가스를 사용하여 로딩 이펙트를 개선한다.
상기 제2도전막(25)의 식각은 종말점 검출에 소정 비율(%)의 과도 식각이 행해지는 조건, 예컨데, 셀 영역에서의 유전체막(24)이 노출되는 시점과 테스트 패턴에서의 제1도전막(23)의 소정 두께가 남겨지도록 하는 시점을 식각 종말점으로 하는 조건으로 수행한다. 즉, 테스트 패턴 영역에 있는 제1도전막(23)을 완전 식각하게 되면, 후속 공정인 셀 영역의 유전체막(24)과 제1도전막(23)을 식각하는 공정에서 테스트 패턴 영역에서의 저전압 트랜지스터(30a)의 게이트 산화막과 기판(21)이 손상을 받게 되어 정상적으로 동작하지 않을 수 있다. 그러므로, 제2도전막(25)의 식각은 테스트 패턴 영역에서의 제1도전막(23)이 소정 두께만큼 잔류되도록 해야 하며, 따라서, 제2도전막(25)의 식각은 산화막과의 식각 선택비를 확보하기 위해 HBr/O2 가스를 사용하면서 O2 가스의 플로우 양을 2sccm 이하로 하거나 He 가스를 첨가하여 수행하고, 특히, 상기 제1도전막(23)의 잔류 두께가 300Å 이상이 되도록 하는 조건으로 수행한다.
계속해서, 자연산화막을 제거하는 통상의 공정조건 보다 제1도전막(23), 즉, 폴리실리콘막에 대해 높은 식각 선택비를 갖는 조건으로 제3 및 제도전막(26, 25)이 식각되어 노출된 유전체막(24)을 식각 제거한다. 여기서, 상기 유전체막(24)의 식각은 C2H6, HBr, O2, CF4 또는 SF6 중에서 선택되는 적어도 어느 하나 이상의 가스를 사용하면서 테스트 패턴 영역의 제1도전막의 잔류 두께가 100Å 이상이 되도록 하는 조건으로 수행한다.
이때, 상기 유전체막(24)의 식각은 균일성(Uniformity)이 매우 중요하며, 이전 공정에서 테스트 패턴 영역에 잔존하는 제1도전막(23)의 두께를 300Å 이상으로 조절한 것으로 인해, 그 균일성을 얻을 수 있다.
즉, 일반적으로 자연산화막의 제거시에는 F 계열의 가스를 사용하며, 이 경우, 산화막 대 폴리실리콘간의 식각 선택비는 1.5:1∼2.5:1로서 산화막 보다 폴리실리콘막의 식각 속도가 느리다. 또한, 플래쉬 메모리 소자에서 사용되는 유전체막의 두께는 통상 ONO 및 ONON 구조를 포함해서 100∼200Å 정도이며, 이를 건식식각에서 제거하려면, 식각 로딩 이펙트를 고려해서 200%의 과도 식각을 진행해야만 완전히 제거할 수 있다.
그러므로, 상기 유전체막(24)에 대한 200%의 과도 식각을 감안할 경우 100%에 대한 과도 식각시 100Å 이상 폴리실리콘막이 식각되므로, 5% 이상 균일성까지 감안하여 200Å 이상 폴리실리콘의 손실(loss)을 유발하게 되는 바, 제3 및 제2도전막(26, 25)의 식각과 유전체막(24)의 식각에서 테스트 패턴 영역 상에서의 제1도전막(23)의 잔류 두께를 조절하는 것은 매우 중요하다.
다음으로, 상기 제1도전막(23)의 식각은 셀 영역에서는 상기 제1도전막(23)의 형성 두께 만큼을 식각 타겟(target)으로 하면서 테스트 패턴 영역에서는 잔류된 제1도전막 두께, 예컨데, 100Å 정도를 식각 타겟으로 하는 조건으로 수행한다. 즉, 상기 제1도전막(23)의 식각은 테스트 패턴 영역에서의 터널 산화막 및 기판 손상이 최소화되도록 제1도전막, 즉, 폴리실리콘 대 산화막의 식각 선택비를 100:1 이상으로 하는 조건으로 수행한다. 이때, 상기 100:1 이상의 선택비는 RIE & MERIE 타입의 폴리실리콘 식각장비에서 HBr/O2 가스를 사용하면서 O2 가스의 플로우 양을 2sccm 이하로 하거나 He 가스를 첨가함으로써 확보 가능하며, 이에 따라, 로딩 이펙트에 의한 게이트 프로파일 변동없이 제1도전막(23)의 식각을 행할 수 있으며, 아울러, 테스트 패턴 영역에서의 터널 산화막(22)의 손상도 방지할 수 있다.
전술한 바와 같이, 본 발명의 게이트 형성방법은 기존의 콘트롤 게이트 식각 조건에 자연산화막의 제거 공정을 추가하여 유전체막을 제거하고, 이 과정에서 테스트 패턴 영역에의 제1도전막의 잔류 두께를 조절하여 기판 손상이 유발되는 것을 방지하며, 또한, 후속의 과도 식각 공정에서 폴리실리콘 대 산화막의 식각 선택비가 높은 조건으로 제1도전막을 식각하는 새로운 공정 조건으로 제3 및 제2도전막과 유전체막 및 제1도전막의 식각을 인-시튜 방식으로 진행한다.
따라서, 본 발명의 방법은 단일 챔버 내에서 콘트롤 게이트와 상기 콘트롤 게이트간의 분리 및 플로팅 게이트 형성을 위한 SAE 공정을 연속해서 수행하므로, 전체 게이트 형성 공정을 단순화시킬 수 있음은 물론 사용 장비의 수도 감소시킬 수 있게 되며, 그래서, 다수의 공정 적용에 기인하는 게이트 CD 변동, 게이트 프로파일 변동 및 다수의 장비 사용에 기인하는 결함 발생 등의 종래 문제들을 극복할 수 있게 된다.
이상에서와 같이, 본 발명은 새로운 인-시튜 식각 조건으로 콘트롤 게이트와 플로팅 게이트 형성을 위한 공정들을 단일 장비에서 연속해서 수행하기 때문에 공정 단순화를 달성할 수 있으며, 아울러, 사용되는 장비의 수도 줄일 수 있다. 따라서, 본 발명은 공정 단순화를 통해 게이트 CD 변동 및 게이트 프로파일 변동을 방지할 수 있으며, 아울러, 장비 사용에 기인하는 결함도 방지할 수 있고, 결국, 전체 공정 및 시간의 단축을 통해 생산성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 셀 영역 및 테스트 패턴 영역을 가지며, 소자분리 공정을 통해 각 영역에서의 액티브 영역이 한정된 실리콘 기판을 제공하는 단계:
    상기 기판 상에 터널 산화막과 제1도전막을 차례로 형성하는 단계;
    상기 제2도전막을 라인 형태로 패터닝하는 단계;
    상기 기판 셀 영역의 패터닝된 제1도전막 상에 유전체막을 형성하는 단계;
    상기 기판 결과물 상에 제2 및 제3도전막과 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막을 패터닝하여 콘트롤 게이트 형성 영역을 한정하는 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막 패턴을 식각 장벽으로 이용해서 상기 제3 및 제2도전막을 연속적으로 식각하여 상기 기판 셀 영역에 콘트롤 게이트를 형성하는 단계;
    상기 셀 영역의 노출된 유전체막을 상기 제1도전막과의 식각 선택비를 이용하여 식각하는 단계; 및
    상기 제1도전막을 산화막에 대해 높은 식각 선택비를 갖는 조건으로 식각하여, 상기 셀 영역에 플로팅 게이트를 형성함과 동시에 상기 테스트 패턴 영역에 상기 제1, 제2 및 제3도전막의 적층으로 이루어진 저전압 트랜지스터의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2도전막은 도핑된 또는 비도핑된 폴리실리콘막이고, 상기 제3도전막은 텅스텐실리사이드막(WSix)이며, 상기 하드마스크막은 질화막(Oxynitride)인 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 제3 및 제2도전막과 유전체막 및 제1도전막의 식각은 단일 식각 챔버 내에서 인-시튜(In-situ) 식각 조건으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 제3도전막을 식각하는 단계 전, 상기 제3도전막 표면에 발생된 자연 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  5. 제 1 항에 있어서, 상기 제3도전막의 식각은
    종말점 검출(End Point Detection) 조건으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 제3도전막의 식각은 Cl2/O2, Cl2/SF6/O2 및 Cl2/HBr/O2로 구성된 그룹으로부터 선택되는 어느 하나의 혼합 가스를 사용하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  7. 제 1 항에 있어서, 상기 제2도전막의 식각은
    상기 셀 영역의 유전체막이 노출되는 시점과 상기 테스트 패턴 영역의 제1도전막이 소정 두께만큼 남는 시점을 식각 종점으로 하는 조건으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  8. 제 7 항에 있어서, 상기 제2도전막의 식각은
    상기 테스트 패턴 영역의 상기 제1도전막의 잔류 두께가 300Å 이상이 되도록 하는 조건으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  9. 제 1 항 또는 제 7 항에 있어서, 상기 제2도전막의 식각은
    산화막과의 식각 선택비를 확보하기 위해, HBr/O2 가스를 사용하면서 O2 가스의 플로우 양을 2sccm 이하로 하거나 He 가스를 첨가하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  10. 제 1 항에 있어서, 상기 유전체막의 식각은
    상기 테스트 패턴 영역의 상기 제1도전막의 잔류 두께가 100Å 이상이 되도록 하는 조건으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  11. 제 1 항 또는 제 10 항에 있어서, 상기 유전체막의 식각은
    C2H6, HBr, O2, CF4 및 SF6으로 구성된 그룹으로부터 선택되는 적어도 어느 하나 이상의 가스를 사용하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  12. 제 1 항에 있어서, 상기 제1도전막의 식각은
    폴리실리콘막 대 산화막의 식각 선택비가 100:1 이상인 조건으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  13. 제 1 항 또는 제 12 항에 있어서, 상기 제1도전막의 식각은
    산화막과의 식각 선택비를 확보하기 위해, HBr/O2 가스를 사용하면서 O2 가스의 플로우 양을 2sccm 이하로 하거나 He 가스를 첨가하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
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