KR100932822B1

KR100932822B1 - 반도체 메모리 디바이스 및 그 소거 방법

Info

Publication number: KR100932822B1
Application number: KR1020070121654A
Authority: KR
Inventors: 다이 나까무라; 고지 호소노
Original assignee: 가부시끼가이샤 도시바
Priority date: 2006-11-28
Filing date: 2007-11-27
Publication date: 2009-12-21
Also published as: KR20080048419A; US20080137409A1; JP2008135100A; US7974130B2

Abstract

반도체 메모리 디바이스는 NAND 셀 유닛이 배열되어 있는 메모리 셀 어레이를 포함하고, NAND 셀 유닛은, 직렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, NAND 셀 유닛의 양단을 제각기 비트 라인과 소스 라인에 결합하기 위해 배치된 제1 및 제2 선택 게이트 트랜지스터, 및 상기 제1 및 제2 선택 게이트 트랜지스터에 인접하게 배치된 더미 셀을 구비하며, 소거 유닛에서의 메모리 셀의 소거 후, 더미 셀 이외에서의 과-소거 상태를 해소하기 위해 메모리 셀이 소프트-프로그램된다.

메모리 셀, 더미 셀, 소거 유닛, 선택 게이트 트랜지스터, 소프트-프로그램

Description

반도체 메모리 디바이스 및 그 소거 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR ERASING THE SAME}

관련 출원에 대한 상호 참조

본 출원은 2006년 11월 28일에 출원된 일본 특허 출원 제2006-319428호에 기초한 것으로 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조결합되어 있다.

본 발명은 전기적으로 재기입 가능한 비휘발성 메모리 셀, 즉 EEPROM을 구비한 반도체 메모리 디바이스에 관한 것으로, 구체적으로는 NAND형 플래시 메모리의 오기입 레이트를 줄이는 기술에 관한 것이다.

NAND형 플래시 메모리는 전기적으로 재기입 가능하고 매우 집적된 비휘발성 반도체 메모리(EEPROM) 중 하나로 알려져 있다. 이러한 NAND형 플래시 메모리에서는, 인접하는 2개의 메모리 셀이 소스/드레인 확산층을 공유하여 NAND 셀 유닛을 구성하는 식으로 다수의 메모리 셀들이 직렬로 접속되어 있다. 이 NAND 셀 유닛의 양단은 제각기 선택 트랜지스터를 통해 비트 라인과 소스 라인에 결합된다. 이러한 NAND 셀 유닛 구성을 통해, 유닛 셀 영역을 NOR형 플래시 메모리보다 작게 할 수 있고, 큰 용량을 이룰 수 있다.

NAND형 플래시 메모리의 메모리 셀은, 터널 절연막을 개재하여 반도체 기판상에 형성된 플로팅 게이트, 및 게이트 절연막을 개재하여 플로팅 게이트 위에 적층된 제어 게이트를 구비하고, 플로팅 게이트에서의 전하 저장 상태에 따라 비휘발성 방식으로 데이터를 저장한다. 상세히 설명하면, 플로팅 게이트에 전자를 주입하여 얻어지는 고 임계 전압 상태가 데이터 "0" 역할을 하고, 플로팅 게이트에서의 전자를 방출하여 얻어지는 저 임계 전압 상태가 데이터 "1" 역할을 하는 식으로 이진 데이터 저장 방안이 이용된다. 최근에는, 기입 임계 분포를 2 이상의 분포들로 분할하는 멀티-레벨(예컨대, 4-레벨) 데이터 저장 방안이 이용되고 있다.

선택된 워드 라인을 따라 배열된 모든 메모리 셀(또는 그 절반)을 한 페이지라고 하면, NAND형 플래시 메모리의 데이터 프로그램(또는 기입)은 페이지 단위로 수행된다. 상세히 말하면, 프로그램 전압(Vpgm)을 선택된 워드 라인에 인가하고, 셀 채널로부터의 FN 터널링에 의해 플로팅 게이트에 전자를 주입하는 식으로 데이터 프로그램이 수행된다. 이러한 프로그램시에는, NAND 셀 채널이 비트 라인에 공급된 프로그램 데이터 "0" 또는 "1"에 따라 비트 라인을 통한 전위에 의해 제어될 것이다.

상세히 설명하면, "0" 프로그램의 경우, 대응 비트 라인은 Vss로 설정되고, 이는 선택 게이트 트랜지스터를 통해 선택된 셀의 채널로 전달되어 턴온된다. 이 경우에는, 큰 전계가 플로팅 게이트와 셀 채널 사이에 인가되어, 전자들이 플로팅 게이트에 주입된다. 이에 비해, "1" 프로그램의 경우에는, 대응 비트 라인에 Vdd 가 인가되고, 선택된 셀의 채널은 플로팅 상태로 설정되게 Vdd-Vth(Vth는 선택 게이트 트랜지스터의 임계 전압)로 충전된다. 이 경우, 셀의 채널은 Vpgm이 인가되는 선택된 워드 라인으로부터의 용량 결합에 의해 부스트(boost)되고, 플로팅 게이트로의 전자 주입은 금지될 것이다.

Vpgm이 인가될 때 "1" 프로그램 셀(즉, 프로그램-금지 셀)에서의 셀의 채널 부스트가 불충분하다면, 전자들이 플로팅 게이트에 주입되어, 바람직하지 않은 임계값 변화가 발생할 것이다. 비선택된 워드 라인들은 Vpgm보다 낮은 프로그램 통과 전압(중간 전압)(Vm)이 통상적으로 인가된다. 셀의 채널 부스트가 불충분하면, 비선택된 워드 라인들의 이러한 비선택 셀들에서, 에러 프로그램이 발생할 것이다.

종래에는, 다음과 같은 식으로 "1" 프로그램 셀과 비선택된 셀에서의 에러 프로그램 모드를 억제하는 몇몇 채널 전압 제어 방안이 제시되었었다.

(1)셀프-부스트(SB) 방안 : "1" 기입시에, NAND-셀 유닛에서의 전체 채널들은 플로팅 상태로 설정되고, 선택된 워드 라인으로부터의 용량 결합에 의해 부스트된다.

(2)로컬 셀프-부스트(LSB) 방안 : "1" 기입시에, 선택된 셀의 채널이 나머지 채널로부터 분리되는 상태로 선택된 셀의 채널이 부스트된다.

(3)소거 영역 셀프-부스트(EASB) 방안 : 셀들이 소스 라인측으로부터 순서대로 프로그램된다고 하면, 현재 선택된 셀을 포함하는 미기입 셀 영역과 이미 기입된 셀 영역은 서로 절연되고, 독립적으로 부스트된다.

이러한 채널 전압 제어 방안들이 적용되고 있지만, NAND형 플래시 메모리가 더 소형화될 때, 선택 게이트 트랜지스터(구체적으로는, 소스 라인측 상의 선택 게이트 트랜지스터)에 인접한 셀에서 에러 프로그램이 발생한다는 문제점이 여전히 남아있다. 데이터 프로그램시에, 소스 라인측 상에 배치된 선택 게이트 트랜지스터는 게이트 전압 0V가 인가될 때 오프로 유지된다. 이때, 선택 게이트 트랜지스터에 인접한 셀이, 프로그램 전압 Vpgm이 인가될 때, "1" 프로그램 셀(즉, 프로그램-금지 셀)이면, 게이트 유도 드레인 누설(Gate Induced Drain Leakage : GIDL) 전류가 선택 게이트 트랜지스터의 드레인 에지에 흐르고, GIDL 전류로 인한 플로팅 게이트로의 전자 주입의 결과로서 선택 게이트 트랜지스터에 인접한 셀에서 에러 프로그램이 발생한다.

프로그램 통과 전압 Vm(<Vpgm)이 선택 게이트 트랜지스터에 인접한 셀에 인가되는 경우에, 전술한 바와 유사하게 에러 프로그램이 발생한다고 알려져 있다. 또한, 전술한 바와 같이, 비트 라인측 선택 게이트 트랜지스터에 인접한 셀에 에러 프로그램이 발생한다고 알려져 있다.

GIDL 전류로 인한 이러한 에러 프로그램을 억제하기 위해, 선택 게이트 트랜지스터의 드레인 에지에서의 GIDL 전류를 억제(예컨대, 채널 프로파일을 개선)하는 방법, 및 GIDL 전류로 인한 열전자 주입을 억제(예컨대, 선택 게이트 트랜지스터와 메모리 셀 간의 거리를 넓힘)하는 방법과 같은 몇몇 방법들이 제시되었다. 하지 만, 이러한 처리 방법들은 최소 피쳐의 디바이스 사이즈가 작아짐에 따라 그 유효성을 잃고 있다.

에러 프로그램을 억제하는 하나의 유효한 방법은 데이터를 저장하는데 이용되지 않는 선택 게이트 트랜지스터에 인접하게 더미 셀을 배치하는 것이다(예컨대, JP-A-2006-186359호를 참조하기 바란다).

또한, 일괄적으로 소거된 소거 셀에서의 과-소거 상태(over-erase state)를 해소하는데 이용되는 이른바 소프트-프로그램 방안이 알려져 있다(예컨대, JP-A-2006-059532호를 참조하기 바란다). 이 방안은 데이터 임계 분포를 전체적으로 좁힐 수 있기 때문에 인접한 셀들 간의 용량 결합으로 인해 셀 데이터가 변하지 않도록 하는 것이 중요하다. 구체적으로, 소형화된 NAND형 플래시 메모리(특히, 멀티-레벨 NAND형 플래시 메모리)의 에러 프로그램을 개선하는 것이 중요하다.

그러나, 이러한 더미 셀 방안 또는 소프트-프로그램 방안이 이용되더라도, 60nm 이하의 설계 규칙을 갖는 NAND형 플래시 메모리에서의 GIDL 전류로 인한 오기입 문제가 여전히 남아있다.

본 발명의 일 측면에 따르면, NAND 셀 유닛이 배열되어 있는 메모리 셀 어레이를 포함하는 반도체 메모리 디바이스가 제공되며, 여기서 NAND 셀 유닛은, 직렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, NAND 셀 유닛의 양단을 제각기 비트 라인과 소스 라인에 결합하기 위해 배치된 제1 및 제2 선택 게이트 트랜지스터, 및 상기 제1 및 제2 선택 게이트 트랜지스터에 인접하게 배치된 더미 셀을 구비하며, 소거 유닛에서의 메모리 셀의 소거 후, 더미 셀 이외에서의 과-소거 상태를 해소하기 위해 메모리 셀이 소프트-프로그램된다.

본 발명의 다른 측면에 따르면, NAND 셀 유닛이 배열되어 있는 메모리 셀 어레이를 포함하는 반도체 메모리 디바이스가 제공되며, 여기서 NAND 셀 유닛은, 직렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, NAND 셀 유닛의 양단을 제각기 비트 라인과 소스 라인에 결합하기 위해 배치된 제1 및 제2 선택 게이트 트랜지스터, 및 상기 제1 및 제2 선택 게이트 트랜지스터에 인접하게 배치된 더미 셀을 구비하며, 소거 유닛에서의 메모리 셀의 소거 후, 메모리 셀 및 더미 셀은, 더미 셀의 소프트-프로그램 사이클의 수가 메모리 셀의 소프트-프로그램 사이클의 수 미만이 되게 제한되는 조건하에서, 과-소거 상태를 해소하기 위해 소프트-프로그램된다.

본 발명의 또 다른 측면에 따르면, NAND 셀 유닛 - 상기 NAND 셀 유닛은 직렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, 및 상기 NAND 셀 유닛의 양단에서 선택 게이트 트랜지스터에 인접하게 배치된 더미 셀을 구비함 - 이 배열되어 있는 메모리 셀 어레이를 포함한 반도체 메모리 디바이스의 소거 방법이 제공되며, 이 방법은, 임계 전압을 부스트하도록 소거 유닛에서 적어도 더미 셀을 프리-프로그램하는 단계; 소거 유닛에서 메모리 셀 및 더미 셀을 소거하는 단계; 및 더미 셀 이외에서의 과-소거 상태를 해소하기 위해 소거 유닛에서 메모리 셀을 소프트-프로그램하는 단계를 포함한다.

본 발명의 또 다른 측면에 따르면, NAND 셀 유닛 - 상기 NAND 셀 유닛은 직 렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, 및 상기 NAND 셀 유닛의 양단에서 선택 게이트 트랜지스터들 중 하나에 인접하게 배치된 더미 셀을 구비함 - 이 배열되어 있는 메모리 셀 어레이를 포함한 반도체 메모리 디바이스의 소거 방법이 제공되며, 이 방법은, 임계 전압을 부스트하도록 소거 유닛에서 적어도 더미 셀을 프리-프로그램하는 단계; 소거 유닛에서 메모리 셀 및 더미 셀을 소거하는 단계; 및 더미 셀의 소프트-프로그램 사이클의 수가 메모리 셀의 소프트-프로그램 사이클의 수 미만이 되게 제한되는 조건하에서, 과-소거 상태를 해소하기 위해 소거 유닛에서 메모리 셀 및 더미 셀을 소프트-프로그램하는 단계를 포함한다.

이제, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리 디바이스의 개략적인 구성을 나타내고, 도 2는 메모리 셀 어레이(100)의 등가 회로를 나타내고 있다. NAND형 플래시 메모리의 기본 유닛, NAND 셀 유닛(즉, NAND 스트링)(NU)은 직렬로 접속된 복수의 메모리 셀(MC0 - MC31), 및 그 양단에 배치된 2개의 선택 게이트 트랜지스터(SG1 및 SG2)를 구비하고 있다.

이 실시예에서, 더미 셀(MCDD 및 MCDS)은 NAND 셀 유닛에서 제각기 선택 게이트 트랜지스터(SG1 및 SG2)에 인접하게 배치된다. 더미 셀들은 이들이 데이터를 저장하는데 이용되지 않고, 액세스 가능하지 않다는 점을 제외하면 메모리 셀들과 유사하게 형성된다.

NAND 셀 유닛(NU)의 일단은 선택 게이트 트랜지스터(SG1)를 통해 비트 라인(BL)에 결합되고, 타단은 선택 게이트 트랜지스터(SG2)를 통해 메모리 셀 어레이(100)에서의 공통 소스 라인(CELSRC)에 결합된다.

이러한 메모리 셀은 실리콘 기판에서 P-형 웰 상에 형성된 N-형의 드레인 및 소스 확산층, 및 플로팅 게이트가 전하 저장층 역할을 하고 제어 게이트가 플로팅 게이트 위에 적층되어 있는 적층 게이트 구조를 구비하고 있다. 플로팅 게이트에서의 전하량은 기입 또는 소거 동작 동안 변하고, 이는 임계 전압 변화를 야기해 1비트 또는 복수 비트의 데이터가 저장되게 한다.

메모리 셀(MC0 - MC31)과 더미 셀(MCDD, MCDS)의 제어 게이트들은 제각기 워드 라인(WL0 - WL31)과 더미 워드 라인(WLDD, WLDS)에 결합되고, 선택 게이트 트랜지스터(SG1 및 SG2)의 게이트들은 제각기 선택 게이트 라인(SGD 및 SGS)에 결합된다.

워드 라인(WL0 - WL31), 더미 워드 라인(WLDD 및 WLDS) 및 선택 게이트 라인(SGD 및 SGS)을 공유하는 한 세트의 NAND 셀 유닛이 소거 유닛 역할을 하는 블록(BLK)으로 규정된다. 대개는, 도 1 및 도 2에 도시된 바와 같이, 복수의 블록(BLKi, BLKi+1, ...)이 비트 라인 방향으로 배열된다.

NAND형 플래시 메모리는 대응하는 커맨드 입력에 따라 여러 동작을 수행한다. 예컨대, 데이터 프로그램(또는 기입)의 경우, 데이터 로드 커맨드는 입/출력 회로(1)를 통해 커맨드 레지스터(2)에 래치되고, 프로그램 어드레스는 어드레스 레지스터(3)에 래치되며, 프로그램 데이터는 (기입 회로 역할을 하는) 감지 증폭기에 서 로딩된다. 이어서, 입/출력 회로(1)를 통해 커맨드 레지스터(2)에 프로그램 실행 커맨드를 입력하고, 데이터 프로그램 동작이 칩에서 자동 시작된다.

즉, 프로그램 실행 커맨드가 입력될 때, 시퀀스 제어기(4)는 프로그램 시퀀스를 제어하기 시작한다. 데이터 프로그램시에, 시퀀스 제어기(4)는, 원하는 프로그램 상태가 얻어질 때까지, 데이터 프로그래밍, 프로그램 펄스 인가와 베리파이-판독 동작의 타이밍, 및 프로그램 펄스 인가와 베리파이-판독 동작의 프로그램 사이클에 필요한 전압을 제어한다.

고전압 생성 회로(5)는 프로그램 전압 Vpgm, 프로그램 통과 전압 Vpass, 및 로우-시스템 신호 드라이버(20)와 페이지 버퍼 제어 회로(6)에 필요한 그 밖의 고전압(부스트 전압)을 생성한다.

로우-시스템 신호 드라이버(20)는, 워드 라인 구동용 CG 디코더/드라이버(26)(그 수는 NAND 셀 유닛에서의 워드 라인의 수와 같음), 드레인측 선택 게이트 라인(SGD) 구동용 SGD 드라이버(22), 소스측 선택 게이트 라인(SGS) 구동용 SGS 드라이버(23), 더미 워드 라인(WLDD, WLDS) 구동용 CGD, CGS 드라이버(24, 25), 및 블록 디코더에 이용되는 부스트 전압(VRDEC) 출력용 VRDEC 드라이버(21)를 포함한다. 이러한 드라이버(21 - 26)는 복수의 블록에 의해 공유되고 있다.

NAND형 플래시 메모리에서는, 복수의 전압이 NAND 셀 유닛에서의 복수의 워드 라인에 인가되는 것이 필요하고, 로우 어드레스에서의 페이지 어드레스는 워드 라인을 선택적으로 구동하기 위해 각각의 CG 디코더/드라이버(26)에 입력된다.

블록 선택 기능을 갖는 로우 디코더(10)가 메모리 셀 어레이(100)의 각 블록 에 배치된다. 로우 디코더(10)는 어드레스 레지스터(3)로부터 블록 어드레스를 수신하여 이를 디코딩하는 블록 디코더(11), 및 이 블록 디코더(11)의 출력에 의해 구동되어 선택된 블록에서의 워드 라인과 선택 게이트 라인을 구동하는데 필요한 전압을 전송하는 전송 트랜지스터 어레이(12)를 포함한다. 블록 디코더(11)에는, 트랜지스터 어레이(12)의 공통 게이트(TG)에 원하는 전압을 출력하기 위한 레벨 시프트 회로가 포함되어 있다.

트랜지스터 어레이(12)에서의 트랜지스터들의 일단은 드라이버(21 - 26)의 출력 노드에 결합되고, 타단은 셀 어레이(100)의 워드 라인, 더미 워드 라인 및 선택 게이트 라인에 결합된다. 예컨대, 프로그램 펄스 인가시에는, 프로그램 전압 Vpgm(약 20V)이 선택된 워드 라인에 인가되는 것이 필요하다. 따라서, 이때, 트랜지스터 어레이(12)의 공통 게이트(TG)에는 VRDEC 드라이버(21)로부터 공급되는 Vpgm + Vt(Vt는 전송 트랜지스터의 임계 전압)가 인가된다.

NAND형 플래시 메모리에서는, 프로그래밍 및 소거용의 FN 터널 전류가 이용된다. 특히, 프로그램 모드에서는, 메모리 셀의 임계 전압을 시프트하는데 필요한 전류가 NOR형 플래시 메모리에서 이용되는 전류보다 작다. 따라서, NAND형 플래시 메모리에서는 동시에 많은 양의 메모리 셀을 프로그램할 수 있다. 이러한 점을 고려하면, 프로그램 또는 판독 유닛의 페이지 길이는 2k 바이트 또는 4k 바이트와 같이 큰 값으로 설정될 수 있다. 감지 증폭기(30)는 페이지 길이와 동일한 수의 감지 유닛(SA)을 포함한다.

컬럼 디코더(7)는 어드레스 레지스터(3)로부터 전송된 컬럼 어드레스를 디코 딩하고, 예를 들어 기입 데이터를 로딩하는 경우에, 감지 증폭기 회로(30)에서의 프로그램 데이터를 컬럼 단위로 설정하기 위해 선택된 감지 유닛(SA)을 입/출력 회로(1)에 결합한다. 판독 동작의 경우에는, 전술한 동작과는 역으로, 페이지 버퍼(30)로 일괄 판독되는 판독 데이터가 컬럼 어드레스 증분에 따라 선택된 감지 유닛으로부터 입/출력 회로(1)로 연속 출력된다.

도 1에는 생략되어 있지만, 일정한 사이클로 데이터를 입/출력하기 위해 입/출력 회로(1)와 페이지 버퍼(30) 사이에 어느 일정한 회로가 배치된다.

도 2는 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)이 감지 유닛(SA)을 공유하도록 서로 인접하게 배치되는 감지 증폭기 방안을 나타내고 있다. 판독시 또는 프로그램시에, 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)은 선택 신호(SELe 및 SELo)에 따라 감지 유닛(SA)에 선택적으로 결합된다. 비선택된 비트 라인이 실드 라인 역할을 하게 하여, 비트 라인들 간의 간섭을 억제할 것이다.

예컨대, 워드 라인(WL1)이 도 2에 도시되어 있는 감지 증폭기 방안에서 선택된다. 이 경우, 워드 라인(WL1)과 모든 짝수 비트 라인에 의해 선택된 메모리 셀이 페이지(짝수 페이지)를 구성하고, 워드 라인(WL1)과 모든 홀수 비트 라인에 의해 선택된 메모리 셀이 다른 페이지(홀수 페이지)를 구성한다.

전술한 바와 같이, 더미 워드 라인(WLDD 및 WLDS)은 워드 라인(WL0 - WL31)과는 달리 선택적으로 액세스되지 않는다. 따라서, 로우-시스템 신호 구동 회로(20)에서, 워드 라인 구동용 디코더/드라이버(CGDEC·DRV)(26)와 더미 워드 라인(WLDD, WLDS) 구동용 드라이버(CGDDRV, CGSDRV)(24, 25)는, 디코더/드라이버(26) 가 디코더를 포함하지만, 드라이버(24, 25)가 디코더를 포함하지 않는다는 점에서 서로 상이하다.

도 3은 워드 라인 구동용 디코더/드라이버(CGDEC·DRV)(26)와 더미 워드 라인 구동용 드라이버(CGDDRV, CGSDRV)(24, 25)에 대한 어드레스 신호 입력들 간의 차이를 나타내고 있다. 예컨대, 32개의 워드 라인들 중 하나를 선택하기 위한 어드레스 신호 비트가 A0 - A4라고 하면, 이러한 어드레스 비트 A0 - A4를 디코딩하기 위한 디코더가 디코더/드라이버(CGDEC·DRV)(26)에 배치된다.

반면에, 더미 워드 라인을 구동하기 위한 정규의 어드레스 신호 비트가 드라이버(CGDDRV, CGSDRV)(24, 25)에 입력되지 않고, 이러한 드라이버는 대응 블록이 선택될 때는 언제나 활성화되게 제어된다. 또한, 더미 워드 라인을 선택하는데 필요한 테스트시에, 커맨드(또는 전용 어드레스 신호)에 기초해 생성된 테스트용 선택 신호가 이러한 드라이버에 입력된다.

도 4는 이러한 실시예에 따라 4-레벨 데이터 저장 방안이 NAND형 플래시 메모리에 적용되는 경우에서의 데이터 임계 분포를 나타내고 있다. 메모리 셀은 음의 임계 전압 상태(E), 3개의 양의 임계 전압 상태(A, B 및 C)로부터 선택되는 하나의 데이터 상태로 설정된다. 이러한 데이터 상태는, 예를 들어 4-레벨 데이터: E=(1, 1), A=(1, 0), B=(0, 0) 및 C=(0, 1)과 같이 규정된다.

데이터 소거는 블록 단위로 수행된다. 도 4의 점선으로 표시된 바와 같이, 소거 상태 E0은 일정한 음의 임계 레벨 위로 시프트되는 것으로 규정되는 과-소거 상태를 포함한다. 과-소거 상태를 해소하기 위해, 일괄적인 데이터 소거 후에 이 른바 소프트-프로그램(또는 소프트-기입)이 수행되고, 데이터 상태 E가 얻어진다.

한편, 데이터 소거 모드에서는, 선택된 블록에서의 더미 셀(MCDS, MCDD)을 포함하는 전체 메모리 셀이 일괄 소거된다. 더미 셀이 이후로는 기입되지 않기 때문에, 그 임계 전압은 소거 동작이 반복됨에 따라 점점더 음으로 시프트될 것이다. 더미 셀이 또한 소프트-프로그램되게 되면, 전술한 상황을 피할 수 있다. 그러나, 이는 GIDL 전류로 인해 더미 셀에서 오기입이 발생한다는 문제를 야기한다.

이제, 전술한 상황을 고려하여 본 실시예에 따른 소거 시퀀스에 대해 상세히 설명한다.

(제1 소거 시퀀스)

본 실시예에 따른 제1 소거 시퀀스에서는, 먼저, 더미 셀이 소프트-프로그램 타깃으로부터 제외된다. 즉, 선택된 블록의 NAND 스트링에서 더미 셀을 제외한 모든 메모리 셀이 소프트-프로그램되게 된다. 이에 따라, 더미 셀이 메모리 셀과 함께 소프트-프로그램되게 되는 경우와는 달리 소모적인 기입 장애를 피할 수 있다.

다음으로, 선택된 블록에 대한 일괄 소거에 앞서, 더미 셀에 대한 데이터 프로그램, 즉 프리-프로그램(또는 프리-기입)이 임계 전압을 부스트하기 위해 수행된다. 이 프리-프로그램은 더미 셀이 소거 동작의 반복 결과로 임계 전압을 음의 임계 방향으로 시프트시키지 않게 할 것이다.

도 5는 제1 소거 시퀀스의 순서도를 나타내고 있다. 선택된 블록에 대한 일괄 소거에 앞서, 더미 셀에 프리-프로그램이 수행되어 그 임계 전압을 부스트한다(단계 S1).

도 6은 프리-프로그램시의 NAND 스트링에서의 전압 인가 조건을 나타내고 있다. 프로그램(또는 기입) 통과 전압 Vm이 워드 라인(WL0 - WL31)에 인가되고, 프로그램(또는 기입) 전압 Vpre(>Vm)가 더미 워드 라인(WLDD 및 WLDS)에 인가된다. 파워 공급 전압 Vdd는 비트 라인측 선택 게이트 라인(SGD)에 인가되고, 비트 라인의 Vss(=0V)는 NAND 스트링의 셀 채널에 전송된다. 이에 따라, 더미 셀(MCDD 및 MCDS)의 플로팅 게이트에 전자들이 주입된다.

이 프리-프로그램은 더미 셀이 후속 일괄 소거시에 임계 전압을 음의 임계 방향으로 시프트시키지 않게 하고, 프로그램-베리파이 동작 없이 단 한번 수행된다. 프로그램 전압 Vpre는 정규의 프로그램 전압 Vpgm과 같거나 상이하게 설정될 수 있다.

이어서, 선택된 블록이 일괄 소거된다(단계 S2). 도 7은 이러한 소거시의 NAND 스트링에서의 전압 인가 조건을 나타내고 있다. OV가 더미 워드 라인(WLDD 및 WLDS)에 인가되고, 예를 들어 약 0.5V의 Viso가 워드 라인(WL0 - WL31)에 인가되며, 셀 어레이가 형성되는 P-형 웰에 소거 전압 Vera가 인가된다.

이러한 전압 인가에 의해, 모든 셀들의 플로팅 게이트에서 전자 방출이 발생한다. 양의 전압 Viso가 인가되면, 정규의 셀(MC0 - MC31)은 더미 셀(MCDD 및 MCDS)의 소거 속도보다 다소 늦은 소거 속도를 가지고, 메모리 셀의 음의 임계 전압 방향으로의 임계 시프트가 억제될 것이다.

소거 전압 인가 후에, 소거-베리파이가 수행된다(단계 S3). 도 8은 이러한 소거-베리파이시의 NAND 스트링에서의 전압 인가 조건을 나타내고 있다. 더미 워 드 라인을 포함하는 전체 워드 라인이 0V로 설정되고, 선택 게이트 라인(SGD 및 SGS)은 4.5V로 설정된다. 이러한 바이어스 조건하에서, 각각의 NAND 스트링이 완료되는지, 즉 각각의 프리차지된 비트 라인이 방전되는지가 검출된다.

허용가능한 실패 수를 고려하여, 소거가 완료되었는지 판단된다(단계 S4). 완료되지 않았다면, 소거 단계 S2로 다시 복귀한다.

소거가 완료되었다면, 소거된 셀의 과-소거 상태를 해소하는 소프트-프로그램이 수행된다(단계 S5). 도 9는 이러한 소프트-프로그램시의 NAND 스트링에서의 전압 인가 조건을 나타내고 있다. 프로그램 전압 Vspgm이 전체 워드 라인(WL0 - WL31)에 인가되고, Vspgm보다 낮은 프로그램 통과 전압 Vgp가 더미 워드 라인(WLDD 및 WLDS)에 인가되며, NAND 스트링 채널은 비트 라인으로부터 전송된 OV로 설정된다.

그 결과, 전체 메모리 셀의 플로팅 게이트에서 전자 주입이 발생한다. 소프트-프로그램-베리파이를 통과한 NAND 스트링에서는, Vdd가 대응 비트 라인에 인가되고, NAND 스트링은 "1" 기입 상태(즉, 기입 금지 상태)로 설정된다. 이때, 더미 워드 라인(WLDD 및 WLDS)에 인가된 전압 Vgp는 Vspgm보다 낮게 설정되고, 이는 더미 셀이 GIDL 전류로 인해 오기입 되지 않게 할 것이다.

그리고 나서, 소프트-프로그램-베리파이가 수행된다(단계 S6). 도 10은 이러한 소프트-프로그램-베리파이시의 NAND 스트링에서의 전압 인가 조건을 나타내고 있다. 이러한 프로그램-베리파이시에는, 셀의 음의 임계 상태를 베리파이하기 위해 셀 전류가 소스 라인(CERSRC)으로부터 비트 라인(BL)으로 전달되는 소스 팔로우 동작(source follower operation) 등이 이용된다. 즉, 도 10에 도시된 바와 같이, 더미 워드 라인을 포함하는 전체 워드 라인에 약 0.5V가 인가되고, 선택 게이트 라인(SGD 및 SGS)에는 선택 게이트 트랜지스터를 충분히 턴온시킬 수 있는 4.5V가 인가된다. 이러한 바이어스 조건하에서, Vdd를 공통 소스 라인(CERSRC)에 인가하고, 비트 라인(BL)의 차지-업 레벨을 검출한다.

베리파이-판단 단계 S7에서는, 예를 들어 도 4에 도시된 바와 같이, 그 임계 전압이 Vsp1 이상인 E 상태에서의 소거된 NAND 스트링의 수가 일정값을 넘는지를 검출하여 베리파이 통과 여부를 판단한다. 베리파이 실패의 경우에는, 프로그램 전압 Vspgm이 스텝-업되고, 소프트-프로그램이 다시 수행될 것이다(단계 S5).

베리파이-판단 단계 S7가 통과되면, 이어지는 소프트-프로그램-베리파이를 수행한다(단계 S8). 이는 데이터 상태 E를 갖는 전체 셀이 임계 전압 Vsp2(>Vsp1)하에서 최종적으로 설정되었는지를 검증하는 것이다. 소프트-프로그램이 과-프로그램된 것으로 검증된 경우에는, 베리파이-판단 단계 S9가 실패한 것으로, 시퀀스는 소거 단계 S2로 복귀한다.

전술한 바와 같이, 본 실시예에 따르면, 블록의 일괄 소거에 앞서, 더미 셀들은 임계 전압을 부스트하기 위해 프리-프로그램되게 된다. 이에 따라, 반복된 소거 동작으로 인한 더미 셀들의 임계 전압 시프트가 억제될 수 있다.

또한, 더미 셀들이 소거 후의 소프트-프로그램 타깃에서 제외되기 때문에, 소프트-프로그램이 메모리 셀과 함께 더미 셀에 대해 수행되는 경우 소모적인 프로그램 장애의 발생을 피할 수 있다.

도 11은 공통 소스 라인(CELSRC)에 가장 근접한 워드 라인(WL31)이 선택되는 경우에 대한 정규 프로그램시의 전압 인가 조건을 나타내고 있다. "0" 프로그램의 경우에는 비트 라인(BL)에 OV가 인가되고, "1" 프로그램의 경우(즉, 프로그램-금지)에는 비트 라인에 Vdd가 인가된다.

선택된 워드 라인(WL31)에는 프로그램 전압 Vpgm이 인가되고, 비선택된 워드 라인(WL0 - WL30)에는 프로그램 통과 전압 Vm(<Vpgm)이 인가되고, 더미 워드 라인(WLDD 및 WLDS)에는 Vm보다 낮은 프로그램 통과 전압 Vpd 및 Vps가 인가되고, 비트 라인측 선택 게이트 라인(SGD)에는 Vdd가 인가되며, 소스 라인측 선택 게이트 라인(SGS)에는 0V가 인가된다.

이러한 바이어스 조건하에서는, "0" 프로그램의 경우, 워드 라인(WL31)에 의해 선택된 메모리 셀(MC31)의 플로팅 게이트에서 전자 주입이 발생하고, "1" 프로그램의 경우, NAND 스트링 채널이 부스트되고, 전자 주입은 발생하지 않는다.

프로그램 전압 Vpgm이 인가되고, 선택된 워드 라인(WL31)에 인접하는 더미 워드 라인이 존재하지 않는다면, "1" 프로그램의 경우에는, GIDL 전류가 선택 게이트 트랜지스터(SG2)의 드레인 에지 근방에서 생성될 것이며, 이는 메모리 셀(MC31)의 에러 프로그램을 야기한다. 이 실시예에서, 더미 셀(MCDS)은 선택 게이트 트랜지스터(SG2)와 메모리 셀(MC31) 사이에 배치되고, GIDL 전류로 인한 에러 프로그램을 피할 수 있다.

또한, 더미 워드 라인(WLDS)에 인가되는 전압 Vps을 적절한 값이 되게 설정하면, 더미 셀(MCDS)에서의 에러 프로그램과, 선택 게이트 트랜지스터에 대한 그 영향을 피할 수 있다. 이와 유사하게, 더미 워드 라인(WLDD)에 인가되는 전압 Vpd를 적절한 값이 되게 설정하면, 비트 라인측의 더미 셀(MCDD)에서의 에러 프로그램과, 선택 게이트 트랜지스터에 대한 그 영향을 또한 방지할 수 있다.

(제2 소거 시퀀스)

제1 소거 시퀀스에서는, 도 6에 도시된 바와 같이, 더미 셀(MCDD 및 MCDS)에만 프로그램 전압 Vpre가 인가된다. 이에 비해, 도 12에 도시된 바와 같이, 더미 셀을 포함하는 전체 메모리 셀에 프리-프로그램을 수행하는 것이 또한 효과적이다.

제2 소거 시퀀스에서의 그 밖의 것은 전술한 제1 소거 시퀀스와 동일하다.

이 시퀀스에 따라, 데이터 상태 E를 갖는 메모리 셀의 임계 전압은 더미 셀의 임계 전압과 함께 부스트되고, 이러한 임계 전압들은 같아질 수 있다. 따라서, 연속적인 소거 동작시의 과-프로그램 생성을 억제할 수 있다.

(제3 소거 시퀀스)

더미 셀들이 메모리 셀들과 함께 소프트-프로그램되게 되는 경우에는, 더미 셀들의 소프트-프로그램 사이클의 수를 그 밖의 메모리 셀들의 소프트-프로그램 사이클의 수보다 작은 일정 레벨로 제한하는 것이 효과적이다. 이러한 제3 소거 시퀀스에 대해 도 13을 참조해 상세히 설명한다.

전술한 바와 같이, 소프트-프로그램은 정규 프로그램과 같이 스텝-업 프로그램 방안(step-up program scheme)에 따라 수행된다. 즉, 도 13에 도시된 바와 같이, 프로그램 전압은, 먼저, 초기 프로그램 전압 Vspgm0이 인가되고, 이어서 스텝-업된 프로그램 전압(Vspgm1, Vspgm2, ...)이 연속적으로 인가되는 식으로 각 사이 클에서 ΔV만큼 스텝-업된다.

이 경우, 메모리 셀(MC0 - MC31)에 대해, 많은 수의 프로그램 사이클이 준비되거나, 프로그램 사이클의 수가 제한 없이 설정된다. 이에 비해, 더미 셀(MCDS, MCDD)에 대해서는, 적은 프로그램 사이클로의 제한(예컨대, 프로그램 펄스 인가의 수가 3으로 제한됨) 내에서 메모리 셀과 동일하게 스텝-업 프로그램 방안이 이용된다.

더미 셀에 있어서는, 소프트-프로그램 후에, 더미 셀들이 전술한 제1 소거 시퀀스(도 9)에서와 유사하게 기입되는 것을 방지하기 위해 저 전압 Vgp를 인가한다. 그 밖의 것은 제1 소거 시퀀스에서와 동일하다.

전술한 바와 같이, 더미 셀들의 소프트-프로그램이 프로그램 사이클의 제한 내에서 수행되는 경우, 더미 셀들에 대해 소프트-프로그램이 이용되지 않는 경우와는 덜 유사하게 GIDL 전류로 인한 더미 셀들의 영향이 억제될 것이다.

(제4 소거 시퀀스)

제2 소거 시퀀스뿐만 아니라 제3 소거 시퀀스를 적용하는 것이 효과적이다. 즉, 프리-프로그램 단계 S12에서는, 도 12에 도시된 바와 같이, 프로그램 전압 Vpre가 정규 워드 라인과 더미 워드 라인에 인가되어 메모리 셀과 더미 셀을 프로그램한다. 또한, 소프트-프로그램 단계에서는, 도 13에 도시된 바와 같이, 더미 셀 프로그램이 프로그램 사이클의 제한 내에서 수행되는 조건하에서 정규 셀과 같이 더미 셀들이 스텝-업 프로그램 방안을 경험하게 된다.

그 결과, 더미 셀들에 대한 GIDL 전류의 영향이 억제될 수 있고, 더미 셀들 이 과-소거되는 것을 방지할 수 있다.

(애플리케이션 디바이스)

이제, 일 실시예로서, 본 발명의 전술한 실시예들에 따른 비휘발성 반도체 메모리 디바이스를 이용한 전기 카드, 및 이 카드를 이용한 전기 디바이스에 대해 설명한다.

도 14는 이러한 실시예에 따른 전기 카드, 및 이 카드를 이용한 전기 디바이스의 구성을 나타내고 있다. 이러한 전기 디바이스는 휴대용 전기 디바이스의 일례인 디지털 스틸 카메라(101)이다. 전기 카드는 디지털 스틸 카메라(101)의 기록 매체로 이용되는 메모리 카드(61)이다. 메모리 카드(61)는 전술한 실시예들에 따른 비휘발성 반도체 메모리 디바이스 또는 메모리 시스템이 집적되거나 캡슐화된 IC 패키지(PK1)를 짜 넣는다.

디지털 스틸 카메라(101)의 케이스는 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된 회로 보드(도시되지 않음)를 수용한다. 메모리 카드(61)는 디지털 스틸 카메라(101)의 카드 슬롯(102)에 탈착 가능하게 삽입된다. 메모리 카드(61)는, 슬롯(102)에 삽입될 때, 회로 보드의 전기 회로에 전기적으로 접속된다.

이러한 전기 카드가 비-접촉형 IC 카드라면, 카드 슬롯(102)에 삽입되거나 접근할 때 무선 신호에 의해 회로 보드 상의 전기 회로에 전기적으로 접속된다.

도 15는 디지털 스틸 카메라의 기본 구성을 나타내고 있다. 물체로부터의 광이 렌즈(103)에 의해 모여 이미지 픽업 디바이스(104)에 입력된다. 이미지 픽업 디바이스(104)는 CMOS 센서 등이며, 입력 광을 광전 변환하여 아날로그 신호 등을 출력한다. 이러한 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭되고, A/D 변환기(A/D)에 의해 디지털 신호로 변환된다. 변환된 신호는, 신호가 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 컬러 분리되고, 휘도 신호 및 색차 신호로 변환되는, 카메라 신호 프로세싱 회로(105)에 입력된다.

이미지를 모니터링하기 위해, 카메라 프로세싱 회로(105)로부터의 출력 신호는 비디오 신호 프로세싱 회로(106)에 입력되고, 비디오 신호로 변환된다. 비디오 신호의 시스템은 예를 들어 NTSC(National Television System Committee)이다. 이러한 비디오 신호는 디스플레이 신호 프로세싱 회로(107)를 통해 디지털 스틸 카메라(101)에 부착된 디스플레이(108)로 입력된다. 디스플레이(108)는 액정 모니터 등이다.

비디오 신호는 비디오 드라이버(109)를 통해 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 픽업된 이미지는 비디오 출력 단자(110)를 통해 텔레비전 세트 등의 이미지 장치에 출력될 수 있다. 이는 픽업 이미지가 디스플레이(108) 이외의 이미지 장치상에 디스플레이되게 하다. 마이크로컴퓨터(111)는 이미지 픽업 디바이스(104), 아날로그 증폭기(AMP), A/D 변환기(A/D) 및 카메라 신호 프로세싱 회로(105)를 제어한다.

이미지를 캡쳐하기 위해, 오퍼레이터는 셔터 버튼 등의 동작 버튼을 누른다. 이에 응답하여, 마이크로컴퓨터(111)는 메모리 제어기(113)를 제어하여 출력 신호를 플레임 이미지로서 카메라 신호 프로세싱 회로(105)로부터 비디오 메모리(114)로 기입하게 한다. 비디오 메모리(114)에 기입된 플레임 이미지는 압축/신장 회 로(115)에 의해 사전설정된 압축 포맷을 토대로 압축된다. 압축된 이미지는, 카드 인터페이스(116)를 통해, 카드 슬롯에 삽입된 메모리 카드(61) 상에 기록된다.

기록된 이미지를 재생하기 위해, 메모리 카드(61) 상에 기록된 이미지는 카드 인터페이스(116)를 통해 판독되고, 압축/신장 회로(115)에 의해 신장되며, 비디오 메모리(114)에 기입된다. 기입된 이미지는 비디오 신호 프로세싱 회로(106)에 입력되고, 이미지가 모니터링될 때와 동일한 방식으로 디스플레이(108) 또는 다른 이미지 장치상에 표시된다.

이러한 구성에서는, 카드 슬롯(102), 이미지 픽업 디바이스(104), 아날로그 증폭기(AMP), A/D 변환기(A/D), 카메라 신호 프로세싱 회로(105), 비디오 신호 프로세싱 회로(106), 디스플레이 신호 프로세싱 회로(107), 비디오 드라이버(109), 마이크로컴퓨터(111), 메모리 제어기(113), 비디오 메모리(114), 압축/신장 회로(115) 및 카드 인터페이스(116)가 회로 보드(100) 상에 장착된다.

카드 슬롯(102)은 회로 보드(100) 상에 장착될 필요가 없으며, 커넥터 케이블 등에 의해 회로 보드(100)에 접속될 수도 있다.

파워 회로(117)가 회로 보드(100) 상에 또한 장착된다. 파워 회로(117)는 외부 파워 소스 또는 배터리로부터 전력을 수신하고, 디지털 스틸 카메라(101) 내에서 이용되는 내부 파워 소스 전압을 생성한다. 예컨대, DC-DC 변환기가 이러한 파워 회로(117)로 이용될 수 있다. 내부 파워 소스 전압은 전술한 각각의 회로와, 스트로브(118) 및 디스플레이(108)에 공급된다.

전술한 바와 같이, 본 실시예에 따른 전기 카드는 디지털 스틸 카메라 등의 휴대용 전기 디바이스에 이용될 수 있다. 하지만, 이러한 전기 카드는 휴대용 전기 디바이스뿐만 아니라 도 16a 내지 도 16j에 도시된 바와 같은 여러 장치들에 또한 이용될 수 있다. 즉, 전기 카드는,도 16a에 도시되어 있는 비디오 카메라, 도 16b에 도시되어 있는 텔레비전 세트, 도 16c에 도시되어 있는 오디오 장치, 도 16d에 도시되어 있는 게임 장치, 도 16e에 도시되어 있는 전기 음향 기기, 도 16f에 도시되어 있는 휴대폰, 도 16g에 도시되어 있는 퍼스널 컴퓨터, 도 16h에 도시되어 있는 PDA, 도 16i에 도시되어 있는 녹음기, 및 도 16j에 도시되어 있는 PC 카드에도 이용될 수 있다.

따라서, 본 발명은 전술한 실시예들에 국한되지는 않는다. 당업자들이라면 본 발명의 사상, 범주 및 기술 내용을 벗어나지 않고서 형태 및 세부 사항에서 다양한 변경을 가할 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 구성을 나타내는 도면.

도 2는 이러한 플래시 메모리의 메모리 셀 어레이를 나타내는 도면.

도 3은 플래시 메모리의 로우-시스템 신호 구동 회로의 어드레스 입력부를 나타내는 도면.

도 4는 4-레벨 데이터 저장 방안의 데이터 임계 분포를 나타내는 도면.

도 5는 일 실시예에 따른 제1 소거 시퀀스를 나타내는 도면.

도 6은 프리-프로그램시의 전압 인가 조건을 나타내는 도면.

도 7은 소거시의 전압 인가 조건을 나타내는 도면.

도 8은 소거-베리파이시의 전압 인가 조건을 나타내는 도면.

도 9는 소프트-프로그램시의 전압 인가 조건을 나타내는 도면.

도 10은 소프트-프로그램-베리파이시의 전압 인가 조건을 나타내는 도면.

도 11은 프로그램시의 전압 인가 조건을 나타내는 도면.

도 12는 제2 소거 시퀀스에서의 프리-프로그램시의 전압 인가 조건을 나타내는 도면.

도 13은 제3 소거 시퀀스에서의 프로그램 전압 파형을 나타내는 도면.

도 14는 디지털 스틸 카메라에 적용되는 다른 실시예를 나타내는 도면.

도 15는 디지털 스틸 카메라의 내부 구성을 나타내는 도면.

도 16a 내지 도 16j는 이러한 실시예가 적용된 다른 전기 디바이스를 나타내 는 도면.

Claims

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반도체 메모리 디바이스로서,

NAND 셀 유닛들이 배열되어 있는 메모리 셀 어레이를 포함하고,

상기 NAND 셀 유닛은, 직렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, 상기 NAND 셀 유닛의 양단을 제각기 비트 라인과 소스 라인에 결합하기 위해 배치된 제1 및 제2 선택 게이트 트랜지스터들, 및 상기 제1 및 제2 선택 게이트 트랜지스터들에 인접하게 배치된 더미 셀들을 구비하며,

소거 유닛에서의 상기 메모리 셀들의 소거 후, 상기 메모리 셀들 및 더미 셀들은 상기 더미 셀들의 소프트-프로그램 사이클의 수가 상기 메모리 셀들의 소프트-프로그램 사이클의 수 미만인 조건하에서 소프트-프로그램되는 반도체 메모리 디바이스.
반도체 메모리 디바이스로서,

NAND 셀 유닛들이 배열되어 있는 메모리 셀 어레이를 포함하고,

상기 NAND 셀 유닛은, 직렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, 상기 NAND 셀 유닛의 양단을 제각기 비트 라인과 소스 라인에 결합하기 위해 배치된 제1 및 제2 선택 게이트 트랜지스터들, 및 상기 제1 선택 게이트 트랜지스터 또는 상기 제2 선택 게이트 트랜지스터에 인접하게 배치된 더미 셀을 구비하며,

소거 유닛에서의 상기 메모리 셀들의 소거 후, 상기 메모리 셀들 및 더미 셀은 상기 더미 셀의 소프트-프로그램 사이클의 수가 상기 메모리 셀들의 소프트-프로그램 사이클의 수 미만인 조건하에서 소프트-프로그램되는 반도체 메모리 디바이스.
제8항 또는 제9항에 있어서,

상기 소거 유닛에서의 상기 메모리 셀들의 소거에 앞서, 상기 더미 셀은 임계 전압을 부스트하도록 프리-프로그램되는 반도체 메모리 디바이스.
제10항에 있어서,

상기 프리-프로그램은 프로그램-베리파이 동작 없이 한 번의 프로그램 전압 인가에 의해서만 수행되는 반도체 메모리 디바이스.
제8항 또는 제9항에 있어서,

상기 소거 유닛에서의 상기 메모리 셀들의 소거에 앞서, 상기 메모리 셀들 및 더미 셀은 임계 전압을 부스트하도록 프리-프로그램되는 반도체 메모리 디바이스.
제12항에 있어서,

상기 프리-프로그램은 프로그램-베리파이 동작 없이 한 번의 프로그램 전압 인가에 의해서만 수행되는 반도체 메모리 디바이스.
제8항 또는 제9항에 있어서,

상기 소프트-프로그램은, 프로그램 전압 인가와 프로그램-베리파이 동작이 반복되는, 스텝-업 프로그램 방안에 기초하는 반도체 메모리 디바이스.
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NAND 셀 유닛 - 상기 NAND 셀 유닛은 직렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, 및 상기 NAND 셀 유닛의 양단에서 선택 게이트 트랜지스터들에 인접하게 배치된 더미 셀들을 구비함 - 이 배열되어 있는 메모리 셀 어레이를 포함한 반도체 메모리 디바이스의 소거 방법으로서,

임계 전압을 부스트하도록 소거 유닛에서 적어도 상기 더미 셀들을 프리-프로그램하는 단계;

상기 소거 유닛에서 상기 메모리 셀들 및 상기 더미 셀들을 소거하는 단계; 및

상기 더미 셀들의 소프트-프로그램 사이클의 수가 상기 메모리 셀들의 소프트-프로그램 사이클의 수 미만이 되게 제한되는 조건하에서, 과-소거 상태를 해소하기 위해 상기 소거 유닛에서 상기 메모리 셀들 및 더미 셀들을 소프트-프로그램하는 단계를 포함하는 반도체 메모리 디바이스의 소거 방법.
NAND 셀 유닛 - 상기 NAND 셀 유닛은 직렬로 접속되어 있고 전기적으로 재기입 가능한 복수의 비휘발성 메모리 셀, 및 상기 NAND 셀 유닛의 양단에서 선택 게이트 트랜지스터들 중 하나에 인접하게 배치된 더미 셀을 구비함 - 이 배열되어 있는 메모리 셀 어레이를 포함한 반도체 메모리 디바이스의 소거 방법으로서,

임계 전압을 부스트하도록 소거 유닛에서 적어도 상기 더미 셀을 프리-프로그램하는 단계;

상기 소거 유닛에서 상기 메모리 셀들 및 더미 셀을 소거하는 단계; 및

상기 더미 셀의 소프트-프로그램 사이클의 수가 상기 메모리 셀들의 소프트-프로그램 사이클의 수 미만이 되게 제한되는 조건하에서, 과-소거 상태를 해소하기 위해 상기 소거 유닛에서 상기 메모리 셀들 및 더미 셀을 소프트-프로그램하는 단계를 포함하는 반도체 메모리 디바이스의 소거 방법.
제19항 또는 제20항에 있어서,

상기 프리-프로그램 단계는 프로그램-베리파이 동작 없이 한 번의 프로그램 전압 인가에 의해서만 수행되는 반도체 메모리 디바이스의 소거 방법.
제19항 또는 제20항에 있어서,

상기 소프트-프로그램 단계는, 프로그램 전압 인가와 프로그램-베리파이 동작이 반복되는, 스텝-업 프로그램 방안에 기초하는 반도체 메모리 디바이스의 소거 방법.
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