KR101266206B1

KR101266206B1 - 다중 외부 전원을 갖는 비휘발성 반도체 메모리

Info

Publication number: KR101266206B1
Application number: KR1020097022734A
Authority: KR
Inventors: 진기 김; 피터 길링햄
Original assignee: 모사이드 테크놀로지스 인코퍼레이티드
Priority date: 2007-02-16
Filing date: 2008-02-12
Publication date: 2013-05-22
Also published as: US20170117052A1; US20100110794A1; US20190189225A1; US9576675B2; HK1199139A1; EP2122629A4; KR20090130093A; US8300471B2; US9928918B2; US7639540B2; EP3790009A1; US20080198657A1; CA2675561A1; US20160099072A1; CA2675561C; US20170309342A1; JP2010518544A; TWI543164B; US20140104954A1; TW201112249A

Abstract

메모리 장치는 데이터를 저장하는 플래시 메모리 등의 코어 메모리를 포함한다. 메모리 장치는 플래시 메모리에 전원을 인가하기 위해 사용되는 제1 전압을 수신하는 제1 전원 입력을 포함한다. 또한, 메모리 장치는 제2 전압을 수신하는 제2 전원 입력을 포함한다. 메모리 장치는 제2 전압을 수신하여, 하나 이상의 내부 전압을 인출하는 전원 관리 회로를 포함한다. 전원 관리 회로는 플래시 메모리에 내부 전압을 공급하거나 전달한다. 전원 관리 회로(예를 들면, 전압 컨버터 회로)에 의해 생성되어 코어 메모리에 공급된 다른 내부 전압은 코어 메모리의 셀에 대해 판독/프로그램/소거 등의 동작을 가능하게 한다.

Description

다중 외부 전원을 갖는 비휘발성 반도체 메모리{NON-VOLATILE SEMICONDUCTOR MEMORY HAVING MULTIPLE EXTERNAL POWER SUPPLIES}

본 출원은 2007년 7월 16일에 출원된, "다중 외부 전원을 갖는 비휘발성 반도체 메모리"라는 명칭의, 보다 먼저 출원된 미국 가특허 출원 일련 번호 60/949,993(변호사 서류 번호 1265-01US-OPR-00)에 관한 것으로, 그에 대해 우선권을 청구하며, 그 전체가 참고로 여기에 통합되어 있다.

또한, 본 출원은 2007년 2월 16일에 출원된, "비휘발성 메모리 시스템"이라는 명칭의, 보다 먼저 출원된 미국 가특허 출원 일련 번호 60/902,003에 관한 것으로, 그에 대해 우선권을 청구하며, 그 전체가 참고로 여기에 통합되어 있다.

요즈음, 많은 전자 장치들이 정보를 저장하기 위해 메모리 시스템을 포함한다. 예를 들면, 몇몇 메모리 시스템은 각각의 미디어 플레이어에 의해 재생하기 위해 디지털화된 오디오 또는 비디오 정보를 저장한다. 다른 메모리 시스템은 소프트웨어 및 관련된 정보를 저장하여 다른 유형의 처리 기능을 행한다.

많은 전자 장치에서, 메모리 시스템은 컨트롤러 및 하나 이상의 대응하는 플래시 메모리 장치를 종종 포함한다. 컨트롤러는 플래시 메모리 장치로부터 데이터 의 검색 및 저장을 위한 메모리 장치용 신호를 생성하도록 구성된 회로를 전형적으로 포함한다.

종래의 플래시 메모리 장치는 외부 전원으로부터 전원을 받기 위해 전형적으로 단일 전원 입력핀을 포함한다. 전원은 3.3V 등의 선택된 전압 레벨에서 일반적으로 수신된다. 플래시 메모리에 관련된 액세스 및 프로그래맹 동작은 상이한 전압을 요구하기 때문에, 플래시 메모리 장치는 플래시 메모리 장치를 동작시키기 위해 필요한 임의의 내부 전압을 생성하기 위해 하나 이상의 전압 컨버터를 포함하도록 일반적으로 구성된다. 예를 들면, 종래의 플래시 메모리 장치는 3.3V 입력을 5V, 7V, 12V 등과 같이 내부적으로 사용되는 또 다른 전압으로 변환하는 전원 컨버터 회로를 일반적으로 포함한다.

종래의 메모리 장치에서 내부 전원 신호를 생성하는 것과 관련되어 특정 단점이 있다. 예를 들면, 상기 언급한 것같이, 종래의 메모리 장치는 3.3V와 같은 단일 일차 입력 전압을 사용하여 메모리 장치에서 플래시 메모리에 전원을 인가한다. 내부적으로, 3.3 V 입력은, 플래시 메모리로부터 데이터를 판독하고, 플래시 메모리를 프로그램하고, 플래시 메모리를 소거하는 등의 동작을 위해 사용되는 복수의 더 높은 전압 레벨로 변환된다.

일차 입력 전압을 더 높은 전압으로 변환하기 위해, 종래의 메모리 장치는 하나 이상의 소위 차지 펌프 회로를 일반적으로 포함한다. 동작 동안, 하나 이상의 차지 펌프의 각각은 일차 입력 전압(즉, 3.3V)을, 상이한 메모리 동작을 실행하기 위해 플래시 메모리에 의해 사용하기 위해 특정된 더 높은 전압으로 변환한다.

일반적으로, 입력 전압과 생성된 출력 전압 사이의 차이가 더 클수록 차지 펌프의 변환 효율은 지수적으로 더 나빠진다. 예를 들면, 3.3V를 7V 출력으로 변환하는 차지 펌프보다 3.3V를 20V 출력으로 변환하는 차지 펌프에 대해 변환 효율이 더 낮다.

현재 더 낮고 낮은 전압에서 동작하는 회로 장치를 생성하는 경향이 있다. 예를 들면, 더 오래된 기술은 대응하는 메모리 장치의 코어 메모리를 동작시키기 위해 5V의 전원을 필요로 했었다. 상기 기술된 것같이, 종래의 플래시 메모리 장치 기술은 대응하는 코어 메모리에 전원을 인가하기 위해 3.3V를 현재 필요로 한다. 미래의 메모리 장치는 1.8V 입력 또는 그 이하 등의 전원으로 동작할 것으로 기대된다. 현재, 코어 메모리에 대하여 메모리 동작을 행하기 위해 요구되는 고전압은, 코어 메모리에 전원을 인가하기 위해 요구되는 전압으로 줄어들지 않는다. 즉, 코어 메모리가 1.8V의 더 낮은 전압에서 동작하여도, 코어 메모리는 메모리 동작을 행하기 위해 여전히 5 ~ 20V 사이의 전압 범위를 요구할 수 있다.

1.8V(또는 심지어 더 낮은) 등의 저전압에서 동작하도록 코어 플래시 메모리를 구성함으로써 코어 메모리 장치에 전원을 인가하기 위해 사용되는 전원량을 낮춘다. 그러나, 이 낮은 또는 더 낮은 전압 입력(예를 들면, 1.8V)을, 메모리 동작을 가능하게 하기 위해 5 ~ 20V 사이 등의 더 높은 전압의 동일한 범위로 변환하는 것은, 컨버터 효율을 감소시키고, 1.8V를 더 높은 전압 범위로 변환하기 위해 필요 한 각각의 차지 펌프 회로의 크기 및 복잡성을 증가시키고, 메모리 장치의 판독/프로그램/소거 성능을 감소시키는 좋지 않은 효과를 가진다.

일반적으로, 여기의 실시예들은 상기 서술된 결함 및/또는 본 기술에서 알려진 또 다른 결함을 극복하는 메모리 장치 및/또는 메모리 시스템을 포함한다. 예를 들면, 여기의 실시예들에 따르면, 메모리 장치는 데이터를 저장하는 플래시 메모리 등의 코어 메모리를 포함한다. 메모리 장치는 코어 메모리(예를 들면, 플래시 메모리)에 적어도 전원을 인가하기 위해 사용되는 제1 전압을 수신하기 위해 제1 전원 입력을 포함한다. 부가적으로, 메모리 장치는 제2 전압을 수신하기 위해 제2 전원 입력을 포함한다. 메모리 장치에서 전원 관리 회로(예를 들면, 하나 이상의 전압 컨버터 회로)는 제2 전압을 수신하고, 플래시 메모리로 전달되는 하나 이상의 내부 전압을 구동한다.

그래서, 여기의 실시예들은 메모리 장치에 전원을 인가하고 동작시키기 위해, 단일 전압뿐 아니라, 복수의 상이한 전압들(예를 들면, 제1 전압, 제2 전압, 제3 전압 등)도 수신하기 위해 적절한 입력들로 구성되어 있는 메모리 장치를 포함한다.

일 실시예에 따르면, 제1 전압은 메모리 장치의 플래시 메모리(예를 들면, 코어 메모리)에 전원을 가하는 반면, 제2 전압은 플래시 메모리로 전달되는(예를 들면, 공급되는) 하나 이상의 입력 전압으로 '상향' 또는 '하향' 변환되어, ⅰ) 플래시 메모리의 셀의 프로그래밍, ⅱ) 플래시 메모리의 셀의 소거, 및 ⅲ) 플래시 메모리의 셀로부터의 데이터의 판독 및 ⅳ) 플래시 메모리의 셀로의 데이터의 프로 그래밍 등의 동작을 지원한다. 즉, 수신된 제2 전압은 코어 메모리에 대해서 동자작을 실행하기 위해 사용되는 하나 이상의 더 낮은 전압의 세트로 '하향' 변환될 수 있다.

제2 전압을 더 높은 전압으로 변환하기 위해, 전원 관리 회로(예를 들면, 전원 컨버터 회로)는, 제2 전압보다 큰 하나 이상의 전압으로 제2 전압을 변환하는 하나 이상의 차지 펌프 회로를 포함할 수 있다. 예를 들면, 제1 전압은 1.8V 또는 3.3V일 수 있고, 제2 전압은 5V 이상의 정도에 있을 수 있지만, 이들 전압은 응용에 따라서 변할 수 있다. 전원 관리 회로는 제2 전압(예를 들면, 5V)을 수신하여 7V. 10V, 18V 및/또는 20V 등의 다른 전압 레벨의 범위로 변환한다. 이들 내부적으로 생성된 전압들은 플래시 메모리에 공급되어 메모리 장치의 플래시 메모리에 대해서 다른 유형의 데이터 액세스 동작을 지원할 수 있다.

또 다른 실시예에서, 메모리 장치의 전원 관리 회로는 하나 이상의 차지 펌프를 포함한다. 예를 들면, 전원 관리 회로는 제2 전압을 제2 전압(예를 들면, 5V)보다 큰 제1 내부 전압(예를 들면, 7V)으로 변환하는 제1 차지 펌프 회로뿐 아니라, 제2 전압(예를 들면, 5V)을 제1 내부 전압(예를 들면, 7V)보다 큰 제2 내부 전압(예를 들면, 10V)으로 변환하는 제2 차지 펌프 회로를 포함할 수 있다.

상기 기재된 것같이, 제1 내부 전압 및 제2 내부 전압은 플래시 메모리에 대해서 다른 데이터 액세스 동작을 지원하기 위해 사용될 수 있다. 예를 들면, 제1 내부 전압은 플래시 메모리의 저장셀에 저장된 데이터에 대해서 판독 동작을 지원하기 위해 사용되는 7V 신호일 수 있고, 제2 내부 전압은 플래시 메모리의 저장셀 에 대해서 소거 동작을 지원하기 위해 사용되는 20V 신호 등일 수 있다. 상이한 생성된 전압의 보다 구체적인 사용은 본 명세서에서 후술된다.

또 다른 실시예에서, 메모리 장치는 하나 이상의 전원 관리 회로(예를 들면, 전압 컨버터 회로) 및 플래시 메모리가 놓여 지는 기판(예를 들면, 반도체 기판, 회로 보드 등)을 포함할 수 있다.

메모리 장치 및/또는 기판은 메모리 장치의 외부의 제1 전원으로부터 제1 전압을 수신하는 각각의 제1 도전 패드 또는 전원 입력 핀을 포함할 수 있다. 메모리 장치 및/또는 기판은 메모리 장치의 외부의 제2 전원으로부터 제2 전압을 수신하는 각각의 제2 도전 패드 또는 전원 입력 핀을 포함할 수 있다. 그래서, 종래의 장치에서와 같이 단일 전압을 수신하는 대신에, 본 실시예는 다중 외부 전원으로부터 수신된 전원의 수용 및 사용을 지원한다.

여기서 설명되는 적절한 실시예에서 제1 및 제2 전압의 전달을 지원하기 위해, 기판(예를 들면, 반도체 기판)은 ⅰ) 제1 전압을 플래시 메모리에 전달하는 제1 도전 경로, 및 ⅱ) 제2 전압을 전원 관리 회로에 전달하는 제2 도전 경로를 포함할 수 있다. 또한, 기판은 전원 관리 회로에 의해 생성된 전압을 플래시 메모리에 전달하기 위한 복수의 도전 경로를 포함할 수 있다.

여기에 설명되는 메모리 장치는 하나 이상의 입력 전압의 존재 또는 크기를 감지하여, 플래시 메모리를 동작시키기 위해 사용되는 하나 이상의 내부전압을 생성하기 위해 적절한 입력 전압을 자동적으로 선택하도록 구성될 수 있다. 예를 들면, 메모리 장치는 제2 전압을 감시하기 위한 검출기 회로를 포함할 수 있다. 제2 전압이 임계치 아래인 동안, 검출기 회로는 제2 전압보다는 제1 전압에 기초한 하나 이상의 생성된 전압(예를 들면, 전원 관리 회로에 의해 생성된 메모리 장치의 내부 전압)을 인출하기 위해 전원 관리 회로에게 통지하거나 전원 관리 회로를 제어하는 신호를 생성할 수 있다. 제2 전압이 임계치를 초과하는 동안, 검출기 회로는 제1 전압보다는 제2 전압에 기초한 적어도 하나의 내부 전압(예를 들면, 전원 관리 회로에 의해 생성된 메모리 장치의 내부 전압)을 인출하기 위해 전원 관리 회로에게 통지하는 신호를 생성할 수 있다. 따라서, 전원 관리 회로는 본 실시예에 따라서 다중 입력 전압 중 선택된 하나에 기초한 내부 전압을 생성한다.

추가의 실시예는 내부 전압을 생성하기 위해 사용되는 특정 외부 전압의 제어 레지스터 또는 로직 입력에 의해 전기 선택을 지원한다.

이들 및 다른 실시예들은 본 명세서에서 아래에 더욱 상세하게 설명된다.

상기 설명된 것같이, 여기서의 기술은 플래시 기술, 전기적으로 소거가능한 반도체 메모리, 비휘발성 메모리 등의 사용을 지원하는 메모리 장치 및 시스템에서 사용하기에 적합한 것이다. 그러나, 본 실시예들은 이러한 응용에서 사용하는 것에만 한정되는 것이 아니고, 여기서 설명되는 기술들은 다른 응용에도 또한 적합하다.

또한, 여기서 각각의 상이한 특징, 기술, 구성 등이 본 명세서의 다른 부분에서 설명되었지만, 각각의 개념들은 서로 독립적으로 또는 서로 필요에 맞게 조합되어 실행될 수 있는 것으로 일반적으로 의도된다. 따라서, 본 발명의 적어도 몇몇 실시예는 구체화될 수 있고 많은 다른 방식으로 보여질 수 있다.

지금, 특히, 도 1은 실시예에 따르는 메모리 장치(110)를 도시하는 일 예의 도면이다.

본 실시예의 문맥에서, 메모리 장치(110)는 입력(112)(예를 들면, 입력(112-1), 입력(112-2), 입력(112-3)), 전원 관리 회로(120) 및 메모리 관리 회로(130)를 포함한다. 전원 관리 회로(120)는 입력 전압(Vpp)(예를 들면, 제2 전압)을 내부 전압 V1, V2, …, Vk로 변환하는 하나 이상의 전압 컨버터 회로(122) 세트(예를 들면, 전압 컨버터 회로(122-1), 전압 컨버터 회로(122-2), …, 전압 컨버터 회로(122-K) 등의 전압 컨버터 회로)를 포함한다. 메모리 관리 회로(130)는 데이터를 저장하기 위한 메모리(135)(예를 들면, 플래시 메모리 등의 비휘발성 반도체 메모리)를 포함한다.

또한, 메모리 관리 회로(130)는 I/O 로직(138)과 메모리(135)에 액세스하기 위한 관련 회로를 포함한다.

동작 동안, 메모리 장치(110)의 입력(112-1)(예를 들면, 하나 이상의 전원 입력 핀, 패드, 도통 경로 등)은 플래시 메모리(135)에 적어도 전원을 가하기 위해 사용되는 제1 전압(예를 들면, Vcc)을 받는다. Vcc는 I/O 로직(138) 및 메모리(135)로의 액세스를 지원하는 관련 회로 등의 다른 회로에 전원을 가하기 위해 사용될 수 있다.

또 다른 실시예에서, 메모리 장치(110)는 I/O 로직(138)의 일부에 전원을 가하기 위한 또 다른 전압 입력을 포함할 수 있다. 그래서, 메모리 장치(110)는 2개의 다른 입력 전원 전압만을 수신하는데 제한되지는 않는다.

본 실시예의 문맥에서, 전압(Vss)은 제1 전압(Vcc) 및/또는 제2 전압(Vpp)에 대해 하나 이상의 대응하는 복귀 경로를 제공하는 하나 이상의 접지 신호를 나타낸다. 복귀 경로는 전원 입력으로 고려되지는 않는다. 또한, 메모리 장치(110)의 입력(112-2)(예를 들면, 하나 이상의 전원 입력 핀, 패드, 도통 경로 등)은 전원 관리 회로(120)에 공급되거나 또는 전달되는 제2 전압(예를 들면, Vpp)을 받는다. 일 실시예에서, Vpp는 Vcc보다 크다.

메모리 장치(110)의 입력(112-3)은 접지(예를 들면 하나 이상의 복귀 경로) 또는 전압 Vss를 받는다.

그래서, 도 1에 도시된 것같이, 메모리 장치(110)는 다중 외부 전원으로부터 전압을 수신하기 위해 상이한 입력(112)을 포함한다. 예를 들면, 제1 전원은 메모리 장치(110)에 전압 Vcc을 공급하고, 제2 전원은 메모리 장치(110)에 전압 Vpp를 공급한다. 다른 실시예들은 상기 서술된 것처럼 부가적인 전원 입력을 포함할 수 있다.

도시된 것같이, 메모리 장치(110) 및 메모리 장치(110)의 대응하는 기판은, ⅰ) 플래시 메모리(135) 및 메모리 관리 회로(130)의 관련 회로에 제1 전압(Vcc)을 전달하기 위한 도전 경로(105-1) 및 ⅱ) 전원 관리 회로(120)에 제2 전압(Vpp)을 전달하기 위한 제2 도전 경로(105-2)를 포함할 수 있다.

또한, 메모리 장치(110) 및 대응하는 기판(전원 관리 회로(120) 및 메모리 관리 회로(130)가 그 위에 놓여 있는)은, 전원 관리 회로(120)에 의해 생성된 내부 전압 V1, V2, …, Vk을 플래시 메모리(135)에 전달하기 위한 복수의 도전 경로(예 를 들면, 도전 경로(126-1), 도전 경로(126-2),…, 도전 경로(126-K))를 포함할 수 있다.

그래서, 도전 경로(105-2)를 통해서, 메모리 장치(110)의 전원 관리 회로(130)는 전압(Vpp)(예를 들면, 제1 외부 전원)을 받는다. Vpp에 기초하여, 전원 관리 회로(120)는 메모리 동작을 지원하기 위해 메모리(135)에 (메모리 장치(110)에서 도전 경로(126)를 통해)전달되는 하나 이상의 내부 전압 V1, V2, …, Vk을 인출한다.

보기의 실시예에서, 전원 관리 회로(120)는 제2 전압(Vpp)(예를 들면, 5V)을 받아서, V1 = 7V(예를 들면, 판독 동작을 지원), V2=10V(예를 들면, 전달 동작을 지원), …, Vk-1=18V(예를 들면, 프로그래밍 동작을 지원), 및 Vk=20V(예를 들면, 소거 동작을 지원) 등의 상이한 전압 레벨로 변환한다. 상기 서술된 것같이, 하나 이상의 내부적으로 생성된 전압 V1, V2, …, Vk는, ⅰ) 플래시 메모리의 셀의 프로그래밍, ⅱ) 메모리(135)의 셀의 소거, ⅲ) 메모리(135)의 셀로부터 데이터의 판독 등의 동작을 지원하기 위해 메모리(135)에 전달(예를 들면, 공급)된다.

상기 전압은 단지 일예이며, 전원 관리 회로(120)에 의해 생성된 실제 전압은 적용에 따라서 변화할 수 있다.

Vpp를 내부 전압 V1, V2, …, Vk로 변환하기 위해, 전원 관리 회로(120)는 예를 들면, 하나 이상의 차지 펌프 회로 등의 전압 컨버터 회로(122)를 포함한다.

일반적으로, 차지 펌프의 하나의 유형은, 더 높거나 더 낮은 전압을 생성하기 위해 에너지 저장 소자로서 복수의 단의 커패시터를 사용하는 전자 회로이다. 차지 펌프는 커패시터로의 전압의 연결을 제어하기 위해 몇 가지 형태의 스위칭 장치를 사용한다. 일 실시예에서, 전압 컨버터 회로(122)는 도 6에 도시되고 기재되어 있는 것같이 딕슨(Dickson) 유형의 차지 펌프를 포함한다.

실제의 동작 주파수는 응용에 따라서 변화하지만, 차지 펌프 동작은 킬로헤르쯔(kilo ㎐) ~ 메가헤르쯔(mega ㎐) 범위에서 일반적으로 동작하는 것에 유의한다. 또한, 더 높거나 더 낮은 전압을 생성하는데 추가하여, 차지 펌프는 컨트롤러 및 전원 관리 회로(120)의 회로 토폴로지에 의거하여 부분적인 전압 출력을 생성할 뿐만 아니라 전압을 반전시키도록 구성될 수 있는 것에 유의한다.

도 1을 여전히 참고하면, 내부 전압 V1, V2, …, Vk을 생성하기 위해 사용될 때, 차지 펌프는 입력 전압과 출력 전압의 차이가 더 작을 때에 더 높은 전압을 생성하는데 일반적으로 더 효과적이다. 즉, 상기 서술된 것같이, 5V 입력을 20V 출력으로 변환하는 차지 펌프보다 3.3V 입력을 20V 출력으로 변환하는 차지 펌프에 대한 변환 효율이 더 낮다. 그래서, 여기에 기재된 것같이, (Vcc 보다는) 더 높은 입력 전압 Vpp에 기초한 내부 전압 V1, V2, …, Vk을 생성하는 것이 전원 관리 회로(120)의 전원 변환 효율을 증가시킨다.

따라서, 여기 서술된 것같이, 메모리 장치(110)에 또 다른 전압 입력(예를 들면, Vpp)을 추가하는 비용으로, 전원 관리 회로(120)의 크기와 복잡성이 감소될 수 있지만, 다른 메모리 동작을 행하기 위해 여전히 적절한 전압을 제공한다. 특히, 전원 관리 회로(120)에 전원을 인가하기 위해 (Vcc 대신에) Vpp를 사용하여 내부 전압 V1, V2, …, Vk을 생성하는 것은 동일한 출력 전압을 생성하기 위해 필요 한 차지 펌프의 단의 수를 감소시킬 수 있다. 예를 들면, 3.3V 입력을 20V 출력으로 변환하는 것이 24단의 차지 펌프를 필요로 할 수 있는 반면, 5V 입력을 20V 출력으로 변환하는 것은 오직 10단의 차지 펌프를 필요로 할 수 있다. 그래서, 여기에서의 실시예는 내부 전압 V1, V2, …, Vk를 생성하기 위해 사용되는 대응하는 전압 컨버터 회로의 크기 및 복잡성을 감소시킨다.

여기에서 서술된 실시예를 행하기 위해, 메모리 장치(110)는 그 위에 전원 관리 회로(120) 및 플래시 메모리(135)가 모두 또는 하나만 놓여지는 기판(예를 들면, 반도체 기판, 인쇄 회로 기판, 플렉서블 회로 기판, 등)을 포함할 수 있다. 메모리 장치(110) 및/또는 기판은 메모리 장치 외부의 제2 전원으로부터 제2 전압을 수신하는 제2 도전 패드 또는 전원 입력 핀뿐 아니라, 메모리 장치 외부의 제1 전원으로부터 제1 전압을 수신하는 각각의 도전 패드 또는 전원 입력 핀을 포함할 수 있다.

보기의 전압 범위로서, 입력(112-1)은 메모리(135)에 관련된 전원 요구사항에 의거하여 1.5와 3.5V 사이의 전압 등의 전압 Vcc을 수신하는 것을 지원할 수 있다. 입력(112-2)은 더 높은 입력 전압 Vpp(예를 들면, 이전에 설명된 것같이 Vpp는 Vcc보다 더 클 수 있다)의 수신을 지원하도록 구성될 수 있다.

전압값 및 범위의 상기 서술된 예는 도시를 목적으로 한 것으로, 입력 전압(예를 들면, Vpp, Vcc)의 실제 값은 응용에 따라서 변화할 수 있다.

상기 설명에 기초하여, 본 실시예는 상기 설명된 차이 및/또는 본 기술에서 알려진 결함을 극복하도록 구성된 메모리 장치(10)를 포함한다. 예를 들면, 본 실 시예에 따르면, 메모리 장치(110)는 데이터를 저장하는 메모리(135)를 포함한다. 입력(112-1)에서 수신된 동일한 입력 전압(예를 들면, Vcc)을 갖는 메모리(135)와 전압 컨버터 회로(122) 모두에 전원을 인가하는 대신에, 메모리 장치(110)는 전압 Vpp을 수신하는 추가의 입력(112-2)을 포함한다.

요컨대, 메모리 기능(예를 들면, 판독, 프로그래밍, 소거, …)을 동작시키기 위해 내부 전압 V1, V2, …, Vk을 생성시키도록 별개 및/또는 더 높은 입력 전압 Vpp을 사용하여 상기 서술된 종래의 메모리 장치에 대해 장점을 제공한다. 예를 들면, 전원 관리 회로(120) 및 대응하는 전압 컨버터 회로(122)는 메모리(135)에 전원을 인가하기 위해 사용되는 것보다 더 높은 입력 전압에 기초하여 내부 전압 V1, V2, …, Vk을 생성하는데 보다 효과적이다. 즉, 메모리(135) 및/또는 I/O 로직(138)은 비교적 낮은 전압 Vcc에서 동작할 수 있으며, 전원 관리 회로(120) 및 대응하는 전압 컨버터 회로(122)는 더 높은 전압에서 동작할 수 있다. 더 높은 입력 전압 Vpp을 사용하여 컨버터 효율을 증가시키고(예를 들면, 전원 소비의 감소), 그래서 내부 전압 V1, V2, …, Vk을 생성하기 위해 요구되는 각각의 컨버터 회로(예를 들면, 차지 펌프 회로)의 크기 및 복잡성을 감소시킨다.

메모리(135)에 대해 메모리 동작을 보다 빠르게 행하기 위해 필요한 더 높은 내부 전압 V1, V2, …, Vk을 생성하는 것이 보다 쉽기때문에, 더 높은 전압 Vpp(Vcc를 사용하는 것과 대조적으로)를 사용하여 메모리 장치(110)의 메모리(135)에 대해 판독/프로그램/소거 성능을 증가시킬 수 있다. 즉, 더 높은 내부 전압 V1, V2, …, Vk을 생성하는 것은 더 빠른 판독/프로그램/소거 동작을 지원한다. 전원 관리 회로(120)가 입력 전압 Vcc(Vpp 보다는)에 기초하여 내부 전압 V1, V2, …, Vk을 생성할 때, 내부 전압 V1, V2, …, Vk이 비례하여 감소하여, 메모리 동작을 실행하는데 있어서 전체 성능을 감소시킨다. 즉, Vpp 등의 외부 전압 입력이 대응하는 메모리 시스템에서 사용불가능한 환경에서, 메모리 장치(110)는 입력(112-2)에서 전압 Vcc을 받을 수 있고, 더 낮은 내부 전압 V1, V2, …, Vk을 생성하여, 더 낮은 판독/프로그램/소거 속도로 여전히 동작한다. 그러나, 대부분의 응용은 전원 관리 회로(120)에 전원을 제공하기 위해 Vpp 등의 또 다른 전압으로부터 이익을 얻는다.

도 2는 본 실시예에 따르는 복수의 전원 입력을 포함하는 메모리 장치(10)의 일 예의 도면이다. 일반적으로, 도 2의 메모리 장치(110)는 도 1에 대해 상기 서술된 것과 동일한 동작을 지원한다. 그러나, 도 2의 메모리 장치(110)는, Vpp가 전원 관리 회로(120)에 대해 제1 전원으로서 동작할 수 있고, Vcc가 대응하는 제어 및 I/O 로직(138)뿐 아니라 메모리 코어(예를 들면, 메모리(135))에 대해 제1 전원인 것을 도시한다. 그러나, 또한, 도 2에 도시된 것같이, 기준 발생기, 마스터 오실레이터, 클락 드라이버 등의 기능을 지원하기 위해 Vcc는 내부 전원 관리 회로(120)의 일부에서 사용될 수 있다. 또한, Vpp는 로우 디코더 및 로우 프리-디코더에서 로컬 차지 펌프 등의 기능을 수행하기 위해 메모리(135)의 일부에서 사용될 수 있다.

도 3은 본 실시예에 따라서 입력 전원을 선택하고 내부 전압을 생성하는 검출 회로를 포함하는 메모리 장치의 일 예의 도면이다. 이러한 실시예에서, 여기 서 술된 메모리 장치(110)는 하나 이상의 입력 전압의 존재 또는 크기를 감지하고, 메모리(135)를 동작시키기 위해 사용되는 하나 이상의 내부 전압을 생성하기 위해 적절한 입력 전압을 자동적으로 선택하도록 구성될 수 있다. 즉, 사용자 또는 제조사는 대응하는 메모리 시스템에서 메모리 장치(110)를 포함할 수 있고, 동작 동안 장치에 Vcc 및 Vpp 모두를 인가할 수 있다. 이 예에서, 상기 서술된 것같이, 전원 관리 회로(120)는 입력 전압 Vpp에 기초하여 내부 전압 V1, V2, …, Vk을 생성한다. 다른 예에 따르면, 전압 Vpp가 실패하거나 사용자 또는 제조사가 Vpp를 접지에 연결하면(또는 개방 회로와 같이 남겨두면), 검출기 회로(310)는 (스위치(305)를 통해) 이러한 조건을 검출하여, 각각의 내부 전압 V1, V2, …, Vk을 생성하기 위해 전압 컨버터 회로(122)의 입력에 전압 Vcc(Vpp 대신에)를 전달할 수 있다. 그래서, Vpp가 사용불가능할 때, 내부 전압 V1, V2, …, Vk을 생성하기 위한 백업으로서 전압 Vcc가 사용될 수 있다.

일 실시예에서, 도시된 것같이 일 예의 펌프는 더 낮은 전압에 기초하여 동작하도록 설계될 수 있다. 그러나, 전압 컨버터 회로(122)(예를 들면, 차지 펌프 회로)를 동작시키기 위해 더 높은 전압이 사용되면, 펌프는 더 빠르고, 곧 차단된다.

검출기 회로(310)가 입력 전압 Vcc 또는 입력 전압 Vpp를 자동적으로 선택할지를 결정할 수 있는 하나의 방법은 입력(112-2)에서의 전압을 임계 참조치와 비교하는 것이다. 입력(112-2)에서의 전압이 임계치보다 크면, 검출기 회로(310)는 스위치(305)를 제어하여 입력(112-2)에서의 전압을 전압 컨버터 회로(122)에 전달한 다. 입력(112-2)에서의 전압이 임계치보다 작으면, 검출기 회로(310)는 스위치(305)를 제어하여 입력(112-1)에서의 전압을 전압 컨버터 회로(122)에 전달한다.

검출기 회로(310)가 입력 전압 Vcc 또는 입력 전압 Vpp를 자동적으로 선택할지를 결정할 수 있는 또 다른 방법은 입력(112-2)에서의 전압을 입력(112-1)에서의 전압과 비교하는 것이다. 입력(112-2)에서의 전압이 입력(112-1)에서의 전압보다 크면, 검출기 회로(310)는 스위치(305)를 제어하여 Vpp를 전압 컨버터 회로(122)에 전달한다. 입력(112-2)에서의 전압이 입력(112-1)에서의 전압보다 적으면, 검출기 회로(310)는 스위치(305)를 제어하여 Vcc를 전압 컨버터 회로(122)에 전달하여 내부 전압 V1, V2, …, Vk을 생성한다. 따라서, 전원 관리 회로(120)의 검출기 회로(310)는 복수의 입력 전압의 상태에 기초하여 내부 전압 V1, V2, …, Vk을 생성할 수 있다.

일 실시예에서, 입력 전압이 동등하면, 메모리 장치(110)는 상기 설명되고, 도 2에 나타낸 것같이 동작할 수 있다.

상기 설명된 다른 동작 모드에 기초하여, 예를 들면, Vpp 핀의 레벨과 Vcc 공급 전압을 비교하는 비교기를 사용하여 Vpp의 전압 레벨 또는 안정을 검출함으로써, 단일 전원 모드(예를 들면, 전원 관리 회로(120)와 메모리 관리 회로에 전원을 인가하기 위해 Vcc가 사용)와 다중 전원 모드(예를 들면, 도 1에서와 같이 Vcc와 Vpp를 사용) 사이에서 모드를 전환하는 것이 자동적으로 발생될 수 있다. 그래서, 사용자가 Vpp 핀을 접지(0V)에 연결하면, 메모리는 내부 고전압 펌프를 공급하기 위해 Vcc 전원을 사용한다. 사용자가 적절한 전압(5 ~ 12V)에 Vpp를 연결하면, 메 모리는 고효율 동작을 위해 펌프에 전원을 인가하기 위해 Vpp 전원을 사용할 수 있다.

또 다른 실시예에서, 메모리 장치(110)의 메모리 관리 회로(130)는 Vcc에 기초하여 전원 관리 회로(120)가 내부 전압 V1, V2, …, Vk을 생성하는 소위 단일 전원 모드 또는 메모리(135)에 Vcc에 의해 전원이 인가되는 동안 전원 관리 회로가 내부 전압 V1, V2, …, Vk을 생성하는 소위 듀얼 모드를 수동으로 또는 전자적으로 선택하는(예를 들면, 구성 커맨드를 통해) 제어 레지스터를 포함할 수 있다.

특히, 검출 회로(310), 및 다른 전원 모드 사이를 전환하기 위한 스위치(305)를 사용하는 것에 추가하여 대용으로서, 메모리 관리 회로(130)는 소프트웨어 커맨드에 기초하여 단일 전원 모드와 다중 전원 모드 사이를 선택적으로 전환하기 위한 구성 레지스터(예를 들면, 장치 제어 구성 레지스터)를 포함할 수 있다. 레지스터를 포함하는 일 예의 메모리 장치는 그 전체 요지가 참고로 여기에 통합되어 있고, "비휘발성 메모리 시스템"이라는 명칭의, 2007년 2월 16일에 출원된 미국 가특허 출원 일련 번호 60/902,003에 서술되어 있다. 아래에 설명되는 것같이 레지스터에 일부를 추가하여 다중 내부 전원의 유연한 사용을 가능하게 한다. 디지털 컨트롤러 장치(메모리 장치의 내부 또는 외부의)는 제어 레지스터에 기록하고, 아래의 표 1에서와 같이 메모리 장치(110)를 동작시키기 위해 어느 모드를 사용할지를 선택하도록 구성될 수 있다. 내부 전압 V1, V2, …, Vk을 생성하기 위한 전원으로서 Vcc를 선택하도록, 메모리 장치(110)에 관련된 컨트롤러는 아래의 표 1에서 장치 제어 레지스터의 비트 0에 로직 0을 기록한다. 내부 전압 V1, V2, …, Vk을 생성하기 위한 전원으로서 Vpp를 선택하도록, 컨트롤러는 아래의 표 1에서 장치 제어 레지스터의 비트 0에 로직 1을 기록한다.

[표 1]

보기의 몇몇 실시예에 따라서, 플래시 메모리 장치(135)의 판독 장치 정보 레지스터(아래의 표 2에서와 같이)는 비트 6과 7에 기초하여 메모리 장치(110)의 가능한 구성에 대한 정보를 제공할 수 있다. 예를 들면, 비트 6과 7이 로직 '0'일 때, 이것은 주어진 메모리 장치(110)가 내부 전압을 생성하기 위해 입력 전압 Vcc를 사용하는 것을 나타낸다. 비트 6이 '0'이고, 비트 7이 '1'일 때, 이것은 주어진 메모리 장치(110)가 내부 전압을 생성하기 위해 입력 전압 Vpp를 사용하는 것을 나타낸다. 최종적으로, 비트 6이 '1'이고, 비트 7이 '0'일 때, 이것은 주어진 메모리 장치(110)가 내부 전압을 생성하기 위해 컨트롤러에 의해 입력 전압 Vpp 또는 입력 전압 Vcc을 사용하도록 구성될 수 있는 것을 나타낸다. 그래서, 장치 구성 레지스터는 메모리 장치(110)에 의해 어느 전원 인가 옵션이 지원되는지를 나타내기 위해 사용될 수 있다.

[표 2]

도 4는 실시예에 따라서 메모리 장치(110)와 관련된 샘플 패키지 폼 팩터를 도시하는 일 예의 도면이다. 명료하게 하기 위해, 도트의 수직 시퀀스는 핀에서 메모리 장치(410)까지의 연결을 나타낸다.

도시된 것같이, 패키지(410)는 예를 들면 48핀 TSOP1 타입 패키지(12 mm X 20 mm)로 구체화될 수 있다. 패키지(410)의 핀1은 메모리 장치(110)의 입력(112-2)에 전달된 입력 전압 Vpp을 수신하기 위한 것이다. 패키지(410)의 핀 12는 메모리 장치(110)의 입력(112-1)에 전달된 전압 Vcc를 수신하기 위한 것이다. 핀 13이 대응하는 접지 전압(예를 들면, 입력(112-3))에 부착된다.

핀 28 및 44는 이전에 서술된 것같이 I/O 로직(138)의 부분들에 별개로 전원 을 인가하기 위한 추가의 입력의 예이다. 핀 30 및 43은 전압 Vccq와 관련된 접지에 연결된다.

도 4의 패키지(410)와 관련된 추가적인 상세는 미국 가특허출원 일련 번호 90/902,003에서 찾을 수 있다.

도 5는 본 실시예에 따라서 하나 이상의 메모리 장치(110)를 포함하는 메모리 시스템(500)의 일 예의 도면이다. 도시된 것같이, 메모리 시스템(500)은 예를 들면, 컴퓨터 시스템의 마더보드, 120V 콘센트, USB 커넥터와 관련된 전원 등으로부터 공급된 전압 V_INPUT을 받기 위해 전원 컨버터 회로(550)를 포함한다. V_INPUT 및 전원 컨버터(550)로 입력되는 하나 이상의 다른 전압에 기초하여, 전원 컨버터(550)는 하나 이상의 다른 전압(예를 들면, Vcc 및 Vpp)을 생성한다. 생성된 전압 Vcc 및 Vpp는 하나 이상의 메모리 장치(110)(예를 들면, 메모리 장치(110-1), 메모리 장치(110-2), … 메모리 장치(110-X))에 전원을 가하기 위해 인가된다.

상기 서술된 실시예의 대용으로서, 전압 Vpp 및 전압 Vcc는 기판(505) 위에 존재하는 전원 장치에 의해 전달될 필요없이 외부 전원으로부터 수신될 수 있다. 그래서, 전원 컨버터(550)는 상이한 전원 전압 Vcc 및 Vpp을그 유용성에 기초하여 선택한다.

상기 서술된 것같이, 메모리 시스템(500)의 하나 이상의 메모리 장치의 각각은, 전압 Vcc에 의해 전원이 인가된 각각의 플래시 메모리(135), 및 전압 Vpp를 받아서, 각각의 플래시 메모리에 의해 사용되는 적어도 하나의 전압으로 변환하여 대응하는 메모리 장치에 저장된 데이터의 관리를 위한 메모리 동작을 행하는 각각의 전원 관리 회로(120)를 포함할 수 있다.

메모리 시스템(500)은 메모리 장치의 세트가 놓여 있는 기판(505)(예를 들면, 회로 기판, 인쇄 회로 기판, 플렉스태입(flextape), 단일 패키지의 다중 칩 등)을 포함할 수 있다. 전원 컨버터(550) 및 액세스 컨트롤러(560) 등의 선택적인 회로는 기판(505) 위에 있을 수 있을 뿐 아니라, 기판(505)에 대해 하나 이상의 원격 위치(예를 들면, 마더보드, 컨트롤러 등)에 놓여 있을 수 있다.

전압 Vcc 및 Vpp를 메모리 장치에 전달하기 위해, 기판은 도전 경로(510)를 포함할 수 있다. 도시된 것같이, 도전 경로(510-1)는 전압 Vcc을 기판(505) 위의 메모리 장치에 전달한다. 도전 경로(510-2)는 전압 Vpp를 기판(505) 위의 메모리 장치에 전달한다.

상기 서술된 실시예에 따라서, 기판(505) 상의 각각의 메모리 장치는 전압 Vcc을 각각의 메모리 장치의 플래시 메모리에 전달하기 위한 대응하는 제1 전원 입력 핀을 포함할 수 있다. 또한, 기판(505) 상의 각각의 메모리 장치는 각각의 메모리 장치의 전원 관리 회로에 전압 Vpp을 전달하기 위한 대응하는 제2 전원 입력 핀을 포함할 수 있다.

상기 서술된 것같이, 각각의 전원 관리 회로에 의해 생성된 하나 이상의 내부 전압은 ⅰ) 각각의 플래시 메모리에서의 셀의 프로그래밍, ⅱ) 각각의 플래시 메모리에서의 셀의 소거, ⅲ) 각각의 플래시 메모리에서의 셀로부터의 데이터의 판독 등의 기능을 가능하게 한다.

메모리 시스템(500)은 많은 다른 유형의 소비자 및 상업적인 응용에서 사용될 수 있다. 예를 들면, 일 실시예에서, 메모리 시스템(500)은 컴퓨터의 USB 포트 에 플러그하는 메모리 스틱 등의 썸 드라이브(thumb drive) 장치이다. 이러한 예에서, USB 포트는 Vcc로 로컬하게 다운컨버팅된 Vpp 등의 전압을 제공할 수 있다. Vpp 및 썸 드라이브 장치에서 로컬하게 생성된 Vcc는 모두 여기에 서술된 기능을 행하기 위해 썸 드라이브 장치(예를 들면, 소위 메모리 스틱)에서 대응하는 하나 이상의 메모리 장치에 인가된다.

또 다른 실시예에 따르면, 메모리 시스템(500)은 마더보드에 소거가능하게 연결하는 싱글 또는 듀얼 인-라인 메모리 기판일 수 있다.

또 다른 실시예에 따르면, 메모리 시스템(500)은 컴퓨터 시스템과 관련된 고체 내부 메모리 장치이다.

또 다른 실시예에 따르면, 메모리 시스템(500)은 컴퓨터 시스템에 의해 액세스가능한 외부 드라이브이다. 그래서, 메모리 시스템(500)은 애플리케이션에 의거하여 많은 다른 폼팩터로 구성될 수 있다.

도 6은 실시예에 따라서 내부 전압 V1, V2, …, Vk 중 하나에 Vpp 또는 Vcc 등의 입력 전압을 변환하는 전압 컨버터 회로(122)를 도시하는 일 예의 도면이다. 전원 관리 회로(120)는 신호 CLK 및 CLK#를 생성하여, 각각의 차지 펌프단(예를 들면, 1단, 2단, …, N단)의 입력에 인가한다. CLK 및 CLK#는 도시된 것같이 Vcc 레벨 신호일 수 있거나 또는 고효율을 위한 Vpp 레벨 신호일 수 있다. 도시된 것같이 클락 신호와 입력 전압의 인가에 기초하여, 전압 컨버터 회로(122)는 내부 전압 V1을 생성한다. 상기 서술된 것같이, 전원 관리 회로(120)는 또 다른 내부 전압 V2, …, Vk을 생성하기 위해 다중의 또 다른 전압 컨버터 회로(122)(도 6에 나타낸 것 과 유사)를 포함할 수 있다.

더 구체적으로, 도 6은 일 예의 N단 승산기(예를 들면, 다중 전압 컨버터 중 하나)의 전형적인 전압 파형 및 다중 전압 컨버터 중 하나와 관련된 대응하는 동작을 도시한다. 전압 컨버터 회로(122)는 실시예에 따라서 전원 관리 회로(120)에서 사용될 수 있다.

도 6에 도시된 것같이, 2개의 클락(즉, CLK 및 CLK#)은 크기 Vcc이며 반대 위상이고, 스위치 체인의 대응하는 게이트에 용량 결합되어 있다. 본 실시예의 문맥에서, 전압 컨버터 회로(122)(승산기)는 버킷-브리게이드(bucket-brigade) 지연라인과 유사한 방식으로 동작하지만, 각각의 펌핑 사이클 후에 스위치 체인에서 스위치들 사이의 노드에서의 전압은 리셋되지 않으므로, 평균 노드 전압 전위(예를 들면, 스위치의 체인에서 하나의 스위치 및 그 다음의 스위치 사이에서 노드의 전압)은 전압 V1을 생성하기 위해 스위치 체인의 입력에서 출력으로 점점 증가한다. 이 동작은 전압을 승산하기 위한 MOS(Metal Oxide Semiconductor) 집적 회로에서 종종 사용되는 주지의 "부트스트랩" 기술과 원리가 유사하다.

도 6에 도시된 것같은 전압 컨버터 회로(122)는 예로서만 도시된 것으로, 다른 컨버터 회로들이 입력 전압을 출력 전압으로 변환하기 위해 전원 관리 회로(120)에서 사용될 수 있다.

도 7은 실시예에 따르는 전원 관리 회로(120)와 관련 회로를 도시하는 일 예의 도면이다. 도시된 것같이, 전원 관리 회로(120)는 상이한 전압 컨버터 회로를 시작하기 위한 전원 컨트롤러(702)를 포함한다. 전원 컨트롤러(702)로부터의 입력 에 기초하여, 기준 발생기(710)는 각각의 컨버터(122)에 대해 상이한 기준 전압을 생성한다. 마스터 오실레이터는 클락 신호를 생성한다.

각각의 조절기(715)(예를 들면, 조절기(715-1), 조절기(715-2), 조절기(715-3), 조절기(715-4), 조절기(715-5))는 주어진 전압 컨버터에 의해 생성되는 대응하는 전압에 기초하여 대응하는 기준 전압을 수신한다. 예를 들면, 조절기(715-1)는 전압 기준 Verase_ref를 수신하고, 조절기(715-2)는 전압 기준 Vprogram_ref를 수신하는 등이다. 전압 조절기(715)는 대응하는 생성된 전압이 조절 내에 있는지 아닌지를 대응하는 드라이버(720)에 표시해준다.

각각의 드라이버(예를 들면, 드라이버(720-1), 드라이버(720-2), 드라이버(720-3), 드라이버(720-4), 드라이버(720-5))는, 오실레이터(705)로부터의 마스터 클락 신호 및 대응하는 조절기(715)로부터 수신된 각각의 입력 제어에 기초하여, 하나 이상의 제어 신호를 대응하는 차지 펌프 유닛(730)에 출력한다. 결국, 차지 펌프 유닛(730)(예를 들면, 차지 펌프(730-1), 차지 펌프(730-2), 차지 펌프(730-3), 차지 펌프(730-4), 차지 펌프(730-5))은 상이한 메모리 동작을 지원하기 위해 사용되는 각각의 내부 전압 V1, V2, …, V5를 생성한다.

전형적으로 메모리 장치(110)의 메모리(135)에서 플래시 메모리 셀(NAND 플래시 또는 NOR 플래시)은 F-N(Folwer-Nordheim) 터널링 또는 핫 전자 주입 중 하나에 의해 소거 및 프로그램된다. 셀 레벨에서 이러한 동작을 행하기 위한 내부 전압 V1, V2, …, Vk의 사용뿐 아니라 소거, 프로그램, 및 판독 동작이 다음의 도 8~11의 일 예의 NAND 플래시 메모리 실시예에 도시되어 있다.

본 명세서에서 나중에 더 상세히 기재되는 것같이, 메모리(135)와 관련된 판독 및 프로그램 검증 동작을 행하기 위해, 전원 관리 회로(120)는 Vread 및 Vread7 전압을 생성할 수 있다.

· Vread(몇몇 실시예에서 4.5V ~ 5.5V) : 선택된 NAND 스트링에서 비선택된 셀 게이트로의 워드라인 전압

· Vread7(몇몇 실시예에서 6V ~ 7V) : 선택된 블록 디코더에서 Vread 패스 전압

프로그래밍 동작을 실행하기 위해, 전원 관리 회로는 Vpgm 및 Vpass를 생성할 수 있다.

· Vpgm(몇몇 실시예에서 14V ~ 20V) : 선택된 NAND 스트링에서 선택된 셀 게이트로의 워드라인 전압

· Vpass(몇몇 실시예에서 8V ~ 14V) : 선택된 NAND 스트링에서 비선택된 셀 게이트로의 워드라인 전압

소거 동작을 실행하기 위해, 전원 관리 회로는 Verase를 생성할 수 있다.

· Verase(몇몇 실시예에서 ~ 20V) : 셀 기판으로의 소거 전압

본 기술에서 숙련된 자에 의해 이해되는 것같이, 상기 언급된 고전압의 레벨은 셀 기술, 장치 기술, 및 프로세스 기술에 의해 변경될 수 있다.

도 8은 실시예에 따르는 메모리 셀에 대한 소거 동작을 도시하는 일 예의 도면이다.

NAND 플래시 메모리 실시예에서, 메모리(135)에서 셀의 소거 및 프로그래밍 모두가 F-N 터널링에 따른다. 소거 동작 동안, 셀(810)의 기판(830)이 전원 관리 회로(120)에 의해 생성된 소거 전압 Vers(예를 들면, 20V)으로 바이어스되면서, 메모리(135)의 대응하는 셀(810)의 탑 폴리(815)(즉, 탑 게이트)는 Vss(접지)로 바이어스된다. 셀(810)의 소스 및 드레인은 플로팅된다(소스 및 드레인은 P기판(830)에서 n+소스/드레인으로의 정합-포워드- 바이어스로 인해 Vers(예를 들면, Verase)로 자동적으로 바이어스된다). 이 소거 바이어스 조건을 통해, 플로팅 폴리(820)(즉, 플로팅 게이트)에서 트랩된 전자(전하)는 도시된 것같이 터널 옥사이드(825)을 통해 기판(830)으로 일정하게 방사된다.

소거된 셀의 셀 Vth(예를 들면, 임계 전압)는 도 8의 그래프(850)에 도시된 것같이 네가티브가 된다. 즉, 소거된 셀은 온상태의 트랜지스터(0V의 게이트 바이어스 Vg로 정상적으로 턴온되는)이다.

도 9는 실시예에 따르는 셀프로그램 동작을 도시하는 일 예의 도면이다.

도시된 것같이, 프로그램 동작 동안, 기판(930), 셀(910)의 소스 및 드레인이 Vss(접지)로 바이어스되면서, 메모리(135)의 셀(910)의 탑폴리(915)(즉, 탑 게이트)는 프로그램 전압 Vss(접지)으로 바이어스된다. 이 프로그램 바이어스 조건을 통해, 기판(930)의 전자(전하)는 터널 옥사이드(925)를 통해 플로팅 폴리(920)(즉, 플로팅 게이트)로 일정하게 주입된다. 프로그램된 셀의 임계 전압은 도 9의 그래프 950에 나타낸 것같이 포저티브가 된다. 즉, 프로그램된 셀은 오프-상태 트랜지스터(통상적으로 0V의 게이트 바이어스 Vg로 턴오프되는)이다.

도 10은 실시예에 따라서 소거된 셀의 판독을 도시하는 보기의 도면이다.

메모리(135)의 셀의 셀 데이터를 판독하기 위해, 선택된 셀(예를 들면, 셀(1010))의 대응하는 게이트 및 소스는 0V로 바이어스된다.

셀(1010)이 도 10에 도시된 것같이 소거된 셀 등이면, 소거된 셀(810)은 네가티브 임계 전압을 갖고(그래프 1050에 도시된 것같이), 그래서 드레인에서 소스로의 셀전류(Icell)가 주어진 바이어스 조건하에서 존재한다.

도 11은 실시예에 따르는 프로그램된 셀의 판독을 도시하는 보기의 도면이다.

상기 기재된 것같이 메모리(135)에서 셀의 셀 데이터를 판독하기 위해, 선택된 셀(예를 들면, 셀 1110)의 대응하는 게이트 및 소스가 0V로 바이어스된다.

셀(1110)이 도 11에 도시된 것같이 프로그램되면, 프로그램된 셀(1110)은 포저티브 임계 전압(그래프 1150에 도시된 것같이)을 갖고, 주어진 바이어스 조건하에서 드레인에서 셀로의 셀전류가 존재하지 않는다. 각각의 비트 라인에 연결된 센스 증폭기는 셀데이터를 감지하여 래치하고, 도 10에서 셀(1010) 등의 소거된 셀(온-셀)은 로직 '1'로서 감지되고, 도 11에서와 같은 셀(1110) 등의 프로그램된 셀(오프-셀)이 로직 '0'으로서 감지된다.

도 12는 실시예에 따라서 메모리 장치(110)와 관련된 페이지 판독 동작 동안전원 관리 회로(120)에 의해 생성된 내부 전압(예를 들면, Vread)의 사용 및 바이 어스 조건을 도시하는 NAND 셀 스트링의 일 예의 도면이다.

비선택된 워드라인(예를 들면, 워드라인 0~26, 28~31), SSL, GSL이 전압 Vread(예를 들면, 7V)로 바이어스되는 반면, 메모리(135)에서 선택된 워드라인(예를 들면, 워드라인(27))이 0V로 설정된다. Vread는 전원 관리 회로(120)에 의해 생성되고, 그 프로그램된 상태(즉, 셀 Vth)에 상관없이 비선택된 셀 트랜지스터(예를 들면, 워드라인 0~26, 28~31 상의 것)를 도통인 것으로 하기에 충분히 높다. 공통 소스 라인 CSL은 접지로 설정된다. 적용된 판독 바이어스 조건으로, 선택된 셀의 임계 전압(예를 들면, Vth)이 셀 전류, Icell을 결정한다. 이 셀 전류 Icell는 페이지 버퍼의 비트라인 센스 증폭기에 의해 감지된다. 그래서, 비트라인 센스 증폭기는 셀(1210)의 상태를 검출할 수 있다.

도 13은 실시예에 따르는 블록 소거 동작을 도시하는 도면예이다.

메모리(135)의 플래시 메모리 셀은 프로그램 전에 소거되어야 한다. 일 실시예에 따르면, 소거 동작은 셀 단위가 아니라 블록 단위로 행해진다.

도 13에 나타낸 것같이 메모리(135)의 셀에 대해 블록 소거 동작을 행하기 위해, 선택된 블록의 비트라인(B/L) 및 공통 소스 라인(CSL)이 플로팅 상태로 설정되는 동안, 포켓 p-웰(PP-웰) 기판(1325)이 전원 관리 회로(120)에 의해 생성된 소거 전압 Vers로 바이어스된다. 동시에 상기 상태 동안, 선택된 블록의 모든 워드라인은 0V로 바이어스되는 한편, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 플로팅되어, 그들(예를 들면, SSL 및 GSL)과 기판(1325) 사이에서 발생하는 용량성 디커플링에 의해 소거 전압 Vers으로 부스트된다. 이 기술을 통해, 선택된 블록의 셀의 전체 세트가 F-N 터널링에 의해 소거될 수 있다.

도 14는 실시예에 따르는 페이지 프로그램 동작을 도시하는 도면예이다. 선택된 블록의 선택된 페이지는 페이지 프로그램 전에 소거되어야 하고, 소거된 셀은 로직 '1'로서 판독된다.

전원 관리 회로(120)에 의해 생성된 다음의 전압 Vpgm, Vpass, Vpi는 아래에 서술된 페이지 프로그램 동작을 행하기 위해 사용된다.

·프로그래밍을 위한 Vpgm(예를 들면, 본 예의 문맥에서 ~ 18V)은 선택된 셀에서 0V의 드레인 전압으로 F-N 터널링을 발생하기에 충분히 높은 프로그램 전압으로 설정된다.

·Vpi의 '패싱'을 위한 Vpass(예를 들면, 본 예의 문맥에서 ~ 10V)은 그 프로그램된 상태(즉, 셀 Vth)에 상관없이, 선택된 스트링에서 비선택된 셀 트랜지스터를 도통으로 하기에 충분히 높은 패스 전압으로 설정된다. 동시에, Vpass는 비선택된 셀에서 F-N 터널링을 발생하지 않도록 충분히 낮아야 한다.

·프로그래밍을 금지하기 위한 Vpi(예를 들면, 본 예의 문맥에서 ~ 8V)는 선택된 셀에서 F-N 터널링을 금지하도록 충분히 높은 프로그램 금지 전압으로 설정된다. 전형적으로, Vpi는 공급 전압 Vcc보다 높고, Vpass 보다 낮다.

로직 '0' 프로그램의 경우에, 선택된 비트라인이 0V로 선택되고, 선택된 셀의 채널은 접지된다. 선택된 셀의 게이트는 제1 전압 Vpgm으로 바이어스된다. 그래서 선택된 셀은 드레인으로부터 플로팅 게이트까지 전자 주입(F-N 터널링)에 의해 프로그램된다.

로직 '1' 프로그램의 경우에, 프로그램 이전에 소거된 셀은 셀 상태에 남아 있어야 한다(즉, 소거된 셀의 임계 전압 Vth). 즉, 셀 프로그래밍이 방지된다. 셀 프로그래밍을 방지하기 위해, 선택된 셀 비트라인이 Vpi로 설정되고, Vpi 레벨은 비선택된 셀을 통해 선택된 셀의 드레인으로 전송된다. 선택된 셀 상의 전압 차이(Vpgm-Vpi)는 드레인으로부터 플로팅 게이트로의 F-N 터널링을 방지한다.

이전의 실시예에서, 하이 프로그램 금지 전압 Vpi이 비트라인을 통해서 NAND 스트링 채널로 직접 공급된다. 최악의 경우에, 전체 선택된 페이지에 대응하는 모든 비트 라인이 Vpi로 설정되어(즉, 선택된 페이지 상의 모든 셀이 로직 '1'로 프로그램되는 경우), 다음의 문제가 생겨진다.

·프로그램 동작 동안 내부 고전압 발생기에 의해 Vpi가 제공되고, 대용량 차지 펌프는 고용량 비트라인에 Vpi를 공급하는 것이 요구된다. 이것은 전원 소비와 칩 크기의 급격한 증가를 가져 온다.

·Vpi를 공급하기 위해 비트 라인에 연결된 페이지 버퍼는 고전압 트랜지스터가 제공되어야 한다. 고전압 트랜지스터는 통상의 전압(즉, Vcc) 트랜지스터보다 더 커서, 페이지 버퍼 크기(및 따라서 칩 크기)를 증가시킨다.

·메모리의 크기를 더 줄이는 것은 고전압 비트라인 분리 요구가 주어진다.

·제한된 전류 공급을 갖는 빌트인 전압 발생기에 의해 고용량 비트라인을 Vpi로 충전함으로 인해서 프로그램 속도가 더 느리다.

도 15는 실시예에 따르는 페이지 프로그램 바이어스 조건을 도시하는 도면예이다.

도 14에 도시된 문제를 해결하기 위해, 도 15에 도시된 셀프-부스팅 프로그램 금지 스킴이 사용될 수 있다.

SSL 트랜지스터가 턴온하고, GSL 트랜지스터가 턴오프하고, 프로그램되는 셀에 대한 비트라인 전압이 0V로 설정되는 동안, 프로그램 금지되는 셀에 대한 비트라인 전압은 Vcc로 설정된다. 0V 비트라인은 접지되는 관련된 유닛 NAND 스트링의 채널과 같다. 프로그램 전압 Vpgm이 선택된 셀의 게이트에 인가되면, 게이트와 채널 사이의 큰 전위차는 플로팅 게이트로의 전자의 F-N 터널링을 가져와서, 셀을 프로그래밍한다.

프로그램 금지된 셀(예를 들면, 각각의 비트라인에 Vcc가 인가되는 셀)에서, 비트라인은 관련 채널을 처음에 프리차지한다. 유닛 NAND 스트링의 워드라인 전압이 선택된 워드라인에서 프로그램 전압 Vpgm으로 상승하고, 비선택된 워드 라인에서 패스 전압 Vpass으로 상승하면, 제어 게이트, 플로팅 게이트, 채널 및 벌크를 통한 일련의 커패시턴스가 결합되고, 채널 전위는 자동적으로 부스팅된다.

프로그램 금지된 스트링에서, 결합된 채널 전압이 [Vcc-Vth](Vth: SSL 트랜지스터의 임계 전압)까지 상승하면서, SSL 트랜지스터가 차단되고, 채널은 플로팅 노드가 된다. 플로팅 채널 전압은 게이트 전압의 대략 80%까지 상승할 수 있다. 그래서, 프로그램 금지된 셀의 채널 전압은, 프로그램 전압 Vpgm(예를 들면, 본 실시예의 문맥에서 15.5 ~ 20 V)과 패스 전압(본 실시예의 문맥에서 10V 등의 Vpass)이 제어 게이트에 인가될 때, 본 실시예의 문맥에서 대략 8V로 부스트된다. 이 높은 채널 전압은 프로그램 금지된 셀에서 F-N 터널링이 발생되는 것을 방지한다. 이 기술을 사용하여, 비트라인에 더 높은 전압 Vpi(본 실시예의 문맥에서 ~8V)를 인가할 필요에 의해 발생된 모든 단점이 제거될 수 있다.

도 16은 본 실시예에 따르는 블록 디코더를 도시하는 일 예의 도면이다. 블록 디코더를 회로 구현하는데 많은 변형이 있는 것에 주의한다.

스트링 선택 라인 SSL, 워드 라인 WL0 ~ WL31, 접지 선택 라인 GSL 및 공통 소스 라인 CSL이 블록 디코더의 출력 신호 BD_out에 의해 공통적으로 제어되는 패스 트랜지스터 TSS, TS0 ~ TS31, TGS, TCS를 통해 SS, S0 ~ S31, GS, CS이 공통 신호에 의해 구동된다.

로컬 차지 펌프는 패스 트랜지스터 TSS, TS0 ~ TS31, TGS, TCS를 제어하는 고전압 스위칭 회로이다. 이것은 일반적으로 인핸스먼트 NMOS 트랜지스터, 공핍형 NMOS 트랜지스터(DEP), 네이티브 NMOS 트랜지스터(NAT) 및 2입력 NAND 게이트로 일반적으로 이루어진다. 블록 디코더 래치 출력 BDLCH_out가 Vdd이고, HVenb가 0V이고, 입력 OSC가 발진할 때(주의 : 로컬 차지 펌프는 주지의 회로 기술이다), 블록 디코더의 출력 신호 BD_out는 Vhv까지 상승한다.

입력 RST_BD가 하이로 펄스되면(숏 펄스), 래치 출력 BDLCH_out는 0V로 리셋되고, 입력 LCHBD가 Xp, Xq, Xr, Xt의 유효한 로우 프리디코드된 어드레스 신호로 하이로 펄스되면(숏 펄스), 디코드된 어드레스가 래치된다.

도 17은 본 실시예에 따라서 메모리 장치(110)와 관련된 방법을 도시하는 일 예의 플로우챠트(1700)이다. 일반적으로, 플로우챠트(1700)는 상기 설명된 것같은 개념중 일부를 나타낸다. 모든 플로우챠트의 단계들의 순서는 일 예일 뿐이며, 단계들은 일반적으로 임의의 순서로 행해질 수 있다. 예를 들면, 아래의 단계 1710가 단계 1715보다 앞에 있어야 할 이유가 없다는 등이다.

단계 1710에서, 메모리 장치(110)는 전압 Vcc를 수신한다.

단계 1715에서, 메모리 장치(110)는 메모리 장치(110)에서 플래시 메모리(135)에 전원을 인가하기 위해 전압 Vcc을 사용한다.

단계 1720에서, 메모리 장치(110)는 전압 Vpp를 사용한다.

단계 1725에서, 메모리 장치(110)는 전압 Vpp를 플래시 메모리(135)와 관련된 메모리 제어 동작을 가능하게 하는 하나 이상의 내부 전압 V1, V2, …, Vk로 변환한다.

도 18은 본 실시예에 따라서 메모리 장치(110)와 관련된 방법을 도시하는 일 예의 플로우챠트(1800)이다. 일반적으로, 플로우챠트(1800)는 상기 기재된 것같은 개념의 일부를 획득한다.

단계 1810에서, 메모리 장치(110)는 전압 Vcc를 수신한다.

단계 1815에서, 메모리 장치(110)는 메모리(135)에 전원을 인가하기 위해 전압 Vcc을 사용한다.

단계 1820에서, 메모리 장치(110)는 전압 Vpp를 사용한다.

단계 1825에서, 메모리 장치(110)는 한 세트의 내부 전압 V1, V2, …, Vk을 생성하며, 각각은 전압 Vpp이상이다. 이전에 기재된 것같이, 내부 전압은 메모 리(135)에 의해 사용되어 다른 데이터 액세스 동작을 행한다. 내부 전압 V1, V2, …, Vk을 생성하기 위해, 메모리 장치(110)의 전원 관리 회로는 다음의 서브-단계들을 행한다.

서브-단계(1830)에서, 메모리 장치(110)의 전원 관리 회로(120)는 플래시 메모리(135)와 동일한 기판 위에 위치하는 전원 공급 회로(예를 들면, 전압 컨버터 회로(122))를 동작시켜서, Vpp보다 큰 제1 내부 전압(예를 들면, Verase)을 생성한다.

서브-단계(1835)에서, 메모리 장치(110)의 전원 관리 회로(120)는 제1 내부 전압을 메모리(135)에 공급하거나 전달한다.

서브-단계(1840)에서, 메모리 장치(110)의 전원 관리 회로(120)는 플래시 메모리와 동일한 기판 위에 위치하는 전압 컨버터 회로(122)를 동작시켜서, Vpp보다 큰 제2 내부 전압을 생성한다.

서브-단계(1845)에서, 메모리 장치(110)는 제2 내부 전압(예를 들면, Vprogram)을 메모리(135)에 공급한다.

도 19는 실시예에 따르는 메모리 시스템(500)과 관련된 일 예의 플로우챠트(1900)이다.

단계(1910)에서, 사용자, 제조사, 조작자, 메모리 장치(110)의 소유자는 전압 Vcc을 메모리 장치(110)에 공급하여 메모리 장치(110)의 플래시 메모리에 전원을 인가한다. 일 실시예에서, 이것은 메모리 장치의 제1 핀에 Vcc를 인가하여 플래시 메모리 및/또는 관련 회로에 전원을 인가한다.

단계(1915)에서, 사용자, 제조사, 조작자, 메모리 장치(110)의 소유자는 전압 Vpp를 메모리 장치(110)에 공급하여 메모리 장치(110)의 전원 컨버터 회로에 전원을 인가한다. 일 실시예에서, 전압 Vpp을 공급하는 것은 메모리 장치의 제2 핀에 Vpp를 인가하는 것을 포함한다. 서술된 것같이, 전원 관리 회로(예를 들면, 전원 컨버터 회로)는 Vpp를 수신하여 하나 이상의 내부 전압 V1, V2, …, Vk으로 변환하고, 이것은 각각의 플래시 메모리(135)에서 사용되어 데이터 관리 동작을 지원한다. 예를 들면, 전압 Vpp을 인가하는 것은 하나 이상의 다음의 선택된 데이터 관리 동작을 가능하게 한다: ⅰ) 플래시 메모리의 셀의 프로그래밍, ⅱ) 플래시 메모리의 셀의 소거, ⅲ) 플래시 메모리의 셀의 판독.

서술된 실시예의 특정 적용 및 변경이 행해질 수 있다. 그러므로, 상기 서술된 실시예들은 도시적인 것이지 제한적인 것은 아닌 것으로 고려된다.

예를 통해 첨부 도면을 참조한다.

도 1은 실시예에 따라서 다중 전원 입력을 포함하는 메모리 장치의 일 예의 도면이다.

도 2는 실시예에 따라서 다중 전원 입력을 포함하고 전압을 상호 공유하는 메모리 장치의 일 예의 도면이다.

도 3은 실시예에 따라서 내부 전압을 생성하기 위해 입력 전원을 선택하는 검출 회로를 포함하는 메모리 장치의 일 예의 도면이다.

도 4는 실시예에 따라서 메모리 장치 및 대응하는 보기의 패키지를 도시하는 도면이다.

도 5는 실시예에 따라서 하나 이상의 메모리 장치를 포함하는 메모리 시스템의 일 예의 도면이다.

도 6은 전압 컨버터 회로를 도시하는 일 예의 도면이다.

도 7은 실시예에 따라서 전원 관리 회로를 도시하는 일 예의 도면이다.

도 8은 메모리 셀에 대한 소거 동작을 도시하는 일 예의 도면이다.

도 9는 셀 프로그램 동작을 도시하는 일 예의 도면이다.

도 10은 소거된 셀의 판독을 도시하는 일 예의 도면이다.

도 11은 프로그램된 셀의 판독을 도시하는 일 예의 도면이다.

도 12는 판독 페이지 동안의 바이어스 조건을 도시하는 일 예의 도면이다.

*도 13은 블록 소거 동작을 도시하는 일 예의 도면이다.

도 14는 페이지 프로그램 동작을 도시하는 일 예의 도면이다.

도 15는 페이지 프로그램 바이어스 조건을 도시하는 일 예의 도면이다.

도 16은 블록 디코더를 도시하는 일 예의 도면이다.

도 17 ~ 19는 실시예에 따라서 하나 이상의 메모리 장치 및/또는 메모리 시스템과 관련된 일 예의 방법이다.

Claims

데이터를 저장하는 플래시 메모리;

상기 플래시 메모리에 전원을 인가하기 위해 사용되는 제1 전압을 수신하는 제1 전원 입력;

제2 전압을 수신하는 제2 전원 입력;

상기 제1 전압과 상기 제2 전압을 수신하여, 상기 플래시 메모리로 전달되는 적어도 하나의 내부 전압을 인출하는 전원 관리 회로; 및

상기 제2 전압을 감시하고, 상기 제2 전압이 임계치 아래일 때, 상기 전원 관리 회로에게 상기 제2 전압보다는 상기 제1 전압에 기초하여 적어도 하나의 내부 전압을 인출할 것을 통지하는 신호를 생성하는 검출기 회로를 포함하는, 메모리 장치.
청구항 1에 있어서,

상기 플래시 메모리로 전달되는 적어도 하나의 내부 전압은,

ⅰ) 상기 플래시 메모리의 셀들의 프로그래밍,

ⅱ) 상기 플래시 메모리의 셀들의 소거, 및

ⅲ) 상기 플래시 메모리의 셀들로부터의 데이터의 판독

중 적어도 선택된 것을 가능하게 하는, 메모리 장치.
청구항 1에 있어서,

상기 전원 관리 회로는, 상기 제2 전압을 상기 제2 전압보다 큰 내부 전압으로 변환하는 차지 펌프 회로를 포함하고, 상기 내부 전압은 상기 플래시 메모리에 공급되어 상기 플래시 메모리에 대해 데이터 액세스 동작을 지원하는, 메모리 장치.
청구항 3에 있어서,

상기 제2 전압이 상기 제1 전압보다 큰, 메모리 장치.
청구항 1에 있어서,

상기 적어도 하나의 내부 전압이 상기 플래시 메모리에 대해 상이한 데이터 액세스 동작을 지원하기 위해 사용되는, 메모리 장치.
청구항 1에 있어서,

상기 플래시 메모리에 전원을 인가하기 위해 사용되는 상기 제1 전압은 상기 제2 전압 보다 작은, 메모리 장치.
청구항 1에 있어서, 상기 검출기 회로는, 상기 제2 전압을 감시하고, 상기 제2 전압이 임계치 위일 때, 상기 전원 관리 회로에게 상기 제1 전압보다는 상기 제2 전압에 기초하여 적어도 하나의 내부 전압을 인출할 것을 통지하는 신호를 생 성하도록 구성되는, 메모리 장치.
청구항 1에 있어서,

기판;

상기 기판 위에 위치하는 전원 관리 회로 및 플래시 메모리를 더 포함하고,

상기 기판은,

ⅰ) 상기 제1 전원 입력에 수신된 상기 제1 전압을 상기 플래시 메모리에 전달하는 제1 도전 경로, 및

ⅱ) 상기 제2 전원 입력에 수신된 상기 제2 전압을 상기 전원 관리 회로에 전달하는 제2 도전 경로를 포함하는, 메모리 장치.
청구항 8에 있어서,

상기 제1 전원 입력은 상기 메모리 장치 외부의 제1 전원으로부터 상기 제1 전압을 수신하는 상기 메모리 장치의 제1 핀이고,

상기 제2 전원 입력은 상기 메모리 장치 외부의 제2 전원으로부터 상기 제2 전압을 수신하는 상기 메모리 장치의 제2 핀인, 메모리 장치.
청구항 1에 있어서,

상기 제1 전압은 Vcc이고, 상기 제2 전압은 Vpp인, 메모리 장치.