TWI543164B - 具有多個外部電源供應器的非揮發性半導體記憶體 - Google Patents

Description

具有多個外部電源供應器的非揮發性半導體記憶體

本申請案是有關以下案件且主張以下較早申請案件的優先權：2007年7月16日申請的美國臨時專利申請案第60/949,993號，名為"具有多個外部電源供應器的非揮發性半導體記憶體(NON-VOLATILE SEMICONDUCTOR MEMORY HAVING MULTIPLE EXTERNAL POWER SUPPLIES)"[代理人檔案號碼1265-01US-0PR-00]，其全部教示以引用之方式併入本文中。

本申請案亦是有關以下案件且主張以下較早申請案件的優先權：2007年2月16日申請的美國臨時專利申請案第60/902,003號，名為"非揮發性記憶體系統(Non-volatile memory System)"，其全部教示以引用之方式併入本文中。

現今，許多電子裝置包含用於儲存資訊的記憶體系統。例如，某些記憶體系統儲存數位化音訊或視訊資訊以藉由個別媒體播放器來播放。其他記憶體系統儲存軟體以及相關資訊以實行不同類型的處理功能。

在許多電子裝置中，記憶體系統通常包括一控制器以及一或多個對應快閃記憶體裝置。該控制器通常包含電路，其經組態用以產生信號至用於儲存資料並從快閃記憶體裝置擷取資料的記憶體裝置。

傳統快閃記憶體裝置通常包含單一電源輸入接針，其用以從一外部電源接收電源。通常在一選定電壓位準(例如3.3伏特)下接收該電源。因為與快閃記憶體相關聯的存取及程式化操作需要不同電壓，所以快閃記憶體裝置通常經組態用以包含一或多個電源電壓轉換器以產生操作該快閃記憶體裝置所必需的任何內部電壓。例如，傳統快閃記憶體裝置通常包含電源轉換器電路以將3.3伏特輸入轉換為其他內部使用電壓，例如5伏特、7伏特、12伏特等。

在傳統記憶體裝置中存在與產生內部電源信號相關聯的某些缺點。例如，如以上所說明，傳統記憶體裝置現在使用單一主要輸入電壓(例如3.3伏特)以供電給該記憶體裝置中的快閃記憶體。在內部，3.3伏特輸入係轉換成多個較高電壓位準，其係用於諸如從該閃快記憶體讀取資料、程式化該快閃記憶體、抹除該快閃記憶體等之操作。

為將主要輸入電壓轉換為較高電壓，傳統記憶體裝置通常包含一或多個所謂的電荷幫浦電路。在操作期間，該一或多個電荷幫浦之每一者將主要輸入電壓(即，3.3伏特)轉換為指定的較高電壓位準以藉由該快閃記憶體用於實行不同的記憶體操作。

一般而言，電荷幫浦之轉換效率係因該輸入電壓與一產生的輸出電壓之間的較大差異而呈指數式較差。例如，與將3.3伏特輸入轉換為7伏特輸出的電荷幫浦相比，將3.3伏特輸入轉換為20伏特輸出的電荷幫浦之轉換效率係較低。

當前存在產生在越來越低電壓下操作的電路裝置之傾向。例如，較早的技術需要5伏特來源以操作對應記憶體裝置之核心記憶體。如上所述，傳統快閃記憶體裝置技術當前需要3.3伏特電源以供電給對應核心記憶體。預期未來的記憶體裝置將採用諸如1.8伏特輸入或甚小的輸入之電源操作。當前，執行關於該核心記憶體的記憶體操作所需要的高電壓並不隨供電給該核心記憶體所需要的電壓而按比例減少。換言之，即使一核心記憶體在諸如1.8電壓之較低電壓下操作，該核心記憶體仍可能需要在5與20伏特之間之一定範圍的電壓以執行記憶體操作。

組態一核心快閃記憶體以在諸如1.8伏特(或更低)之低電壓下操作會降低供電給該核心記憶體裝置所消耗的電源之數量。然而，將此低或較低電壓輸入(例如，1.8伏特)轉換為同一範圍的較高電壓(例如5與20伏特之間)以實現記憶體操作將具有減小轉換器效率的不利效應，從而增加將1.8伏特轉換成該範圍之較高電壓所需的個別電荷幫浦電路之大小及複雜性，及/或減小該記憶體裝置之讀取/程式化/抹除效能。

一般而言，本文具體實施例包含一記憶體裝置及/或記憶體系統，其克服如以上說明的缺失及/或技術中已知的其他缺失。例如，依據本文具體實施例，一記憶體裝置包含諸如用於儲存資料之快閃記憶體的核心記憶體。該記憶體裝置包含接收用於至少供電給該核心記憶體(例如，快閃記憶體)的一第一電壓之一第一電源輸入。此外，該記憶體裝置包含接收一第二電壓之一第二電源輸入。該記憶體裝置中的電源管理電路(例如，一或多個電壓轉換器電路)接收該第二電壓並導出傳送至該快閃記憶體的一或多個內部電壓。

因此，本文具體實施例包含一記憶體裝置，其採用適當的輸入(例如，電源輸入接針、墊、導電路徑等)進行組態以不僅接收單一電壓而且接收多個不同電壓(例如，一第一電壓、第二電壓、第三電路等)來供電給該記憶體裝置並操作該記憶體裝置。

依據一具體實施例，該第一電壓供電給該記憶體裝置中的該快閃記憶體(例如，核心記憶體)，而該第二電壓電源係"調升"或"調降"轉換為一或多個輸入電壓，其係傳送(例如，供應)至該快閃記憶體以支援諸如下列的操作：i)程式化該快閃記憶體中的單元，ii)抹除該快閃記憶體中的單元，iii)從該快閃記憶體中的單元讀取資料，以及iv)程式化資料至該快閃記憶體之單元。即，該接收的第二電壓可"調降"轉換為用於實行關於該核心記憶體之操作的一組一或多個較低電壓。此外，或作為一替代例，該第二電壓可"調升"轉換為用於實行關於該核心記憶體之操作的一組一或多個較高電壓。

為將該第二電壓轉換成較高電壓，該電源管理電路(例如，電源轉換器電路)可包含一或多個電荷幫浦電路，其將該第二電壓轉換成大於該第二電壓的一或多個電壓。例如，該第一電壓可以係1.8伏特或3.3伏特；該第二電壓可以係約5伏特或較大之等級，儘管此等電壓將根據應用而變化。該電源管理電路接收該第二電壓(例如，5伏特)並將其轉換成一定範圍的不同電壓位準，例如7伏特、10伏特、18伏特及/或20伏特。應再次注意，內部產生的電壓可加以供應至該快閃記憶體以支援關於該記憶體裝置中的該快閃記憶體之不同類型的資料存取操作。

在另外的示範性具體實施例中，該記憶體裝置中的該電源管理電路包含一或多個電荷幫浦電路。例如，該電源管理電路可包含第一電荷幫浦電路，其用以將該第二電壓轉換為高於該第二電壓(例如，5伏特)的一第一內部電壓(例如，7伏特)；以及第二電荷幫浦電路，其用以將該第二電壓(例如，5伏特)轉換為高於該第一內部電壓(例如，7伏特)的一第二內部電壓(例如，10伏特)。

如上所述，該第一內部電壓以及該第二內部電壓可用於支援關於該快閃記憶體的不同資料存取操作。例如，第一內部電壓可以係用於支援關於儲存在該快閃記憶體之儲存單元中的資料之讀取操作的7伏特信號；該第二內部電壓可以係支援關於該快閃記憶體中的儲存單元之抹除操作的20伏特信號等等。稍後在此說明書中說明不同產生的電壓之更特定使用。

在另外的示範性具體實施例中，該記憶體裝置可包含一基板(例如，半導體基板、電路板等)，其上常駐該電源管理電路(例如，電壓轉換器電路)以及該快閃記憶體之一或兩者。

該記憶體裝置及/或基板可包含一個別第一導電墊或電源輸入接針，其用於接收來自該記憶體裝置外部的一第一電源之該第一電壓。該記憶體裝置及/或基板可包含一第二導電墊或電源輸入接針，其用於接收來自該記憶體裝置外部的一第二電源之該第二電壓。因此，代替如在傳統應用中一樣僅接收一單一電壓，本文具體實施例支援接收及使用從多個外部電源供應器接收的電源。

為支援將該等第一及第二電壓傳送至本文中說明的適當具體實施例，該基板(例如，半導體基板)可包含：i)一第一導電路徑，其用以將該第一電壓傳送至該快閃記憶體；以及ii)一第二導電路徑，其用以將該第二電壓傳送至該電源管理電路。此外，該基板可包含若干導電路徑，其用以將藉由該電源管理電路產生的電壓傳送至該快閃記憶體。

應進一步注意，如本文中所說明的該記憶體裝置可經組態用以感測一或多個輸入電壓之存在或量值並且自動地選擇適當的輸入電壓以產生用於操作該快閃記憶體的一或多個內部電壓。例如，該記憶體裝置可包含偵測器電路以監測該第二電壓。在該第二電壓係在一臨限值以下的時間期間，該偵測器電路可產生一信號，其通知或控制該電源管理電路以根據該第一電壓而非該第二電壓來導出一或多個內部產生的電壓(例如，該記憶體裝置中藉由該電源管理電路產生的內部電壓)。在該第二電壓係在一臨限值以上的時間期間，該偵測器電路可產生一信號，其通知該電源管理電路以根據該第二電壓而非該第一電壓來導出至少一個內部電壓(例如，該記憶體裝置中藉由該電源管理電路產生的內部電壓)。因此，該電源管理電路根據依據本文具體實施例之多個輸入電壓之一選定者而產生內部電壓。

額外的具體實施例藉由控制暫存器或用於產生內部電壓的一特定外部電壓之邏輯輸入而支援電選擇。

稍後在此說明書中更詳細地說明此等及其他具體實施例。

如以上所說明，本文技術十分適用於記憶體裝置及系統，例如支援快閃技術、電可抹除半導體記憶體、非揮發性記憶體等之使用的裝置及系統。然而，應該注意，本文具體實施例不限於用於此類應用而且本文中說明的技術亦十分適合於其他應用。

此外，儘管在此揭示內容之不同處說明本文中的不同特徵、技術、組態等之每一者，但是一般預期該等概念之每一者可彼此獨立地或在可行情況下彼此組合而加以執行。因此，可採用許多不同方式來具體化並檢視本發明之至少某些示範性具體實施例。

現在，更特定言之，圖1係說明依據本文具體實施例之一記憶體裝置110的示範性圖。

在本範例之背景中，記憶體裝置110包含輸入112(例如，輸入112-1、輸入112-2、以及輸入112-3)、電源管理電路120、以及記憶體管理電路130。電源管理電路120包含一組一或多個電壓轉換器電路122(例如，電壓轉換器電路(例如電壓轉換器電路122-1、電壓轉換器電路122-2、...、電壓轉換器電路122-K))，其用以將輸入電壓Vpp(例如，第二電壓)轉換為內部電壓V1、V2、…、Vk。記憶體管理電路130包含用於儲存資料的記憶體135(例如，非揮發性半導體記憶體(例如快閃記憶體))。

記憶體管理電路130亦包含用於存取記憶體135的I/O邏輯138及相關電路。

在操作期間，記憶體裝置110之輸入112-1(例如，一或多個電源輸入接針、墊、導電路徑等)接收第一電壓(例如，Vcc)，其係用於至少供電給快閃記憶體135。Vcc可用於供電給其他電路(例如I/O邏輯138以及支援存取記憶體135的相關電路)。

應注意，在替代性具體實施例中，記憶體裝置110可包含用於供電給I/O邏輯138之部分的另一電壓輸入。因此，記憶體裝置110並不限於僅接收兩個不同的輸入電源供應電壓。

在本範例之背景中，電壓Vss代表一或多個接地信號，其為第一電壓Vcc及/或第二電壓Vpp提供一或多個對應返回路徑。該等返回路徑並非視為電源輸入。此外，記憶體裝置110之輸入112-2(例如，一或多個電源輸入接針、墊、導電路徑等)接收第二電壓(例如，Vpp)，其係供應或傳送至電源管理電路120。在一具體實施例中，Vpp係大於Vcc。

記憶體110之輸入112-3接收接地(例如，一或多個返回路徑)或電壓Vss。

因此，如圖1所示，記憶體110包含不同輸入112，其用以從多個外部電源接收電壓。例如，一第一電源供應電壓Vcc至記憶體110；一第二電源供應Vpp至記憶體裝置110。應注意，其他具體實施例可包含額外的電源輸入，如上所述。

如圖所示，記憶體裝置110及記憶體裝置110中的對應基板可包含：i)一導電路徑105-1，其用以傳送第一電壓Vcc至快閃記憶體135及記憶體管理電路130中的相關電路；以及ii)一導電路徑105-2，其用以傳送第二電壓Vpp至電源管理電路120。

此外，應注意記憶體裝置110及對應基板(其上常駐電源管理電路120及記憶體管理電路130)可包含若干導電路徑(例如，導電路徑126-1、導電路徑126-2、...、導電路徑126-K)，其用以將藉由電源管理電路120產生的內部電壓V1、V2、...、Vk傳送至快閃記憶體135。

因此，經由導電路徑105-2，記憶體裝置110之電源管理電路130接收電壓Vpp(例如，第一外部電源供應器)。根據Vpp，電源管理電路120導出傳送(經由記憶體裝置110中的導電路徑126)至記憶體135的一或多個內部電壓V1、V2、...、Vk以支援記憶體操作。

在一示範性具體實施例中，電源管理電路120接收第二電壓Vpp(例如，5伏特)並將其轉換成不同電壓位準，例如V1=7伏特(例如，支援讀取操作)，V2=10伏特(例如，支援傳遞操作)、…、Vk-1=18伏特(例如，支援程式化操作)，以及Vk=20伏特(例如，支援抹除操作)。如上所述，一或多個內部產生的電壓V1、V2、…、Vk係傳送(例如，供應)至記憶體135以支援操作，例如i)程式化該快閃記憶體中的單元，ii)抹除記憶體135中的單元，iii)從記憶體135中的單元讀取資料。

應再次注意，以上電壓僅為範例而且藉由電源管理電路120產生的實際電壓可根據應用而變化。

為將Vpp轉換成內部電壓V1、V2、…、Vk，電源管理電路120包含電壓轉換器電路122，例如一或多個電荷幫浦電路。

一般而言，一種類型的電荷幫浦係一電子電路，其使用多級之電容器作為能量儲存元件以建立較高或較低電壓。電荷幫浦使用某形式的切換裝置以控制電壓與該電容器的連接。在一具體實施例中，電壓轉換器電路122包含迪生(Dickson)型電荷幫浦，如圖所示且關於圖6所說明。

應注意，電荷幫浦動作通常在千赫至兆赫範圍內操作，儘管實際操作頻率根據應用而變化。此外，除產生較高或較低電壓以外，應該注意電荷幫浦可經組態用以倒轉電壓並根據電源管理電路120中的控制器及電路佈局而產生部分電壓輸出。

仍參考圖1，在輸入電壓與輸出電壓之間的差異係較小的情況下，當用於產生內部電壓V1、V2、…、Vk時，電荷幫浦在產生較高電壓中通常更有效率。換言之，如以上所說明，與將5伏特輸入轉換為20伏特輸出的電荷幫浦相比，將3.3伏特輸入轉換為20伏特輸出的電荷幫浦之轉換效率係較低。因此，如本文中所說明，根據較高輸入電壓Vpp(而非Vcc)產生內部電壓V1、V2、…、Vk會增加電源管理電路120之電源轉換效率。

因此，以將另一電壓輸入(例如，Vpp)添加至如本文中說明的記憶體裝置110為代價，電源管理電路120之大小及複雜性可減小但仍提供適當電壓以執行不同的記憶體操作。更明確而言，使用Vpp供電給電源管理電路120(代替Vcc)並產生內容電壓V1、V2、…、Vk可減小產生同一輸出電壓所需要的電荷幫浦中的級之數目。例如，將3.3伏特輸入轉換為20伏特可能需要24級電荷幫浦，而將5伏特輸入轉換為20伏特可能僅需要10級電荷幫浦。因此，本文具體實施例減小用於產生內部電壓V1、V2、…、Vk的對應電壓轉換器電路之大小及複雜性。

為實行如本文中說明的具體實施例，記憶體裝置110可包含一基板(例如，半導體基板、印刷電路板、撓性電路板等)，其上常駐電源管理電路120及快閃記憶體135之一或兩者。記憶體裝置110及/或基板可包含個別導電墊或電源輸入接針，其用於接收來自該記憶體裝置外部的一第一電源之該第一電壓；以及一第二導電墊或電源輸入接針，其用於接收來自該記憶體裝置外部的一第二電源之該第二電壓。

作為示範性電壓範圍，輸入112-1可支援接收電壓Vcc，例如1.5與3.5伏特之間的一電壓，其取決於與記憶體135相關聯的電源要求。輸入112-2可經組態用以支援接收較高輸入電壓Vpp(例如，Vpp可大於Vcc，如先前所說明)。

應再次注意，以上說明之示範性電壓及範圍係僅基於說明目的而且輸入電壓(例如，Vpp及Vcc)之實際值可根據應用而變化。

根據以上說明，本文具體實施例包含一記憶體裝置110，其經組態用以克服如以上說明的缺失及/或技術中已知的其他缺失。例如，依據本文具體實施例，記憶體裝置110包含用於儲存資料的記憶體135。代替採用在輸入112-1上接收的同一輸入電壓(例如，Vcc)供電給記憶體135及電壓轉換器電路122，記憶體裝置110包含用於接收電壓Vpp的額外輸入112-2。

概述而言，使用分離及/或較高輸入電壓Vpp以產生用於操作記憶體功能(例如，讀取、程式化、抹除、…)的內部電壓V1、V2、…、Vk提供超過如上述之傳統記憶體裝置的優點。例如，根據比用於供電給記憶體135之輸入電壓高的一輸入電壓，電源管理電路120及對應電壓轉換器電路122在產生內部電壓V1、V2、…、Vk中更有效率。換言之，記憶體135及/或I/O邏輯138可採用相對較低電壓Vcc操作；電源管理電路120及對應電壓轉換器電路122可採用較高電壓操作。使用較高輸入電壓Vpp會增加轉換器效率(例如，減小功率消耗)並因此減小產生內部電壓V1、V2、…、Vk所需要的個別轉換器電路(例如，電荷幫浦電路)之大小及複雜性。

使用較高電壓Vpp(與使用Vcc相對)亦可增加關於記憶體裝置110之記憶體135的讀取/程式化/抹除效能，因為較容易產生更迅速地實行關於記憶體135之記憶體操作所需的較高內部電壓V1、V2、…、Vk。即，產生較高內部電壓V1、V2、…、Vk會支援較快的讀取/程式化/抹除操作。當電源管理電路120根據輸入電壓Vcc(而非Vpp)產生內部電壓V1、V2、…、Vk時，內部電壓V1、V2、…、Vk會按比例減小，從而降低實行記憶體操作的總體效能。換言之，在額外電壓輸入(例如Vpp)在對應記憶體系統中不可用的情形下，記憶體裝置110可接收輸入112-2上的電壓Vcc，產生較低內部電壓V1、V2、…、Vk，而且仍操作，但是以較低的讀取/程式化/抹除速度操作。然而，大多數應用將得益於用於提供電源至電源管理電路120的另一電壓(例如Vpp)。

圖2係包含依據本文具體實施例之多個電源輸入的記憶體裝置110之示範性圖。一般而言，圖2中的記憶體裝置110支援與以上關於圖1所說明的操作相同之操作。然而，圖2中的記憶體裝置110說明Vpp可用作用於電源管理電路120的第一電源而且Vcc係用於該記憶體核心(例如，記憶體135)與對應控制及I/O邏輯138的第一電源。然而，此外，如圖2所示，Vcc可用於內部電源管理電路120之某些部分以支援諸如參考產生器、主振盪器、時脈驅動器等之功能。亦應注意Vpp可用於記憶體135之某些部分以執行諸如列解碼器及列預解碼器中的本端電荷幫浦之功能。

圖3係包含用於選擇輸入電源並建立依據本文具體實施例之內部電壓之偵測器電路的一記憶體裝置之示範性圖。在此類具體實施例中，如本文中所說明的記憶體裝置110可經組態用以感測一或多個輸入電壓之存在或量值並且自動地選擇適當的輸入電壓以產生用於操作記憶體135的一或多個內部電壓。換言之，一使用者或製造商可將記憶體裝置110包含在對應記憶體系統中並在操作期間將Vcc以及Vpp施加於該裝置。在此實例中，如以上所說明，電源管理電路120根據輸入電壓Vpp產生內部電壓V1、V2、…、Vk。依據另一實例，若電壓Vpp出現故障或者該使用者或該製造商將Vpp與接地連接(或將其保持為開路)，則偵測器電路310(經由切換器305)可偵測此類條件並將電壓Vcc(代替Vpp)傳送至電壓轉換器電路122之輸入以產生個別內部電壓V1、V2、…、Vk。因此，當Vpp不可用時，電壓Vcc可用作產生內部電壓V1、V2、…、Vk的備份。

在一具體實施例中，如圖所示的示範性幫浦可經設計用以根據較低電壓操作。然而，若將較高電壓用於操作電壓轉換器電路122(例如，電荷幫浦電路)，則該幫浦係較快而且不久會關閉。

偵測器電路310可決定是否自動地選擇輸入電壓Vcc或輸入電壓Vpp之一方式係將輸入112-2中的電壓與一臨限參考值比較。若輸入112-2中的電壓係大於該臨限值，則偵測器電路310控制切換器305以將輸入112-2中的電壓傳送至電壓轉換器電路122。若輸入112-2中的電壓係小於該臨限值，則偵測器電路310控制切換器305以將輸入112-1中的電壓傳送至電壓轉換器電路122。

偵測器電路310可決定是否自動地選擇電壓Vcc或電壓Vpp之另一方式係將輸入112-2中的電壓與輸入112-1中的電壓比較。若輸入112-2中的電壓係大於輸入112-1中的電壓，則偵測器電路310控制切換器305以將電壓Vpp傳送至電壓轉換器電路122。若輸入112-2中的電壓係小於輸入112-1中的電壓，則偵測器電路310控制切換器305以將電壓Vcc傳送至電壓轉換器電路122以產生內部電壓V1、V2、…、Vk。因此，電源管理電路120之偵測器電路310可根據多個輸入電壓之狀態產生內部電壓V1、V2、…、Vk。

在一具體實施例中，若該等輸入電壓係相等，則記憶體裝置110可操作，如以上所說明且如圖2所示。

根據如以上所說明的不同操作模式，藉由使用(例如)將Vpp接針上位準與Vcc供應電壓比較的比較器來偵測Vpp之電壓位準或健康，在單一電源供應器模式(例如，Vcc係用於供電給電源管理電路120及該記憶體管理電路)與多個電源供應器模式之間切換模式(例如，使用如圖1中的Vcc及Vpp)可自動地出現。因此，若一使用者已將Vpp接針與接地(0V)連接，則該記憶體將使用Vcc供應器為內部高電壓幫浦供應電源。若該使用者已將Vpp與適當的電壓(5~12V)連接，則該記憶體可使用Vpp供應來供電給用於較高效率操作的幫浦。

在另外的具體實施例中，記憶體裝置110之記憶體管理電路130可包含一控制暫存器，其用於手動或電子式選擇(例如，經由組態命令)所謂的單一電源供應器模式，其中電源管理電路120根據Vcc產生內部電壓V1、V2、…、Vk；或所謂的雙模式，其中該電源管理電路在藉由Vcc供電給記憶體135的同時根據Vpp產生內部電壓V1、V2、…、Vk。

更明確而言，作為除使用偵測器電路310及切換器305以在不同電源供應器模式之間切換以外的替代性具體實施例，記憶體管理電路130可包含一組態暫存器(例如，裝置控制組態暫存器)，其用以根據軟體命令在單一電源供應器模式與多電源供應器模式之間選擇性地切換。包含暫存器的一示範性記憶體裝置係說明在美國臨時專利申請案序列號第60/902,003號中，該申請案係於2007年2月16日申請且名稱為"非揮發性記憶體系統"，其全部教示係以引用的方式併入本文中。如以下說明的暫存器之若干添加物實現靈活使用多個外部電源。一數位控制器裝置(在該記憶體裝置內部或外部)可經組態用以寫入該控制暫存器並選擇何模式應用於操作裝置110，如以下表1所示。為選擇Vcc作為用於產生內部電壓V1、V2、…、Vk的來源，與記憶體裝置110相關聯的一控制器寫入以下表1中的裝置控制暫存器之邏輯0至位元0。為選擇Vpp作為用於產生內部電壓V1、V2、…、Vk的來源，一控制器寫入以下表1中的裝置控制暫存器之邏輯1至位元0。

表1.裝置控制暫存器

依據某些示範性具體實施例，快閃記憶體裝置135中的讀取裝置資訊暫存器(如以下表2)可根據位元6及7提供關於記憶體裝置110之可能組態的資訊。例如，當位元6及7係邏輯"0"時，此指示給定的記憶體裝置110使用輸入電壓Vcc以產生該等內部電壓。當位元6係"0"而且位元7係"1"時，此指示給定的記憶體裝置110使用輸入電壓Vpp以產生該等內部電壓。最後，當位元6係"1"而且位元7係"0"時，此指示給定的記憶體裝置110可藉由一控制器組態用以使用輸入電壓Vpp或輸入電壓Vcc以產生該等內部電壓。因此，裝置組態暫存器可用於指示何供電選項係藉由記憶體裝置110支援。

圖4係說明與依據本文具體實施例之記憶體裝置110相關聯的樣本封裝形狀因素之示範性圖。基於清楚之目的，垂直點序列代表從該等接針至記憶體裝置410的連接。

如圖所示，封裝410可加以具體化為(例如)48接針TSOP1型封裝(12毫米×20毫米)。封裝410之接針1係專用於接收傳送至記憶體裝置110之輸入112-2的輸入電壓Vpp。封裝410之接針12係專用於接收傳送至記憶體裝置110之輸入112-1的電壓Vcc。接針13係附於一對應接地電壓(例如，輸入112-3)。

接針28及44係用於分離地供電給如先前說明的I/O邏輯138之部分的額外輸入之範例。接針30及43係連接至與電壓Vccq相關聯的接地。

與圖4中的封裝410相關聯的額外細節可見諸於美國臨時專利申請案序列號第60/902,003號。

圖5係包含依據本文具體實施例之一或多個記憶體裝置110的一記憶體系統500之示範性圖。如圖所示，記憶體系統500包含一電源轉換器電路550，其用以接收從一來源(例如電腦系統之母板、120伏特壁式插座、與USB連接器相關聯的電源)供應的電壓V_INPUT。根據V_INPUT以及可能的輸入至電源轉換器550的一或多個其他電壓，電源轉換器550產生一或多個不同電壓(例如，Vcc及Vpp)。施加產生的電壓Vcc及Vpp以供電給一或多個記憶體裝置110(例如，記憶體裝置110-1、記憶體裝置110-2、…記憶體裝置110-X)。

作為以上具體實施例的一替代例，應注意電壓Vpp以及電壓Vcc可從外部來源加以接收而不必藉由出現在基板505上的一電源供應裝置加以轉換。因此，電源轉換器550可根據不同電源供應電壓Vpp及Vcc之可用性而選擇。

如先前所說明，記憶體系統500中的該一或多個記憶體裝置之每一者可包含由電壓Vcc所供電的個別快閃記憶體135以及個別電源管理電路120，其用以於接收電壓Vpp並將其轉換成由個別快閃記憶體使用的至少一個電壓以實行記憶體操作，從而管理儲存在對應記憶體裝置中的資料。

記憶體系統500可包含一基板505(例如，電路基板、印刷電路板、撓性磁帶、單一封裝中的多個晶片等)，其上常駐該組記憶體裝置。諸如電源轉換器550及存取控制器560之可選電路亦可常駐在基板505上或常駐在關於基板505的一或多個遠端位置處(例如，在母板、控制器等上)。

為傳送電壓Vcc及Vpp至記憶體裝置，該基板可包含導電路徑510。如圖所示，導電路徑510-1傳送電壓Vcc至基板505上的記憶體裝置。導電路徑510-2傳送電壓Vpp至基板505上的記憶體裝置。

依據如先前說明的具體實施例，基板505上的各記憶體裝置可包含一對應第一電源輸入接針，其用以遞送電壓Vcc至個別記憶體裝置之快閃記憶體。此外，基板505上的各記憶體裝置可包含一對應第二電源輸入接針，其用以遞送電壓Vpp至個別記憶體裝置之電源管理電路。

如先前所說明，藉由個別電源管理電路產生的該一或多個內部電壓實現諸如下列之功能：i)程式化個別快閃記憶體中的單元；ii)抹除個別快閃記憶體中的單元；iii)從個別快閃記憶體中的單元讀取資料。

記憶體系統500可用於許多不同類型的消費性及商用應用。例如，在一具體實施例中，記憶體系統500係一拇指驅動裝置，例如插入一電腦之USB埠的記憶棒。在此類實例中，該USB埠可提供得以本端調降轉換為Vcc的電壓(例如Vpp)。該拇指驅動裝置中的Vpp以及本端產生的Vcc係施加於該拇指驅動裝置中一對應一或多個記憶體裝置(例如，所謂的記憶棒)以實行如本文中說明的功能性。

依據另一具體實施例，記憶體系統500可以係單列或雙列直插式記憶板，其可移除地連接至一母板。

依據另一具體實施例，記憶體系統500係與一電腦系統相關聯的固態內部記憶體驅動器。

依據另一具體實施例，記憶體系統500係可藉由一電腦系統存取的一外部驅動器。因此，記憶體系統500可根據應用採用許多不同形狀因素加以組態。

圖6係說明用於依據本文具體實施例將一輸入電壓(例如Vpp或Vcc)轉換為內部電壓V1、V2、…、Vk之一者的電壓轉換器電路122之示範性圖。電源管理電路120產生並施加信號CLK及CLK#至各電荷幫浦級(例如，級1、級2、…、級N)之輸入。CLK及CLK#可以係如圖所示的Vcc位準信號，或用於較高效率的Vpp位準信號。根據如圖所示的時脈信號及輸入電壓之施加，電壓轉換器電路122產生內部電壓V1。如先前所說明，電源管理電路120可包含多個其他電壓轉換器電路122(與圖6所示的電壓轉換器電路相似)以產生其他內部電壓V2、…、Vk。

更明確而言，圖6包含一示範性N級乘法器(例如，多個電壓轉換器之一者)之典型電壓波形的說明以及與多個電壓轉換器之一者相關聯的對應操作。應再次注意，可在依據本文具體實施例之電源管理電路120中使用電壓轉換器電路122。

如圖6所示，兩個時脈(即，CLK及CLK#)係與振幅Vcc反相，而且係以電容方式與切換器鏈中的對應閘極耦合。在本範例之背景中，電壓轉換器電路122(例如，乘法器)採用與桶組式延遲線相似的方式操作，然而，在各抽吸週期之後並未重設切換器鏈中的切換器之間的節點處的電壓，因此平均節點電壓電位(例如，在一切換器與切換器鏈中之下一切換器之間的節點的電壓)會逐漸從切換器鏈之輸入增加至輸出以產生電壓V₁。此操作在原理上係與熟知的"啟動程式"技術相似，該技術通常用於MOS(金氧半導體)積體電路以使電壓倍增。

應再次注意，如圖6所示的電壓轉換器電路122係僅藉由範例而顯示而且其他轉換器電路可用於電源管理電路120以將一輸入電壓轉換為一輸出電壓。

圖7係說明依據本文具體實施例之電源管理電路120及相關電路的示範性圖。如圖所示，電源管理電路120包含電源供應控制器702，其用以起始不同電壓轉換器電路之操作。根據自電源供應控制器702的輸入，參考產生器710為各轉換器122產生不同參考電壓。主振盪器產生一時脈信號。

調節器715之每一者(例如，調節器715-1、調節器715-2、調節器715-3、調節器715-4、以及調節器715-5)接收一對應參考電壓，其取決於欲藉由給定的電壓轉換器產生的對應電壓。例如，調節器715-1接收電壓參考Verase_ref，調節器715-2接收電壓參考Vprogram_ref等等。電壓調節器715提供對應產生的電壓是否係在調節內的指示至對應驅動器720。

驅動器720之每一者(例如，驅動器720-1、驅動器720-2、驅動器720-3、驅動器720-4、驅動器720-5)根據自振盪器705的主時脈信號以及從對應調節器715接收的個別輸入控制而輸出一或多個控制信號至對應電荷幫浦單元730。電荷幫浦單元730(例如，電荷幫浦730-1、電荷幫浦730-2、電荷幫浦730-3、電荷幫浦730-4、以及電荷幫浦730-5)依次產生用於支援不同記憶體操作的個別內部電壓V1、V2、…、V5。

通常而言，藉由Folwer-Nordheim(F-N)穿隧或熱電子注入來抹除並程式化記憶體裝置110之記憶體135中的快閃記憶體單元(NAND快閃記憶體或者NOR快閃記憶體)。下列圖8至11之示範性NAND快閃記憶體具體實施例中顯示抹除、程式化及讀取操作與使用內部電壓V1、V2、…、Vk以在單元位準下實行此類操作。

如稍後在此說明書中更詳細地說明，為實行與記憶體135相關聯的讀取及程式化驗證操作，電源管理電路120可產生Vread及Vread7電壓：

Vread(在某些範例中為4.5V~5.5V)：至選定NAND串中未選定單元閘極的字線電壓

Vread7(在某些範例中為6V~7V)：選定區塊解碼器中的Vread傳遞電壓

為實行程式化操作，該電源管理電路可產生Vpgm及Vpass：

Vpgm(在某些範例中為14V~20V)：至選定NAND串中選定單元閘極的字線電壓

Vpass(在某些範例中為8V~14V)：至選定NAND串中未選定單元閘極的字線電壓

為實行抹除化操作，該電源管理電路可產生Verase：

Verase(在某些範例中為~20V)：至單元基板的抹除電壓如熟習技術人士所明白，可藉由單元技術、裝置技術及處理技術改變上述高電壓之位準。

圖8係說明關於依據本文具體實施例之記憶體單元的抹除操作之示範性圖。

在NAND快閃記憶體具體實施例中，藉由F-N穿隧支配記憶體135中的單元之抹除及程式化。在抹除操作期間，將記憶體135之對應單元810之一頂部聚合物815(即頂部閘極)偏壓至Vss(接地)，而將單元810之基板830偏壓至由電源管理電路120產生的抹除電壓Vers(例如，20伏特)。單元810之源極與汲極係浮動的(源極與汲極係由於從P基板830至n+源極/汲極的接面-轉遞-偏壓而自動地偏壓至Vers(例如，Verase))。經由此抹除偏壓條件，浮動聚合物820(即浮動閘極)中的捕獲電子(電荷)係透過如圖所示的穿隧氧化物825均勻地發射至基板830。

抹除單元之單元的Vth(例如，電壓臨限值)變為負值，如圖8之曲線850所示。換言之，抹除單元係一開啟狀態電晶體(通常採用0V的閘極偏壓Vg加以開啟)。

圖9係說明依據本文具體實施例之一單元程式化操作的示範性圖。

如圖所示，在程式化操作期間，將記憶體135之示範性單元910之頂部聚合物915(即頂部閘極)偏壓至程式化電壓Vpgm，而將單元910之基板930、源極與汲極偏壓至Vss(接地)。經由此程式化偏壓條件，基板930中的電子(電荷)係透過穿隧氧化物925均勻地注入浮動聚合物920(即浮動閘極)。程式化單元之電壓臨限值變為正值，如圖9之曲線950所示。換言之，程式化單元係一關閉狀態電晶體(通常採用0V的閘極偏壓Vg加以關閉)。

圖10係說明依據本文具體實施例之一抹除單元之讀取的示範性圖。

為讀取記憶體135中的單元之單元資料，將選定單元(例如，單元1010)之對應閘極及源極偏壓至0V。

若單元1010係如圖10所示的抹除單元，則抹除單元810具有負臨限電壓(如曲線1050所示)且因此在給定偏壓條件下存在從汲極至源極的單元電流(Icell)。

圖11係說明依據本文具體實施例之一經程式化單元之讀取的示範性圖。

為讀取如以上說明的記憶體135中的單元之單元資料，將選定單元(例如，單元1110)之對應閘極及源極偏壓至0V。

若單元1110係如圖11所示予以程式化，則經程式化單元1110具有正臨限電壓(如曲線1150所示)且因此在給定偏壓條件下不存在從汲極至源極的單元電流。連接至各位元線的一感測放大器會感測且鎖存單元資料；諸如圖10中的單元1010之一抹除單元(開啟單元)係感測為邏輯"1"，而且諸如圖11中的單元1110之一經程式化單元(關閉單元)係感測為邏輯"0"。

圖12係一NAND單元串之示範性圖，其說明在與依據本文具體實施例之記憶體裝置110相關聯的讀取頁操作期間藉由電源管理電路120產生的一內部電壓(例如，Vread)之偏壓條件及使用。

將記憶體135中的一選定字線(例如，字線27)設定為0V，而將未選定字線(例如，字線0至26，以及28至31)、SSL以及GSL偏壓至電壓Vread(例如，7伏特)。Vread係藉由電源管理電路120予以產生且係足夠高以致使未選定單元電晶體(例如，字線0至26以及28至31上的電晶體)具導電性而不管其程式化狀態(即，單元Vth)。將共同源極線CSL設定為接地。在施加讀取偏壓條件的情況下，選定單元之電壓臨限值(例如，Vth)決定單元電流Icell。藉由頁緩衝器中的位元線感測放大器而感測此單元電流Icell。因此，位元線感測放大器能夠偵測單元1210的狀態。

圖13係說明依據本文具體實施例之一區塊抹除操作的示範性圖。

記憶體135中的快閃記憶體單元必須在程式化之前加以抹除。依據一具體實施例，以區塊為基礎而非以逐個單元為基礎來執行抹除操作。

為對如圖13所示的記憶體135之單元實行區塊抹除操作，將袋式p井(PP井)基板1325偏壓至藉由電源管理電路120產生的抹除電壓Vers，而將選定區塊中的位元線(B/L)及共同源極線(CSL)設定為浮動狀態。在處於以上狀態的同時，選定區塊中的所有字線係偏壓至0V，而串選擇線(SSL)及接地選擇線(GSL)係藉由出現在其(例如，SSL及GSL)與基板1325之間的電容解耦而浮動並增壓至抹除電壓Vers。經由此技術，可藉由F-N穿隧來抹除選定區塊中的整組單元。

圖14係說明依據本文具體實施例之頁程式化操作的示範性圖。應注意選定區塊中的選定頁必須在頁程式化之前加以抹除而且抹除單元係讀出為邏輯"1"。

藉由電源管理電路120產生的下列電壓係用於實行頁程式化操作，如以下說明：Vpgm、Vpass以及Vpi。

用於程式化的Vpgm(例如，在本範例之背景中為~18V)係設定為足夠高的程式化電壓以採用0V之汲極電壓引起選定單元上的F-N穿隧。

用於"傳遞"Vpi的Vpass(例如，在本範例之背景中為~10V)係設定為足夠高的傳遞電壓以致使選定串中的未選定單元電晶體具導電性而不管其程式化狀態(即單元Vth)。同時，Vpass應該足夠低以便不引起未選定單元上的F-N穿隧。

用於禁止程式化的Vpi(例如，在本範例之背景中為~8V)係設定為足夠高的程式化禁止電壓以預防選定單元上的F-N穿隧。通常而言，Vpi係高於供應電壓Vcc且低於Vpass。

在邏輯"0"程式化的情況下，將選定位元線設定為0V並對選定單元之通道進行接地。將選定單元之閘極偏壓至第一電壓Vpgm。因此，藉由從汲極至浮動閘極的電子注入(F-N穿隧)來程式化選定單元。

在邏輯"1"程式化的情況下，抹除單元在程式化之前必須保持單元狀態(即抹除單元之臨限電壓Vth)。換言之，預防單元程式化。為預防單元程式化，將選定單元位元線設定為Vpi並透過未選定單元將Vpi位準轉移至選定單元之汲極。選定單元上的電壓差異(Vpgm-Vpi)預防從汲極至浮動閘極的F-N穿隧。

在先前範例中，直接透過位元線將高程式化禁止電壓Vpi供應至NAND串通道。在最差情況下，將對應於整個選定頁的位元線設定為Vpi(即，將選定頁上的所有單元程式化為邏輯"1"的情況)，此造成下列問題：在程式化操作期間藉由內部高電壓產生器提供Vpi並且需要一較大容量電荷幫浦以將Vpi供應至高電容位元線。此導致功率消耗以及晶片大小的猛烈增加。

連接至位元線的頁緩衝器必須具備高電壓電晶體以便提供Vpi。高電壓電晶體係大於規則電壓(即Vcc)電晶體，此增加頁緩衝器大小(且因此增加晶片大小)。

進一步按比例縮小記憶體具有高電壓位元線隔離要求的負擔。

程式化速度係由於藉由具有一有限電流供應之內建電壓產生器將高電容位元線充電至Vpi而較慢。

圖15係說明依據本文具體實施例之頁程式化偏壓條件的示範性圖。

為解決圖14中說明的問題，可使用圖15所示的自增壓程式化禁止方案。

在開啟SSL電晶體且關閉GSL電晶體的情況下，將用於程式化單元的位元線電壓設定為0V，而將用於禁止程式化單元的位元線電壓設定為Vcc。0V位元線將相關聯單元NAND串之通道與接地接合。當將程式化電壓Vpgm施加於選定單元之閘極時，閘極與通道之間的較大電位差會在浮動閘極上產生電子之F-N穿隧，從而程式化該單元。

在程式化禁止單元(例如，其中將Vcc施加於個別位元線的單元)中，位元線最初對相關聯通道進行預充電。當單元NAND串的字線電壓上升至選定字線處的程式化電壓Vpgm並上升至未選定字線處的傳遞電壓Vpass時，透過控制閘極、浮動閘極、通道以及體積的串聯電容得以耦合並且通道電位得以自動地增壓。

在程式化禁止串中，隨著耦合通道電壓上升至[Vcc-Vth](Vth：SSL電晶體之臨限電壓)，SSL電晶體會關閉而且該通道變為浮動節點。浮動通道電壓可上升至接近80%的閘極電壓。因此，當程式化電壓Vpgm(例如，在本範例之背景中為15.5至20伏特)以及傳遞電壓(Vpass，例如在本範例之背景中為10V)係施加於控制閘極時，在本範例之背景中程式化禁止單元之通道電壓係增壓至接近8V。此高通道電壓預防F-N穿隧出現在程式化禁止單元中。使用此技術，可消除藉由將較高電壓Vpi(在本範例之背景中為~8V)施加於位元線之要求所引起的所有缺點。

圖16係說明依據本文具體實施例之一區塊解碼器的示範性圖。應注意在用於區塊解碼器的電路實施方案方面存在許多變化。

透過藉由區塊解碼器之輸出信號BD_out所共同控制的傳遞電晶體TSS、TS0至TS31、TGS及TCS，藉由SS、S0至S31、GS及CS之共同信號來驅動串選擇線SSL、字線WL0至WL31、接地選擇線GSL以及共同源極線CSL。

本端電荷幫浦係用於控制傳遞電晶體TSS、TS0至TS31、TGS及TCS的高電壓切換電路。其通常由增強NMOS電晶體、空乏NMOS電晶體(DEP)、自然NMOS電晶體(NAT)以及2輸入NAND閘極組成。當區塊解碼器鎖存輸出BDLCH_out係Vdd，HVenb係0V以及輸入OSC係在振盪時，區塊解碼器之輸出信號BD_out係提高至Vhv(注意：本端電荷幫浦係熟知的電路技術)。

當輸入RST_BD係脈衝較高(短脈衝)時鎖存輸出BDLCH_out係重設至0V，而且當輸入LCHBD係採用有效列預解碼Xp、Xq、Xr及Xt之位址信號而脈衝較高(短脈衝)時解碼位址得以鎖存。

圖17係說明與依據本文具體實施列之一記憶體裝置110相關聯的一方法之示範性流程圖1700。一般而言，流程圖1700獲取如以上說明的概念之某些概念。應注意該等流程圖之全部中的步驟之排序係僅藉由範例而且一般可採用任何順序來執行該等步驟。例如，沒有理由說明以下步驟1710必須先於步驟1715等等。

在步驟1710中，記憶體裝置110接收電壓Vcc。

在步驟1715中，記憶體裝置110利用電壓Vcc以供電給記憶體裝置110中的快閃記憶體135。

在步驟1720中，記憶體裝置110接收電壓Vpp。

在步驟1725中，記憶體裝置110將電壓Vpp轉換成一或多個內部電壓V1、V2、…、Vk，其實現與快閃記憶體135相關聯的控制操作。

圖18係說明與依據本文具體實施列之一記憶體裝置110相關聯的一方法之示範性流程圖1800。一般而言，流程圖1800獲取如以上說明的概念之某些概念。

在步驟1810中，記憶體裝置110接收電壓Vcc。

在步驟1815中，記憶體裝置110利用電壓Vcc以供電給記憶體135。

在步驟1820中，記憶體裝置110接收電壓Vpp。

在步驟1825中，記憶體裝置110產生一組內部電壓V1、V2、…、Vk，該等內部電壓之每一者係大於或等於電壓Vpp。如先前所說明，該等內部電壓係由記憶體135用於實行不同資料存取操作。為產生內部電壓V1、V2、…、Vk，記憶體裝置110之該電源管理電路執行下列子步驟。

在子步驟1830中，記憶體裝置110之電源管理電路120操作常駐在與快閃記憶體135相同的基板上之電源供應電路(例如，電壓轉換器電路122)以產生大於Vpp的一第一內部電壓(例如，Verase)。

在子步驟1835中，記憶體裝置110之電源管理電路120供應或傳送該第一內部電壓至記憶體135。

在子步驟1840中，記憶體裝置110之電源管理電路120操作常駐在與該快閃記憶體相同的基板上之電壓轉換器電路以產生大於Vpp的一第二內部電壓。

在子步驟1845中，記憶體裝置11()供應該第二內部電壓(例如，Vprogram)至記憶體135。

圖19係與依據本文具體實施列之一記憶體裝置500相關聯的示範性流程圖1900。

在步驟1910中，記憶體裝置110之使用者、製造商、操作者、擁有者供應電壓Vcc至記憶體裝置110以供電給記憶體裝置110中的快閃記憶體。在一具體實施例中，此包含施加Vcc至該記憶體裝置之一第一接針以供電給該快閃記憶體及/或相關電路。

在步驟1915中，記憶體裝置110之使用者、製造商、操作者、擁有者供應電壓Vpp至記憶體裝置110以供電給記憶體裝置110中的一電源轉換器電路。在一具體實施例中，供應電壓Vpp包含施加Vpp至記憶體裝置110之一第二接針。如所說明，該電源管理電路(例如，電源轉換器電路)接收Vpp並將Vpp轉換成一或多個內部電壓V1、V2、…、Vk，其係由個別快閃記憶體135用於支援資料管理操作。例如，施加電壓Vpp實現下列選定資料管理操作之一或多個：i)程式化該快閃記憶體中的單元；ii)抹除該快閃記憶體中的單元；iii)從該快閃記憶體中的單元讀取資料。

可對所說明的具體實施例進行某些調適及修改。因此，以上說明的具體實施例係視為具說明性而非限制性。

105-1．．．導電路徑

105-2．．．導電路徑

110．．．記憶體裝置

110-1．．．記憶體裝置

110-2．．．記憶體裝置

110-X．．．記憶體裝置

112-1．．．輸入

112-2．．．輸入

112-3．．．輸入

120．．．電源管理電路

122．．．電壓轉換器電路

122-1．．．電壓轉換器電路

122-2．．．電壓轉換器電路

122-3．．．電壓轉換器電路

122-4．．．電壓轉換器電路

122-5．．．電壓轉換器電路

122-K．．．電壓轉換器電路

126-1．．．導電路徑

126-2．．．導電路徑

126-K．．．導電路徑

130．．．記憶體管理電路

135．．．記憶體

138．．．I/O邏輯

305．．．切換器

310．．．偵測器電路

410．．．記憶體裝置/封裝

500．．．記憶體系統

505．．．基板

510-1．．．導電路徑

510-2．．．導電路徑

550．．．電源轉換器電路

560．．．存取控制器

702．．．電源供應控制器

705．．．振盪器

710．．．參考產生器

715-1．．．調節器

715-2．．．調節器

715-3．．．調節器

715-4．．．調節器

715-5．．．調節器

720-1．．．驅動器

720-2．．．驅動器

720-3．．．驅動器

720-4．．．驅動器

720-5．．．驅動器

730-1．．．電荷幫浦

730-2．．．電荷幫浦

730-3．．．電荷幫浦

730-4．．．電荷幫浦

730-5．．．電荷幫浦

810．．．單元

815．．．頂部聚合物

820．．．浮動聚合物

825．．．穿隧氧化物

830．．．P基板

850．．．曲線

910．．．單元

915．．．頂部聚合物

920．．．浮動聚合物

925．．．穿隧氧化物

930．．．基板

950．．．曲線

1010．．．單元

1050．．．曲線

1110．．．單元

1150．．．曲線

1210．．．單元

1325．．．基板

TCS．．．電晶體

TGS．．．電晶體

TS0至TS31．．．電晶體

TSS．．．電晶體

現在藉由範例參考附圖，其中：

圖1係包含依據本文具體實施例之多個電源輸入的一記憶體裝置之示範性圖；

圖2係包含依據本文具體實施例之多個電源輸入及交叉共用電壓的一記憶體裝置之示範性圖；

圖3係包含用於選擇輸入電源以建立依據本文具體實施例之內部電壓之偵測器電路的一記憶體裝置之示範性圖；

圖4係說明依據本文具體實施例之一記憶體裝置及對應示範性封裝之示範性圖；

圖5係包含依據本文具體實施例之一或多個記憶體裝置的一記憶體系統之示範性圖；

圖6係說明電壓轉換器電路之示範性圖；

圖7係說明依據本文具體實施例之電源管理電路的示範性圖；

圖8係說明關於一記憶體單元的抹除操作之示範性圖；

圖9係說明一單元程式化操作之示範性圖；

圖10係說明一抹除單元之讀取的示範性圖；

圖11係說明一程式化單元之讀取的示範性圖；

圖12係說明在一讀取頁期間的一偏壓條件之示範性圖；

圖13係說明一區塊抹除操作之示範性圖；

圖14係說明一頁程式化操作之示範性圖；

圖15係說明頁程式化偏壓條件之示範性圖；

圖16係說明一區塊解碼器之示範性圖；以及

圖17至19係與依據本文具體實施例之一或多個記憶體裝置及/或記憶體系統相關聯的示範性方法。

105-1‧‧‧導電路徑

105-2‧‧‧導電路徑

110‧‧‧記憶體裝置

112-1‧‧‧輸入

112-2‧‧‧輸入

112-3‧‧‧輸入

120‧‧‧電源管理電路

122-1‧‧‧電壓轉換器電路

122-2‧‧‧電壓轉換器電路

122-K‧‧‧電壓轉換器電路

126-1‧‧‧導電路徑

126-2‧‧‧導電路徑

126-K‧‧‧導電路徑

130‧‧‧記憶體管理電路

135‧‧‧記憶體

138‧‧‧I/O邏輯

Claims (7)

1. 一種記憶體裝置，其包括：快閃記憶體，其用於儲存資料；一第一電源輸入接針，其用以接收用於供電給該快閃記憶體的一第一電壓；一第二電源輸入接針，其用以接收一第二電壓；電源管理電路，其用於接收該第二電壓，該電源管理電路導出傳送至該快閃記憶體的至少一第一內部電壓及至少一第二內部電壓，該電源管理電路包含：i)第一電荷幫浦電路，其用以轉換該第二電壓成為該第一內部電壓，該第一內部電壓大於該第二電壓，以及ii)第二電荷幫浦電路，其用以轉換該第二電壓成為該第二內部電壓，該第二內部電壓大於該第一內部電壓，且其中該記憶體裝置為一多接針、經封裝之記憶體裝置；且該第二電壓大於該第一電壓。
2. 如請求項1之記憶體裝置，其中傳送至該快閃記憶體的該第一及第二內部電壓之至少一者實現下列操作之至少一選定者：i)程式化該快閃記憶體中的單元，ii)抹除該快閃記憶體中的單元，以及iii)從該快閃記憶體中的單元讀取資料。
3. 如請求項1之記憶體裝置，其中該第一及第二內部電壓之至少一者係用於支援關於該快閃記憶體的不同資料存取操作。
4. 如請求項1之記憶體裝置，其進一步包括偵測電路，其用以監測該第二電壓且，當該第二電壓低於一臨限值時，產生一通知該電源管理電路基於該第一電壓而非第二電壓以導出至少一內部電壓之信號，其中該偵測器電路係經組態以監測該第二電壓且，當該第二電壓係高於該臨限值時，產生一通知該電源管理電路根據該第二電壓而非該第一電壓來導出該至少一內部電壓之信號。
5. 如請求項1之記憶體裝置，其進一步包括：一基板；該電源管理電路以及該快閃記憶體，其常駐在該基板上；該基板包含：i)一第一導電路徑，其用以將在該第一電源輸入接針上接收的該第一電壓傳送至該快閃記憶體，以及ii)一第二導電路徑，其用以將在該第二電源輸入接針上接收的該第二電壓傳送至該電源管理電路。
6. 如請求項5之記憶體裝置，其中該第一電源輸入接針係該記憶體裝置之一第一接針，其用於接收來自該記憶體裝置外部的一第一電源之該第一電壓；以及其中該第二電源輸入接針係該記憶體裝置之一第二接針，其用於接收來自該記憶體裝置外部的一第二電源之該第二電壓。
7. 如請求項1之記憶體裝置，其中該第一電壓係Vcc而且該第二電壓係Vpp。