CN103996414A - 闪存的可程序方法 - Google Patents

Abstract

一程序化一NAND闪存的方法，包含一预先提升阶段安排用来提高一被选取内存晶胞的信道电压与一在预先提升阶段后导入的提升阶段，其中所述预先提升阶段至少包含将一位线施加偏压至一第一电压，将一串选择晶体管加偏压至一第二电压，以及将所述串选择晶体管的偏压降至第一电压。特别地说，第二电压高于第一电压。

Description

闪存的可程序方法

技术领域

本发明与非挥发性内存，特别针对闪存的程序化方法有关。

背景技术

图1是一个NAND闪存串的等效电路图，所述的内存串包含与一选串晶体管12相接的位线，晶体管12的闸极与一选串线(SSL)相接。内存串又包含复数个串接具有浮动闸极的内存晶胞16，每一个内存晶胞16的闸极分别和所对应的字符线WL0～WLn电连接，内存串也包含一个与接地选择线GSL相接的接地选择晶体管14。接地选择晶体管14置于共源线18与最后一个浮动闸极内存晶胞16间。当内存晶胞16中的记忆被移除，其阈值电压会转为负值而晶胞会被设定一个预设的逻辑值，如”1”，而当有记忆写入时，晶胞的阈值电压会转为正值而晶胞会被设定一个预设的逻辑值，如”0”，一晶胞的预设的逻辑值常会在程序化同一字符在线的其它晶胞时受到干扰，一般来说，一个有效的程序抑制方案来避免当施压在一字符线时其它不需程序化的内存晶胞不受干扰在目前并未看见。

发明内容

本发明的主要目的是要提供一个包含一预先提升(pre-boost)阶段的程序化方案来提高一在抑制位在线被选择晶胞的通道电位的方法。所述被选择晶胞的闸极与一将要被施压的字符线电连结，所述字符线是用来程序化其它位在所述字符在线的晶胞。更进一步来说，本程序化方案主要是要藉由提高受抑制的被选择晶胞的通道电位，使得当所述字符线在提升阶段受到一可程序电压时，信道电位与所述可程序电压在被选择晶胞闸及所形成的压差可减小。所述的预先提升阶段被安排在提升阶段前，又包含了一加一第一位准偏压在位线的步骤，接着加一第二位准偏压在选串晶体管的闸极上，其中第二位准偏压高于第一位准偏压。所述预先提升阶段还包含了在导入所述的提升阶段前将选串晶体管的偏压降至第一位准，在某些实施例中，第二与第一位准之间的差异超过选串晶体管的阈值电压(threshold voltage)。

在某些实施例中，预先提升阶段包括一加一第一位准偏压在位线的步骤，接着加一第二位准偏压在选串晶体管的闸极上，其中第二位准偏压高于第一位准偏压，且第二与第一位准之间的差异超过选串晶体管的阈值电压以便将选串晶体管打开，在选串晶体管增压的同时，未被选取的字符线与被选取的字符线会被加压到一通过电压，预先提升阶段还可包括在施加一可程序电压在一所选的字符线前将选串晶体管与复数晶胞耦接的复数字元线减压的步骤，选串晶体管的偏压可降至第一位准。

本发明另一方面也提供一方法将一闪存串中所选的内存晶胞的信道电位加以提升。所述的内存串可包含一将被抑制的所选晶胞，介于所选晶胞与选串晶体管间的上方晶胞，以及介于所选晶胞与接地选择线间的下方晶胞。此方法有一预先提升阶段用来把被抑制的所选晶胞的通道电位提升，预先提升阶段包括一加一第一位准偏压在位线的步骤，接着加一第二位准偏压在选串晶体管的闸极上，其中第二位准偏压高于第一位准偏压，且第二与第一位准之间的差异超过选串晶体管的阈值电压。下方晶胞可选择性地在选串晶体管增压的同时，被施以一通过电压。预先提升阶段可进一步包括依顺序将下方晶胞上的偏压减低至一低位准或0伏，在某些实施例中，减压的顺序是自最下方与接地选择线最接近的晶胞开始逐一向上至最接近所选晶胞的晶胞。

在某些实施例中，预先提升阶段进一步在将下方晶体管包含将选串晶体管的上的偏压减低至低位准后，再将选串晶体管的偏压降至第一位准的步骤。

附图说明

图1描绘一习知的闪存串等效电路

图2描绘根据一实施例的方法流程

图3描绘根据一实施例的方法流程

图4描绘一实施例的等效电路

图5A描绘一实施例的结构剖面图

图5B描绘一实施例的电压时序图

图6描绘根据一实施例的方法流程

图7描绘一实施例的电压时序图

图8描绘一实施例的等效电路

图9描绘根据一实施例的方法流程

图10描绘一实施例的电压时序图

主要元件符號说明：

12，14       晶体管

16          内存晶胞

18          源极线

400         内存串

402         内存晶胞

402-1        被选取内存晶胞

403，405     晶体管

500          位线

505          源极线

802          被选取内存晶胞

具体实施方式

以下所述的为本发明中所例述的实施例与所附图示，以各种例示的方式针对本发明做更充分的阐述。所提出的各种例示应整体观之而不应该断章取义或以此对本发明所欲保护的范围加以限缩，所揭露的内容是可供熟悉此领域的技艺人士完整了解。在说明书中所用的″或″字为一连接用语，可是为″和/或″。另外，冠词″一″可视为单数或复数。″耦接″或″连接″一词可代表组件间直接连接或间接地透过其它组件进行连接。

本发明提供一增进信道电压的方法，使得被选取化的晶胞的通道可被提升以确保在其它晶胞程序化时不受干扰，所述的方法包含一预先提升阶段以确保所选晶胞可以具有较高的预先信道电压。

图2描述一本发明中实施例的流程图，步骤100是在程序化一所选晶胞前导入一预先提升阶段，接着在步骤105时，所选晶胞的闸极电连接的一字符线在提升阶段被施以一程序化电压。

图3描述一本发明中的一实施例的流程图而图4是一个用本发明中的方法来程序化的一NAND闪存串的等效电路，步骤200施加一第一位准偏压在一抑制位线使得V_BL＝V₁，通常说来，V₁＝Vcc。在步骤202时，一第二位准偏压施加在选串晶体管的闸极上使得V_SSL＝V₂，而V_SSL高于V_BL。一般说来，第二位准大于第一位准加上选串晶体管的阈值电压V_{SSL_th}，也就是说，V_SSL＞V_BL+V_{SSL_th}。由于第二位准与第一位准之间的差异超过选串晶体管的阈值电压使得选串晶体管得以打开，所以位线的信道电压将会被提升。在步骤204时，选串晶体管的闸电压将会自第二位准V₂降为第一位准V₁以致选串晶体管被关闭，使得在所述位在线的所有内存晶胞处在浮动状态(floated)。步骤206导入一提升阶段用来将一选择的字符线WL_s提升至一程序化电压V_prog＝V₃，同时也将其它未选取的字符线提升至一通过电压V_pass＝V₄。程序化电压V₃的大小必须足够将与被选取的内存晶胞在同一字符在线但不被抑制的其它晶胞加以程序化，而通过电压V₄的大小必须足够打开未被选取的内存晶胞且每一未被选取的内存晶胞的通过电压V₄可以彼此不同。下列可用来表示图4实施例的电压关系式：

0＜V₁＜V₂

V_th＜V₄＜V₃

图5A是用来表示一NAND串400的剖面图，图5B是代表图5A上一施加电压的时序图。NAND串400包括复数个内存晶胞402分别与相对应的字符线WL₀到WL_n连接、一选串晶体管403将NAND串400与一位线500耦接、与一接地选择晶体管405将NAND串400与一源极线505耦接，NAND串形成于一p型的基板中，内存晶胞的源极与汲极是n型的扩散区。

在t₀时，位线500开始加压并在t₁达到一第一位准V₁，在本实施例中，位线维持的第一位准V₁可为V_cc，t₂时选串晶体管403开始加压使得选串晶体管的电位V_SSL在t₃达到一第二位准V₂，其中第二位准大于V₁+V_{SSL_th}，在t₄时，选串晶体管的电位开始自第二位准V₂下降并在t₅达到第1位准V₁，接着在t₅与t₆间加入一提升阶段，并在t₆时将被选取的晶胞402-1的闸极藉由被选取的字符线WL_sec1ect加压并在t₇时达到V_seclect＝V_prog＝V₃，同时t₆时每一个未被选取的内存晶胞也透过与其对应连接的字符线加以升压，并在t₇时达到V_unsec1ect＝V_pass＝V₄。在t₈时，所有的内存晶胞，包括被选取的与未被选取的开始降压。在某些图5B所示的实施例中，在t₉时V_sec1ect与V_unsec1ect可同时降压至与预提升阶段时相同的位准。图5B中的V_ch代表的是在选取的晶胞402-1的一信道电压，在t₂当选串晶体管403开始增压时，V_ch也被位线电压V_BL充电并在t₃时至一预提升的位准V_chin，而所述的信道电压会在t₆时藉由施加在选取的与未被选取的内存晶胞上的电压提升至较高的位准V₅。根据本发明的实施例，提升阶段时信道电压V_ch可由下方的关系式(1)取得：

$\mathrm{Vch}=\mathrm{Vchin}+(\mathrm{Vpass}-\mathrm{Vth})\×\frac{N-1}{N}\×\mathrm{\α}+\mathrm{Vprog}\×\frac{1}{N}\×\mathrm{\β}---\left(1\right)$

其中，V_chin是预提升阶段的信道电压，V_pass是未选取内存晶胞上的偏压，V_th是选取内存晶胞的阈值电压，V_prog是施加在被选取的字符线WL_sec1ect上未受抑制晶胞的可程序电压，N是在内存串400中内存晶胞的总数量，α和β分别代表不同的常数。

图6绘示本发明方法的一实施例，图7是代表本发明一施加电压的时序图。步骤600施加一第一位准偏压在一抑制位线使得V_BL＝V₁，通常说来，V₁＝Vcc。在步骤602时，一比V₁高的第二位准偏压施加在选串晶体管的闸极上使得V_SSL＝V₂，而V_SSL高于V_BL。一般说来，第二位准大于第一位准加上选串晶体管的阈值电压V_{SSL_th}，也就是说，V_SSL＞V_BL+V_{SSL_th}。由于第二位准与第一位准之间的差异超过选串晶体管的阈值电压使得选串晶体管得以打开，所以位线的信道电压将会被提升。与步骤602同步或分时，步骤603将所有内存晶胞提升至一第四位准使得V_pass＝V₄，其中第四位准可用来将通道的位准加以提升，在本实施例中，V₄比未受抑制晶胞的可程序电压V_prog为低，但比V_cc高，在某些实施例中，步骤603可安排在步骤602前。

步骤604将选串晶体管的闸电压自第二位准降为第一位准，而内存晶胞的闸极电压也降至一低位准或0V，在某些实施例中，所述的低位准为内存晶胞在步骤602前的闸极电压的起始位准，在步骤606导入一提升阶段用来将一被选取的字符线提升至一程序化电压V_prog＝V₃，同时也将其它未被选取的字符线提升至一通过电压V_pass。程序化电压的大小必须足够将与被选取的内存晶胞在同一字符在线但不被抑制的其它晶胞加以程序化，而通过电压的大小必须足够打开未被选取的内存晶胞。

参考图5A与图7，在t₀时，位线500开始加压并在t1达到一第一位准V₁，在本实施例中，位线的电压V_BL维持在第一位准V₁，t₂时选串晶体管403开始加压使得选串晶体管的电位V_SSL在t₃达到一第二位准V₂，其中第二位准大于V₁+V_{SSL_th}。t₂时未被选取的内存晶胞402与被选取的内存晶胞402-1也透过与其对应连接的字符线加以升压至一第四位准V₄，t₄时，选串晶体管的电位开始自第二位准V₂下降并在t₅达到与V_BL相同的第1位准V₁，每一内存晶胞也同时降压至一低位准或0伏，在某些实施例中，所述的低位准为内存晶胞在t₂升压前内存晶胞的闸极电压。接着在t₅之后加入一与图5B相同的提升阶段。根据本发明，所述的电压，时间与加压间距都是可调整的。

图8是一个NAND闪存串的等效电路，内存串有一被选取将被抑制的内存晶胞802，并有N+1个位于内存晶胞802与接地选择线GSL之间的下方内存晶胞(M₀～M_N)，以及位于内存晶胞802与串选择线SSL之间的上方内存晶胞，其中该下方内存晶胞距离该串选择晶体管较该被选取内存晶胞为远且该上方内存晶胞距离该串选择晶体管较一被选取内存晶胞为近。图9为根据本揭露的一实施例的方法，步骤900施加一第一位准偏压V₁在一抑制位线，通常说来，V_1＝Vcc。在步骤902时，一比V₁高的第二位准偏压V₂施加在选串晶体管的闸极上。一般说来，第二位准大于第一位准加上选串晶体管的阈值电压V_{SSL_th}，也就是说，V₂＞V₁+V_{SSL_th}。在步骤903时，与下方内存晶胞连接的字符线升压至一第四位准V₄，在步骤904时，与上方内存晶胞连接的字符线升压至一第六位准V₆，在步骤906时，下方内存晶胞以一由下往上的顺序依序减压，也就是自距离GSL最近的内存晶胞开始减压至一低位准，并依序向上结束于紧邻被选取的内存晶胞802的下方内存晶胞。在步骤908时，选串晶体管的闸极电压降至V₁。在此要强调的是，步骤900至904的排列顺序是可以根据需要做调整的。

图10是代表本发明一施加于图8实施例的电压时序图，在t₀时，位线BL开始加压并在t₁达到一第一位准V₁，位线的电压V_BL维持在第一位准V₁，t₁时选串晶体管开始加压使得选串晶体管的电位V_SSL在t₂达到一第二位准V₂，其中第二位准大于V₁+V_{SSL_th}。t₂时上方与下方的内存晶胞可选择性地透过与其对应连接的字符线加以升压至一第四或第六位准的通过电压V_pass＝V₄orV₆，其中每一个下方内存晶胞可被施加一相同或或不同的通过电压，可以V_pass-x，X＝0～N来表示，每一晶胞上的通过电压必须足以将晶胞下方的信道导通。每一个上方内存晶胞可被施加一与下方内存晶胞V_pass-x相同或不同的通过电压V_{pass_nom}，一般说来，V_{pass_norm}必须足以将上方内存晶胞下的信道导通。另一方面，在将位线BL或选串晶体管施加偏压前，通过电压可先施加于未被选取的内存晶胞上，与被选取的内存晶胞802闸极电连接的被选取字符线以及与上方内存晶胞电连接的其它字符线在预提升阶段时可以选择性地施加或不施加电压。

过了t₂在时间为t₃时，最底端具有V_{pass_0}通过电压的内存晶胞开始减压，到t₄时压降至一可为施加通过电压前的起始值的低位准，到t₅时最底端上一个具有V_{pass_1}通过电压的内存晶胞压降至一可为施加通过电压前的起始值的低位准，依序地，下方内存晶胞开始由下而上自t₃开始到t_3+N+1将M₀至M_N逐步降压，在t_3+N+1时，选串晶体管的电位V_SSL会降到一较低的位准如第一位准，接着在t_3+N+1之后可加入一提升阶段来施加可程序电压于一与被选取的内存晶胞闸极电连接的字符线。本实施例的另一优点是能解决当有任何一个位于被选取的内存晶胞802下方的晶胞如M_N程序化后的背格局效应(Back Pattern Effect)。由于程序化后的晶胞具有较高的阈值电压，因此当下方内存晶胞通过电压同时被移除时，信道电压将会下降至接近0的低位准，而根据本发明实施例的逐步降压步骤，可以避免类似情形发生，直到M_N的通过电压被移除，信道电压依然可维持在一较高的位准以利接下来的提升阶段。

表一列出图10所式的实施例的范例电压值。

表一

藉由上述的设定值，所述的NAND串的提升电压可更有效率地抑制被选取的内存晶胞802以避免受到干扰。

以上实例及描述中已充分地描述本发明之方法及特征。应理解，在不脱离本发明之精神的情况下之任何修改或改变意欲涵盖于本发明之保护范畴中。

Claims (19)

1.一程序化一NAND闪存的方法，所述方法包含：

一预先提升阶段安排在一提升阶段前，其中所述预先提升阶段包含：

将一位线施加偏压至一第一电压；

将一串选择晶体管加偏压至一第二电压；及

将所述串选择晶体管的偏压降至第一电压。

2.如请求项1的方法，其中所述第二电压与第一电压的差值大于所述串选择晶体管的阈值电压。

3.一程序化一NAND闪存串的方法，所述方法包含：

一预先提升阶段安排在一提升阶段之前，所述的预先提升阶段包含：

将一位线施加偏压至一第一电压；

将一串选择晶体管加偏压至一第二电压；

将所有的字符线加偏压至一第四电压；

将所述串选择晶体管的偏压降至第一电压；以及

将所述字符线的偏压降至一低电压。

4.如请求项3的方法，其中所述第二电压与第一电压的差值大于所述串选择晶体管的阈值电压。

5.如请求项3的方法，其中所述的低电压是字符线在加偏压前的起始电压。

6.如请求项3的方法，其中所述第一电压为Vcc。

7.一程序化一NAND闪存串的方法，所述方法包含：

一预先提升阶段安排在一提升阶段之前，所述的预先提升阶段包含：

将一位线施加偏压至一第一电压；

将一串选择晶体管加偏压至一第二电压；

将一下方内存晶胞加偏压至一第四电压，其中该下方内存晶胞距离该串选择晶体管较一被选取内存晶胞为远；

将一上方内存晶胞加偏压至一第六电压，其中该上方内存晶胞距离该串选择晶体管较一被选取内存晶胞为近；以及

依序降下所述下方内存晶胞的偏压。

8.如请求项7的方法，进一步加所述的第四电压至复数个下方内存晶胞。

9.如请求项8的方法，其中所述依序降下每一下方内存晶胞的偏压是依照一挨次进行的顺序。

10.如请求项9的方法，其中所述挨次进行的顺序是从底端的晶胞开始逐一向上并结束于被选取内存晶胞的正下方的晶胞。

11.如请求项8的方法，其中每一下方内存晶胞所提升的偏压可彼此不同。

12.如请求项7的方法，其中所述的第四电压与第六电压相同。

13.如请求项7的方法，其中所述第二电压与第一电压的差值大于所述串选择晶体管的阈值电压。

14.如请求项7之方法，进一步包含将所述串选择晶体管的偏压降至一较低电压。

15.如请求项14之方法，其中所述较低电压为所述的第一电压。

16.如请求项7之方法，进一步包含在依序降下所述下方内存晶胞的偏压后将所述串选择晶体管的偏压降至一较低电压。

17.如请求项7之方法，其中将下方内存晶胞加偏压至第三电压是在将位线施加偏压至第一电压之前。

18.如请求项7之方法，其中将下方内存晶胞加偏压至第六电压是在将位线施加偏压至第一电压之前。

19.如请求项7之方法，其中所述的第一电压是Vcc。