CN113661541A - 具有升压读取方案的阈值电压设置 - Google Patents

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Abstract

本发明描述了用于使用具有多晶硅沟道和p型掺杂源极线的NAND串来减少读取干扰的方法。在NAND串中的选定存储器单元晶体管的升压读取操作期间，可将背栅偏置或位线电压施加到连接到NAND串的位线，并且可将大于该位线电压的源极线电压施加到连接到NAND串的源极线；利用这些偏置条件，可在读取操作期间从位线注入电子并且在源极线中将其根除。为了避免通过未选存储器块中的NAND串的泄漏电流，NAND串的源极侧选择栅极晶体管的阈值电压可被设置为负阈值电压，该负阈值电压的绝对电压值大于在读取操作期间施加的源极线电压。

Description

具有升压读取方案的阈值电压设置
背景技术
半导体存储器广泛用于各种电子设备，例如蜂窝电话、数码相机、个人数字助理、医疗电子设备、移动计算设备和非移动计算设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存(例如，NAND型闪存和NOR型闪存)和电可擦除可编程只读存储器(EEPROM)。
闪存和EEPROM都使用浮栅晶体管。对于每个浮栅晶体管，浮栅位于浮栅晶体管的沟道区上方并与之绝缘。沟道区位于浮栅晶体管的源极区和漏极区之间。控制栅位于浮栅上方并与浮栅绝缘。浮栅晶体管的阈值电压可以通过设置存储在浮栅上的电荷量来控制。浮栅上的电荷量通常使用福勒-诺德海姆(F-N)隧穿或热电子注入来控制。调节阈值电压的能力允许浮栅晶体管能够充当非易失性存储元件或存储器单元。在一些情况下，通过编程和读取多个阈值电压或阈值电压范围，可以提供每个存储器单元(即，多电平或多态存储器单元)一个以上的数据位。
NAND闪存结构通常将多个浮栅晶体管布置为与两个选择栅极串联并且在该两个选择栅极之间。串联的浮栅晶体管和选择栅极(例如，源极侧选择栅极和漏极侧选择栅极)可被称为NAND串。近年来，为了降低每位的成本，NAND闪存已经被缩小尺寸。然而，随着工艺几何尺寸的缩小，出现了许多设计和工艺挑战。这些挑战包括增加的相邻字线干扰、减少的数据保留和增加的泄漏电流。
附图说明
图1描绘了NAND串的一个实施方案。
图2使用对应的电路图描绘了图1的NAND串的一个实施方案。
图3A描绘了包括多个NAND串的存储器块的一个实施方案。
图3B描绘了每单元存储三位数据的存储器单元的可能阈值电压分布的一个实施方案。
图3C描绘了编程操作期间NAND串的一个实施方案。
图4A描绘了竖直NAND结构的一个实施方案。
图4B描绘了沿图4A的线X-X截取的剖视图的一个实施方案。
图4C至图4D描绘了竖直NAND结构的各种实施方案。
图4E描绘了反转NAND串的示意图的一个实施方案。
图5描绘了非易失性存储系统的一个实施方案。
图6描绘了感测块的一个实施方案。
图7A描绘了四状态存储器设备的一组阈值电压分布的一个实施方案，其中每个存储元件存储两位数据。
图7B描绘了双趟次编程技术的第一趟次的一个实施方案。
图7C描绘了双趟次编程技术的第二趟次的一个实施方案。
图7D描绘了另一双趟次编程技术的第一趟次的一个实施方案。
图7E描绘了双趟次编程技术的第二趟次的一个实施方案。
图7F描绘了在编程操作期间施加到选定字线的一系列编程和验证脉冲的一个实施方案。
图8A描绘了连接到p型掺杂源极线的竖直NAND串的一个实施方案。
图8B描绘了在读取操作期间图8A中所描绘的竖直NAND串的一个实施方案。
图8C描绘了在读取操作期间具有n型源极线和n型位线的常规NAND串的一个实施方案。
图8D描绘了在读取操作期间具有p型源极线和n型位线的NAND串的一个实施方案。
图8E描绘了在第二读取操作期间图8D的NAND串的一个实施方案，其中位线电压已从1.0V减小到0.5V。
图8F描绘了未选存储器块内的未选NAND串的一个实施方案。
图8G描绘了未选存储器块内的未选NAND串的另一个实施方案。
图8H描绘了未选存储器块内的未选NAND串的另一个实施方案。
图9A至图9B描绘了描述用于执行读取操作的过程的一个实施方案的流程图。
图9C描绘了描述用于执行读取操作的过程的另一个实施方案的流程图。
图9D描绘了描述用于执行读取操作的过程的另选实施方案的流程图。
具体实施方式
描述了用于使用具有硅基或多晶硅沟道和p型掺杂源极线的NAND串(例如，竖直或水平NAND串)来减少读取干扰并且降低制造非易失性存储器的成本的技术。在利用p型掺杂源极线的NAND串中的选定存储器单元晶体管的升压读取操作期间，可将背栅偏置或位线电压施加到连接到NAND串的位线，并且可将大于该位线电压的源极线电压施加到连接到NAND串的源极线；利用这些偏置条件，可在读取操作期间从位线注入电子并且在源极线中将其根除。在升压读取操作期间，位线可充当自由电子源，其中在源极线处发生电子-空穴复合并且电流从源极线流入位线中；相比之下，在使用利用n型掺杂源极线的NAND串的常规读取操作期间，源极线充当自由电子源，其中电流从位线流向源极线。
在利用p型掺杂源极线的NAND串的读取操作期间向位线施加背栅偏置可由于短沟道效应的抑制和相邻字线干扰的减少而改善读取操作的性能。当相邻存储器单元晶体管被编程到最高数据状态(例如，每单元存储三位数据的存储器中的G状态)时，由于连接到相邻字线的相邻存储器单元晶体管在存储器单元晶体管的阈值电压的预先编程之后被编程而导致的相邻字线干扰或存储器单元晶体管的编程阈值电压中的移位量最大。由于具有连接到p型掺杂(例如，硼掺杂)源极线的多晶硅(或多晶硅)沟道的NAND串可针对与在具有n型掺杂源极线的常规NAND串中所使用的相同的施加到选定字线的编程电压(例如，Vpgm)而言允许更高的编程阈值电压，因此在相邻存储器单元晶体管的编程期间相邻字线干扰的量可减少。此外，在读取操作期间向位线施加背栅偏置还可促进连接到位线的感测放大器的电流感测。
在一些实施方案中，存储器块可包括多个NAND串或NAND闪存结构，诸如竖直NAND结构或位成本可扩展(BiCS)NAND结构。每个NAND结构可包括利用p型掺杂源极线的NAND串。与存储器块通信的控制器(或一个或多个控制电路)可确定在升压读取操作之前要施加到连接到存储器块内的NAND串的源极线的源极线电压，基于在升压读取操作期间要施加到源极线的源极线电压来确定NAND串的源极侧选择栅极晶体管的阈值电压的阈值电压电平，以及在执行升压读取操作之前将NAND串的源极侧选择栅极晶体管的阈值电压设置为该阈值电压电平。在一个示例中，在升压读取操作之前，源极侧选择栅极晶体管的阈值电压可被设置为负阈值电压(例如，设置为负三伏或-3V)。
在一个实施方案中，源极侧选择栅极晶体管的阈值电压可在存储器管芯的测试或分选期间(例如，在晶圆软化或管芯分选期间)进行设置并且在存储器管芯的操作期间保持固定。在其他实施方案中，源极侧选择栅极晶体管的阈值电压可最初在存储器管芯的测试或分选期间进行设置，并且然后基于芯片温度和/或编程/擦除周期的数量以每个存储器管芯为基础或以每个页为基础随时间推移动态地进行调节。在一个示例中，如果芯片温度大于阈值温度，则源极侧选择栅极晶体管的阈值电压可减小或变得更负(例如，从-2V调节到-3V)。在另一个示例中，如果特定页的编程/擦除周期的数量已超过阈值周期数量(例如，大于15个周期)，则源极侧选择栅极晶体管的阈值电压可减小或变得更负(例如，从-1V调节到-2V)。源极侧选择栅极晶体管的阈值电压可基于芯片温度和/或编程/擦除周期的数量而定期地更新(例如，每10ms)。
为了将NAND串内的源极侧选择栅极晶体管或可编程晶体管的阈值电压设置为负阈值电压，可执行擦除操作。在擦除操作期间，存储器块内的所有可编程晶体管可被擦除或使其阈值电压设置为负阈值电压。在一些情况下，为了将源极侧选择栅极晶体管的阈值电压设置为比其他可编程晶体管更负的阈值电压，可在擦除操作期间减小施加到连接到源极侧选择栅极晶体管的控制栅极的源极侧选择栅极线的电压。例如，在擦除操作期间，源极侧选择栅极线可被设置为0V，而连接到存储器单元晶体管的控制栅极的字线被设置为1V。
在一些情况下，控制器可基于在升压读取操作期间要施加到源极线的源极线电压或基于在升压读取操作期间要施加的源极线电压和位线电压之间的电压差，来确定是否将NAND串的源极侧选择栅极晶体管的阈值电压编程或擦除到所确定的阈值电压电平或者确定源极侧选择栅极晶体管的阈值电压和NAND串的源极侧上布置在NAND串的源极侧选择栅极晶体管和存储器单元晶体管之间的虚设字线晶体管的阈值电压两者。在一个示例中，如果在升压读取操作期间要施加的源极线电压和位线电压之间的电压差大于阈值电压差(例如，大于2V)，则可将源极侧选择栅极晶体管和虚设字线晶体管两者的阈值电压擦除到负阈值电压(例如，擦除到-2V)；然而，如果在升压读取操作期间要施加的源极线电压和位线电压之间的电压差不大于阈值电压差(例如，小于2V)，则可将源极侧选择栅极晶体管的阈值电压擦除到负阈值电压(例如，擦除到-3V)并且可用正阈值电压对源极侧虚设字线晶体管的阈值电压进行编程(例如，编程到+3V)。
在另一个示例中，如果在升压读取操作期间要施加的源极线电压大于阈值源极线电压(例如，大于2V)，则可将源极侧选择栅极晶体管的阈值电压设置为绝对值大于阈值源极线电压的负阈值电压(例如，如果阈值源极线电压为2V，则源极侧选择栅极晶体管的负阈值电压可为-2.2V)；然而，如果在升压读取操作期间要施加的源极线电压不大于阈值源极线电压(例如，小于0.7V)，则可用非负阈值电压对源极侧选择栅极晶体管的阈值电压进行编程(例如，如果在读取操作期间要施加的阈值源极线电压为0.5V，则源极侧选择栅极晶体管的阈值电压可被设置为0V或3V)。
在读取操作期间使用利用p型掺杂源极线的NAND串并且将源极线偏置到大于施加到连接到NAND串的位线的位线电压的源极线电压的一个技术问题是，大量泄漏电流可发生在未选存储器块内的未选NAND串内，该未选存储器块连接到与选定存储器块相同的源极线。由于源极线和位线两者都可跨选定存储器块和未选存储器块两者延伸，因此由于施加到源极线的正向偏置而通过未选NAND串的不良沟道电流可导致增加的功率消耗和减少的电池寿命。为了避免通过未选存储器块中的NAND串的不良泄漏电流，源极侧选择栅极的阈值电压电平可被设置为负阈值电压(例如，设置为绝对电压值大于在读取操作期间施加到源极线的正源极线电压的负阈值电压电平)。在读取操作之前将源极侧选择栅极的阈值电压设置为负阈值电压的一个技术益处是，在读取操作期间从源极线注入到未选NAND串的沟道中的空穴可被阻挡并且通过未选NAND串的泄漏电流可显著减少。
在一个实施方案中，非易失性存储系统可以包括一个或多个二维非易失性存储器单元阵列。二维存储器阵列内的存储器单元可以形成单层存储器单元，并且可以通过控制线(例如，字线和位线)在X和Y方向上选择。在另一个实施方案中，非易失性存储系统可以包括一个或多个单片三维存储器阵列，其中两层或更多层存储器单元可以形成在没有任何中间衬底的单个衬底之上。在一些情况下，三维存储器阵列可包括位于衬底上方并且与该衬底正交的存储器单元的一个或多个竖直列。在一个示例中，非易失性存储系统可以包括具有竖直位线或与半导体衬底正交布置的位线的存储器阵列。衬底可以包括硅衬底。
在一些实施方案中，非易失性存储系统可包括非易失性存储器，该非易失性存储器在存储器单元阵列的一个或多个物理级中单片形成，该存储器单元具有安置在硅衬底上方的有源区。非易失性存储系统还可包括与存储器单元的操作相关联的电路(例如，解码器、状态机、页寄存器或用于控制存储器单元的读取或编程的控制电路)。与存储器单元的操作相关联的电路可以位于衬底上方或者位于衬底内。
在一些实施方案中，非易失性存储系统可以包括单片三维存储器阵列。单片三维存储器阵列可以包括一级或多级存储器单元。一级或多级存储器单元的第一级内的每个存储器单元可包括位于衬底上方(例如，单晶衬底或晶体硅衬底上方)的有源区。在一个示例中，有源区可以包括半导体结(例如，P-N结)。有源区可以包括晶体管的源极或漏极区的一部分。在另一个示例中，有源区可以包括晶体管的沟道区。
图1描绘了NAND串90的一个实施方案。图2使用对应的电路图描绘了图1的NAND串的一个实施方案。如所描绘的，NAND串90包括串联在第一选择栅极120(即，漏极侧选择栅极)和第二选择栅极122(即，源极侧选择栅极)之间的四个晶体管100、102、104和106。选择栅极120将NAND串90连接到位线126。选择栅极122将NAND串90连接到源极线128。通过向控制栅极120CG施加适当的电压(即，经由图2的选择线SGD)来控制选择栅极120。通过向控制栅极122CG施加适当的电压(即，经由图2的选择线SGS)来控制选择栅极122。晶体管100、102、104和106中的每一者包括控制栅极和浮栅。例如，晶体管100包括控制栅极100CG和浮栅100FG，晶体管102包括控制栅极102CG和浮栅102FG，晶体管104包括控制栅极104CG和浮栅104FG，并且晶体管106包括控制栅极106CG和浮栅106FG。控制栅极100CG、102CG、104CG和106CG分别连接到字线WL3、WL2、WL1和WL0。
注意，尽管图1和图2示出了NAND串中的四个浮栅晶体管，但是四个浮栅晶体管的使用仅作为示例提供。NAND串可以具有少于四个或多于四个的浮栅晶体管(或存储器单元)。例如，一些NAND串可以包括16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。本文的讨论不受限于NAND串中任何特定数量的存储器单元。一个实施方案使用具有66个存储器单元的NAND串，其中64个存储器单元用于存储数据，并且存储器单元中的两个存储器单元可被称为虚设存储器单元，因为它们不存储用户可访问数据。
使用NAND闪存结构的闪存系统的典型架构包括存储器块内的多个NAND串。存储器块可以包括擦除单元。在一些情况下，存储器块内的NAND串可共享公共阱(例如，P阱)。每个NAND串可以通过其源极侧选择栅极(例如，由选择线SGS控制)连接到公共源极线，并且通过其漏极侧选择栅极(例如，由选择线SGD控制)连接到其相关联的位线。典型地，每个位线在垂直于字线的方向上在其相关联的NAND串的顶部(或上方)延伸，并且连接到读出放大器。
在一些实施方案中，在编程操作期间，不被编程的存储元件(例如，先前已经完成编程到目标数据状态的存储元件)可以通过升压相关联的沟道区(例如，经由字线耦合自升压沟道区)而被禁止或锁定不被编程。未选存储元件(或未选NAND串)可以被称为被禁止或锁定的存储元件(或被禁止的NAND串)，因为它在编程操作的给定编程迭代期间被禁止或锁定不被编程。
尽管本文描述了使用NAND型闪存的技术，但本文所公开的技术也可应用于其他类型的非易失性存储设备和架构(例如，NOR型闪存)。此外，尽管本文描述了使用浮栅晶体管的技术，但本文所描述的技术也可应用于其他存储器技术或与其一起使用，其他存储器技术包括采用电荷俘获、相变(例如，硫族化物材料)或状态改变材料的那些技术。
图3A描绘了包括多个NAND串的存储器块的一个实施方案。如所描绘的，每个NAND串包括(Y+1)个存储器单元。每个NAND串经由由漏极侧选择信号SGD控制的漏极侧选择栅极连接到漏极侧上(X+1)根位线中的一根位线(即，位线BL0-BLX中的一根位线)。每个NAND串通过由源极侧选择信号SGS控制的源极侧选择栅极连接到源极线(源极)。在一个实施方案中，由源极侧选择信号SGS控制的源极侧选择栅极和由漏极侧选择信号SGD控制的漏极侧选择栅极可以包括没有浮栅的晶体管或者包括浮栅结构的晶体管。
在一些实施方案中，为了节省半导体管芯上的空间，两个邻近的NAND串(或存储器单元中的其他分组)可共享公共位线(即，共享位线存储器架构)。在一些情况下，多于两个NAND串可共享公共位线。在一个示例中，信号SGD可由两个漏极侧选择信号SGD1和SGD2取代。该对中的每个NAND串然后将具有两个漏极侧选择栅极，每个漏极侧选择栅极连接到两个漏极侧选择信号SGD1和SGD2中的不同漏极侧选择信号。每个NAND串的两个漏极侧选择栅极中的一个漏极侧选择栅极可以是其阈值电压低于0伏的耗尽型晶体管。在每个NAND串的漏极侧上使用两个选择栅极的一个潜在问题是，两个漏极侧选择栅极(与一个漏极侧选择晶体管相比)需要管芯上的更多区域。因此，从集成电路区域的角度来看，可能有益的是，针对每个NAND串仅使用一个漏极侧选择栅极并且然后将该对的每个NAND串与两个漏极侧选择信号中的仅一个漏极侧选择信号连接。
在一个实施方案中，在编程操作期间，当对诸如NAND闪存单元的存储器单元进行编程时，可以将编程电压施加到存储器单元的控制栅极，并且对应的位线可以接地。这些编程偏置条件可导致电子经由场辅助电子隧穿注入浮栅，从而提高存储器单元的阈值电压。在编程操作期间施加到控制栅极的编程电压可以作为一系列脉冲施加。在一些情况下，编程脉冲的幅度可以随每个连续的脉冲以预定步长增大。可以在编程脉冲之间执行一个或更多个验证操作。在编程操作期间，已经达到其预期编程状态的存储器单元可以被锁定，并且通过升压被禁止编程的存储器单元的沟道区来禁止编程。
在一个实施方案中，可通过在足够的时间段内将p阱升高到擦除电压(例如，20伏)并且在源极线和位线浮动的同时将选定存储器单元块的字线接地来擦除存储器单元。这些擦除偏置条件可能导致电子从浮栅通过隧穿氧化物转移，从而降低选定块内的存储器单元的阈值电压。在一些情况下，擦除操作可在整个存储器平面上、在存储器平面内的各个块上或在存储器单元的另一个单元上执行。
在一些实施方案中，在验证操作和/或读取操作期间，选定字线可以连接(或偏置)到这样一个电压，该电压的电平是针对每个读取和验证操作而指定的，以便确定特定存储单元的阈值电压是否已达到这样的电平。在向字线施加电压之后，可以测量(或感测)存储器单元的传导电流，以确定存储器单元是否响应于施加到字线的电压传导了足够量的电流。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的阈值电压。
有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，存储器单元的传导电流可以通过其对读出放大器中的专用电容器放电或充电的速率来测量。在另一个示例中，选定存储器单元的传导电流允许(或不允许)包括该存储器单元的NAND串释放对应位线上的电压。可以在一段时间后测量位线的电压(或者读出放大器中专用电容器上的电压)，以确定位线是否已经放电了特定的量。
图3B描绘了每单元存储三位数据的存储器单元(即，该存储器单元可存储三位数据)的可能阈值电压分布(或数据状态)的一个实施方案。然而，其他实施方案可以在每个存储器单元中使用多于或少于三位的数据(例如，诸如每个存储器单元中四位或更多位的数据)。在成功的编程过程(带有验证)结束时，存储器页或存储器块内的存储器单元的阈值电压应当在被编程的存储器单元的一个或多个阈值电压分布内，或者在被擦除的存储器单元的阈值电压分布内，视情况而定。
如所描绘的，每个存储器单元可以存储三位数据；因此，存在八个有效数据状态S0-S7。在一个实施方案中，数据状态S0低于0伏，并且数据状态S1-S7高于0伏。在其他实施方案中，所有八个数据状态都高于0伏，或者可以实现其他布置。在一个实施方案中，阈值电压分布S0比分布S1-S7宽。
每个数据状态S0-S7对应于存储在存储器单元中的三个位的唯一值。
在一个实施方案中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001以及S7＝000。也可以使用数据到状态S0-S7的其他映射。
在一个实施方案中，存储在存储器单元中的所有数据位都存储在同一逻辑页中。在其他实施方案中，存储在存储器单元中的每一位数据对应于不同的页。因此，存储三位数据的存储器单元将包括第一页中的数据、第二页中的数据以及第三页中的数据。在一些实施方案中，连接到相同字线的所有存储器单元将对相同的三页数据中的数据进行存储。在一些实施方案中，连接到字线的存储器单元可以被分组到不同的页集合中(例如，通过奇数和偶数位线)。
在一些示例性实施方案中，将存储器单元擦除到状态S0。可将存储器单元从状态S0编程到状态S1至S7中的任一状态。可以通过对存储器单元的控制栅极施加幅度增大的脉冲的集合来执行编程。可以在脉冲之间执行验证操作的集合以确定被编程的存储器单元是否已达到其目标阈值电压(例如，使用验证电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)。将对要被编程至状态S1的存储器单元进行测试以判定其阈值电压是否已达到Vv1。将对要被编程至状态S2的存储器单元进行测试以判定其阈值电压是否已达到Vv2。将对要被编程至状态S3的存储器单元进行测试以判定其阈值电压是否已达到Vv3。将对要被编程至状态S4的存储器单元进行测试以判定其阈值电压是否已达到Vv4。将对要被编程至状态S5的存储器单元进行测试以判定其阈值电压是否已达到Vv5。将对要被编程至状态S6的存储器单元进行测试以判定其阈值电压是否已达到Vv6。将对要被编程至状态S7的存储器单元进行测试以判定其阈值电压是否已达到Vv7。
当对存储三位数据的存储器单元进行读取时，将在读取比较点Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7处执行多次读取以确定存储器单元处于哪个状态。如果存储器单元响应于Vr1而导通，则该存储器单元处于状态S0。如果存储器单元响应于Vr2而导通但是不响应于Vr1而导通，则该存储器单元处于状态S1。如果存储器单元响应于Vr3而导通但是不响应于Vr2而导通，则该存储器单元处于状态S2。如果存储器单元响应于Vr4而导通但是不响应于Vr3而导通，则该存储器单元处于状态S3。如果存储器单元响应于Vr5而导通但是不响应于Vr4而导通，则该存储器单元处于状态S4。如果存储器单元响应于Vr6而导通但是不响应于Vr5而导通，则该存储器单元处于状态S5。如果存储器单元响应于Vr7而导通但是不响应于Vr6而导通，则该存储器单元处于状态S6。如果存储器单元不响应于Vr7而导通，则该存储器单元处于状态S7。
图3C描绘了编程操作期间NAND串300的一个实施方案。当对NAND串300的存储元件(例如，与WL5相关联的存储元件316)进行编程时，可向与存储元件相关联的选定字线施加编程电压并且可向与存储元件相关联的位线施加低电压(例如，接地电压)。如所描绘的，NAND串300包括形成在衬底310上方的源极侧选择栅极306、漏极侧选择栅极308和八个字线WL0-WL7。VSGS可被施加到源极侧选择栅极306，并且VSGD可被施加到漏极侧选择栅极308。位线302可被偏置到VBL，并且源极线304可被偏置到VSOURCE。在编程操作期间，可将编程电压VPGM施加到与选定存储元件316相关联的选定字线WL5。
在升压模式的一个示例中，当存储元件316是选定存储元件时，可将相对低的电压VLOW(例如，2V-6V)施加到源极侧字线(WL3)，而可将隔离电压VISO(例如，0V-4V)施加到被称为隔离字线的另一源极侧字线(WL2)，并且可将通过电压VPASS施加到与NAND串300相关联的剩余字线(在这种情况下为字线WL0、WL1、WL4、WL6和WL7)。虽然VISO和VLOW的绝对值可在相对较大并且部分重叠的范围内变化，但VISO可小于VLOW。在一些情况下，VISO可小于VLOW，VLOW小于VPASS，VPASS小于VPGM。
图4A描绘了竖直NAND结构的一个实施方案。竖直NAND结构包括反转NAND串，该反转NAND串形成在衬底424上方并且被取向成使得反转NAND串与衬底424正交。反转NAND串可包括以下NAND串，该NAND串包括反转浮栅晶体管，该反转浮栅晶体管在反转浮栅晶体管的浮栅与反转浮栅晶体管的控制栅极之间具有隧穿氧化物。浮栅与控制栅极之间的隧穿氧化物的布置允许用于编程和/或擦除反转浮栅晶体管的机制(例如，作为传送机制的F-N隧穿)发生在浮栅与控制栅极之间，而不是发生在浮栅与反转浮栅晶体管的沟道之间。反转NAND串可被布置在竖直存储器孔内，该竖直存储器孔被蚀刻穿过控制栅极材料(例如，钨、氮化物或多晶硅)和栅极间绝缘体材料(例如，氧化物或二氧化硅)的交替层。如所描绘的，控制栅极材料层包括层417和层414-416，并且栅极间绝缘体材料层包括层418-420。栅极间绝缘体材料层420可被布置在源极线层422(例如，掺杂多晶硅)上方，该源极线层可被布置在衬底424(例如，硅衬底)上方。在一些情况下，第一字线(WL1)可与控制栅极层414相对应，第二字线(WLO)可与控制栅极层415相对应，并且源极侧选择栅极线(SGS)可与控制栅极层416相对应。
在一个实施方案中，在存储器孔内，隧穿层材料408(例如，包括薄氧化物)、浮栅材料410(例如，多晶硅)、电介质层412(例如，氧化物)和沟道层材料406(例如，无掺杂多晶硅)可被沉积在存储器孔内并且被布置以便形成反转NAND串。如图4A所描绘的，隧穿层材料408被布置在存储器孔内或内部。隧穿层材料408可包括多层电介质堆栈(诸如ONO电介质堆栈)的一部分，该多层电介质堆栈包括二氧化硅(“O”)和氮化硅(“N”)的交替层。在一些情况下，隧穿层材料408可包括介电常数大于二氧化硅的介电常数的高K电介质材料(例如，基于铪的高K电介质或氧化铪)。在一些情况下，芯材料层404(例如，氧化物)可形成在存储器孔内。在其他情况下，可省略芯材料层404。位线接触层402可形成在存储器孔的顶部处并且连接到或直接毗邻沟道层材料406。沟道层材料406可在存储器孔的底部处连接到源极线层422。因此，在这种情况下，位线接触层402在存储器孔的顶部处连接到反转NAND串，并且源极线接触层422在存储器孔的底部处连接到反转NAND串。
在一个实施方案中，位线接触层402可包括第一导电类型(例如，n型)的材料，并且源极线接触层422可包括不同于第一导电类型的第二导电类型(例如，p型)的材料。在一个示例中，位线接触层402可包括n型材料(例如，n型多晶硅)，并且源极线接触层422可包括p型材料(例如，p型多晶硅)。在另一个示例中，位线接触层402可包括p型材料，并且源极线接触层422可包括n型材料(例如，n型多晶硅)。因此，在一些情况下，反转NAND串可包括不对称的源极和漏极，该不对称的源极和漏极可用于为使用反转NAND串执行的存储器操作(例如，编程操作、擦除操作和读取操作)提供电子供应(经由n型材料)和空穴供应(经由p型材料)两者。存储器操作可包括n沟道操作和/或p沟道操作，这取决于应用于反转NAND串的偏置条件。
在一个实施方案中，可使用芯材料层(例如，氧化物层或其他电介质层)来形成反转NAND串，该芯材料层邻近沟道层(例如，无掺杂多晶硅沟道层)布置，该沟道层邻近阻挡层(例如，氧化物层或其他电介质层)布置，该阻挡层邻近浮栅层(或电荷俘获层)布置，该浮栅层邻近隧穿层(例如，薄氧化物)布置，该隧穿层邻近控制栅极层(例如，钨)布置。隧穿层的厚度可小于阻挡层的厚度。
图4B描绘了沿图4A的线X-X截取的剖视图的一个实施方案。如所描绘的，反转NAND串包括内芯材料层404，该内芯材料层被沟道层材料406围绕，该沟道层材料被电介质层412围绕，该电介质层被浮栅材料410围绕，该浮栅材料被隧穿层材料408围绕，该隧穿层材料被控制栅极材料层417围绕。在一个实施方案中，图4A可描绘沿图4B的线Y-Y截取的剖视图。在一个实施方案中，可使用竖直圆柱形结构或竖直锥形圆柱形结构来形成反转NAND串。在这种情况下，反转NAND串的电介质材料412、浮栅材料410、隧穿层材料408和沟道层材料406可包括围绕芯材料层404的竖直环形结构。在另一个实施方案中，可使用竖直柱结构或竖直矩形棱镜结构来形成反转NAND串。
图4C描绘了竖直NAND结构的另一个实施方案。竖直NAND结构包括反转NAND串，该反转NAND串形成在衬底450上方并且被取向成使得反转NAND串与衬底450正交。反转NAND串可被布置在竖直存储器孔内，该竖直存储器孔被蚀刻穿过控制栅极材料(例如，钨、氮化物或多晶硅)和栅极间绝缘体材料(例如，氧化物或氧化硅)的交替层。如所描绘的，控制栅极材料层包括层444-445，并且栅极间绝缘体材料层包括层446-447。栅极间绝缘体材料层447可被布置在源极线层448(例如，掺杂多晶硅)上方，该源极线层可被布置在衬底450(例如，硅衬底)上方。在一些情况下，第一字线可与控制栅极层444相对应，并且第二字线可与控制栅极层445相对应。
在一个实施方案中，在存储器孔内，隧穿层材料438(例如，包括薄氧化物)、电荷俘获层材料440(例如，氮化硅)、电介质层442(例如，氧化物)和沟道层材料436(例如，无掺杂多晶硅)可被沉积在存储器孔内并且被布置以便形成反转NAND串。如图4C所描绘的，隧穿层材料438可被布置在存储器孔内或内部。隧穿层材料438可包括多层电介质堆栈(诸如ONO电介质堆栈)的一部分，该多层电介质堆栈包括二氧化硅(“O”)和氮化硅(“N”)的交替层。在一些情况下，芯材料层434(例如，氧化物)可形成在存储器孔内。在其他情况下，可省略芯材料层434。位线接触层432可形成在存储器孔的顶部处并且连接到沟道层材料436。沟道层材料436可在存储器孔的底部处连接到源极线层448。因此，在这种情况下，位线接触层432在存储器孔的顶部处连接到反转NAND串，并且源极线接触层448在存储器孔的底部处连接到反转NAND串。
在一个实施方案中，位线接触层432可包括第一导电类型(例如，n型)的材料，并且源极线接触层448可包括不同于第一导电类型的第二导电类型(例如，p型)的材料。在一个示例中，位线接触层432可包括n型材料(例如，n型多晶硅)，并且源极线接触层448可包括p型材料(例如，p型多晶硅)。在另一个示例中，位线接触层432可包括p型材料(例如，p型多晶硅)，并且源极线接触层448可包括n型材料(例如，n型多晶硅)。因此，在一些情况下，反转NAND串可包括不对称的源极和漏极，该不对称的源极和漏极可用于为使用反转NAND串执行的存储器操作(例如，编程操作、擦除操作和读取操作)提供电子供应(经由n型材料)和空穴供应(经由p型材料)两者。存储器操作可包括n沟道操作和/或p沟道操作，这取决于应用于反转NAND串的偏置条件。
图4D描绘了竖直NAND结构的另一个实施方案。竖直NAND结构包括反转NAND串，该反转NAND串形成在衬底480上方并且被取向成使得反转NAND串与衬底480正交。反转NAND串可被布置在竖直存储器孔内，该竖直存储器孔被蚀刻穿过控制栅极材料(例如，钨、氮化物或多晶硅)和栅极间绝缘体材料(例如，氧化物或氧化硅)的交替层。如所描绘的，控制栅极材料层包括层474-475，并且栅极间绝缘体材料层包括层476-477。栅极间绝缘体材料层477可被布置在源极线层478(例如，掺杂多晶硅)上方，该源极线层可被布置在衬底480(例如，硅衬底)上方。在一些情况下，第一字线可与控制栅极层474相对应，并且第二字线可与控制栅极层475相对应。
在一个实施方案中，在存储器孔内，隧穿层材料468(例如，包括薄氧化物)、浮栅材料470(例如，多晶硅)、电介质层472(例如，氧化物)和沟道层材料466(例如，无掺杂多晶硅)可被布置以便形成反转NAND串。如图4D所描绘的，隧穿层材料468被布置在存储器孔结构的外部。隧穿层材料468可包括多层电介质堆栈(诸如ONO电介质堆栈)的一部分，该多层电介质堆栈包括二氧化硅(“O”)和氮化硅(“N”)的交替层。在一些情况下，芯材料层464(例如，氧化物)可形成在存储器孔内。在其他情况下，可省略芯材料层464。位线接触层462可形成在存储器孔的顶部处并且连接到沟道层材料466。沟道层材料466可在存储器孔的底部处连接到源极线层478。因此，在这种情况下，位线接触层462在存储器孔的顶部处连接到反转NAND串，并且源极线接触层478在存储器孔的底部处连接到反转NAND串。
在一个实施方案中，位线接触层462可包括第一导电类型(例如，n型)的材料，并且源极线接触层478可包括不同于第一导电类型的第二导电类型(例如，p型)的材料。在一个示例中，位线接触层462可包括n型材料(例如，n型多晶硅)，并且源极线接触层478可包括p型材料(例如，p型多晶硅)。在另一个示例中，位线接触层462可包括p型材料，并且源极线接触层478可包括n型材料(例如，n型多晶硅)。因此，在一些情况下，反转NAND串可包括不对称的源极和漏极，该不对称的源极和漏极可用于为使用反转NAND串执行的存储器操作(例如，编程操作、擦除操作和读取操作)提供电子供应(经由n型材料)和空穴供应(经由p型材料)两者。存储器操作可包括n沟道操作和/或p沟道操作，这取决于应用于反转NAND串的偏置条件。
图4E描绘了反转NAND串的示意图的一个实施方案。如所描绘的，反转NAND串包括串联在源极线(SL)和位线(BL)之间的八个晶体管。在一些实施方案中，该八个晶体管可与图4A中描绘的八个晶体管、图4C中描绘的八个晶体管或图4D中描绘的八个晶体管相对应。漏极侧选择晶体管的栅极连接到SGD，并且源极侧选择晶体管的栅极连接到SGS。在漏极侧选择晶体管和源极侧选择晶体管之间是串联连接的六个存储器单元晶体管，并且每个存储器单元晶体管连接到字线WL0至WL5中的一者。虽然图4E中描绘的反转NAND串仅包括六个存储器单元晶体管，但是其他反转NAND串可包括串联的两个或更多个存储器单元晶体管(例如，32个存储器单元晶体管或64个存储器单元晶体管)。在一个实施方案中，反转NAND串内的存储器单元晶体管可包括反转浮栅晶体管，该反转浮栅晶体管在反转浮栅晶体管的浮栅与反转浮栅晶体管的控制栅极之间具有隧穿层(例如，隧穿氧化物)。浮栅可包括多晶硅。在另一个实施方案中，反转NAND串内的存储器单元晶体管可包括反转电荷俘获晶体管，该反转电荷俘获晶体管在反转电荷俘获晶体管的电荷俘获层与反转电荷俘获晶体管的控制栅极之间具有隧穿层(例如，隧穿氧化物)。电荷俘获层可包括氮化硅。
在一些情况下，竖直NAND结构可包括竖直NAND串或竖直反转NAND串。NAND串可包括浮栅晶体管串。反转NAND串可包括反转浮栅晶体管串。
图5描绘了非易失性存储系统596的一个实施方案，该非易失性存储系统包括用于并行读取和编程存储器单元(例如，NAND多级单元)的页(或其他单元)的读/写电路。如所描绘的，非易失性存储系统596包括存储器管芯598和控制器550。存储器管芯598包括存储器阵列501(例如，NAND闪存阵列)、控制电路510、行解码器530、列解码器560和读/写电路565。在一个实施方案中，通过各种外围电路(例如，行解码器或列解码器)对存储器阵列501的存取在阵列的相对侧上以对称方式实现，使得每侧上的接入线路和电路的密度减少一半。存储器阵列501能够经由行解码器530通过字线寻址，并且能够经由列解码器560通过位线寻址。字线和位线是存储器阵列控制线的示例。读/写电路565包括多个感测块500，该多个感测块允许并行读取或编程存储元件的页。在一些情况下，控制器550可集成在存储器管芯598上。命令和数据经由线路520在主机和控制器550之间传输，并且经由线路518在控制器550和存储器管芯598之间传输。
控制电路510与读/写电路565协作以在存储器阵列501上执行存储器操作。控制电路510包括状态机512、片上地址解码器514和功率控制模块516。状态机512提供存储器操作的芯片级控制。片上地址解码器514提供主机或存储器控制器所使用的硬件地址与解码器530和560所使用的硬件地址之间的地址接口。功率控制模块516控制在存储器操作期间供应到字线和位线的功率和电压。在一个实施方案中，功率控制模块516包括一个或多个电荷泵，该一个或多个电荷泵可生成大于供电电压的电压。
在一些实施方案中，除存储器阵列501之外的一个或多个部件(单独地或组合地)可被称为管理或控制电路。例如，一个或多个管理或控制电路可包括控制电路510、状态机512、解码器530/560、功率控制516、感测块500、读/写电路565、控制器550等中的任何一者或组合。一个或多个管理电路或一个或多个控制电路可执行或促进一个或多个存储器阵列操作，包括擦除、编程或读取操作。
在一个实施方案中，存储器阵列501可被分成大量块(例如，块0-1023或另一量)的存储器单元。如闪存系统常见的，块可以是擦除单元。即，每个块可包含被一起擦除的最小数量的存储器单元。也可使用其他擦除单元。块包含一组NAND串，该组NAND串经由位线和字线访问。通常，块中的所有NAND串共享一组公共的字线。
每个块可被分成特定数量的页。在一个实施方案中，页可以是编程单元。也可使用其他编程单元。一个或多个页的数据通常存储在一行存储器单元中。例如，一个或多个页的数据可存储在连接到公共字线的存储器单元中。在一个实施方案中，同时对连接到公共字线的该组存储器单元进行编程。页可存储一个或多个扇区。扇区可包括用户数据和开销数据(也称为系统数据)。开销数据通常包括标头信息以及已从扇区的用户数据计算出的纠错码(ECC)。控制器(或其他部件)在数据被编程到阵列中时计算ECC，并且还在从阵列读取数据时检查它。另选地，ECC和/或其他开销数据可被存储在与它们所属的用户数据不同的页或甚至不同的块中。用户数据的扇区通常为512字节，对应于磁盘驱动器中扇区的大小。大量页形成块，例如，从8页一直到32页、64页、128页或更多页的任何地方。也可使用不同大小的块、页和扇区。
图6描绘了感测块500(诸如图5中的感测块500)的一个实施方案。单个感测块500可被划分为核心部分(称为感测模块580)和公共部分590。在一个实施方案中，存在用于每个位线的单独感测模块580和用于一组多个感测模块580的一个公共部分590。在一个示例中，感测块将包括一个公共部分590和八个感测模块580。组中的每个感测模块将经由数据总线572与相关联的公共部分通信。
感测模块580包括感测电路570，该感测电路确定已连接位线中的传导电流是高于还是低于预定阈值电平。感测模块580还包括位线锁存器582，该位线锁存器用于设置已连接位线上的电压条件。例如，锁存在位线锁存器582中的预定状态可导致已连接位线被拉至指定编程禁止电压(例如，1.5V-3V)的状态。
公共部分590包括处理器592、一组数据锁存器594以及耦合在该组数据锁存器594与数据总线520之间的I/O接口596。处理器592执行计算。例如，处理器592可确定存储在已感测的存储元件中的数据并且将所确定的数据存储在该组数据锁存器中。该组数据锁存器594可用于在读取操作期间存储由处理器592确定的数据位，或者用于在编程操作期间存储从数据总线520导入的数据位。所导入的数据位表示要编程到存储器阵列(诸如图5中的存储器阵列501)中的写入数据。I/O接口596提供数据锁存器594和数据总线520之间的接口。
在读取操作或其他存储元件感测操作期间，状态机(诸如图5中的状态机512)控制向寻址的存储元件供应不同的控制栅极电压。当其逐步通过与存储器所支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测模块580可在这些电压中的一个电压处跳闸，并且输出将经由总线572从感测模块580提供给处理器592。此时，处理器592通过考虑感测模块的跳闸事件和关于来自状态机的经由输入线593施加的控制栅极电压的信息来确定所导致的存储器状态。然后，其计算存储器状态的二进制编码，并且将所得的数据位存储到数据锁存器594中。在核心部分的另一个实施方案中，位线锁存器582既用作用于锁存感测模块580的输出的锁存器，也用作如上所述的位线锁存器。
在编程操作期间，要编程的数据被存储在该组数据锁存器594中。在状态机512的控制下，编程操作包括一系列编程电压脉冲被施加到所寻址的存储元件的控制栅极。每个编程脉冲之后是读回(或验证过程)以确定存储元件是否已被编程到所需的存储器状态。处理器592监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器592设置位线锁存器582，以便使位线被拉至指定编程禁止电压的状态。即使在其控制栅极出现编程脉冲，这也禁止耦合到位线的存储元件进一步编程。在其他实施方案中，处理器最初加载位线锁存器582，并且感测电路在验证过程期间将其设置为禁止值。
数据锁存器堆栈594包含对应于感测模块的数据锁存器的堆栈。在一个实施方案中，每个感测模块580有三个数据锁存器。数据锁存器可被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线520的串行数据，反之亦然。对应于读/写块的所有数据锁存器可链接在一起以形成块移位寄存器，使得可通过串行传输输入或输出数据块。具体地讲，读/写模块组可被配置为使得其每个数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。
图7A描绘了四状态存储器设备的一组阈值电压分布的一个实施方案，其中每个存储元件存储两位数据。为擦除(E状态)存储元件提供第一阈值电压(Vth)分布700。三个Vth分布702、704和706分别表示编程状态A、B和C。在一个实施方案中，E状态中的阈值电压以及A、B和C分布中的阈值电压为正。在另一个实施方案中，E状态的阈值电压分布为负，而A状态、B状态和C状态分布的阈值电压分布为正。
还提供了三个读取基准电压Vra、Vrb和Vrc，以用于从存储元件读取数据。通过测试给定存储元件的阈值电压是高于还是低于Vra、Vrb和Vrc，系统可确定存储元件所处的状态(例如，编程条件)。
此外，提供三个验证基准电压Vva、Vvb和Vvc。当将存储元件编程到A状态、B状态或C状态时，系统将测试这些存储元件是否具有分别大于或等于Vva、Vvb或Vvc的阈值电压。
在被称为全序列编程的一个实施方案中，存储元件可从E状态直接编程到编程状态A、B或C中的任一者。例如，可首先擦除要编程的存储元件的群体，使得该群体中的所有存储元件处于E状态。然后可使用一系列编程脉冲(诸如图7F所描绘的)将存储元件直接编程到状态A、B或C中。一些存储元件从E状态被编程到A状态，而其他存储元件则从E状态被编程到B状态和/或从E状态被编程到C状态。
另一个选项是针对一个或多个数据状态使用低验证电平和高验证电平。例如，VvaL和Vva分别是针对A状态的较低验证电平和较高验证电平，VvbL和Vvb分别是针对B状态的较低验证电平和较高验证电平，并且VvcL和Vvc分别是针对C状态的较低验证电平和较高验证电平。在一些情况下，不使用VvcL，因为降低的编程精度对于最高状态而言可能是可接受的。在编程期间，当被编程到作为目标状态的A状态的存储元件的Vth超过VvaL时，在缓慢编程模式中将存储元件的编程速度减慢，诸如通过将相关联的位线电压升高到介于标称编程或非禁止电平(例如，0V)与完全禁止电平(例如，4V-6V)之间的电平(例如，0.6V-0.8V)。这通过避免阈值电压的大幅阶跃增加而提供更高的准确性。当Vth达到Vva时，将存储元件锁定以防进一步编程。类似地，当被编程到作为目标状态的B状态的存储元件的Vth超过VvbL时，将存储元件的编程速度减慢，并且当Vth达到Vvb时，将存储元件锁定以防进一步编程。任选地，当被编程到作为目标状态的C状态的存储元件的Vth超过VvcL时，将存储元件的编程速度减慢，并且当Vth达到Vvc时，将存储元件锁定以防进一步编程。该编程技术已被称为快速通过写入或双重验证技术。注意，在一种方法中，双重验证电平不用于最高状态，因为一些过冲对于该状态而言通常是可接受的。相反，双重验证电平可用于编程状态，其高于擦除状态并且低于最高状态。
图7B描绘了双趟次编程技术的第一趟次的一个实施方案。在该示例中，多状态存储元件存储以下两个不同页的数据：下部页和上部页。通过重复来自图7A的阈值电压分布700、702、704和706来描绘四个状态。这些状态以及它们表示的位为：E状态(11)、A状态(01)、B状态(00)和C状态(10)。对于E状态，两个页都存储“1”。对于A状态，下部页存储“1”，并且上部页存储“0”。对于B状态，两个页都存储“0”。对于C状态，下部页存储“0”，并且上部页存储“1”。注意，尽管已将特定位模式分配给状态中的每个状态，但也可分配不同的位模式。
在第一编程趟次中，下部页被编程用于选定字线WLn。如果下部页保持数据1，则存储元件状态保持在状态E(分布700)。如果要将数据编程为0，则升高WLn上的存储元件的阈值电压，使得存储元件被编程到中间(LM或中下)状态(分布705)。在一个实施方案中，在将存储元件从E状态编程到LM状态之后，其在NAND串中的邻近字线WLn+1上的相邻存储元件然后将在邻近字线的相应第一编程趟次中相对于其下部页进行编程。
图7C描绘了图7B中提及的双趟次编程技术的第二趟次的一个实施方案。A状态存储元件从E状态分布700被编程到A状态分布702，B状态存储元件从LM状态分布705被编程到B状态分布704，并且C状态存储元件从LM状态分布705被编程到C状态分布706。
图7D描绘了另一双趟次编程技术的第一趟次的一个实施方案。在该示例中，被称为模糊精细(或进程精细)编程，A状态、B状态和C状态存储元件分别使用较低验证电平VvaL、VvbL和VvcL分别从E状态被编程到分布712、714和716。这是模糊(或进程)编程趟次。例如，可使用相对较大的编程电压步长来将存储元件快速编程到相应较低验证电平。
图7E描绘了图7D中提及的双趟次编程技术的第二趟次的一个实施方案A状态、B状态和C状态存储元件分别使用标称较高验证电平Vva、Vvb和Vvc分别从相应较低分布被编程到相应最终分布702、704和706。这是精细编程趟次。例如，可使用相对较小的编程电压步长来将存储元件缓慢编程到相应最终验证电平，同时避免大的过冲。
尽管编程示例描绘了四个数据状态和两个数据页，但本文所描述的概念可应用于具有多于或少于四个状态和多于或少于两个页的其他具体实施。例如，存储器设备每个存储元件可利用八个或十六个状态。此外，在本文所讨论的示例性编程技术中，存储元件的Vth可随着其被编程到目标数据状态而逐渐升高。然而，可使用以下编程技术，其中存储元件的Vth可随着其被编程到目标数据状态而逐渐降低。
图7F描绘了在编程操作期间施加到选定字线的一系列编程和验证脉冲的一个实施方案。编程操作可包括多个编程验证迭代，其中每个迭代向所选择的字线施加一个或多个编程脉冲，然后施加一个或多个验证脉冲(例如，以验证或确定存储器单元的编程状态或编程电平)。在一个实施方案中，以连续迭代步进式提高编程脉冲。此外，每个编程脉冲可包括具有通过电压(Vpass)电平(例如，6V-8V)的第一部分，其后是处于编程电压(Vpgm)电平(例如，12V-25V)的第二最高幅值部分。例如，如图7F所示，第一编程脉冲800、第二编程脉冲802、第三编程脉冲804和第四编程脉冲806分别具有Vpgm1、Vpgm2、Vpgm3和Vpgm4的编程电压电平。可在每个编程脉冲之后提供一个或多个验证电压808，诸如验证电压Vva、Vvb和Vvc。在一些情况下，一个或多个初始编程脉冲之后没有验证脉冲，因为不期望任何存储元件可能已达到最低编程状态(例如，A状态)。随后，在一些情况下，编程迭代可对A状态验证脉冲，然后是对A状态和B状态使用验证脉冲的编程迭代，然后是对B状态和C状态使用验证脉冲的编程迭代。
图8A描绘了连接到p型掺杂源极线的竖直NAND串的一个实施方案。如所描绘的，竖直NAND串包括由漏极侧选择栅极线SGD控制的漏极侧选择栅极晶体管、由虚设字线WLDD控制的漏极侧虚设晶体管、与字线WL(n+1)至WL(n-1)相对应的多个存储器单元晶体管、由虚设字线WLDS控制的源极侧虚设晶体管、由源极侧选择栅极线SGS控制的第一源极侧选择栅极晶体管以及由源极侧选择栅极线SGSB控制的第二源极侧选择栅极晶体管。第二源极侧选择栅极晶体管可与图3A中描绘的直接连接到源极线的源极侧选择栅极晶体管相对应。漏极侧选择栅极晶体管连接到位线802，并且由源极侧选择栅极线SGSB控制的源极侧选择栅极晶体管连接到源极线806。源极线806可包括硼掺杂硅或硼掺杂多晶硅。竖直NAND串包括在位线802与源极线806之间延伸的多晶硅沟道。竖直NAND串可包括布置在字线与多晶硅沟道之间的竖直电荷俘获层、竖直MANOS层或竖直TANOS层。在读取操作期间，可通过将竖直NAND串内的未选存储器单元晶体管设置为导通状态(例如，通过向连接到未选存储器单元晶体管的未选字线施加Vread或8V)以及向连接到选定存储器单元晶体管的选定字线WL(n)施加读取偏置电压(例如，通过施加Vcgrv或3V)，来确定与字线WL(n)相对应的选定存储器单元晶体管804的阈值电压。读取偏置电压可小于在读取操作期间施加到未选字线的电压。
图8B描绘了在读取操作期间图8A中所描绘的竖直NAND串的一个实施方案。如所描绘的，位线802已被偏置到位线电压1.0V，并且源极线806已被偏置到源极线电压2.2V。由于源极线电压大于位线电压，因此读取电流从源极线806流到位线802。在这种情况下，选定存储器单元晶体管804的阈值电压可小于施加到选定字线WL(n)的电压，使得读取电流朝向位线802流动以对电连接到位线802的感测放大器内的积分电容器或节点充电。感测放大器可感测由于读取电流引起的电荷聚积，以便确定与选定存储器单元晶体管804的阈值电压相对应的数据状态。感测电路可与图5中的读/写电路565相对应。
在一个实施方案中，如果在读取操作期间检测到数据错误，则控制器(诸如图5中的控制电路510或图5中的控制器550)可调节在后续读取操作期间施加到竖直NAND串的源极线电压和/或位线电压。数据错误可被检测为ECC错误或被检测为在读取操作期间读取的数据内的一个或多个位错误。在一个示例中，如果在读取操作期间读取的数据内检测到一个或多个位错误，则控制器可减小施加到位线802的电压(例如，将位线电压从1.0V减小到0.8V)和/或增大源极线电压(例如，将源极线电压从2.2V增大到2.4V)，并且执行后续读取操作以便减少一个或多个位错误的数量。在另一个示例中，如果ECC错误的数量或在读取操作期间读取的数据内的位错误的数量大于位错误的阈值数量(例如，大于两个位错误)，则可在后续读取操作期间增加源极线电压和位线电压之间的电压差(例如，对于后续读取操作，位线电压可保持在1.0V，而源极线电压从2.2V增加到2.5V)。
在一些实施方案中，竖直NAND串的存储器单元晶体管可包括竖直电荷俘获晶体管串。在其他实施方案中，竖直NAND串的存储器单元晶体管可包括竖直浮栅晶体管串。在其他实施方案中，竖直NAND串的存储器单元晶体管可包括竖直反转电荷俘获晶体管串。在其他实施方案中，竖直NAND串的存储器单元晶体管可包括竖直反转浮栅晶体管串。
在编程操作期间，可根据在编程操作期间施加到位线的位线电压，从连接到竖直NAND串的位线802选择性地注入电子。对存储器单元晶体管的编程可从布置成最靠近源极线806的存储器单元晶体管(诸如由字线WL(n-1)控制的存储器单元晶体管)开始，并且朝向布置成最靠近位线802的存储器单元晶体管(诸如由字线WL(n+1)控制的存储器单元晶体管)前进。在一个示例中，与字线WL1相对应的存储器单元晶体管可首先被编程，之后是与字线WL2相对应的存储器单元晶体管。
图8C描绘了在读取操作期间具有n型源极线812和n型位线814的常规NAND串的一个实施方案。如所描绘的，源极线812已被设置为0V的源极线电压，并且位线814已被设置为0.5V的位线电压。与字线WL(n-1)和WL(n+1)相对应的未选字线已被设置为7V，漏极侧选择栅极线SGD已被设置为7V，漏极侧虚设字线WLDD已被设置为7V，源极侧虚设字线WLDS已被设置为7V，源极侧选择栅极线SGS已被设置为7V，并且控制选定存储器单元晶体管的控制栅极的选定字线WL(n)已被设置为读取偏置电压Vr(例如，3V或3.5V)。在这种情况下，当选定存储器单元晶体管的阈值电压小于读取偏置电压Vr时，读取电流816从位线814流到源极线812。
图8D描绘了在读取操作期间具有p型源极线822和n型位线814的NAND串的一个实施方案。如所描绘的，源极线822已被设置为2.2V的源极线电压，并且位线814已被设置为1.0V的位线电压。与字线WL(n-1)和WL(n+1)相对应的未选字线已被设置为7V，漏极侧选择栅极线SGD已被设置为7V，漏极侧虚设字线WLDD已被设置为7V，源极侧虚设字线WLDS已被设置为9V，源极侧选择栅极线SGS已被设置为9V，并且控制选定存储器单元晶体管的控制栅极的选定字线WL(n)已被设置为读取偏置电压Vr(例如，3V)。当选定存储器单元晶体管的阈值电压小于读取偏置电压Vr时，读取电流826从源极线822流到位线814。
图8E描绘了在第二读取操作期间图8D的NAND串的一个实施方案，其中位线电压已从1.0V减小到0.5V。当选定存储器单元晶体管的阈值电压小于读取偏置电压Vr时，读取电流828从源极线822流到位线814。读取电流828可大于图8D中的读取电流826。对位线电压830进行的调节可由控制器基于在先前读取操作期间检测到的位错误的数量来确定。位错误的数量可由ECC电路确定。例如，如果先前读取操作期间的位错误的数量大于两个位错误，则位线电压830可减小500mV。对位线电压830进行的调节也可由控制器基于读取操作期间的温度来确定。例如，如果芯片温度大于阈值温度(例如，大于70摄氏度)，则位线电压830可减小200mV。
图8F描绘了未选存储器块内的未选NAND串的一个实施方案。由于施加到选定存储器块的源极线电压也可被施加到未选存储器块，因此施加到源极线822的源极线电压可导致即使在已将未选NAND串的字线和源极侧选择栅极线设置为0V的情况下泄漏电流也会在未选NAND串内流动。为了减小泄漏电流，可在读取操作的执行之前将选定存储器块和未选存储器块的源极侧选择栅极晶体管的阈值电压设置为负阈值电压。如所描绘的，源极侧选择栅极晶体管832的阈值电压已被设置为-2V，并且源极侧虚设晶体管834的阈值电压已被设置为3V。
在一些实施方案中，可基于在读取操作期间施加到源极线822的源极线电压来设置源极侧选择栅极晶体管的阈值电压。在一个示例中，控制器可确定在第一读取操作期间施加到源极线的源极线电压将为第一电压(例如，2.0V)，并且作为响应，控制器可使源极侧选择栅极晶体管的阈值电压被设置为绝对值大于第一电压的负阈值电压(例如，-2.2V)。在第二读取操作的执行之前，控制器可确定在第二读取操作期间施加到源极线的源极线电压将为大于第一电压的第二电压(例如，2.5V)，并且作为响应，控制器可使源极侧选择栅极晶体管的阈值电压被设置为绝对值大于第二电压的负阈值电压(例如，-3V)。
图8G描绘了未选存储器块内的未选NAND串的一个实施方案。由于施加到选定存储器块的源极线电压也可被施加到未选存储器块，因此施加到源极线822的源极线电压可导致即使在已将未选NAND串的字线和源极侧选择栅极线接地或设置为0V的情况下泄漏电流也会在未选NAND串内流动。为了减小泄漏电流，可在读取操作的执行之前将源极侧选择栅极晶体管和源极侧虚设晶体管的阈值电压设置为负阈值电压。如所描绘的，源极侧选择栅极晶体管832的阈值电压已被设置为-2V，并且源极侧虚设晶体管836的阈值电压已被设置为-3V。在一些情况下，施加到与NAND串的源极侧选择栅极晶体管邻近的源极侧虚设晶体管的阈值电压可在负值上大于或小于施加到源极侧选择栅极晶体管的阈值电压。
图8H描绘了未选存储器块内的未选NAND串的一个实施方案。由于施加到选定存储器块的源极线电压也可被施加到未选存储器块以提高物理布局效率，因此施加到源极线822的源极线电压可导致即使在已将未选NAND串的字线和源极侧选择栅极线接地的情况下泄漏电流也会在未选NAND串内流动。为了减小泄漏电流，可在读取操作的执行之前将选定存储器块和未选存储器块的源极侧虚设晶体管的阈值电压设置为负阈值电压。如所描绘的，源极侧选择栅极晶体管838的阈值电压已被设置为2V，并且源极侧虚设晶体管836的阈值电压已被设置为-3V。在一些情况下，源极侧虚设晶体管836的阈值电压可被设置为负阈值电压，该负阈值电压的绝对值大于施加到源极线822的源极线电压。例如，如果源极线电压为2.2V，则源极侧虚设晶体管836的阈值电压可被设置为-2.3V或-3V。
图9A至图9B描绘了描述用于执行读取操作的过程的一个实施方案的流程图。在一个实施方案中，图9A至图9B的过程可由非易失性存储系统(诸如图5中的非易失性存储系统596)执行。在另一个实施方案中，图9A至图9B的过程可由控制电路(诸如图5中的控制电路510)执行。
在步骤902中，确定在读取操作期间要施加到连接到NAND串的源极线的源极线电压。在一个示例中，控制器可访问存储在非易失性存储器中的查找表，以便识别要施加的源极线电压。在读取操作期间要施加的源极线电压可取决于芯片温度。例如，如果芯片温度低于阈值温度(例如，低于45摄氏度)，则源极线电压可包括第一电压(例如，2.2V)，或者如果芯片温度高于阈值温度，则源极线电压可包括大于第一电压的第二电压。控制器可使源极线电压被施加到源极线，诸如图8D中的源极线822。在步骤904中，基于源极线电压来对NAND串的源极侧选择栅极晶体管的阈值电压进行编程、擦除或设置。可编程晶体管的阈值电压可经由擦除操作或编程操作被设置为所需阈值电压。在一个实施方案中，控制器可将源极侧选择栅极晶体管的阈值电压设置为负阈值电压，该负阈值电压的绝对值大于在读取操作期间要施加到源极线的源极线电压。
在步骤906中，确定在读取操作期间要施加到连接到NAND串的位线的位线电压。位线电压可小于源极线电压。在一个示例中，位线电压可包括1.0V，并且源极线电压可包括2.2V。在步骤908中，确定在读取操作期间要施加到未选字线的未选字线电压，该未选字线连接到NAND串的第二存储器单元晶体管的控制栅极。在步骤910中，确定在读取操作期间要施加到选定字线的选定字线电压，该选定字线连接到NAND串的第一存储器单元晶体管的控制栅极。参考图8D，选定字线可与字线WL(n)相对应，并且未选字线可与字线WL(n+1)相对应。在步骤912中，将源极线设置为源极线电压。在步骤914中，将位线设置为位线电压。位线电压可小于源极线电压。在一些情况下，可增加源极线电压和位线电压之间的电压差，以便改善感测裕度或改善感测放大器确定存储器单元晶体管的存储数据状态的能力。在步骤916中，将未选字线设置为未选字线电压。在步骤918中，将选定字线设置为选定字线电压。
在步骤920中，当源极线被设置为源极线电压、位线被设置为位线电压、未选字线被设置为未选字线电压并且选定字线被设置为选定字线电压时，执行读取操作。读取操作可涉及感测放大器或读/写电路(诸如图5中的读/写电路565)，该感测放大器或读/写电路被配置为确定选定存储器单元晶体管的阈值电压电平和对应的数据状态。在步骤922中，在读取操作期间检测读取错误。读取错误可由错误检测和校正电路检测，并且如果在读取操作期间在从NAND串读取的数据内检测到一个或多个位错误，则可检测到读取错误。在步骤924中，响应于对读取错误的检测而更新或调节位线电压。在一个示例中，控制器可响应于检测到在读取操作期间已发生一个或多个位错误而减小在读取操作之后执行的第二读取操作期间施加到位线的位线电压。在步骤926中，当源极线被设置为源极线电压、位线被设置为更新的位线电压、未选字线被设置为未选字线电压并且选定字线被设置为选定字线电压时，执行第二读取操作。
图9C描绘了描述用于执行读取操作的过程的另一个实施方案的流程图。在一个实施方案中，图9C的过程可由非易失性存储系统(诸如图5中的非易失性存储系统596)执行。在另一个实施方案中，图9C的过程可由控制电路(诸如图5中的控制电路510)执行。
在步骤932中，确定在读取操作期间要施加到连接到NAND串的源极线的源极线电压。源极线可与p型材料(诸如硼掺杂多晶硅)相对应。在步骤934中，确定在读取操作期间要施加到连接到NAND串的位线的位线电压。位线可与n型材料(诸如磷掺杂多晶硅)相对应。在步骤936中，基于在读取操作期间要施加到源极线的源极线电压来(例如，经由擦除操作)设置NAND串的源极侧选择栅极晶体管的阈值电压。在步骤938中，基于在读取操作期间要施加到源极线的源极线电压来对NAND串的源极侧虚设晶体管的阈值电压进行编程、擦除或设置。在步骤940中，当在设置源极侧选择栅极晶体管和源极侧虚设晶体管的阈值电压之后将源极线偏置到源极线电压并且将位线偏置到位线电压时，执行读取操作。源极侧选择栅极晶体管和源极侧虚设晶体管的阈值电压均可包括负阈值电压，以便减小未选存储器块的NAND串中的泄漏电流。
在步骤942中，检测到通过未选NAND串的泄漏电流大于阈值电流(例如，大于0.1mA)。泄漏电流可使用片上泄漏检测电路来检测。在步骤944中，响应于检测到泄漏电流大于阈值电流而将NAND串的源极侧选择栅极晶体管的阈值电压减小或变得更负。在一个实施方案中，控制器可检测泄漏电流已超过0.1mA，并且作为响应，可使源极侧选择栅极晶体管的阈值电压被设置为在负值上小0.5V的阈值电压。例如，控制器可使源极侧选择栅极晶体管的阈值电压从-2V调节到-2.5V。
在其他实施方案中，控制器可检测泄漏电流已超过阈值电流，并且作为响应，可减小源极侧选择栅极晶体管的阈值电压并且减小在一个或多个后续读取操作期间施加到源极线的源极线电压。在一个示例中，控制器可使源极侧选择栅极晶体管的阈值电压变得更负500mV，并且使在后续读取操作期间施加到源极线的源极线电压减小300mV。
图9D描绘了描述用于执行读取操作的过程的另选实施方案的流程图。在一个实施方案中，图9D的过程可由非易失性存储系统(诸如图5中的非易失性存储系统596)执行。在另一个实施方案中，图9D的过程可由控制电路(诸如图5中的控制电路510)执行。
在步骤952中，确定在读取操作期间要施加到连接到NAND串的源极线的源极线电压。在步骤954中，确定在读取操作期间要施加到连接到NAND串的位线的位线电压。要施加到源极线的源极线电压和要施加到位线的位线电压可经由存储在非易失性存储器中的查找表来确定。在步骤956中，基于在读取操作期间要施加的源极线电压和位线电压来确定NAND串的源极侧选择栅极晶体管的阈值电压电平。
在一个实施方案中，源极侧选择栅极晶体管的阈值电压电平可取决于源极线电压和位线电压之间的电压差。例如，如果源极线电压和位线电压之间的电压差大于第一电压(例如，大于2V)，则可将源极侧选择栅极晶体管的阈值电压电平设置为第一负阈值电压(例如，-2V)；然而，如果源极线电压和位线电压之间的电压差不大于第一电压(例如，小于2V)，则可将源极侧选择栅极晶体管的阈值电压电平设置为在负值上大于第一负阈值电压的第二负阈值电压(例如，设置为-1.5V)。
在另一个实施方案中，源极侧选择栅极晶体管的阈值电压电平可被设置为绝对值大于源极线电压的负阈值电压。例如，如果源极线电压为正2V，则源极侧选择栅极晶体管的阈值电压电平可被设置为负2.5V或负3.0V。
在步骤958中，将源极侧选择栅极晶体管的阈值电压进行编程、擦除或设置为阈值电压电平。在步骤960中，检测到芯片温度已超过阈值温度。片上温度传感器可用于检测芯片温度是否已超过阈值温度(例如，大于55摄氏度)。在步骤962中，响应于检测到芯片温度已超过阈值温度而减小源极侧选择栅极晶体管的阈值电压(例如，减小500mV)。由于泄漏电流可随着芯片温度的升高而增加，因此源极侧选择栅极晶体管的阈值电压的降低可减小泄漏电流。在步骤964中，当在减小NAND串的源极侧选择栅极晶体管的阈值电压之后将源极线偏置到源极线电压并且将位线偏置到位线电压时，执行NAND串上的读取操作。
所公开的技术的一个实施方案包括：NAND串，该NAND串包括连接到位线的漏极侧选择栅极晶体管和连接到源极线的源极侧选择栅极晶体管；和一个或多个控制电路，该一个或多个控制电路与位线和源极线通信。一个或多个控制电路被配置为确定在读取操作期间要施加到源极线的源极线电压以及基于该源极线电压来确定源极侧选择栅极晶体管的阈值电压电平。一个或多个控制电路被配置为在读取操作之前将源极侧选择栅极晶体管的阈值电压设置为阈值电压电平以及将位线设置为小于在读取操作期间施加到源极线的源极线电压的位线电压。
所公开的技术的一个实施方案包括：获取在读取操作期间要施加到连接到NAND串的源极线的源极线电压；以及获取在读取操作期间要施加到连接到NAND串的位线的位线电压。位线电压小于源极线电压。该方法还包括：基于在读取操作期间要施加到源极线的源极线电压来确定NAND串的源极侧选择栅极晶体管的阈值电压电平；在执行读取操作之前将源极侧选择栅极晶体管的阈值电压设置为阈值电压电平；以及当在基于在读取操作期间施加到源极线的源极线电压将源极侧选择栅极晶体管的阈值电压设置为阈值电压电平之后将源极线设置为源极线电压并且将位线设置为位线电压时，执行读取操作以确定NAND串内的选定存储器单元晶体管的数据状态。
所公开的技术的一个实施方案包括NAND串和一个或多个控制电路。NAND串包括第一存储器单元晶体管和具有负阈值电压的源极侧选择栅极晶体管，该源极侧选择栅极晶体管连接到p型掺杂源极线。一个或多个控制电路与NAND串通信。一个或多个控制电路被配置为确定要施加到连接到第一存储器单元晶体管的控制栅极的选定字线的选定字线电压，以及确定要施加到连接到NAND串的第二存储器单元晶体管的控制栅极的未选字线的未选字线电压，该未选字线电压大于选定字线电压。一个或多个控制电路被配置为在选定字线被设置为选定字线电压并且未选字线被设置为未选字线电压时读取第一存储器单元晶体管。
所公开的技术的一个实施方案包括获取要施加到选定字线的选定字线电压，该选定字线连接到NAND串的第一存储器单元晶体管的控制栅极。NAND串包括具有负阈值电压的源极侧选择栅极晶体管，该源极侧选择栅极晶体管连接到p型掺杂源极线。该方法还包括获取要施加到未选字线的未选字线电压，该未选字线连接到NAND串的第二存储器单元晶体管的控制栅极。未选字线电压大于选定字线电压。该方法还包括在选定字线被设置为选定字线电压并且未选字线被设置为未选字线电压时确定第一存储器单元晶体管的数据状态。
出于本文的目的，应当注意，附图中描绘的各种特征的尺寸不一定按比例绘制。
出于本文档的目的，说明书中对“实施方案(an embodiment)”、“一个实施方案(one embodiment)”、“一些实施方案(some embodiments)”或“另一个实施方案(anotherembodiment)”的引用可用于描述不同的实施方案，并且不一定指相同的实施方案。
出于本文的目的，连接可以是直接连接或间接连接(例如，通过另一部分)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中定义的主题不一定限于上述特定特征或动作。相反，上面描述的特定特征和动作被公开作为实现权利要求的示例形式。

Claims (15)

1.一种非易失性存储系统，所述非易失性存储系统包括：
NAND串，所述NAND串包括连接到位线的漏极侧选择栅极晶体管和连接到源极线的源极侧选择栅极晶体管；和
一个或多个控制电路，所述一个或多个控制电路与所述位线和所述源极线通信，所述一个或多个控制电路被配置为确定在读取操作期间要施加到所述源极线的源极线电压以及基于所述源极线电压来确定所述源极侧选择栅极晶体管的阈值电压电平，所述一个或多个控制电路被配置为在所述读取操作之前将所述源极侧选择栅极晶体管的阈值电压设置为所述阈值电压电平，以及被配置为将所述位线设置为小于在所述读取操作期间施加到所述源极线的所述源极线电压的位线电压。
2.根据权利要求1所述的非易失性存储系统，其中：
所述位线包括n型掺杂位线，并且所述源极线包括p型掺杂源极线。
3.根据权利要求1至2中任一项所述的非易失性存储系统，其中：
所述源极侧选择栅极晶体管的所述阈值电压包括负阈值电压。
4.根据权利要求1至3中任一项所述的非易失性存储系统，其中：
所述源极侧选择栅极晶体管的所述阈值电压包括负阈值电压，所述负阈值电压的绝对值大于所述源极线电压。
5.根据权利要求1至4中任一项所述的非易失性存储系统，还包括：
基于所述源极线电压来确定所述NAND串的源极侧虚设晶体管的阈值电压，所述源极侧虚设晶体管被布置在所述NAND串的所述源极侧选择栅极晶体管和存储器单元晶体管之间；以及
在所述读取操作的执行之前设置所述源极侧虚设晶体管的所述阈值电压。
6.根据权利要求5所述的非易失性存储系统，其中：
所述源极侧虚设晶体管的所述阈值电压包括负阈值电压，所述负阈值电压小于所述源极侧选择栅极晶体管的所述阈值电压。
7.根据权利要求1至6中任一项所述的非易失性存储系统，其中：
所述NAND串包括竖直NAND串。
8.根据权利要求7所述的非易失性存储系统，其中：
所述竖直NAND串包括多个电荷俘获晶体管。
9.根据权利要求7所述的非易失性存储系统，其中：
所述竖直NAND串包括多个反转电荷俘获晶体管。
10.根据权利要求1至9中任一项所述的非易失性存储系统，其中：
所述一个或多个控制电路被配置为基于所述源极线电压和所述位线电压来确定所述源极侧选择栅极晶体管的所述阈值电压电平。
11.一种用于操作非易失性存储器的方法，所述方法包括：
获取在读取操作期间要施加到连接到NAND串的源极线的源极线电压；
获取在所述读取操作期间要施加到连接到所述NAND串的位线的位线电压，所述位线电压小于所述源极线电压；
基于在所述读取操作期间要施加到所述源极线的所述源极线电压来确定所述NAND串的源极侧选择栅极晶体管的阈值电压电平；
在执行所述读取操作之前将所述源极侧选择栅极晶体管的阈值电压设置为所述阈值电压电平；以及
当在将所述源极侧选择栅极晶体管的所述阈值电压设置为所述阈值电压电平之后将所述源极线设置为所述源极线电压并且将所述位线设置为所述位线电压时，执行所述读取操作以确定所述NAND串内的选定存储器单元晶体管的数据状态。
12.根据权利要求11所述的方法，其中：
所述源极线与p型材料相对应；并且
所述位线与n型材料相对应。
13.根据权利要求11至12中任一项所述的方法，其中：
所述源极侧选择栅极晶体管的所述阈值电压包括负阈值电压。
14.根据权利要求11至13中任一项所述的方法，其中：
所述源极侧选择栅极晶体管的所述阈值电压包括负阈值电压，所述负阈值电压的绝对值大于所述源极线电压。
15.根据权利要求11至14中任一项所述的方法，还包括：
基于所述源极线电压来确定所述NAND串的源极侧虚设晶体管的阈值电压，所述源极侧虚设晶体管被布置在所述NAND串的所述源极侧选择栅极晶体管和所述选定存储器单元晶体管之间；以及
在执行所述读取操作之前将所述源极侧虚设晶体管的所述阈值电压设置为负阈值电压。
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