KR20210087484A - 부스팅 판독 스킴을 이용한 임계 전압 설정 - Google Patents

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키요히꼬 사까끼바라
히로끼 야베
켄 오와다
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샌디스크 테크놀로지스 엘엘씨
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Abstract

폴리실리콘 채널들 및 p 형 도핑된 소스 라인들을 갖는 NAND 스트링들을 사용하여 판독 교란을 감소시키는 방법들이 기술된다. NAND 스트링 내의 선택된 메모리 셀 트랜지스터에 대한 부스팅된 판독 동작 동안, 백 게이트 바이어스 또는 비트 라인 전압이 NAND 스트링에 접속된 비트 라인에 인가될 수 있고, 비트 라인 전압보다 더 큰 소스 라인 전압이 NAND 스트링에 접속된 소스 라인에 인가될 수 있는데; 이들 바이어스 조건들로, 전자들이 판독 동작 동안 비트 라인으로부터 주입되고 소스 라인에서 소멸될 수 있다. 선택되지 않은 메모리 블록들에서 NAND 스트링들을 통한 누설 전류들을 회피하기 위해, NAND 스트링들의 소스 측 선택 게이트 트랜지스터들의 임계 전압들은 판독 동작 동안 인가되는 소스 라인 전압보다 더 큰 절대 전압 값을 갖는 음의 임계 전압으로 설정될 수 있다.

Description

부스팅 판독 스킴을 이용한 임계 전압 설정
반도체 메모리는 셀룰러 전화기들, 디지털 카메라들, 개인 휴대 정보 단말기들, 의료용 전자기기들, 모바일 컴퓨팅 디바이스들, 및 비모바일 컴퓨팅 디바이스들과 같은 다양한 전자 디바이스들에서 널리 사용된다. 반도체 메모리는 비휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는, 비휘발성 메모리가 전력원(예컨대, 배터리)에 접속되어 있지 않을 때에도 정보가 저장되고 보유될 수 있게 한다. 비휘발성 메모리의 예들은 플래시 메모리(예컨대, NAND 유형 및 NOR 유형 플래시 메모리) 및 EEPROM(Electrically Erasable Programmable Read-Only Memory)을 포함한다.
플래시 메모리 및 EEPROM 둘 모두는 플로팅 게이트 트랜지스터들을 이용한다. 각각의 플로팅 게이트 트랜지스터에 대해, 플로팅 게이트가 플로팅 게이트 트랜지스터의 채널 영역 위에 포지셔닝되고 그로부터 절연된다. 채널 영역은 플로팅 게이트 트랜지스터의 소스 영역과 드레인 영역 사이에 포지셔닝된다. 제어 게이트가 플로팅 게이트 위에 포지셔닝되고 그로부터 절연된다. 플로팅 게이트 트랜지스터의 임계 전압은 플로팅 게이트 상에 저장되는 전하의 양을 설정함으로써 제어될 수 있다. 플로팅 게이트 상의 전하의 양은 전형적으로 파울러 노드하임(Fowler-Nordheim, F-N) 터널링 또는 고온 전자 주입을 사용하여 제어된다. 임계 전압을 조정하는 능력은 플로팅 게이트 트랜지스터가 비휘발성 저장 요소 또는 메모리 셀로서 동작할 수 있게 한다. 일부 경우들에서, 메모리 셀당 하나 초과의 데이터 비트(즉, 다중 레벨 또는 다중 상태 메모리 셀)가 다수의 임계 전압들 또는 임계 전압 범위들을 프로그래밍하고 판독함으로써 제공될 수 있다.
NAND 플래시 메모리 구조체들은 전형적으로 2개의 선택 게이트들과 직렬로 그리고 그들 사이에 다수의 플로팅 게이트 트랜지스터들을 배열한다. 직렬의 플로팅 게이트 트랜지스터들 및 선택 게이트들(예컨대, 소스 측 선택 게이트 및 드레인 측 선택 게이트)은 NAND 스트링으로 지칭될 수 있다. 최근에, NAND 플래시 메모리는 비트당 비용을 감소시키기 위해 스케일링되었다. 그러나, 프로세스 기하 구조들이 축소됨에 따라, 많은 설계 및 프로세스 문제들이 야기된다. 이들 문제들은 증가된 이웃하는 워드 라인 간섭, 감소된 데이터 보유력, 및 증가된 누설 전류들을 포함한다.
도 1은 NAND 스트링의 일 실시예를 도시한다.
도 2는 대응하는 회로도를 사용하여 도 1의 NAND 스트링의 일 실시예를 도시한다.
도 3a는 복수의 NAND 스트링들을 포함하는 메모리 블록의 일 실시예를 도시한다.
도 3b는 셀당 3 비트 메모리 셀에 대한 가능한 임계 전압 분포들의 일 실시예를 도시한다.
도 3c는 프로그래밍 동작 동안의 NAND 스트링의 일 실시예를 도시한다.
도 4a는 수직 NAND 구조체의 일 실시예를 도시한다.
도 4b는 도 4a의 선 X-X를 따라 취해진 단면도의 일 실시예를 도시한다.
도 4c 및 도 4d는 수직 NAND 구조체들의 다양한 실시예를 도시한다.
도 4e는 반전된 NAND 스트링의 개략적 표현의 일 실시예를 도시한다.
도 5는 비휘발성 저장 시스템의 일 실시예를 도시한다.
도 6은 감지 블록의 일 실시예를 도시한다.
도 7a는 각각의 저장 요소가 2 비트의 데이터를 저장하는 4 상태(four-state) 메모리 디바이스에 대한 임계 전압 분포들의 세트의 일 실시예를 도시한다.
도 7b는 2 패스(two-pass) 프로그래밍 기법 중 제1 패스의 일 실시예를 도시한다.
도 7c는 2 패스 프로그래밍 기법 중 제2 패스의 일 실시예를 도시한다.
도 7d는 다른 2 패스 프로그래밍 기법 중 제1 패스의 일 실시예를 도시한다.
도 7e는 2 패스 프로그래밍 기법 중 제2 패스의 일 실시예를 도시한다.
도 7f는 프로그래밍 동작 동안 선택된 워드 라인에 인가되는 일련의 프로그래밍 펄스 및 검증 펄스의 일 실시예를 도시한다.
도 8a는 p 형 도핑된 소스 라인에 접속하는 수직 NAND 스트링의 일 실시예를 도시한다.
도 8b는 판독 동작 동안 도 8a에 도시된 수직 NAND 스트링의 일 실시예를 도시한다.
도 8c는 판독 동작 동안 n 형 소스 라인 및 n 형 비트 라인을 갖는 종래의 NAND 스트링의 일 실시예를 도시한다.
도 8d는 판독 동작 동안 p 형 소스 라인 및 n 형 비트 라인을 갖는 NAND 스트링의 일 실시예를 도시한다.
도 8e는 비트 라인 전압이 1.0 V로부터 0.5 V로 감소된 제2 판독 동작 동안의 도 8d의 NAND 스트링의 일 실시예를 도시한다.
도 8f는 선택되지 않은 메모리 블록 내의 선택되지 않은 NAND 스트링의 일 실시예를 도시한다.
도 8g는 선택되지 않은 메모리 블록 내의 선택되지 않은 NAND 스트링의 다른 실시예를 도시한다.
도 8h는 선택되지 않은 메모리 블록 내의 선택되지 않은 NAND 스트링의 다른 실시예를 도시한다.
도 9a 및 도 9b는 판독 동작들을 수행하기 위한 프로세스의 일 실시예를 설명하는 흐름도를 도시한다.
도 9c는 판독 동작을 수행하기 위한 프로세스의 다른 실시예를 설명하는 흐름도를 도시한다.
도 9d는 판독 동작을 수행하기 위한 프로세스의 대안의 실시예를 설명하는 흐름도를 도시한다.
실리콘 기반 또는 폴리실리콘 채널들 및 p 형 도핑된 소스 라인들을 갖는 NAND 스트링들(예컨대, 수직 NAND 스트링 또는 수평 NAND 스트링)을 사용하여 비휘발성 메모리를 제조하는 비용을 감소시키고 판독 방해를 감소시키기 위한 기술이 설명된다. P 형 도핑된 소스 라인을 이용하는 NAND 스트링 내의 선택된 메모리 셀 트랜지스터에 대한 부스팅된 판독 동작 동안, 백 게이트 바이어스(back-gate bias) 또는 비트 라인 전압이 NAND 스트링에 접속된 비트 라인에 인가될 수 있고, 비트 라인 전압보다 더 큰 소스 라인 전압이 NAND 스트링에 접속된 소스 라인에 인가될 수 있는데; 이들 바이어스 조건들로, 전자들이 판독 동작 동안 비트 라인으로부터 주입되고 소스 라인에서 소멸될 수 있다. 부스팅된 판독 동작 동안, 비트 라인은 소스 라인으로부터 비트 라인 내로 흐르는 전류 및 소스 라인에서 발생하는 전자-홀 재조합을 갖는 자유 전자들의 소스로서 작용할 수 있고; 대조적으로, n 형 도핑된 소스 라인을 이용하는 NAND 스트링을 이용한 종래의 판독 동작 동안, 소스 라인은 비트 라인으로부터 소스 라인을 향해 흐르는 전류를 갖는 자유 전자들의 소스로서 작용한다.
P 형 도핑된 소스 라인을 이용하는 NAND 스트링의 판독 동작 동안 비트 라인에 대한 백 게이트 바이어스의 인가는 짧은 채널 효과들의 억제 및 이웃하는 워드 라인 간섭의 감소로 인해 판독 동작의 성능을 개선할 수 있다. 이웃하는 워드 라인에 접속된 이웃하는 메모리 셀 트랜지스터가 메모리 셀 트랜지스터의 임계 전압의 이전 프로그래밍에 후속하여 프로그래밍되는 것으로 인한 메모리 셀 트랜지스터의 프로그래밍된 임계 전압에서의 시프팅의 양 또는 이웃하는 워드 라인 간섭은, 이웃하는 메모리 셀 트랜지스터가 최고 데이터 상태로(예컨대, 셀당 3비트 메모리에서 G 상태로) 프로그래밍될 때 가장 크다. P 형 도핑된(예컨대, 붕소 도핑된) 소스 라인에 접속되는 다결정 실리콘(또는 폴리실리콘) 채널을 갖는 NAND 스트링이 n 형 도핑된 소스 라인을 갖는 종래의 NAND 스트링에서 사용된 것과 같은 선택된 워드 라인에 대한 동일한 인가된 프로그래밍 전압(예컨대, Vpgm)에 대해 더 높은 프로그래밍된 임계 전압들을 허용할 수 있기 때문에, 이웃하는 메모리 셀 트랜지스터들의 프로그래밍 동안 이웃하는 워드 라인 간섭의 양이 감소될 수 있다. 더욱이, 판독 동작 동안 비트 라인에 대한 백 게이트 바이어스의 인가는 또한, 비트 라인에 접속된 감지 증폭기들에 대한 전류 감지를 용이하게 할 수 있다.
일부 실시예들에서, 메모리 블록은 복수의 NAND 스트링들 또는 NAND 플래시 메모리 구조체들, 예컨대 수직 NAND 구조체들 또는 BiCS(bit cost scalable) NAND 구조체들을 포함할 수 있다. 각각의 NAND 구조체는 p 형 도핑된 소스 라인을 이용하는 NAND 스트링을 포함할 수 있다. 메모리 블록과 통신하는 제어기(또는 하나 이상의 제어 회로들)는 부스팅된 판독 동작 이전에 메모리 블록 내의 NAND 스트링에 접속되는 소스 라인에 인가될 소스 라인 전압을 결정하고, 부스팅된 판독 동작 동안 소스 라인에 인가될 소스 라인 전압에 기초하여 NAND 스트링에 대한 소스 측 선택 게이트 트랜지스터의 임계 전압에 대한 임계 전압 레벨을 결정하고, NAND 스트링에 대한 소스 측 선택 게이트 트랜지스터의 임계 전압을 부스팅된 판독 동작을 수행하기 이전에 임계 전압 레벨로 설정할 수 있다. 일례에서, 부스팅된 판독 동작 이전에, 소스 측 선택 게이트 트랜지스터의 임계 전압은 음의 임계 전압으로(예컨대, 마이너스 3 볼트 또는 -3 V로) 설정될 수 있다.
일 실시예에서, 소스 측 선택 게이트 트랜지스터의 임계 전압은 메모리 다이의 테스트 또는 분류 동안(예컨대, 웨이퍼 분류 또는 다이 분류 동안) 설정될 수 있고, 메모리 다이의 동작 동안 고정된 채로 유지될 수 있다. 다른 실시예들에서, 소스 측 선택 게이트 트랜지스터의 임계 전압은 메모리 다이의 테스트 또는 분류 동안 초기에 설정될 수 있고, 이어서, 칩 온도 및/또는 프로그래밍/소거 사이클들의 수에 기초하여 메모리 다이 기준마다 또는 페이지 기준마다 시간 경과에 따라 동적으로 조정될 수 있다. 일례에서, 칩 온도가 임계 온도보다 크면, 소스 측 선택 게이트 트랜지스터의 임계 전압이 감소되거나 더 음의 값으로 될 수 있다(예컨대, -2 V에서 -3 V로 조정됨). 다른
예에서, 특정 페이지에 대한 프로그래밍/소거 사이클들의 수가 사이클들의 임계 수를 초과하면(예컨대, 15 사이클들을 초과함), 소스 측 선택 게이트 트랜지스터의 임계 전압은 감소되거나 더 음의 값으로 될 수 있다(예컨대, -1 V로부터 -2 V로 조정됨). 소스 측 선택 게이트 트랜지스터의 임계 전압은 칩 온도 및/또는 프로그래밍/소거 사이클들의 수에 기초하여 주기적으로(예컨대, 10 ms마다) 업데이트될 수 있다.
NAND 스트링 내의 소스 측 선택 게이트 트랜지스터 또는 프로그래밍가능 트랜지스터의 임계 전압을 음의 임계 전압으로 설정하기 위해, 소거 동작이 수행될 수 있다. 소거 동작 동안, 메모리 블록 내의 모든 프로그래밍가능 트랜지스터들은 소거되거나 음의 임계 전압으로 설정된 그들의 임계 전압들을 가질 수 있다. 일부 경우들에서, 소스 측 선택 게이트 트랜지스터의 임계 전압을 다른 프로그래밍가능 트랜지스터들보다 더 음의 임계 전압으로 설정하기 위해, 소스 측 선택 게이트 트랜지스터의 제어 게이트에 접속된 소스 측 선택 게이트 라인에 인가되는 전압이 소거 동작 동안 감소될 수 있다. 예를 들어, 소거 동작 동안, 소스 측 선택 게이트 라인은 0 V로 설정될 수 있는 반면, 메모리 셀 트랜지스터들의 제어 게이트들에 접속된 워드 라인들은 1 V로 설정된다.
일부 경우들에서, 제어기는, 부스팅된 판독 동작 동안 소스 라인에 인가될 소스 라인 전압에 기초하여 또는 부스팅된 판독 동작 동안 인가될 비트 라인 전압과 소스 라인 전압 사이의 전압 차이에 기초하여, NAND 스트링에 대한 소스 측 선택 게이트 트랜지스터의 임계 전압을 결정된 임계 전압 레벨로 또는 NAND 스트링의 메모리 셀 트랜지스터들과 소스 측 선택 게이트 트랜지스터 사이에 배열되는 NAND 스트링의 소스 측 상의 더미 워드 라인 트랜지스터의 임계 전압 및 소스 측 선택 게이트 트랜지스터의 임계 전압 둘 모두로 프로그래밍할지 또는 소거할지 여부를 결정할 수 있다. 일례에서, 부스팅된 판독 동작 동안 인가될 소스 라인 전압과 비트 라인 전압 사이의 전압 차이가 임계 전압 차이보다 크면(예컨대, 2 V보다 큼), 소스 측 선택 게이트 트랜지스터 및 더미 워드 라인 트랜지스터 둘 모두에 대한 임계 전압들이 음의 임계 전압으로(예컨대, -2 V로) 소거될 수 있지만; 부스팅된 판독 동작 동안 인가될 소스 라인 전압과 비트 라인 전압 사이의 전압 차이가 임계 전압 차이보다 크지 않으면(예컨대, 2 V 미만임), 소스 측 선택 게이트 트랜지스터에 대한 임계 전압은 음의 임계 전압으로(예컨대, -3 V로) 소거될 수 있고, 소스 측 더미 워드 라인 트랜지스터에 대한 임계 전압은 양의 임계 전압으로(예컨대, + 3 V로) 프로그래밍될 수 있다.
다른 예에서, 부스팅된 판독 동작 동안 인가될 소스 라인 전압이 임계 소스 라인 전압보다 더 크면(예컨대, 2 V보다 큼), 소스 측 선택 게이트 트랜지스터에 대한 임계 전압은 임계 소스 라인 전압보다 큰 절대값을 갖는 음의 임계 전압으로 설정될 수 있지만(예컨대, 임계 소스 라인 전압이 2 V이면, 소스 측 선택 게이트 트랜지스터에 대한 음의 임계 전압은 -2.2 V일 수 있음); 부스팅된 판독 동작 동안 인가될 소스 라인 전압이 임계 소스 라인 전압보다 크지 않으면(예컨대, 0.7 V 미만임), 소스 측 선택 게이트 트랜지스터에 대한 임계 전압은 음이 아닌 임계 전압으로 프로그래밍될 수 있다(예컨대, 판독 동작 동안 인가될 임계 소스 라인 전압이 0.5 V이면, 소스 측 선택 게이트 트랜지스터에 대한 임계 전압은 0 V 또는 3 V로 설정될 수 있음).
P 형 도핑된 소스 라인들을 이용하는 NAND 스트링들을 사용하고 소스 라인들을 판독 동작 동안 NAND 스트링들에 접속되는 비트 라인들에 인가된 비트 라인 전압들보다 더 큰 소스 라인 전압으로 바이어싱하는 것에 관한 하나의 기술적 사안은, 선택된 메모리 블록들과 동일한 소스 라인들에 접속되는 선택되지 않은 메모리 블록들 내의 선택되지 않은 NAND 스트링들 내에서 실질적인 누설 전류가 발생할 수 있다는 것이다. 소스 라인들 및 비트 라인들 둘 모두가 선택된 메모리 블록들 및 선택되지 않은 메모리 블록들 둘 모두를 가로질러 연장될 수 있기 때문에, 소스 라인들에 인가되는 순방향 바이어스로 인한 선택되지 않은 NAND 스트링들을 통한 원하지 않는 채널 전류는 증가된 전력 소비 및 감소된 배터리 수명을 야기할 수 있다. 선택되지 않은 메모리 블록들에서 NAND 스트링들을 통한 원하지 않는 누설 전류들을 회피하기 위해, 소스 측 선택 게이트들의 임계 전압 레벨들은 음의 임계 전압으로(예컨대, 판독 동작 동안 소스 라인들에 인가되는 양의 소스 라인 전압보다 더 큰 절대 전압 값을 갖는 음의 임계 전압 레벨로) 설정될 수 있다. 판독 동작 이전에 소스 측 선택 게이트들의 임계 전압들을 음의 임계 전압으로 설정하는 것의 하나의 기술적 이점은, 판독 동작 동안 소스 라인들로부터 선택되지 않은 NAND 스트링들의 채널들 내로 주입되는 홀들이 차단될 수 있고 선택되지 않은 NAND 스트링들을 통한 누설 전류들이 상당히 감소될 수 있다는 것이다.
일 실시예에서, 비휘발성 저장 시스템은 비휘발성 메모리 셀들의 하나 이상의 2차원 어레이들을 포함할 수 있다. 2차원 메모리 어레이 내의 메모리 셀들은 메모리 셀들의 단일 층을 형성할 수 있고, X 방향 및 Y 방향에서 제어 라인들(예컨대, 워드 라인들 및 비트 라인들)을 통해 선택될 수 있다. 다른 실시예에서, 비휘발성 저장 시스템은 메모리 셀들의 2개 이상의 층들이 어떠한 개재 기판들도 없이 단일 기판 위에 형성될 수 있는, 하나 이상의 모놀리식 3차원 메모리 어레이들을 포함할 수 있다. 일부 경우들에서, 3차원 메모리 어레이는 기판 위에 그리고 기판에 직교하여 위치되는 메모리 셀들의 하나 이상의 수직 컬럼(column)들을 포함할 수 있다. 일례에서, 비휘발성 저장 시스템은 수직 비트 라인들, 또는 반도체 기판에 직교하여 배열되는 비트 라인들을 갖는 메모리 어레이를 포함할 수 있다. 기판은 실리콘 기판을 포함할 수 있다.
일부 실시예들에서, 비휘발성 저장 시스템은 실리콘 기판 위에 배치된 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 이상의 물리 레벨들에 모놀리식으로 형성되는 비휘발성 메모리를 포함할 수 있다. 비휘발성 저장 시스템은 또한, 메모리 셀들의 동작과 연관된 회로부(예컨대, 디코더들, 상태 기계들, 페이지 레지스터들, 또는 메모리 셀들의 판독 또는 프로그래밍을 제어하기 위한 제어 회로부)를 포함할 수 있다. 메모리 셀들의 동작과 연관된 회로부는 기판 위에 위치되거나 기판 내에 위치될 수 있다.
일부 실시예들에서, 비휘발성 저장 시스템은 모놀리식 3차원 메모리 어레이를 포함할 수 있다. 모놀리식 3차원 메모리 어레이는 메모리 셀들의 하나 이상의 레벨들을 포함할 수 있다. 메모리 셀들의 하나 이상의 레벨들 중 제1 레벨 내의 각각의 메모리 셀은 기판 위에(예컨대, 단결정 기판 또는 결정질 실리콘 기판 위에) 위치되는 활성 영역을 포함할 수 있다. 일례에서, 활성 영역은 반도체 접합부(예컨대, P-N 접합부)를 포함할 수 있다. 활성 영역은 트랜지스터의 소스 또는 드레인 영역의 일부분을 포함할 수 있다. 다른 예에서, 활성 영역은 트랜지스터의 채널 영역을 포함할 수 있다.
도 1은 NAND 스트링(90)의 일 실시예를 도시한다. 도 2는 대응하는 회로도를 사용하여 도 1의 NAND 스트링의 일 실시예를 도시한다. 도시된 바와 같이, NAND 스트링(90)은 제1 선택 게이트(120)(즉, 드레인 측 선택 게이트)와 제2 선택 게이트(122)(즉, 소스 측 선택 게이트) 사이에 직렬로 4개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 NAND 스트링(90)을 비트 라인(126)에 접속시킨다. 선택 게이트(122)는 NAND 스트링(90)을 소스 라인(128)에 접속시킨다. 선택 게이트(120)는 적절한 전압을 제어 게이트(120CG)에 인가함으로써(즉, 도 2의 선택 라인(SGD)을 통해) 제어된다. 선택 게이트(122)는 적절한 전압을 제어 게이트(122CG)에 인가함으로써(즉, 도 2의 선택 라인(SGS)을 통해) 제어된다. 트랜지스터들(100, 102, 104, 106) 각각은 제어 게이트 및 플로팅 게이트를 포함한다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 포함하고, 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함하고, 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함하고, 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트들(100CG, 102CG, 104CG, 106CG)은 워드 라인들(WL3, WL2, WL1, WL0)에 각각 접속된다.
도 1 및 도 2는 NAND 스트링 내의 4개의 플로팅 게이트 트랜지스터들을 보여주지만, 4개의 플로팅 게이트 트랜지스터들의 사용은 단지 예로서 제공된다는 점에 유의한다. NAND 스트링은 4개 미만 또는 4개 초과의 플로팅 게이트 트랜지스터들(또는 메모리 셀들)을 가질 수 있다. 예를 들어, 일부 NAND 스트링들은 16개의 메모리 셀들, 32개의 메모리 셀들, 64개의 메모리 셀들, 128개의 메모리 셀들 등을 포함할 수 있다. 본 명세서에서의 논의는 NAND 스트링 내의 임의의 특정 수의 메모리 셀들로 제한되지 않는다. 일 실시예는 66개의 메모리 셀들을 갖는 NAND 스트링들을 사용하며, 여기서 64개의 메모리 셀들은 데이터를 저장하는 데 사용되고, 메모리 셀들 중 2개의 메모리 셀은 그들이 사용자 액세스가능 데이터를 저장하지 않기 때문에 더미 메모리 셀들로 지칭될 수 있다.
NAND 플래시 메모리 구조체를 사용하는 플래시 메모리 시스템에 대한 전형적인 아키텍처는 메모리 블록 내에 복수의 NAND 스트링들을 포함한다. 메모리 블록은 소거 단위를 포함할 수 있다. 일부 경우들에서, 메모리 블록 내의 NAND 스트링들은 공통 웰(예컨대, P 웰)을 공유할 수 있다. 각각의 NAND 스트링은 (예컨대, 선택 라인(SGS)에 의해 제어되는) 그의 소스 측 선택 게이트에 의해 공통 소스 라인에 접속되고, (예컨대, 선택 라인(SGD)에 의해 제어되는) 그의 드레인 측 선택 게이트에 의해 그의 연관된 비트 라인에 접속될 수 있다. 전형적으로, 각각의 비트 라인은 워드 라인들에 수직인 방향으로 그의 연관된 NAND 스트링의 상부에서(또는 그 위에서) 실행되고, 감지 증폭기에 접속된다.
일부 실시예들에서, 프로그래밍 동작 동안, 프로그래밍되지 않을 저장 요소들(예컨대, 목표 데이터 상태로의 프로그래밍을 이전에 완료한 저장 요소들)은 연관된 채널 영역들을 부스팅(예컨대, 워드 라인 커플링을 통해 채널 영역들을 자체 부스팅)함으로써 프로그래밍이 금지되거나 록아웃(lock out)될 수 있다. 선택되지 않은 저장 요소(또는 선택되지 않은 NAND 스트링)는 금지된 또는 록아웃된 저장 요소(또는 금지된 NAND 스트링)로 지칭될 수 있는데, 이는 그것이 프로그래밍 동작의 주어진 프로그래밍 반복 동안 프로그래밍이 금지되거나 록아웃되기 때문이다.
NAND 유형 플래시 메모리를 사용하는 기술이 본 명세서에 기술되지만, 본 명세서에 개시된 기술은 또한 다른 유형들의 비휘발성 저장 디바이스들 및 아키텍처들(예컨대, NOR 유형 플래시 메모리)에 적용될 수 있다. 더욱이, 플로팅 게이트 트랜지스터들을 사용하는 기술이 본 명세서에 기술되지만, 본 명세서에 기술된 기술은 또한 전하 트래핑, 상-변화(예컨대, 칼코게나이드 재료들), 또는 상태 변화 재료들을 채용하는 것을 포함하는 다른 메모리 기술들에 적용되거나 그와 함께 사용될 수 있다.
도 3a는 복수의 NAND 스트링들을 포함하는 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 각각의 NAND 스트링은 (Y+1)개의 메모리 셀들을 포함한다. 각각의 NAND 스트링은 드레인 측 선택 신호(SGD)에 의해 제어되는 드레인 측 선택 게이트를 통해 드레인 측 상의 (X+1)개의 비트 라인들 중 하나의 비트 라인(즉, 비트 라인들(BL0 내지 BLX) 중 하나의 비트 라인)에 접속된다. 각각의 NAND 스트링은 소스 측 선택 신호(SGS)에 의해 제어되는 소스 측 선택 게이트를 통해 소스 라인(소스)에 접속된다. 일 실시예에서, 소스 측 선택 신호(SGS)에 의해 제어되는 소스 측 선택 게이트 및 드레인 측 선택 신호(SGD)에 의해 제어되는 드레인 측 선택 게이트는 플로팅 게이트들을 갖지 않는 트랜지스터들 또는 플로팅 게이트 구조체를 포함하는 트랜지스터들을 포함할 수 있다.
일부 실시예들에서, 반도체 다이 상의 공간을 절약하기 위해, 2개의 인접한 NAND 스트링들(또는 메모리 셀들 내의 다른 그룹)은 공통 비트 라인을 공유할 수 있다(즉, 공유된 비트 라인 메모리 아키텍처). 일부 경우들에서, 2개 초과의 NAND 스트링들이 공통 비트 라인을 공유할 수 있다. 일례에서, 신호(SGD)는 2개의 드레인 측 선택 신호들(SGD1, SGD2)로 대체될 수 있다. 이어서, 쌍의 각각의 NAND 스트링은 2개의 드레인 측 선택 게이트들을 가질 것이고, 이들 각각은 2개의 드레인 측 선택 신호들(SGD1, SGD2)의 상이한 드레인 측 선택 신호에 접속된다. 각각의 NAND 스트링에 대한 2개의 드레인 측 선택 게이트들 중 하나의 선택 게이트는 그의 임계 전압이 0 볼트보다 낮은 공핍 모드 트랜지스터(depletion mode transistor)일 수 있다. 각각의 NAND 스트링의 드레인 측 상에 2개의 선택 게이트들을 사용하는 것에 관한 하나의 잠재적인 문제는 2개의 드레인 측 선택 게이트들이 (하나의 드레인 측 선택 트랜지스터와 비교하여) 다이 상의 더 많은 영역을 필요로 한다는 것이다. 따라서, 집적 회로 영역 관점에서, 각각의 NAND 스트링에 대해 하나의 드레인 측 선택 게이트만을 사용하고, 이어서 쌍의 각각의 NAND 스트링을 2개의 드레인 측 선택 신호들 중 하나의 선택 신호만으로 접속시키는 것이 유리할 수 있다.
일 실시예에서, 프로그래밍 동작 동안, NAND 플래시 메모리 셀과 같은 메모리 셀을 프로그래밍할 때, 프로그래밍 전압이 메모리 셀의 제어 게이트에 인가될 수 있고 대응하는 비트 라인은 접지될 수 있다. 이들 프로그래밍 바이어스 조건들은 전자들이 필드 보조 전자 터널링(field-assisted electron tunneling)을 통해 플로팅 게이트 내로 주입되게 할 수 있고, 그에 의해 메모리 셀의 임계 전압을 상승시킬 수 있다. 프로그래밍 동작 동안에 제어 게이트에 인가되는 프로그래밍 전압은 일련의 펄스들로서 인가될 수 있다. 일부 경우들에서, 프로그래밍 펄스들의 크기는 미리결정된 스텝 크기만큼 각각의 연속적인 펄스로 증가될 수 있다. 프로그래밍 펄스들 사이에서, 하나 이상의 검증 동작들이 수행될 수 있다. 프로그래밍 동작 동안, 그들의 의도된 프로그래밍 상태들에 도달한 메모리 셀들은 프로그래밍 금지된 메모리 셀들의 채널 영역들을 부스팅함으로써 프로그래밍이 록아웃되고 금지될 수 있다.
일 실시예에서, 메모리 셀들은 충분한 기간 동안 p 웰을 소거 전압(예컨대, 20 볼트)으로 상승시키고, 소스 및 비트 라인들이 플로팅 상태에 있는 동안 메모리 셀들의 선택된 블록의 워드 라인들을 접지시킴으로써 소거될 수 있다. 이들 소거 바이어스 조건들은 전자들이 플로팅 게이트로부터 터널링 산화물을 통해 전달되게 할 수 있고, 그에 의해 선택된 블록 내의 메모리 셀들의 임계 전압을 낮출 수 있다. 일부 경우들에서, 소거 동작은 전체 메모리 평면 상에서, 메모리 평면 내의 개별 블록들 상에서, 또는 메모리 셀들의 다른 단위로 수행될 수 있다.
일부 실시예들에서, 검증 동작들 및/또는 판독 동작들 동안, 선택된 워드 라인은 전압에 접속(또는 바이어싱)될 수 있으며, 이러한 전압의 레벨은 특정 메모리 셀의 임계 전압이 그러한 레벨에 도달하였는지를 결정하기 위해 각각의 판독 및 검증 동작에 대하여 지정된다. 워드 라인 전압을 인가한 후에, 메모리 셀의 전도 전류는 메모리 셀이 워드 라인에 인가된 전압에 응답하여 충분한 양의 전류를 전도하였는지를 결정하도록 측정(또는 감지)될 수 있다. 전도 전류가 소정 값보다 큰 것으로 측정되면, 메모리 셀이 턴온되었고 워드 라인에 인가된 전압이 메모리 셀의 임계 전압보다 크다고 가정된다. 전도 전류가 소정 값보다 큰 것으로 측정되지 않으면, 메모리 셀이 턴온되지 않았고 워드 라인에 인가된 전압이 메모리 셀의 임계 전압보다 크지 않다고 가정된다.
판독 또는 검증 동작 동안 메모리 셀의 전도 전류를 측정하는 많은 방법들이 있다. 일례에서, 메모리 셀의 전도 전류는 그것이 감지 증폭기 내의 전용 커패시터를 방전시키거나 충전시키는 비율에 의해 측정될 수 있다. 다른 예에서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함한 NAND 스트링이 대응하는 비트 라인 상의 전압을 방전시킬 수 있게 한다(또는 방전시키지 못한다). 비트 라인의 전압(또는 감지 증폭기 내의 전용 커패시터 양단의 전압)은 비트 라인이 특정 양만큼 방전되었는지 여부를 결정하기 위해 소정 기간 후에 측정될 수 있다.
도 3b는 셀당 3 비트 메모리 셀(즉, 메모리 셀은 3 비트의 데이터를 저장할 수 있음)에 대한 가능한 임계 전압 분포들(또는 데이터 상태들)의 일 실시예를 도시한다. 그러나, 다른 실시예들은 (예컨대, 메모리 셀당 4 비트 이상의 데이터와 같은) 메모리 셀당 3 비트 초과 또는 미만의 데이터를 사용할 수 있다. (검증과 함께) 성공적인 프로그래밍 프로세스의 종료 시에, 메모리 페이지 또는 메모리 블록 내의 메모리 셀들의 임계 전압들은, 적절하게, 프로그래밍된 메모리 셀들에 대한 하나 이상의 임계 전압 분포 내에 또는 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야 한다.
도시된 바와 같이, 각각의 메모리 셀은 3 비트의 데이터를 저장할 수 있고; 따라서, 8개의 유효 데이터 상태들(S0 내지 S7)이 있다. 일 실시예에서, 데이터 상태(S0)는 0 볼트 아래이고, 데이터 상태들(S1 내지 S7)은 0 볼트 위이다. 다른 실시예들에서, 모든 8개의 데이터 상태들은 0 볼트 위이거나, 다른 배열들이 구현될 수 있다. 일 실시예에서, 임계 전압 분포(S0)는 분포들(S1 내지 S7)보다 더 넓다.
각각의 데이터 상태(S0 내지 S7)는 메모리 셀에 저장된 3개의 비트들에 대한 고유 값에 대응한다. 일 실시예에서, S0=111, S1=110, S2=101, S3=100, S4=011, S5=010, S6=001, 및 S7=000이다. 상태들(S0 내지 S7)로의 데이터의 다른 맵핑들이 또한 사용될 수 있다. 일 실시예에서, 메모리 셀에 저장되는 데이터의 비트들 모두가 동일한 논리 페이지에 저장된다. 다른 실시예들에서, 메모리 셀에 저장되는 데이터의 각각의 비트는 상이한 페이지들에 대응한다. 따라서, 3 비트의 데이터를 저장하는 메모리 셀은 제1 페이지, 제2 페이지 및 제3 페이지에 데이터를 포함할 것이다. 일부 실시예들에서, 동일한 워드 라인에 접속된 메모리 셀들 모두가 데이터의 동일한 3개의 페이지들에 데이터를 저장할 것이다. 일부 실시예들에서, 워드 라인에 접속된 메모리 셀들은 (예컨대, 홀수 및 짝수 비트 라인들에 의해) 페이지들의 상이한 세트들로 그룹화될 수 있다.
일부 예시적인 구현예들에서, 메모리 셀들은 상태 S0으로 소거될 것이다. 상태 S0으로부터, 메모리 셀들은 상태들(S1 내지 S7) 중 임의의 것으로 프로그래밍될 수 있다. 프로그래밍은 상승하는 크기들을 갖는 펄스들의 세트를 메모리 셀들의 제어 게이트들에 인가함으로써 수행될 수 있다. 펄스들 사이에서, 프로그래밍되고 있는 메모리 셀들이 그들의 목표 임계 전압에 도달했는지 여부를 결정하기 위해 (예컨대, 검증 레벨들(Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7)을 사용하여) 검증 동작들의 세트가 수행될 수 있다. 상태 S1로 프로그래밍되고 있는 메모리 셀들은 그들의 임계 전압이 Vv1에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S2로 프로그래밍되고 있는 메모리 셀들은 그들의 임계 전압이 Vv2에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S3으로 프로그래밍되고 있는 메모리 셀들은 그들의 임계 전압이 Vv3에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S4로 프로그래밍되고 있는 메모리 셀들은 그들의 임계 전압이 Vv4에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S5로 프로그래밍되고 있는 메모리 셀들은 그들의 임계 전압이 Vv5에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S6으로 프로그래밍되고 있는 메모리 셀들은 그들의 임계 전압이 Vv6에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S7로 프로그래밍되고 있는 메모리 셀들은 그들의 임계 전압이 Vv7에 도달하였는지를 알기 위해 테스트될 것이다.
3 비트의 데이터를 저장하는 메모리 셀들을 판독할 때, 메모리 셀들이 어느 상태에 있는지를 결정하기 위해 판독 비교 포인트들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)에서 다수의 판독들이 수행될 것이다. 메모리 셀이 Vr1에 응답하여 턴온되면, 그것은 상태 S0에 있다. 메모리 셀이 Vr2에 응답하여 턴온되지만 Vr1에 응답하여 턴온되지 않으면, 그것은 상태 S1에 있다. 메모리 셀이 Vr3에 응답하여 턴온되지만 Vr2에 응답하여 턴온되지 않으면, 그것은 상태 S2에 있다. 메모리 셀이 Vr4에 응답하여 턴온되지만 Vr3에 응답하여 턴온되지 않으면, 그것은 상태 S3에 있다. 메모리 셀이 Vr5에 응답하여 턴온되지만 Vr4에 응답하여 턴온되지 않으면, 그것은 상태 S4에 있다. 메모리 셀이 Vr6에 응답하여 턴온되지만 Vr5에 응답하여 턴온되지 않으면, 그것은 상태 S5에 있다. 메모리 셀이 Vr7에 응답하여 턴온되지만 Vr6에 응답하여 턴온되지 않으면, 그것은 상태 S6에 있다. 메모리 셀이 Vr7에 응답하여 턴온되지 않으면, 그것은 상태 S7에 있다.
도 3c는 프로그래밍 동작 동안의 NAND 스트링(300)의 일 실시예를 도시한다. NAND 스트링(300)의 저장 요소(예컨대, WL5와 연관된 저장 요소(316))를 프로그래밍할 때, 프로그래밍 전압이 저장 요소와 연관된 선택된 워드 라인에 인가될 수 있고, 저전압(예컨대, 접지)이 저장 요소와 연관된 비트 라인에 인가될 수 있다. 도시된 바와 같이, NAND 스트링(300)은 기판(310) 위에 형성된 소스 측 선택 게이트(306), 드레인 측 선택 게이트(308), 및 8개의 워드 라인들(WL0 내지 WL7)을 포함한다. VSGS가 소스 측 선택 게이트(306)에 인가될 수 있고, VSGD는 드레인 측 선택 게이트(308)에 인가될 수 있다. 비트 라인(302)은 VBL로 바이어싱될 수 있고, 소스 라인(304)은 VSOURCE로 바이어싱될 수 있다. 프로그래밍 동작 동안, 프로그래밍 전압(VPGM)이 선택된 워드 라인(WL5)에 인가될 수 있는데, 이는 선택된 저장 요소(316)와 연관된다.
부스팅 모드의 일례에서, 저장 요소(316)가 선택된 저장 요소인 경우, 상대적으로 낮은 전압, VLOW(예컨대, 2 내지 6 V)가 소스 측 워드 라인(WL3)에 인가될 수 있는 반면, 격리 전압, VISO(예컨대, 0 내지 4 V)는 격리 워드 라인으로 지칭되는 다른 소스 측 워드 라인(WL2)에 인가될 수 있고, 패스 전압, VPASS가 NAND 스트링(300)과 연관되는 나머지 워드 라인들(이러한 경우에서, 워드 라인들(WL0, WL1, WL4, WL6, WL7))에 인가될 수 있다. VISO 및 VLOW의 절대값들은 상대적으로 크고 부분적으로 중첩되는 범위에 걸쳐 변할 수 있지만, VISO는 VLOW 보다 더 작을 수 있다. 일부 경우들에서, VISO는 VLOW보다 더 작을 수 있는데, 이는 VPASS보다 더 작고, 이는 VPGM 보다 더 작다.
도 4a는 수직 NAND 구조체의 일 실시예를 도시한다. 수직 NAND 구조체는 기판(424) 위에 형성되는 반전된 NAND 스트링을 포함하고, 반전된 NAND 스트링이 기판(424)에 직교하도록 배향된다. 반전된 NAND 스트링은 반전된 플로팅 게이트 트랜지스터의 플로팅 게이트와 반전된 플로팅 게이트 트랜지스터의 제어 게이트 사이에 터널링 산화물을 갖는 반전된 플로팅 게이트 트랜지스터를 포함하는 NAND 스트링을 포함할 수 있다. 플로팅 게이트와 제어 게이트 사이의 터널링 산화물의 배열은, 반전된 플로팅 게이트 트랜지스터들의 프로그래밍 및/또는 소거를 위한 메커니즘(예컨대, 이송 메커니즘으로서의 F-N 터널링)이 반전된 플로팅 게이트 트랜지스터의 플로팅 게이트와 채널 사이에서보다는 플로팅 게이트와 제어 게이트 사이에서 발생할 수 있게 한다. 반전된 NAND 스트링은 제어 게이트 재료(예컨대, 텅스텐, 질화물, 또는 폴리실리콘) 및 게이트간 절연체 재료(예컨대, 산화물 또는 실리콘 이산화물)의 교번하는 층들을 통해 에칭되는 수직 메모리 홀 내에 배열될 수 있다. 도시된 바와 같이, 제어 게이트 재료의 층들은 층(417) 및 층들(414 내지 416)을 포함하고, 게이트간 절연체 재료의 층들은 층들(418 내지 420)을 포함한다. 게이트간 절연체 재료 층(420)은 기판(424)(예컨대, 실리콘 기판) 위에 배열될 수 있는 소스 라인 층(422)(예컨대, 도핑된 폴리실리콘) 위에 배열될 수 있다. 일부 경우들에서, 제1 워드 라인(WL1)은 제어 게이트 층(414)과 대응할 수 있고, 제2 워드 라인(WLO)은 제어 게이트 층(415)과 대응할 수 있고, 소스 측 선택 게이트 라인(SGS)은 제어 게이트 층(416)과 대응할 수 있다.
일 실시예에서, 메모리 홀 내에서, 터널링 층 재료(408)(예컨대, 얇은 산화물을 포함함), 플로팅 게이트 재료(410)(예컨대, 폴리실리콘), 유전체 층(412)(예컨대, 산화물), 및 채널 층 재료(406)(예컨대, 도핑되지 않은 폴리실리콘)가 메모리 홀 내에 침착되고 배열되어 반전된 NAND 스트링을 형성할 수 있다. 도 4a에 도시된 바와 같이, 터널링 층 재료(408)는 메모리 홀 내에 또는 그 내부에 배열된다. 터널링 층 재료(408)는 실리콘 이산화물("O") 및 실리콘 질화물("N")의 교번하는 층들을 포함하는 ONO 유전체 스택과 같은 다층 유전체 스택의 일부분을 포함할 수 있다. 일부 경우들에서, 터널링 층 재료(408)는 실리콘 이산화물의 유전 상수보다 더 큰 유전 상수를 갖는 하이-K 유전체 재료(예컨대, 하프늄 기반 하이-K 유전체들 또는 하프늄 산화물)를 포함할 수 있다. 일부 경우들에서, 코어 재료 층(404)(예컨대, 산화물)이 메모리 홀 내에 형성될 수 있다. 다른 경우들에서, 코어 재료 층(404)은 생략될 수 있다. 비트 라인 콘택층(402)이 메모리 홀의 상부에 형성되고 채널 층 재료(406)에 접속되거나 그에 직접 인접해 있을 수 있다. 채널 층 재료(406)는 메모리 홀의 하부에서 소스 라인 층(422)에 접속할 수 있다. 따라서, 이 경우에, 비트 라인 콘택층(402)은 메모리 홀의 상부에서 반전된 NAND 스트링에 접속하고, 소스 라인 콘택층(422)은 메모리 홀의 하부에서 반전된 NAND 스트링에 접속한다.
일 실시예에서, 비트 라인 콘택층(402)은 제1 전도성 유형(예컨대, n 형)의 재료를 포함할 수 있고, 소스 라인 콘택층(422)은 제1 전도성 유형과는 상이한 제2 전도성 유형(예컨대, p 형)의 재료를 포함할 수 있다. 일례에서, 비트 라인 콘택층(402)은 n 형 재료(예컨대, n 형 폴리실리콘)를 포함할 수 있고, 소스 라인 콘택층(422)은 p 형 재료(예컨대, p 형 폴리실리콘)를 포함할 수 있다. 다른 예에서, 비트 라인 콘택층(402)은 p 형 재료를 포함할 수 있고, 소스 라인 콘택층(422)은 n 형 재료(예컨대, n 형 폴리실리콘)를 포함할 수 있다. 따라서, 일부 경우들에서, 반전된 NAND 스트링은, 반전된 NAND 스트링을 사용하여 수행되는 메모리 동작들(예컨대, 프로그래밍 동작, 소거 동작, 및 판독 동작)을 위한 (n 형 재료를 통한) 전자 공급 및 (p 형 재료를 통한) 홀 공급 둘 모두를 제공하는 데 사용될 수 있는 비대칭 소스 및 드레인을 포함할 수 있다. 메모리 동작들은 반전된 NAND 스트링에 인가되는 바이어스 조건들에 따라 n 채널 동작들 및/또는 p 채널 동작들을 포함할 수 있다.
일 실시예에서, 반전된 NAND 스트링은 제어 게이트 층(예컨대, 텅스텐)에 인접하여 배열되는 터널링 층(예컨대, 얇은 산화물)에 인접하여 배열되는 플로팅 게이트 층(또는 전하 트랩 층)에 인접하여 배열되는 차단 층(예컨대, 산화물 층 또는 다른 유전체 층)에 인접하여 배열되는 채널 층(예컨대, 도핑되지 않은 폴리실리콘 채널 층)에 인접하여 배열되는 코어 재료 층(예컨대, 산화물 층 또는 다른 유전체 층)을 사용하여 형성될 수 있다. 터널링 층은 차단 층의 두께보다 더 작은 두께를 가질 수 있다.
도 4b는 도 4a의 선 X-X를 따라 취해진 단면도의 일 실시예를 도시한다. 도시된 바와 같이, 반전된 NAND 스트링은 제어 게이트 재료 층(417)에 의해 둘러싸인 터널링 층 재료(408)에 의해 둘러싸인 플로팅 게이트 재료(410)에 의해 둘러싸인 유전체 층(412)에 의해 둘러싸인 채널 층 재료(406)에 의해 둘러싸인 내측 코어 재료 층(404)을 포함한다. 일 실시예에서, 도 4a는 도 4b의 선 Y-Y를 따라 취해진 단면도를 도시할 수 있다. 일 실시예에서, 반전된 NAND 스트링은 수직 원통형 구조체 또는 수직 테이퍼진 원통형 구조체를 사용하여 형성될 수 있다. 이러한 경우에, 반전된 NAND 스트링의 유전체 재료(412), 플로팅 게이트 재료(410), 터널링 층 재료(408), 및 채널 층 재료(406)는 코어 재료 층(404)을 둘러싸는 수직 환형(annular) 구조체들을 포함할 수 있다. 다른 실시예에서, 반전된 NAND 스트링은 수직 기둥형 구조체 또는 수직 직사각형 프리즘 구조체를 사용하여 형성될 수 있다.
도 4c는 수직 NAND 구조체의 다른 실시예를 도시한다. 수직 NAND 구조체는 기판(450) 위에 형성되는 반전된 NAND 스트링을 포함하고, 반전된 NAND 스트링이 기판(450)에 직교하도록 배향된다. 반전된 NAND 스트링은 제어 게이트 재료(예컨대, 텅스텐, 질화물, 또는 폴리실리콘) 및 게이트간 절연체 재료(예컨대, 산화물 또는 실리콘 산화물)의 교번하는 층들을 통해 에칭되는 수직 메모리 홀 내에 배열될 수 있다. 도시된 바와 같이, 제어 게이트 재료의 층들은 층들(444, 445)을 포함하고, 게이트간 절연체 재료의 층들은 층들(446, 447)을 포함한다. 게이트간 절연체 재료 층(447)은 기판(450)(예컨대, 실리콘 기판) 위에 배열될 수 있는 소스 라인 층(448)(예컨대, 도핑된 폴리실리콘) 위에 배열될 수 있다. 일부 경우들에서, 제1 워드 라인이 제어 게이트 층(444)과 대응할 수 있고, 제2 워드 라인이 제어 게이트 층(445)과 대응할 수 있다.
일 실시예에서, 메모리 홀 내에서, 터널링 층 재료(438)(예컨대, 얇은 산화물을 포함함), 전하 트랩 층 재료(440)(예컨대, 실리콘 질화물), 유전체 층(442)(예컨대, 산화물), 및 채널 층 재료(436)(예컨대, 도핑되지 않은 폴리실리콘)가 메모리 홀 내에 침착되고 배열되어 반전된 NAND 스트링을 형성할 수 있다. 도 4c에 도시된 바와 같이, 터널링 층 재료(438)는 메모리 홀 내에 또는 그 내부에 배열될 수 있다. 터널링 층 재료(438)는 실리콘 이산화물("O") 및 실리콘 질화물("N")의 교번하는 층들을 포함하는 ONO 유전체 스택과 같은 다층 유전체 스택의 일부분을 포함할 수 있다. 일부 경우들에서, 코어 재료 층(434)(예컨대, 산화물)이 메모리 홀 내에 형성될 수 있다. 다른 경우들에서, 코어 재료 층(434)은 생략될 수 있다. 비트 라인 콘택층(432)이 메모리 홀의 상부에 형성되고 채널 층 재료(436)에 접속될 수 있다. 채널 층 재료(436)는 메모리 홀의 하부에서 소스 라인 층(448)에 접속될 수 있다. 따라서, 이 경우에, 비트 라인 콘택층(432)은 메모리 홀의 상부에서 반전된 NAND 스트링에 접속하고, 소스 라인 콘택층(448)은 메모리 홀의 하부에서 반전된 NAND 스트링에 접속한다.
일 실시예에서, 비트 라인 콘택층(432)은 제1 전도성 유형(예컨대, n 형)의 재료를 포함할 수 있고, 소스 라인 콘택층(448)은 제1 전도성 유형과는 상이한 제2 전도성 유형(예컨대, p 형)의 재료를 포함할 수 있다. 일례에서, 비트 라인 콘택층(432)은 n 형 재료(예컨대, n 형 폴리실리콘)를 포함할 수 있고, 소스 라인 콘택층(448)은 p 형 재료(예컨대, p 형 폴리실리콘)를 포함할 수 있다. 다른 예에서, 비트 라인 콘택층(432)은 p 형 재료(예컨대, p 형 폴리실리콘)를 포함할 수 있고, 소스 라인 콘택층(448)은 n 형 재료(예컨대, n 형 폴리실리콘)를 포함할 수 있다. 따라서, 일부 경우들에서, 반전된 NAND 스트링은, 반전된 NAND 스트링을 사용하여 수행되는 메모리 동작들(예컨대, 프로그래밍 동작, 소거 동작, 및 판독 동작)을 위한 (n 형 재료를 통한) 전자 공급 및 (p 형 재료를 통한) 홀 공급 둘 모두를 제공하는 데 사용될 수 있는 비대칭 소스 및 드레인을 포함할 수 있다. 메모리 동작들은 반전된 NAND 스트링에 인가되는 바이어스 조건들에 따라 n 채널 동작들 및/또는 p 채널 동작들을 포함할 수 있다.
도 4d는 수직 NAND 구조체의 다른 실시예를 도시한다. 수직 NAND 구조체는 기판(480) 위에 형성되는 반전된 NAND 스트링을 포함하고, 반전된 NAND 스트링이 기판(480)에 직교하도록 배향된다. 반전된 NAND 스트링은 제어 게이트 재료(예컨대, 텅스텐, 질화물, 또는 폴리실리콘) 및 게이트간 절연체 재료(예컨대, 산화물 또는 실리콘 산화물)의 교번하는 층들을 통해 에칭되는 수직 메모리 홀 내에 배열될 수 있다. 도시된 바와 같이, 제어 게이트 재료의 층들은 층들(474, 475)을 포함하고, 게이트간 절연체 재료의 층들은 층들(476, 477)을 포함한다. 게이트간 절연체 재료 층(477)은 기판(480)(예컨대, 실리콘 기판) 위에 배열될 수 있는 소스 라인 층(478)(예컨대, 도핑된 폴리실리콘) 위에 배열될 수 있다. 일부 경우들에서, 제1 워드 라인이 제어 게이트 층(474)과 대응할 수 있고, 제2 워드 라인이 제어 게이트 층(475)과 대응할 수 있다.
일 실시예에서, 메모리 홀 내에서, 터널링 층 재료(468)(예컨대, 얇은 산화물을 포함함), 플로팅 게이트 재료(470)(예컨대, 폴리실리콘), 유전체 층(472)(예컨대, 산화물), 및 채널 층 재료(466)(예컨대, 도핑되지 않은 폴리실리콘)가 반전된 NAND 스트링을 형성하기 위해 배열될 수 있다. 도 4d에 도시된 바와 같이, 터널링 층 재료(468)는 메모리 홀 구조체의 외부에 배열된다. 터널링 층 재료(468)는 실리콘 이산화물("O") 및 실리콘 질화물("N")의 교번하는 층들을 포함하는 ONO 유전체 스택과 같은 다층 유전체 스택의 일부분을 포함할 수 있다. 일부 경우들에서, 코어 재료 층(464)(예컨대, 산화물)이 메모리 홀 내에 형성될 수 있다. 다른 경우들에서, 코어 재료 층(464)은 생략될 수 있다. 비트 라인 콘택층(462)이 메모리 홀의 상부에 형성되고 채널 층 재료(466)에 접속될 수 있다. 채널 층 재료(466)는 메모리 홀의 하부에서 소스 라인 층(478)에 접속할 수 있다. 따라서, 이 경우에, 비트 라인 콘택층(462)은 메모리 홀의 상부에서 반전된 NAND 스트링에 접속하고, 소스 라인 콘택층(478)은 메모리 홀의 하부에서 반전된 NAND 스트링에 접속한다.
일 실시예에서, 비트 라인 콘택층(462)은 제1 전도성 유형(예컨대, n 형)의 재료를 포함할 수 있고, 소스 라인 콘택층(478)은 제1 전도성 유형과는 상이한 제2 전도성 유형(예컨대, p 형)의 재료를 포함할 수 있다. 일례에서, 비트 라인 콘택층(462)은 n 형 재료(예컨대, n 형 폴리실리콘)를 포함할 수 있고, 소스 라인 콘택층(478)은 p 형 재료(예컨대, p 형 폴리실리콘)를 포함할 수 있다. 다른 예에서, 비트 라인 콘택층(462)은 p 형 재료를 포함할 수 있고, 소스 라인 콘택층(478)은 n 형 재료(예컨대, n 형 폴리실리콘)를 포함할 수 있다. 따라서, 일부 경우들에서, 반전된 NAND 스트링은, 반전된 NAND 스트링을 사용하여 수행되는 메모리 동작들(예컨대, 프로그래밍 동작, 소거 동작, 및 판독 동작)을 위한 (n 형 재료를 통한) 전자 공급 및 (p 형 재료를 통한) 홀 공급 둘 모두를 제공하는 데 사용될 수 있는 비대칭 소스 및 드레인을 포함할 수 있다. 메모리 동작들은 반전된 NAND 스트링에 인가되는 바이어스 조건들에 따라 n 채널 동작들 및/또는 p 채널 동작들을 포함할 수 있다.
도 4e는 반전된 NAND 스트링의 개략적 표현의 일 실시예를 도시한다. 도시된 바와 같이, 반전된 NAND 스트링은 소스 라인(SL)과 비트 라인(BL) 사이에 직렬로 8개의 트랜지스터들을 포함한다. 일부 실시예들에서, 8개의 트랜지스터들은 도 4a에 도시된 8개의 트랜지스터들, 도 4c에 도시된 8개의 트랜지스터들, 또는 도 4d에 도시된 8개의 트랜지스터들과 대응할 수 있다. 드레인 측 선택 트랜지스터의 게이트는 SGD에 접속되고, 소스 측 선택 트랜지스터의 게이트는 SGS에 접속된다. 드레인 측 선택 트랜지스터와 소스 측 선택 트랜지스터들 사이에는, 직렬로 접속되고 각각이 워드 라인들(WL0 내지 WL5) 중 하나의 워드 라인에 접속되는 6개의 메모리 셀 트랜지스터들이 있다. 도 4e에 도시된 반전된 NAND 스트링은 6개의 메모리 셀 트랜지스터들만을 포함하지만, 다른 반전된 NAND 스트링들이 직렬로 2개 이상의 메모리 셀 트랜지스터들(예컨대, 32개의 메모리 셀 트랜지스터들 또는 64개의 메모리 셀 트랜지스터들)을 포함할 수 있다. 일 실시예에서, 반전된 NAND 스트링 내의 메모리 셀 트랜지스터는 반전된 플로팅 게이트 트랜지스터의 플로팅 게이트와 반전된 플로팅 게이트 트랜지스터의 제어 게이트 사이에 터널링 층(예컨대, 터널링 산화물)을 갖는 반전된 플로팅 게이트 트랜지스터를 포함할 수 있다. 플로팅 게이트는 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 반전된 NAND 스트링 내의 메모리 셀 트랜지스터는 반전된 전하 트랩 트랜지스터의 전하 트랩 층과 반전된 전하 트랩 트랜지스터의 제어 게이트 사이에 터널링 층(예컨대, 터널링 산화물)을 갖는 반전된 전하 트랩 트랜지스터를 포함할 수 있다. 전하 트랩 층은 실리콘 질화물을 포함할 수 있다.
일부 경우들에서, 수직 NAND 구조체는 수직 NAND 스트링 또는 수직 반전된 NAND 스트링을 포함할 수 있다. NAND 스트링은 플로팅 게이트 트랜지스터들의 스트링을 포함할 수 있다. 반전된 NAND 스트링은 반전된 플로팅 게이트 트랜지스터들의 스트링을 포함할 수 있다.
도 5는 병렬로 메모리 셀들(예컨대, NAND 다중 레벨 셀들)의 페이지(또는 다른 단위)를 판독하고 프로그래밍하기 위한 판독/기록 회로들을 포함하는 비휘발성 저장 시스템(596)의 일 실시예를 도시한다. 도시된 바와 같이, 비휘발성 저장 시스템(596)은 메모리 다이(598) 및 제어기(550)를 포함한다. 메모리 다이(598)는 메모리 어레이(501)(예컨대, NAND 플래시 메모리 어레이), 제어 회로부(510), 로우(row) 디코더(530), 컬럼 디코더(560), 및 판독/기록 회로들(565)을 포함한다. 일 실시예에서, 다양한 주변기기 회로들(예컨대, 로우 디코더들 또는 컬럼 디코더들)에 의한 메모리 어레이(501)에의 액세스는 어레이의 반대 측들 상에서 대칭 방식으로 구현되어, 각각의 측 상의 회로부 및 액세스 라인들의 밀도들이 절반만큼 감소되게 한다. 메모리 어레이(501)는 로우 디코더(530)를 통해 워드 라인들에 의해 그리고 컬럼 디코더(560)를 통해 비트 라인들에 의해 어드레싱가능하다. 워드 라인들 및 비트 라인들은 메모리 어레이 제어 라인들의 예들이다. 판독/기록 회로들(565)은 다수의 감지 블록들(500)을 포함하는데, 이는 저장 요소들의 페이지가 병렬로 판독되거나 프로그래밍될 수 있게 한다. 일부 경우들에서, 제어기(550)는 메모리 다이(598) 상에 통합될 수 있다. 커맨드들 및 데이터가 라인들(520)을 통해 호스트와 제어기(550) 사이에서, 그리고 라인들(518)을 통해 제어기(550)와 메모리 다이(598) 사이에서 전송된다.
제어 회로부(510)는 판독/기록 회로들(565)과 협력하여 메모리 어레이(501) 상에서 메모리 동작들을 수행한다. 제어 회로부(510)는 상태 기계(512), 온 칩 어드레스 디코더(514), 및 전력 제어 모듈(516)을 포함한다. 상태 기계(512)는 메모리 동작들의 칩 레벨 제어를 제공한다. 온 칩 어드레스 디코더(514)는 호스트 또는 메모리 제어기에 의해 사용되는 하드웨어 어드레스와 디코더들(530, 560)에 의해 사용되는 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공한다. 전력 제어 모듈(516)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 일 실시예에서, 전력 제어 모듈(516)은 공급 전압보다 더 큰 전압을 생성할 수 있는 하나 이상의 전하 펌프들을 포함한다.
일부 실시예들에서, 메모리 어레이(501) 이외에, 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 관리 또는 제어 회로로 지칭될 수 있다. 예를 들어, 하나 이상의 관리 회로 또는 제어 회로는 제어 회로부(510), 상태 기계(512), 디코더들(530/560), 전력 제어부(516), 감지 블록들(500), 판독/기록 회로들(565), 제어기(550) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다. 하나 이상의 관리 회로들 또는 하나 이상의 제어 회로들은 소거 동작, 프로그래밍 동작 또는 판독 동작을 포함한 하나 이상의 메모리 어레이 동작들을 수행하거나 용이하게 할 수 있다.
일 실시예에서, 메모리 어레이(501)는 메모리 셀들의 다수의 블록들(예컨대, 블록 0 내지 블록 1023, 또는 다른 양)로 분할될 수 있다. 플래시 메모리 시스템들에 대해 일반적인 바와 같이, 블록은 소거 단위일 수 있다. 즉, 각각의 블록은 함께 소거되는 최소 수의 메모리 셀들을 포함할 수 있다. 다른 소거 단위들이 또한 사용될 수 있다. 블록은 비트 라인들 및 워드 라인들을 통해 액세스되는 NAND 스트링들의 세트를 포함한다. 전형적으로, 블록 내의 NAND 스트링들 모두는 워드 라인들의 공통 세트를 공유한다.
각각의 블록은 특정 수의 페이지들로 분할될 수 있다. 일 실시예에서, 페이지는 프로그래밍 단위일 수 있다. 다른 프로그래밍 단위들이 또한 사용될 수 있다. 데이터의 하나 이상의 페이지들이 전형적으로 메모리 셀들의 하나의 로우에 저장된다. 예를 들어, 데이터의 하나 이상의 페이지들이 공통 워드 라인에 접속된 메모리 셀들에 저장될 수 있다. 일 실시예에서, 공통 워드 라인에 접속되는 메모리 셀들의 세트는 동시에 프로그래밍된다. 페이지는 하나 이상의 섹터들을 저장할 수 있다. 섹터는 사용자 데이터 및 오버헤드 데이터(시스템 데이터로도 지칭됨)를 포함할 수 있다. 오버헤드 데이터는, 전형적으로, 섹터의 사용자 데이터로부터 계산되어 있는 오류 정정 코드(Error Correction Codes, ECC)들 및 헤더 정보를 포함한다. 제어기(또는 다른 컴포넌트)는 데이터가 어레이 내에 프로그래밍되고 있을 때 ECC를 계산하고, 또한 데이터가 어레이로부터 판독되고 있을 때 그것을 검사한다. 대안적으로, ECC 및/또는 다른 오버헤드 데이터는 그들이 관련되는 사용자 데이터와는 상이한 페이지들, 또는 심지어 상이한 블록들에 저장될 수 있다. 사용자 데이터의 섹터는 전형적으로 512 바이트인데, 이는 자기 디스크 드라이브들에서의 섹터의 크기에 대응한다. 다수의 페이지들, 대략 8 페이지로부터, 예를 들어 최대 32, 64, 128 또는 그 이상의 페이지들이 블록을 형성한다. 상이한 크기의 블록들, 페이지들 및 섹터들이 또한 사용될 수 있다.
도 6은 감지 블록(500), 예컨대 도 5의 감지 블록(500)의 일 실시예를 도시한다. 개별 감지 블록(500)은 감지 모듈(580)로 지칭되는 코어 부분 및 공통 부분(590)으로 분할될 수 있다. 일 실시예에서, 각각의 비트 라인에 대한 별개의 감지 모듈(580) 및 다수의 감지 모듈들(580)의 세트에 대한 하나의 공통 부분(590)이 있다. 일례에서, 감지 블록은 하나의 공통 부분(590) 및 8개의 감지 모듈들(580)을 포함할 것이다. 그룹 내의 감지 모듈들 각각은 데이터 버스(572)를 통해 연관된 공통 부분과 통신할 것이다.
감지 모듈(580)은 접속된 비트 라인 내의 전도 전류가 미리결정된 임계 레벨 위인지 또는 아래인지 여부를 결정하는 감지 회로부(570)를 포함한다. 감지 모듈(580)은 또한, 접속된 비트 라인 상의 전압 조건을 설정하는 데 사용되는 비트 라인 래치(582)를 포함한다. 예를 들어, 비트 라인 래치(582)에서 래칭된 미리결정된 상태는 접속된 비트 라인이 프로그래밍 금지 전압(예컨대, 1.5 내지 3 V)을 지정하는 상태로 풀링(pulling)되게 할 수 있다.
공통 부분(590)은 프로세서(592), 데이터 래치들(594)의 세트, 및 데이터 래치들(594)의 세트와 데이터 버스(520) 사이에 커플링된 I/O 인터페이스(596)를 포함한다. 프로세서(592)는 계산들을 수행한다. 예를 들어, 프로세서(592)는 감지된 저장 요소에 저장된 데이터를 결정하고, 결정된 데이터를 데이터 래치들의 세트에 저장할 수 있다. 데이터 래치들(594)의 세트는 판독 동작 동안 프로세서(592)에 의해 결정된 데이터 비트들을 저장하는 데, 또는 프로그래밍 동작 동안 데이터 버스(520)로부터 불러오는 데이터 비트들을 저장하는 데 사용될 수 있다. 불러진 데이터 비트들은 도 5의 메모리 어레이(501)와 같은 메모리 어레이로 프로그래밍되는 것을 의미하는 기록 데이터를 나타낸다. I/O 인터페이스(596)는 데이터 래치들(594)과 데이터 버스(520) 사이에 인터페이스를 제공한다.
판독 동작 또는 다른 저장 요소 감지 동작 동안, 도 5의 상태 기계(512)와 같은 상태 기계는 어드레싱된 저장 요소들에 대한 상이한 제어 게이트 전압들의 공급을 제어한다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 미리정의된 제어 게이트 전압들을 통해 스텝형으로 진행됨에 따라, 감지 모듈(580)은 이러한 전압들 중 하나의 전압에서 트립핑(tripping)할 수 있고, 출력이 감지 모듈(580)로부터 버스(572)를 통해 프로세서(592)로 제공될 것이다. 그 시점에서, 프로세서(592)는 감지 모듈의 트립핑 이벤트(들) 및 상태 기계로부터 입력 라인들(593)을 통한 인가된 제어 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 이어서, 그것은 메모리 상태에 대한 이진 인코딩을 계산하고, 결과적인 데이터 비트들을 데이터 래치들(594)에 저장한다. 코어 부분의 다른 실시예에서, 비트 라인 래치(582)는, 감지 모듈(580)의 출력을 래칭하기 위한 래치로서, 그리고 전술된 바와 같은 비트 라인 래치로서 둘 모두의 역할을 한다.
프로그래밍 동작 동안, 프로그래밍될 데이터는 데이터 래치들(594)의 세트에 저장된다. 프로그래밍 동작은, 상태 기계(512)의 제어 하에서, 일련의 프로그래밍 전압 펄스들이 어드레싱된 저장 요소들의 제어 게이트들에 인가되는 것을 포함한다. 저장 요소가 원하는 메모리 상태로 프로그래밍되었는지를 결정하기 위해 각각의 프로그램 펄스에 이어서 재판독(또는 검증 프로세스)이 행해진다. 프로세서(592)는 원하는 메모리 상태에 대한 재판독된 메모리 상태를 모니터링한다. 두 상태가 일치할 때, 프로세서(592)는 비트 라인 래치(582)를 설정하여 비트 라인이 프로그래밍 금지 전압을 지정하는 상태로 풀링되게 한다. 이것은, 비트 라인에 커플링된 저장 요소가 추가로 프로그래밍하는 것을, 프로그램 펄스들이 그의 제어 게이트에 나타나더라도, 금지한다. 다른 실시예들에서, 프로세서는 초기에 비트 라인 래치(582)를 로딩하고, 감지 회로부는 검증 프로세스 동안 그것을 금지 값으로 설정한다.
데이터 래치 스택(594)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(580)당 3개의 데이터 래치들이 있다. 데이터 래치들은 그에 저장된 병렬 데이터가 데이터 버스(520)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현될 수 있다. 판독/기록 블록에 대응하는 데이터 래치들 모두는, 데이터의 블록이 직렬 전송(serial transfer)에 의해 입력되거나 출력될 수 있도록, 블록 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기록 모듈들의 뱅크는 그의 데이터 래치들의 세트 각각이, 그들이 마치 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인 것처럼, 순차적으로 데이터 버스 내로 또는 데이터 버스 외부로 데이터를 시프트하도록 구성될 수 있다.
도 7a는 각각의 저장 요소가 2 비트의 데이터를 저장하는 4 상태 메모리 디바이스에 대한 임계 전압 분포들의 세트의 일 실시예를 도시한다. 소거된(E 상태) 저장 요소들에 대해 제1 임계 전압(Vth) 분포(700)가 제공된다. 3개의 Vth 분포들(702, 704, 706)은 프로그래밍된 상태들(A, B, C)을 각각 나타낸다. 일 실시예에서, E 상태에서의 임계 전압들 및 A, B 및 C 분포들에서의 임계 전압들은 양의 값(positive)이다. 다른 실시예에서, E 상태에 대한 임계 전압 분포는 음의 값인 반면, A 상태, B 상태 및 C 상태 분포들에 대한 임계 전압 분포들은 양의 값이다.
저장 요소들로부터 데이터를 판독하기 위해 3개의 판독 기준 전압들(Vra, Vrb, Vrc)이 또한 제공된다. 주어진 저장 요소의 임계 전압이 Vra, Vrb, 및 Vrc 위인지 또는 그 아래인지 여부를 테스트함으로써, 시스템은 저장 요소가 있는 상태, 예컨대 프로그래밍 조건을 결정할 수 있다.
또한, 3개의 검증 기준 전압들(Vva, Vvb, Vvc)이 제공된다. 저장 요소들을 A 상태, B 상태 또는 C 상태로 프로그래밍할 때, 시스템은 그들 저장 요소들이 Vva, Vvb 또는 Vvc 이상인 임계 전압을 각각 갖는지 여부를 테스트할 것이다.
풀 시퀀스 프로그래밍(full sequence programming)으로 알려진 일 실시예에서, 저장 요소들은 E 상태로부터 프로그래밍된 상태들 A, B 또는 C 중 임의의 프로그래밍된 상태로 직접 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 저장 요소들의 집단(population)은 집단 내의 모든 저장 요소들이 E 상태에 있도록 먼저 소거될 수 있다. 이어서, 도 7f에 도시된 것과 같은 일련의 프로그래밍 펄스들이 저장 요소들을 상태들 A, B 또는 C로 직접 프로그래밍하는 데 사용될 수 있다. 일부 저장 요소들이 E 상태로부터 A 상태로 프로그래밍되고 있는 동안, 다른 저장 요소들은 E 상태로부터 B 상태로 그리고/또는 E 상태로부터 C 상태로 프로그래밍되고 있다.
다른 옵션은 하나 이상의 데이터 상태들에 대해 낮은 검증 레벨 및 높은 검증 레벨을 사용하는 것이다. 예를 들어, VvaL 및 Vva는 A 상태에 대해 각각 더 낮은 검증 레벨 및 더 높은 검증 레벨이고, VvbL 및 Vvb는 B 상태에 대해 각각 더 낮은 검증 레벨 및 더 높은 검증 레벨이며, VvcL 및 Vvc는 C 상태에 대해 각각 더 낮은 검증 레벨 및 더 높은 검증 레벨이다. 일부 경우들에서, VvcL은 사용되지 않는데, 그 이유는 감소된 프로그래밍 정밀도가 최고 상태에 대해 허용가능할 수 있기 때문이다. 프로그래밍 동안, 목표 상태로서 A 상태로 프로그래밍되고 있는 저장 요소의 Vth가 VvaL을 초과할 때, 예컨대, 연관된 비트 라인 전압을 일정 레벨, 예컨대 공칭 프로그램 또는 비금지 레벨, 예컨대 0 V와 풀 금지 레벨(full inhibit level), 예컨대 4 내지 6 V 사이에 있는 0.6 내지 0.8 V로 상승시킴으로써, 저장 요소의 프로그래밍 속도는 느린 프로그래밍 모드로 느려진다. 이는 임계 전압의 큰 스텝형 증가들을 피함으로써 더 큰 정확도를 제공한다. Vth가 Vva에 도달할 때, 저장 요소는 추가 프로그래밍으로부터 록아웃된다. 유사하게, 목표 상태로서 B 상태로 프로그래밍되고 있는 저장 요소의 Vth가 VvbL을 초과할 때, 저장 요소의 프로그래밍 속도는 느려지고, Vth가 Vvb에 도달할 때, 저장 요소는 추가 프로그래밍으로부터 록아웃된다. 선택적으로, 목표 상태로서 C 상태로 프로그래밍되고 있는 저장 요소의 Vth가 VvcL을 초과할 때, 저장 요소의 프로그래밍 속도는 느려지고, Vth가 Vvc에 도달할 때, 저장 요소는 추가 프로그래밍으로부터 록아웃된다. 이러한 프로그래밍 기법은 빠른 패스 기록(quick pass write) 또는 이중 검증 기법으로 지칭되어 있다. 하나의 접근법에서는, 이중 검증 레벨들이 최고 상태에 대해 사용되지 않는데, 이는 일부 오버슈트가 그러한 상태에 대해 전형적으로 허용가능하기 때문이라는 것에 유의한다. 대신에, 이중 검증 레벨들은 프로그래밍된 상태들에 대해, 소거 상태 위에서, 그리고 최고 상태 아래에서 사용될 수 있다.
도 7b는 2 패스 프로그래밍 기법 중 제1 패스의 일 실시예를 도시한다. 이러한 예에서, 다중 상태 저장 요소는 2개의 상이한 페이지들, 즉 하부 페이지 및 상부 페이지에 대한 데이터를 저장한다. 도 7a로부터의 임계 전압 분포들(700, 702, 704, 706)을 반복함으로써 4개의 상태들이 도시되어 있다. 이들 상태들 및 그들이 나타내는 비트들은 E 상태(11), A 상태(01), B 상태(00) 및 C 상태(10)이다. E 상태에 대해, 페이지들 둘 모두는 "1"을 저장한다. A 상태에 대해, 하부 페이지는 "1"을 저장하고 상부 페이지는 "0"을 저장한다. B 상태에 대해, 페이지들 둘 모두는 "0"을 저장한다. C 상태에 대해, 하부 페이지는 "0"을 저장하고 상부 페이지는 "1"을 저장한다. 특정 비트 패턴들이 상태들 각각에 할당되었지만, 상이한 비트 패턴들이 또한 할당될 수 있다는 것에 유의한다.
제1 프로그래밍 패스에서, 선택된 워드 라인(WLn)에 대해 하부 페이지가 프로그래밍된다. 하부 페이지가 데이터 1을 유지하는 것이면, 저장 요소 상태는 상태 E로 유지된다(분포(700)). 데이터가 0으로 프로그래밍되어야 하면, WLn 상의 저장 요소들의 임계 전압이 상승되어 저장 요소가 중간(LM 또는 하부-중간) 상태로 프로그래밍되도록 한다(분포(705)). 일 실시예에서, 저장 요소가 E 상태로부터 LM 상태로 프로그래밍된 후에, NAND 스트링 내의 인접한 워드 라인(WLn+1) 상의 그의 이웃 저장 요소는 이어서, 인접한 워드 라인의 각자의 제1 프로그래밍 패스에서 그의 하부 페이지에 대하여 프로그래밍될 것이다.
도 7c는 도 7b에서 언급된 2 패스 프로그래밍 기법 중 제2 패스의 일 실시예를 도시한다. A 상태 저장 요소들은 E 상태 분포(700)로부터 A 상태 분포(702)로 프로그래밍되고, B 상태 저장 요소들은 LM 상태 분포(705)로부터 B 상태 분포(704)로 프로그래밍되고, C 상태 저장 요소들은 LM 상태 분포(705)로부터 C 상태 분포(706)로 프로그래밍된다.
도 7d는 다른 2 패스 프로그래밍 기법 중 제1 패스의 일 실시예를 도시한다. 포기-파인(foggy-fine)(또는 코스-파인(course-fine)) 프로그래밍으로 지칭되는 이러한 예에서, A 상태, B 상태 및 C 상태 저장 요소들은 더 낮은 검증 레벨들(VvaL, VvbL, VvcL)을 각각 사용하여 E 상태로부터 분포들(712, 714, 716)로 각각 프로그래밍된다. 이것은 포기(또는 코스) 프로그래밍 패스이다. 예를 들어, 저장 요소들을 각자의 더 낮은 검증 레벨들로 빠르게 프로그래밍하기 위해 상대적으로 큰 프로그래밍 전압 스텝 크기가 사용될 수 있다.
도 7e는 도 7d에서 언급된 2 패스 프로그래밍 기법 중 제2 패스의 일 실시예를 도시한다. A 상태, B 상태 및 C 상태 저장 요소들은 공칭의, 더 높은 검증 레벨들(Vva, Vvb, Vvc)을 각각 사용하여 각자의 하부 분포들로부터 각자의 최종 분포들(702, 704, 706)로 각각 프로그래밍된다. 이것은 파인 프로그래밍 패스이다. 예를 들어, 큰 오버슈트를 방지하면서 저장 요소들을 각자의 최종 검증 레벨들로 느리게 프로그래밍하기 위해 상대적으로 작은 프로그래밍 전압 스텝 크기가 사용될 수 있다.
프로그래밍 예들이 4개의 데이터 상태들 및 2개 페이지들의 데이터를 도시하지만, 본 명세서에 기술된 개념들은 4개 초과 또는 4개 미만의 상태들 및 2개 초과 또는 2개 미만의 페이지들을 갖는 다른 구현예들에 적용될 수 있다. 예를 들어, 메모리 디바이스들은 저장 요소당 8개 또는 16개의 상태들을 이용할 수 있다. 또한, 본 명세서에서 논의되는 예시의 프로그래밍 기법들에서, 저장 요소의 Vth는 그것이 목표 데이터 상태로 프로그래밍됨에 따라 점진적으로 상승될 수 있다. 그러나, 저장 요소의 Vth가 그것이 목표 데이터 상태로 프로그래밍됨에 따라 점진적으로 낮춰질 수 있는 프로그래밍 기법들이 사용될 수 있다.
도 7f는 프로그래밍 동작 동안 선택된 워드 라인에 인가되는 일련의 프로그래밍 펄스 및 검증 펄스의 일 실시예를 도시한다. 프로그래밍 동작은 다수의 프로그래밍-검증 반복들을 포함할 수 있는데, 여기서 각각의 반복은 하나 이상의 프로그래밍 펄스들을, 이어서 하나 이상의 검증 펄스들을 (예컨대, 메모리 셀의 프로그래밍 상태 또는 프로그래밍 레벨을 검증하거나 결정하기 위해) 선택된 워드 라인에 인가한다. 일 실시예에서, 프로그래밍 펄스들은 연속적인 반복들로 스텝형으로 증가(stepped up)된다. 또한, 각각의 프로그래밍 펄스는 패스 전압(Vpass) 레벨, 예컨대 6 내지 8 V를 갖는 제1 부분, 이어서 프로그래밍 전압(Vpgm) 레벨, 예컨대 12 내지 25 V에서의 제2 최고 진폭 부분을 포함할 수 있다. 예를 들어, 도 7f에 도시된 바와 같이, 제1, 제2, 제3, 및 제4 프로그래밍 펄스들(800, 802, 804, 806)은 각각 Vpgm1, Vpgm2, Vpg㎥ 및 Vpgm4의 프로그래밍 전압 레벨들을 갖는다. 각각의 프로그래밍 펄스 후에 하나 이상의 검증 전압들(808), 예컨대 검증 전압들(Vva, Vvb, Vvc)이 제공될 수 있다. 일부 경우들에서, 임의의 저장 요소들이 최저 프로그래밍 상태(예컨대, A 상태)에 도달했을 수 있을 것으로 예상되지 않기 때문에, 하나 이상의 초기 프로그래밍 펄스들 다음에 검증 펄스들이 이어지지 않는다. 후속적으로, 일부 경우들에서, 프로그래밍 반복들은 A 상태에 대해 검증 펄스들을 사용할 수 있고, 이어서 A 상태들 및 B 상태들에 대해 검증 펄스들을 사용하는 프로그래밍 반복들이, 이어서 B 상태들 및 C 상태들에 대해 검증 펄스들을 사용하는 프로그래밍 반복들이 이어질 수 있다.
도 8a는 p 형 도핑된 소스 라인에 접속하는 수직 NAND 스트링의 일 실시예를 도시한다. 도시된 바와 같이, 수직 NAND 스트링은 드레인 측 선택 게이트 라인(SGD)에 의해 제어되는 드레인 측 선택 게이트 트랜지스터, 더미 워드 라인(WLDD)에 의해 제어되는 드레인 측 더미 트랜지스터, 워드 라인들(WL(n+1) 내지 WL(n-1))과 대응하는 복수의 메모리 셀 트랜지스터들, 더미 워드 라인(WLDS)에 의해 제어되는 소스 측 더미 트랜지스터, 소스 측 선택 게이트 라인(SGS)에 의해 제어되는 제1 소스 측 선택 게이트 트랜지스터, 및 소스 측 선택 게이트 라인(SGSB)에 의해 제어되는 제2 소스 측 선택 게이트 트랜지스터를 포함한다. 제2 소스 측 선택 게이트 트랜지스터는 소스 라인에 직접 접속하는 도 3a에 도시된 소스 측 선택 게이트 트랜지스터와 대응할 수 있다. 드레인 측 선택 게이트 트랜지스터는 비트 라인(802)에 접속하고, 소스 측 선택 게이트 라인(SGSB)에 의해 제어되는 소스 측 선택 게이트 트랜지스터는 소스 라인(806)에 접속한다. 소스 라인(806)은 붕소 도핑된 실리콘 또는 붕소 도핑된 폴리실리콘을 포함할 수 있다. 수직 NAND 스트링은 비트 라인(802)과 소스 라인(806) 사이에서 연장되는 폴리실리콘 채널을 포함한다. 수직 NAND 스트링은 워드 라인들과 폴리실리콘 채널 사이에 배열된 수직 전하 트래핑 층, 수직 MANOS 층, 또는 수직 TANOS 층을 포함할 수 있다. 판독 동작 동안, 워드 라인(WL(n))과 대응하는 선택된 메모리 셀 트랜지스터(804)의 임계 전압은, 수직 NAND 스트링 내의 선택되지 않은 메모리 셀 트랜지스터들을 전도 상태들로 설정하고(예컨대, 선택되지 않은 메모리 셀 트랜지스터들에 접속된 선택되지 않은 워드 라인들에 Vread 또는 8 V를 인가함) 판독 바이어스 전압을 선택된 메모리 셀 트랜지스터에 접속되는 선택된 워드 라인(WL(n))에 인가함으로써(예컨대, Vcgrv 또는 3 V를 인가함) 결정될 수 있다. 판독 바이어스 전압은 판독 동작 동안 선택되지 않은 워드 라인들에 인가되는 전압들보다 더 작을 수 있다.
도 8b는 판독 동작 동안 도 8a에 도시된 수직 NAND 스트링의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(802)은 1.0 V의 비트 라인 전압으로 바이어싱되었고, 소스 라인(806)은 2.2 V의 소스 라인 전압으로 바이어싱되었다. 소스 라인 전압이 비트 라인 전압보다 더 크기 때문에, 판독 전류는 소스 라인(806)으로부터 비트 라인(802)으로 흐른다. 이러한 경우에, 선택된 메모리 셀 트랜지스터(804)의 임계 전압은 선택된 워드 라인(WL(n))에 인가되는 전압보다 작아서, 판독 전류가 비트 라인(802)을 향해 흘러 비트 라인(802)에 전기적으로 접속된 감지 증폭기 내의 통합 커패시터 또는 노드를 충전하도록 할 수 있다. 판독 전류로 인한 전하의 축적은 선택된 메모리 셀 트랜지스터(804)의 임계 전압과 대응하는 데이터 상태를 결정하기 위해 감지 증폭기에 의해 감지될 수 있다. 감지 회로부는 도 5의 판독/기록 회로들(565)과 대응할 수 있다.
일 실시예에서, 판독 동작 동안 데이터 오류가 검출되면, 도 5의 제어 회로부(510) 또는 도 5의 제어기(550)와 같은 제어기는 후속의 판독 동작 동안 수직 NAND 스트링에 인가되는 소스 라인 전압 및/또는 비트 라인 전압을 조정할 수 있다. 데이터 오류는 ECC 오류로서 또는 판독 동작 동안 판독된 데이터 내의 하나 이상의 비트 오류들로서 검출될 수 있다. 일례에서, 판독 동작 동안 판독된 데이터 내에서 하나 이상의 비트 오류들이 검출되면, 제어기는 비트 라인(802)에 인가되는 전압을 감소시키고/시키거나(예컨대, 비트 라인 전압을 1.0 V로부터 0.8 V로 감소시킴) 소스 라인 전압을 증가시키고(예컨대, 소스 라인 전압을 2.2 V로부터 2.4 V로 증가시킴), 하나 이상의 비트 오류들의 수를 감소시키기 위해 후속의 판독 동작을 수행할 수 있다. 다른 예에서, 판독 동작 동안 판독된 데이터 내의 ECC 오류들의 수 또는 비트 오류들의 수가 비트 오류들의 임계 수보다 크면(예컨대, 2개의 비트 오류들보다 크면), 소스 라인 전압과 비트 라인 전압 사이의 전압 차이는 후속의 판독 동작 동안 증가될 수 있다(예컨대, 비트 라인 전압은 1.0 V에서 유지될 수 있는 반면, 소스 라인 전압은 후속의 판독 동작을 위해 2.2 V로부터 2.5 V로 증가됨).
일부 실시예들에서, 수직 NAND 스트링의 메모리 셀 트랜지스터들은 전하 트랩 트랜지스터들의 수직 스트링을 포함할 수 있다. 다른 실시예들에서, 수직 NAND 스트링의 메모리 셀 트랜지스터들은 플로팅 게이트 트랜지스터들의 수직 스트링을 포함할 수 있다. 다른 실시예들에서, 수직 NAND 스트링의 메모리 셀 트랜지스터들은 반전된 전하 트랩 트랜지스터들의 수직 스트링을 포함할 수 있다. 다른 실시예들에서, 수직 NAND 스트링의 메모리 셀 트랜지스터들은 반전된 플로팅 게이트 트랜지스터들의 수직 스트링을 포함할 수 있다.
프로그래밍 동작 동안, 전자들은, 프로그래밍 동작 동안 비트 라인에 인가되는 비트 라인 전압에 따라 수직 NAND 스트링에 접속된 비트 라인(802)으로부터 선택적으로 주입될 수 있다. 메모리 셀 트랜지스터들의 프로그래밍은 워드 라인(WL(n-1))에 의해 제어되는 메모리 셀 트랜지스터와 같은, 소스 라인(806)에 가장 가깝게 배열된 메모리 셀 트랜지스터들로 시작할 수 있고, 워드 라인(WL(n+1))에 의해 제어되는 메모리 셀 트랜지스터와 같은 비트 라인(802)에 가장 가깝게 배열된 메모리 셀 트랜지스터들을 향해 진행할 수 있다. 일례에서, 워드 라인(WL1)과 대응하는 메모리 셀 트랜지스터가 먼저 프로그래밍되고, 이어서 워드 라인(WL2)과 대응하는 메모리 셀 트랜지스터가 프로그래밍될 수 있다.
도 8c는 판독 동작 동안 n 형 소스 라인(812) 및 n 형 비트 라인(814)을 갖는 종래의 NAND 스트링의 일 실시예를 도시한다. 도시된 바와 같이, 소스 라인(812)은 0 V의 소스 라인 전압으로 설정되었고, 비트 라인(814)은 0.5 V의 비트 라인 전압으로 설정되었다. 워드 라인들(WL(n-1), WL(n+1))과 대응하는 선택되지 않은 워드 라인들은 7 V로 설정되었고, 드레인 측 선택 게이트 라인(SGD)은 7 V로 설정되었고, 드레인 측 더미 워드 라인(WLDD)은 7 V로 설정되었고, 소스 측 더미 워드 라인(WLDS)은 7 V로 설정되었고, 소스 측 선택 게이트 라인(SGS)은 7 V로 설정되었고, 선택된 메모리 셀 트랜지스터의 제어 게이트를 제어하는 선택된 워드 라인(WL(n))은 판독 바이어스 전압(Vr)(예컨대, 3 V 또는 3.5 V)으로 설정되었다. 이러한 경우에, 선택된 메모리 셀 트랜지스터의 임계 전압이 판독 바이어스 전압(Vr)보다 작기 때문에, 판독 전류(816)는 비트 라인(814)으로부터 소스 라인(812)으로 흐른다.
도 8d는 판독 동작 동안 p 형 소스 라인(822) 및 n 형 비트 라인(814)을 갖는 NAND 스트링의 일 실시예를 도시한다. 도시된 바와 같이, 소스 라인(822)은 2.2 V의 소스 라인 전압으로 설정되었고, 비트 라인(814)은 1.0 V의 비트 라인 전압으로 설정되었다. 워드 라인들(WL(n-1), WL(n+1))과 대응하는 선택되지 않은 워드 라인들은 7 V로 설정되었고, 드레인 측 선택 게이트 라인(SGD)은 7 V로 설정되었고, 드레인 측 더미 워드 라인(WLDD)은 7 V로 설정되었고, 소스 측 더미 워드 라인(WLDS)은 9 V로 설정되었고, 소스 측 선택 게이트 라인(SGS)은 9 V로 설정되었고, 선택된 메모리 셀 트랜지스터의 제어 게이트를 제어하는 선택된 워드 라인(WL(n))은 판독 바이어스 전압(Vr)(예컨대, 3 V)으로 설정되었다. 선택된 메모리 셀 트랜지스터의 임계 전압이 판독 바이어스 전압(Vr)보다 작기 때문에, 판독 전류(826)는 소스 라인(822)으로부터 비트 라인(814)으로 흐른다.
도 8e는 비트 라인 전압이 1.0 V로부터 0.5 V로 감소된 제2 판독 동작 동안의 도 8d의 NAND 스트링의 일 실시예를 도시한다. 선택된 메모리 셀 트랜지스터의 임계 전압이 판독 바이어스 전압(Vr)보다 작기 때문에, 판독 전류(828)는 소스 라인(822)으로부터 비트 라인(814)으로 흐른다. 판독 전류(828)는 도 8d에서의 판독 전류(826)보다 더 클 수 있다. 비트 라인 전압(830)에 대해 이루어진 조정은 이전의 판독 동작 동안에 검출된 비트 오류들의 수에 기초하여 제어기에 의해 결정될 수 있다. 비트 오류의 수는 ECC 회로부에 의해 결정될 수 있다. 예를 들어, 이전의 판독 동작 동안의 비트 오류들의 수가 2개의 비트 오류들보다 크면, 비트 라인 전압(830)은 500 ㎷만큼 감소될 수 있다. 비트 라인 전압(830)에 대해 이루어진 조정은 또한, 판독 동작 동안의 온도에 기초하여 제어기에 의해 결정될 수 있다. 예를 들어, 칩 온도가 임계 온도보다 크면(예컨대, 섭씨 70도보다 크면), 비트 라인 전압(830)은 200 ㎷만큼 감소될 수 있다.
도 8f는 선택되지 않은 메모리 블록 내의 선택되지 않은 NAND 스트링의 일 실시예를 도시한다. 선택된 메모리 블록에 인가되는 소스 라인 전압이 또한 선택되지 않은 메모리 블록들에 인가될 수 있기 때문에, 소스 라인(822)에 인가되는 소스 라인 전압은, 선택되지 않은 NAND 스트링의 워드 라인들 및 소스 측 선택 게이트 라인들이 0 V로 설정되었더라도, 누설 전류가 선택되지 않은 NAND 스트링 내에서 흐르게 할 수 있다. 누설 전류를 감소시키기 위해, 선택된 메모리 블록 및 선택되지 않은 메모리 블록의 소스 측 선택 게이트 트랜지스터들의 임계 전압들은 판독 동작들의 수행 이전에 음의 임계 전압으로 설정될 수 있다. 도시된 바와 같이, 소스 측 선택 게이트 트랜지스터(832)의 임계 전압은 -2 V로 설정되었고, 소스 측 더미 트랜지스터(834)의 임계 전압은 3 V로 설정되었다.
일부 실시예들에서, 소스 측 선택 게이트 트랜지스터의 임계 전압은 판독 동작들 동안 소스 라인(822)에 인가되는 소스 라인 전압에 기초하여 설정될 수 있다. 일례에서, 제어기는 제1 판독 동작 동안 소스 라인들에 인가되는 소스 라인 전압이 제1 전압(예컨대, 2.0 V)일 것이라고 결정할 수 있고, 이에 응답하여 제어기는 소스 측 선택 게이트 트랜지스터들의 임계 전압들이 제1 전압보다 큰 절대값을 갖는 음의 임계 전압(예컨대, -2.2 V)으로 설정되게 할 수 있다. 제2 판독 동작의 수행 이전에, 제어기는 제2 판독 동작 동안 소스 라인들에 인가되는 소스 라인 전압이 제1 전압보다 큰 제2 전압(예컨대, 2.5 V)일 것이라고 결정할 수 있고, 이에 응답하여 제어기는 소스 측 선택 게이트 트랜지스터들의 임계 전압들이 제2 전압보다 큰 절대값을 갖는 음의 임계 전압(예컨대, -3 V)으로 설정되게 할 수 있다.
도 8g는 선택되지 않은 메모리 블록 내의 선택되지 않은 NAND 스트링의 일 실시예를 도시한다. 선택된 메모리 블록에 인가되는 소스 라인 전압이 또한 선택되지 않은 메모리 블록들에 인가될 수 있기 때문에, 소스 라인(822)에 인가되는 소스 라인 전압은, 선택되지 않은 NAND 스트링의 워드 라인들 및 소스 측 선택 게이트 라인들이 접지되었거나 또는 0 V로 설정되었더라도, 누설 전류가 선택되지 않은 NAND 스트링 내에서 흐르게 할 수 있다. 누설 전류를 감소시키기 위해, 소스 측 선택 게이트 트랜지스터들 및 소스 측 더미 트랜지스터들의 임계 전압들은 판독 동작들의 수행 이전에 음의 임계 전압들로 설정될 수 있다. 도시된 바와 같이, 소스 측 선택 게이트 트랜지스터(832)의 임계 전압은 -2 V로 설정되었고, 소스 측 더미 트랜지스터(836)의 임계 전압은 -3 V로 설정되었다. 일부 경우들에서, NAND 스트링의 소스 측 선택 게이트 트랜지스터에 인접하는 소스 측 더미 트랜지스터에 인가되는 임계 전압은 소스 측 선택 게이트 트랜지스터에 인가되는 임계 전압보다 더 작은 또는 더 큰 음의 값일 수 있다.
도 8h는 선택되지 않은 메모리 블록 내의 선택되지 않은 NAND 스트링의 일 실시예를 도시한다. 선택된 메모리 블록에 인가되는 소스 라인 전압이 또한 물리적 레이아웃 효율성을 개선시키기 위해 선택되지 않은 메모리 블록들에 인가될 수 있기 때문에, 소스 라인(822)에 인가되는 소스 라인 전압은, 선택되지 않은 NAND 스트링의 워드 라인들 및 소스 측 선택 게이트 라인들이 접지되었더라도, 누설 전류가 선택되지 않은 NAND 스트링 내에서 흐르게 할 수 있다. 누설 전류를 감소시키기 위해, 선택된 메모리 블록 및 선택되지 않은 메모리 블록의 소스 측 더미 트랜지스터들의 임계 전압들은 판독 동작들의 수행 이전에 음의 임계 전압으로 설정될 수 있다. 도시된 바와 같이, 소스 측 선택 게이트 트랜지스터(838)의 임계 전압은 2 V로 설정되었고, 소스 측 더미 트랜지스터(836)의 임계 전압은 -3 V로 설정되었다. 일부 경우들에서, 소스 측 더미 트랜지스터(836)의 임계 전압은 소스 라인(822)에 인가되는 소스 라인 전압보다 더 큰 절대값을 갖는 음의 임계 전압으로 설정될 수 있다. 예를 들어, 소스 라인 전압이 2.2 V이면, 소스 측 더미 트랜지스터(836)의 임계 전압은 -2.3 V 또는 -3 V로 설정될 수 있다.
도 9a 및 도 9b는 판독 동작들을 수행하기 위한 프로세스의 일 실시예를 설명하는 흐름도를 도시한다. 일 실시예에서, 도 9a 및 도 9b의 프로세스는 비휘발성 저장 시스템, 예컨대 도 5의 비휘발성 저장 시스템(596)에 의해 수행될 수 있다. 다른 실시예에서, 도 9a 및 도 9b의 프로세스는 제어 회로부, 예컨대 도 5의 제어 회로부(510)에 의해 수행될 수 있다.
단계(902)에서, 판독 동작 동안 NAND 스트링에 접속된 소스 라인에 인가될 소스 라인 전압이 결정된다. 일례에서, 제어기는 인가될 소스 라인 전압을 식별하기 위해 비휘발성 메모리에 저장된 룩업 테이블에 액세스할 수 있다. 판독 동작 동안 인가될 소스 라인 전압은 칩 온도에 의존할 수 있다. 예를 들어, 소스 라인 전압은, 칩 온도가 임계 온도 미만인 경우(예컨대, 섭씨 45 도 미만임) 제1 전압(예컨대, 2.2 V)을 또는 칩 온도가 임계 온도 초과인 경우 제1 전압보다 큰 제2 전압을 포함할 수 있다. 제어기는 소스 라인 전압이 도 8d의 소스 라인(822)과 같은 소스 라인에 인가되게 할 수 있다. 단계(904)에서, NAND 스트링의 소스 측 선택 게이트 트랜지스터의 임계 전압은 소스 라인 전압에 기초하여 프로그래밍되거나, 소거되거나, 또는 설정된다. 프로그래밍가능 트랜지스터의 임계 전압은 소거 동작 또는 프로그래밍 동작을 통해 원하는 임계 전압으로 설정될 수 있다. 일 실시예에서, 제어기는 소스 측 선택 게이트 트랜지스터의 임계 전압을 판독 동작 동안 소스 라인에 인가될 소스 라인 전압보다 더 큰 절대값을 갖는 음의 임계 전압으로 설정할 수 있다.
단계(906)에서, 판독 동작 동안 NAND 스트링에 접속된 비트 라인에 인가될 비트 라인 전압이 결정된다. 비트 라인 전압은 소스 라인 전압보다 작을 수 있다. 일례에서, 비트 라인 전압은 1.0 V를 포함할 수 있고 소스 라인 전압은 2.2 V를 포함할 수 있다. 단계(908)에서, 판독 동작 동안 NAND 스트링의 제2 메모리 셀 트랜지스터의 제어 게이트에 접속되는 선택되지 않은 워드 라인에 인가될 선택되지 않은 워드 라인 전압이 결정된다. 단계(910)에서, 판독 동작 동안 NAND 스트링의 제1 메모리 셀 트랜지스터의 제어 게이트에 접속되는 선택된 워드 라인에 인가될 선택된 워드 라인 전압이 결정된다. 도 8d를 참조하면, 선택된 워드 라인은 워드 라인(WL(n))과 대응할 수 있고, 선택되지 않은 워드 라인은 워드 라인(WL(n+1))과 대응할 수 있다. 단계(912)에서, 소스 라인이 소스 라인 전압으로 설정된다. 단계(914)에서, 비트 라인이 비트 라인 전압으로 설정된다. 비트 라인 전압은 소스 라인 전압보다 작을 수 있다. 일부 경우들에서, 감지 마진을 개선시키기 위해 또는 감지 증폭기들이 메모리 셀 트랜지스터들의 저장된 데이터 상태들을 결정하기 위한 능력을 개선시키기 위해, 소스 라인 전압과 비트 라인 전압 사이의 전압 차이가 증가될 수 있다. 단계(916)에서, 선택되지 않은 워드 라인이 선택되지 않은 워드 라인 전압으로 설정된다. 단계(918)에서, 선택된 워드 라인이 선택된 워드 라인 전압으로 설정된다.
단계(920)에서, 소스 라인이 소스 라인 전압으로 설정되고, 비트 라인이 비트 라인 전압으로 설정되고, 선택되지 않은 워드 라인이 선택되지 않은 워드 라인 전압으로 설정되고, 선택된 워드 라인이 선택된 워드 라인 전압으로 설정되는 동안 판독 동작이 수행된다. 판독 동작은, 선택된 메모리 셀 트랜지스터에 대한 임계 전압 레벨 및 대응하는 데이터 상태를 결정하도록 구성되는, 도 5의 판독/기록 회로들(565)과 같은 판독/기록 회로들 또는 감지 증폭기를 수반할 수 있다. 단계(922)에서, 판독 동작 동안 판독 오류가 검출된다. 판독 오류는 오류 검출 및 보정 회로부에 의해 검출될 수 있고, 판독 동작 동안 NAND 스트링들로부터 판독된 데이터 내에서 하나 이상의 비트 오류들이 검출되는 경우 검출될 수 있다. 단계(924)에서, 판독 오류의 검출에 응답하여 비트 라인 전압이 업데이트되거나 조정된다. 일례에서, 제어기는, 판독 동작 동안 하나 이상의 비트 오류들이 발생했음을 검출한 것에 응답하여 판독 동작에 후속하여 수행되는 제2 판독 동작 동안 비트 라인들에 인가되는 비트 라인 전압을 감소시킬 수 있다. 단계(926)에서, 소스 라인이 소스 라인 전압으로 설정되고, 비트 라인이 업데이트된 비트 라인 전압으로 설정되고, 선택되지 않은 워드 라인이 선택되지 않은 워드 라인 전압으로 설정되고, 선택된 워드 라인이 선택된 워드 라인 전압으로 설정되는 동안 제2 판독 동작이 수행된다.
도 9c는 판독 동작을 수행하기 위한 프로세스의 다른 실시예를 설명하는 흐름도를 도시한다. 일 실시예에서, 도 9c의 프로세스는 비휘발성 저장 시스템, 예컨대 도 5의 비휘발성 저장 시스템(596)에 의해 수행될 수 있다. 다른 실시예에서, 도 9c의 프로세스는 제어 회로부, 예컨대 도 5의 제어 회로부(510)에 의해 수행될 수 있다.
단계(932)에서, 판독 동작 동안 NAND 스트링에 접속된 소스 라인에 인가될 소스 라인 전압이 결정된다. 소스 라인은 붕소-도핑된 폴리실리콘과 같은 p 형 재료와 대응할 수 있다. 단계(934)에서, 판독 동작 동안 NAND 스트링에 접속되는 비트 라인에 인가될 비트 라인 전압이 결정된다. 비트 라인은 인 도핑된(phosphorus-doped) 폴리실리콘과 같은 n 형 재료와 대응할 수 있다. 단계(936)에서, NAND 스트링의 소스 측 선택 게이트 트랜지스터의 임계 전압은 판독 동작 동안 소스 라인에 인가될 소스 라인 전압에 기초하여 (예컨대, 소거 동작을 통해) 설정된다. 단계(938)에서, NAND 스트링의 소스 측 더미 트랜지스터의 임계 전압이 판독 동작 동안 소스 라인에 인가될 소스 라인 전압에 기초하여 프로그래밍되거나, 소거되거나, 또는 설정된다. 단계(940)에서, 소스 측 선택 게이트 트랜지스터 및 소스 측 더미 트랜지스터의 임계 전압들을 설정하는 것에 후속하여 소스 라인이 소스 라인 전압으로 바이어싱되고 비트 라인이 비트 라인 전압으로 바이어싱되는 동안 판독 동작이 수행된다. 소스 측 선택 게이트 트랜지스터 및 소스 측 더미 트랜지스터의 임계 전압들 둘 모두는 선택되지 않은 메모리 블록들의 NAND 스트링들에서의 누설 전류들을 감소시키기 위해 음의 임계 전압들을 포함할 수 있다.
단계(942)에서, 선택되지 않은 NAND 스트링들을 통한 누설 전류가 임계 전류보다 더 큰 것(예컨대, 0.1 mA보다 더 큼)이 검출된다. 누설 전류는 온 칩 누설 검출 회로부를 사용하여 검출될 수 있다. 단계(944)에서, NAND 스트링의 소스 측 선택 게이트 트랜지스터의 임계 전압은 누설 전류가 임계 전류보다 더 크다는 검출에 응답하여 감소되거나 더 음의 값으로 된다. 일 실시예에서, 제어기는 누설 전류가 0.1 mA를 초과했음을 검출할 수 있고, 이에 응답하여, 소스 측 선택 게이트 트랜지스터들의 임계 전압이 0.5 V 이상의 음의 값인 임계 전압들로 설정되게 할 수 있다. 예를 들어, 제어기는 소스 측 선택 게이트 트랜지스터의 임계 전압이 -2 V로부터 -2.5 V로 조정되게 할 수 있다.
다른 실시예들에서, 제어기는 누설 전류가 임계 전류를 초과했음을 검출할 수 있고, 이에 응답하여, 소스 측 선택 게이트 트랜지스터들의 임계 전압들을 감소시키고 하나 이상의 후속하는 판독 동작들 동안 소스 라인들에 인가되는 소스 라인 전압들을 감소시킬 수 있다. 일례에서, 제어기는, 소스 측 선택 게이트 트랜지스터들의 임계 전압들이 500 ㎷만큼 더 음의 값으로 되게 할 수 있고 후속의 판독 동작들 동안 소스 라인들에 인가되는 소스 라인 전압들이 300 ㎷만큼 감소되게 할 수 있다.
도 9d는 판독 동작을 수행하기 위한 프로세스의 대안의 실시예를 설명하는 흐름도를 도시한다. 일 실시예에서, 도 9d의 프로세스는 비휘발성 저장 시스템, 예컨대 도 5의 비휘발성 저장 시스템(596)에 의해 수행될 수 있다. 다른 실시예에서, 도 9d의 프로세스는 제어 회로부, 예컨대 도 5의 제어 회로부(510)에 의해 수행될 수 있다.
단계(952)에서, 판독 동작 동안 NAND 스트링에 접속된 소스 라인에 인가될 소스 라인 전압이 결정된다. 단계(954)에서, 판독 동작 동안 NAND 스트링에 접속된 비트 라인에 인가될 비트 라인 전압이 결정된다. 소스 라인에 인가될 소스 라인 전압 및 비트 라인에 인가될 비트 라인 전압은 비휘발성 메모리에 저장된 룩업 테이블을 통해 결정될 수 있다. 단계(956)에서, 판독 동작 동안 인가될 소스 라인 전압 및 비트 라인 전압에 기초하여 NAND 스트링의 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨이 결정된다.
일 실시예에서, 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨은 소스 라인 전압과 비트 라인 전압 사이의 전압 차이에 의존할 수 있다. 예를 들어, 소스 라인 전압과 비트 라인 전압 사이의 전압 차이가 제1 전압보다 더 크면(예컨대, 2 V보다 더 큼), 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨이 제1 음의 임계 전압으로(예컨대, -2 V로) 설정될 수 있지만; 소스 라인 전압과 비트 라인 전압 사이의 전압 차이가 제1 전압보다 크지 않으면(예컨대, 2 V 미만임), 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨은 제1 음의 임계 전압보다 더 작은 음의 값인 제2 음의 임계 전압으로(예컨대, -1.5 V로) 설정될 수 있다.
다른 실시예에서, 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨은 소스 라인 전압보다 큰 절대값을 갖는 음의 임계 전압으로 설정될 수 있다. 예를 들어, 소스 라인 전압이 양의 2 V인 경우, 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨은 음의 2.5 V 또는 음의 3.0 V로 설정될 수 있다.
단계(958)에서, 소스 측 선택 게이트 트랜지스터의 임계 전압은 임계 전압 레벨로 프로그래밍되거나, 소거되거나, 또는 설정된다. 단계(960)에서, 칩 온도가 임계 온도를 초과하였음이 검출된다. 온 칩 온도 센서가 사용되어, 칩 온도가 임계 온도를 초과하였다는 것(예컨대, 섭씨 55 도보다 큼)을 검출할 수 있다. 단계(962)에서, 칩 온도가 임계 온도를 초과하였다는 검출에 응답하여 소스 측 선택 게이트 트랜지스터의 임계 전압이 감소된다(예컨대, 500 ㎷만큼 감소됨). 칩 온도에서의 증가에 따라 누설 전류들이 증가할 수 있기 때문에, 소스 측 선택 게이트 트랜지스터의 임계 전압에서의 감소는 누설 전류들을 감소시킬 수 있다. 단계(964)에서, NAND 스트링의 소스 측 선택 게이트 트랜지스터의 임계 전압을 감소시키는 것에 후속하여 소스 라인이 소스 라인 전압으로 바이어싱되고 비트 라인이 비트 라인 전압으로 바이어싱되는 동안 NAND 스트링 상의 판독 동작이 수행된다.
개시된 기술의 일 실시예는, 비트 라인에 접속된 드레인 측 선택 게이트 트랜지스터와 소스 라인에 접속된 소스 측 선택 게이트 트랜지스터, 및 비트 라인 및 소스 라인과 통신하는 하나 이상의 제어 회로들을 포함하는 NAND 스트링을 포함한다. 하나 이상의 제어 회로들은, 판독 동작 동안 소스 라인에 인가될 소스 라인 전압을 결정하도록 그리고 소스 라인 전압에 기초하여 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨을 결정하도록 구성된다. 하나 이상의 제어 회로들은, 소스 측 선택 게이트 트랜지스터의 임계 전압을 판독 동작 이전에 임계 전압 레벨로 설정하도록 그리고 비트 라인을 판독 동작 동안 소스 라인에 인가되는 소스 라인 전압보다 작은 비트 라인 전압으로 설정하도록 구성된다.
개시된 기술의 일 실시예는, 판독 동작 동안 NAND 스트링에 접속되는 소스 라인에 인가될 소스 라인 전압을 획득하는 것, 및 판독 동작 동안 NAND 스트링에 접속되는 비트 라인에 인가될 비트 라인 전압을 획득하는 것을 포함한다. 비트 라인 전압은 소스 라인 전압보다 작다. 본 방법은, 판독 동작 동안 소스 라인에 인가될 소스 라인 전압에 기초하여 NAND 스트링의 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨을 결정하는 단계, 소스 측 선택 게이트 트랜지스터의 임계 전압을 판독 동작을 수행하기 이전에 임계 전압 레벨로 설정하는 단계, 및 소스 측 선택 게이트 트랜지스터의 임계 전압을 판독 동작 동안 소스 라인에 인가된 소스 라인 전압에 기초하여 임계 전압 레벨로 설정하는 것에 후속하여 소스 라인이 소스 라인 전압으로 설정되고 비트 라인이 비트 라인 전압으로 설정되는 동안 NAND 스트링 내의 선택된 메모리 셀 트랜지스터의 데이터 상태를 결정하도록 판독 동작을 수행하는 단계를 추가로 포함한다.
개시된 기술의 일 실시예는 NAND 스트링 및 하나 이상의 제어 회로들을 포함한다. NAND 스트링은 p 형 도핑된 소스 라인에 접속되는 음의 임계 전압을 갖는 소스 측 선택 게이트 트랜지스터 및 제1 메모리 셀 트랜지스터를 포함한다. 하나 이상의 제어 회로들은 NAND 스트링과 통신한다. 하나 이상의 제어 회로들은, 제1 메모리 셀 트랜지스터의 제어 게이트에 접속되는 선택된 워드 라인에 인가될 선택된 워드 라인 전압을 결정하도록 그리고 NAND 스트링의 제2 메모리 셀 트랜지스터의 제어 게이트에 접속되는 선택되지 않은 워드 라인에 인가될 선택된 워드 라인 전압보다 큰 선택되지 않은 워드 라인 전압을 결정하도록 구성된다. 하나 이상의 제어 회로들은, 선택된 워드 라인이 선택된 워드 라인 전압으로 설정되고 선택되지 않은 워드 라인이 선택되지 않은 워드 라인 전압으로 설정되는 동안 제1 메모리 셀 트랜지스터를 판독하도록 구성된다.
개시된 기술의 일 실시예는 NAND 스트링의 제1 메모리 셀 트랜지스터의 제어 게이트에 접속되는 선택된 워드 라인에 인가될 선택된 워드 라인 전압을 획득하는 것을 포함한다. NAND 스트링은 p 형 도핑된 소스 라인에 접속되는 음의 임계 전압을 갖는 소스 측 선택 게이트 트랜지스터를 포함한다. 본 방법은 NAND 스트링의 제2 메모리 셀 트랜지스터의 제어 게이트에 접속되는 선택되지 않은 워드 라인에 인가될 선택되지 않은 워드 라인 전압을 획득하는 단계를 추가로 포함한다. 선택되지 않은 워드 라인 전압은 선택된 워드 라인 전압보다 더 크다. 본 방법은 선택된 워드 라인이 선택된 워드 라인 전압으로 설정되고 선택되지 않은 워드 라인이 선택되지 않은 워드 라인 전압으로 설정되는 동안 제1 메모리 셀 트랜지스터의 데이터 상태를 결정하는 단계를 추가로 포함한다.
본 문헌의 목적들을 위해, 도면들에 도시된 다양한 특징부들의 치수들은 반드시 일정한 축척으로 그려져 있지는 않을 수 있다는 것에 유의해야 한다.
본 문헌의 목적들을 위해, 명세서에서 "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예"에 대한 언급은 상이한 실시예들을 설명하는 데 사용될 수 있고 반드시 동일한 실시예를 지칭하는 것은 아니다.
본 문헌의 목적들을 위해, 접속은 직접 접속 또는 (예컨대, 다른 부분을 통한) 간접 접속일 수 있다. 일부 경우들에서, 소정 요소가 다른 요소에 접속되거나 커플링되는 것으로 언급되는 경우, 그 요소는 다른 요소에 직접적으로 접속되거나 개재 요소들을 통해 다른 요소에 간접적으로 접속될 수 있다. 소정 요소가 다른 요소에 직접적으로 접속되는 것으로 언급되는 경우, 그 요소와 다른 요소 사이에 개재 요소들이 없다.
본 문헌의 목적들을 위해, 용어 "~에 기초하여"는 "~에 적어도 부분적으로 기초하여"로 판독될 수 있다.
본 문헌의 목적들을 위해, 추가 콘텍스트 없이, "제1" 물체, "제2" 물체, 및 "제3" 물체와 같은 숫자와 관련된 용어들의 사용은 물체들의 순서화를 암시하는 것이 아니라, 대신에 상이한 물체들을 식별하기 위한 식별 목적들을 위해 사용될 수 있다.
본 문헌의 목적들을 위해, 용어 물체들의 "세트"는 물체들 중 하나 이상의 물체들의 "세트"를 지칭할 수 있다.
본 주제가 구조적 특징들 및/또는 방법론적 작용(act)들에 특정된 언어로 설명되었지만, 첨부된 청구범위에 한정된 주제는 반드시 위에 설명된 특정한 특징들 또는 작용들로 제한되지는 않음이 이해되어야 한다. 오히려, 위에 설명된 특정한 특징들 및 작용들은 청구범위를 구현하는 예시적인 형태들로서 개시된다.

Claims (15)

  1. 비휘발성 저장 시스템으로서,
    비트 라인에 접속된 드레인 측 선택 게이트 트랜지스터 및 소스 라인에 접속된 소스 측 선택 게이트 트랜지스터를 포함하는 NAND 스트링; 및
    상기 비트 라인 및 상기 소스 라인과 통신하는 하나 이상의 제어 회로들을 포함하고, 상기 하나 이상의 제어 회로들은 판독 동작 동안 상기 소스 라인에 인가될 소스 라인 전압을 결정하도록 그리고 상기 소스 라인 전압에 기초하여 상기 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨을 결정하도록 구성되고, 상기 하나 이상의 제어 회로들은 상기 소스 측 선택 게이트 트랜지스터의 임계 전압을 상기 판독 동작 이전에 상기 임계 전압 레벨로 설정하도록 그리고 상기 비트 라인을 상기 판독 동작 동안 상기 소스 라인에 인가된 상기 소스 라인 전압보다 작은 비트 라인 전압으로 설정하도록 구성되는, 비휘발성 저장 시스템.
  2. 제1항에 있어서,
    상기 비트 라인은 n 형 도핑된 비트 라인을 포함하고, 상기 소스 라인은 p 형 도핑된 소스 라인을 포함하는, 비휘발성 저장 시스템.
  3. 제1항 또는 제2항에 있어서,
    상기 소스 측 선택 게이트 트랜지스터의 임계 전압은 음의 임계 전압을 포함하는, 비휘발성 저장 시스템.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소스 측 선택 게이트 트랜지스터의 임계 전압은 상기 소스 라인 전압보다 더 큰 상기 음의 임계 전압의 절대값을 갖는 음의 임계 전압을 포함하는, 비휘발성 저장 시스템.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 소스 라인 전압에 기초하여 상기 NAND 스트링의 소스 측 더미 트랜지스터의 임계 전압을 결정하는 것 - 상기 소스 측 더미 트랜지스터는 상기 NAND 스트링의 메모리 셀 트랜지스터와 상기 소스 측 선택 게이트 트랜지스터 사이에 배열됨 -; 및 상기 판독 동작의 수행 이전에 상기 소스 측 더미 트랜지스터의 임계 전압을 설정하는 것을 추가로 포함하는, 비휘발성 저장 시스템.
  6. 제5항에 있어서,
    상기 소스 측 더미 트랜지스터의 임계 전압은 상기 소스 측 선택 게이트 트랜지스터의 임계 전압보다 작은 음의 임계 전압을 포함하는, 비휘발성 저장 시스템.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 NAND 스트링은 수직 NAND 스트링을 포함하는, 비휘발성 저장 시스템.
  8. 제7항에 있어서,
    상기 수직 NAND 스트링은 복수의 전하 트랩 트랜지스터들을 포함하는, 비휘발성 저장 시스템.
  9. 제7항에 있어서,
    상기 수직 NAND 스트링은 복수의 반전된 전하 트랩 트랜지스터들을 포함하는, 비휘발성 저장 시스템.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 하나 이상의 제어 회로들은 상기 소스 라인 전압 및 상기 비트 라인 전압에 기초하여 상기 소스 측 선택 게이트 트랜지스터에 대한 상기 임계 전압 레벨을 결정하도록 구성되는, 비휘발성 저장 시스템.
  11. 비휘발성 메모리를 동작시키기 위한 방법으로서,
    판독 동작 동안 NAND 스트링에 접속된 소스 라인에 인가될 소스 라인 전압을 획득하는 단계;
    상기 판독 동작 동안 상기 NAND 스트링에 접속된 비트 라인에 인가될 비트 라인 전압을 획득하는 단계 - 상기 비트 라인 전압은 상기 소스 라인 전압보다 작음 -; 상기 판독 동작 동안 상기 소스 라인에 인가될 상기 소스 라인 전압에 기초하여 상기 NAND 스트링의 소스 측 선택 게이트 트랜지스터에 대한 임계 전압 레벨을 결정하는 단계;
    상기 소스 측 선택 게이트 트랜지스터의 임계 전압을 상기 판독 동작을 수행하기 이전에 상기 임계 전압 레벨로 설정하는 단계; 및
    상기 소스 측 선택 게이트 트랜지스터의 임계 전압을 상기 임계 전압 레벨로 설정하는 것에 후속하여 상기 소스 라인이 상기 소스 라인 전압으로 설정되고 상기 비트 라인이 상기 비트 라인 전압으로 설정되는 동안 상기 NAND 스트링 내의 선택된 메모리 셀 트랜지스터의 데이터 상태를 결정하도록 상기 판독 동작을 수행하는 단계를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 소스 라인은 p 형 재료와 대응하고;
    상기 비트 라인은 n 형 재료와 대응하는, 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 소스 측 선택 게이트 트랜지스터의 임계 전압은 음의 임계 전압을 포함하는, 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 소스 측 선택 게이트 트랜지스터의 임계 전압은 상기 소스 라인 전압보다 더 큰 상기 음의 임계 전압의 절대값을 갖는 음의 임계 전압을 포함하는, 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 소스 라인 전압에 기초하여 상기 NAND 스트링의 소스 측 더미 트랜지스터의 임계 전압을 결정하는 단계 - 상기 소스 측 더미 트랜지스터는 상기 NAND 스트링의 상기 선택된 메모리 셀 트랜지스터와 상기 소스 측 선택 게이트 트랜지스터 사이에 배열됨 -; 및
    상기 소스 측 더미 트랜지스터의 임계 전압을 상기 판독 동작을 수행하기 이전에 음의 임계 전압으로 설정하는 단계를 추가로 포함하는, 방법.
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