KR20230040214A - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 발명의 실시 예에 따른 메모리 장치는, 복수의 워드 라인들에 각각 연결된 메모리 셀들, 상기 메모리 셀들 중 선택된 워드 라인에 연결된 선택 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 주변 회로 및 상기 리드 동작 시 상기 선택된 워드 라인과 인접한 인접 워드 라인들에 패스 전압을 인가하고, 미리 정해진 시간이 지난 뒤 상기 패스 전압을 상기 패스 전압보다 낮은 타겟 패스 전압으로 디스차지하고, 인접 워드 라인들에 인가된 전압이 상기 타겟 패스 전압으로 디스차지된 후, 타겟 리드 시간이 지난 뒤 상기 선택 메모리 셀들과 연결된 비트라인들을 통해 상기 선택 메모리 셀들에 저장된 데이터를 획득하도록 상기 주변 회로를 제어하는 리드 동작 제어부를 포함할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 메모리 장치에 대한 리드 동작 시 리드 페일이 발생한 경우, 리드 페일이 발생한 메모리 셀들에 저장된 데이터를 복구하는 동작을 수행하는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 워드 라인들에 각각 연결된 메모리 셀들, 상기 메모리 셀들 중 선택된 워드 라인에 연결된 선택 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 주변 회로 및 상기 리드 동작 시 상기 선택된 워드 라인과 인접한 인접 워드 라인들에 패스 전압을 인가하고, 미리 정해진 시간이 지난 뒤 상기 패스 전압을 상기 패스 전압보다 낮은 타겟 패스 전압으로 디스차지하고, 인접 워드 라인들에 인가된 전압이 상기 타겟 패스 전압으로 디스차지된 후, 타겟 리드 시간이 지난 뒤 상기 선택 메모리 셀들과 연결된 비트라인들을 통해 상기 선택 메모리 셀들에 저장된 데이터를 획득하도록 상기 주변 회로를 제어하는 리드 동작 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 선택 메모리 셀들에 대한 리드 커맨드 및 상기 선택 메모리 셀들과 연결된 선택된 워드 라인에 대한 어드레스를 출력하는 메모리 컨트롤러 및 상기 메모리 컨트롤러로부터 상기 리드 커맨드 및 상기 리드 커맨드에 대응하는 어드레스를 제공받아 상기 선택된 워드 라인과 인접한 인접 워드 라인들에 패스 전압을 인가하고, 미리 정해진 시간이 지난 뒤 상기 패스 전압을 상기 패스 전압보다 스텝 전압만큼 낮은 타겟 패스 전압으로 디스차지하고, 상기 인접 워드 라인들에 인가된 전압이 상기 타겟 패스 전압으로 디스차지된 후, 타겟 리드 시간이 지난 뒤 선택 메모리 셀들과 연결된 비트라인들을 통해 상기 선택 메모리 셀들에 저장된 데이터를 획득하는 오픈 리드 동작을 수행하는 메모리 장치를 포함할 수 있다.
본 발명의 실시 예에 따른 복수의 메모리 블록들 중 타겟 메모리 블록에 포함된 복수의 워드 라인들 중 선택된 워드 라인에 연결된 선택 메모리 셀들에 저장된 데이터를 리드하기 위해 반복하여 리드 동작을 수행하는 저장 장치의 동작 방법은, 상기 타겟 워드 라인과 인접한 워드 라인들에 패스 전압을 인가하는 단계, 상기 패스 전압의 크기가 타겟 패스 전압에 도달할 때까지 정해진 시간마다 상기 패스 전압을 스텝 전압만큼 하강시키는 단계, 상기 패스 전압의 크기가 상기 타겟 패스 전압에 도달하고 미리 정해진 타겟 리드 시간이 지난 후에, 상기 선택된 워드 라인과 연결된 선택 메모리 셀들과 연결된 비트라인들의 전위를 센싱하는 단계 및 상기 선택 메모리 셀들에 대해 리드된 데이터의 에러 비트 수와 정정 가능한 에러 비트 수를 비교하여 상기 제1 리드 동작의 패스 또는 페일 여부를 결정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 복수의 메모리 블록들 중 타겟 메모리 블록에 포함된 복수의 워드 라인들 중 선택된 워드 라인에 연결된 선택 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 저장 장치의 동작 방법은 상기 타겟 워드 라인과 인접한 워드 라인들에 패스 전압을 인가하는 단계, 상기 패스 전압을 상기 패스 전압보다 스텝 전압만큼 낮은 타겟 패스 전압으로 디스차지하는 단계, 상기 패스 전압이 상기 타겟 패스 전압으로 디스차지되고, 미리 정해진 타겟 리드 시간이 지난 후에, 상기 선택된 워드 라인과 연결된 선택 메모리 셀들과 연결된 비트라인들의 전위를 센싱하는 단계 및 상기 선택 메모리 셀들에 대해 리드된 데이터의 에러 비트 수와 정정 가능한 에러 비트 수를 비교하여 상기 제1 리드 동작의 패스 또는 페일 여부를 결정하는 단계를 포함할 수 있다.
본 기술에 따르면, 메모리 장치에 대한 리드 동작 시 리드 페일이 발생한 경우, 리드 페일이 발생한 메모리 셀들에 저장된 데이터를 복구하는 동작을 수행하는 메모리 장치가 제공된다.
도 1은 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 실시 예에 따른 메모리 컨트롤러와 메모리 장치의 구성 및 동작을 설명하기 위한 리드 동작을 설명하기 위한 블록도이다.
도 7은 도 4의 워드 라인들 중 특정 워드 라인이 오픈된 상태를 나타내기 위한 도면이다.
도 8은 도 7에서 설명한 특정 워드 라인 오픈된 때, 리드 동작이 페일되는 경우를 설명하기 위한 도면이다.
도 9는 리드 동작 시 선택 워드 라인과 선택 워드 라인에 인접한 워드 라인들에 시간에 따라 인가되는 전압을 나타내는 도면이다.
도 10은 리드 동작에서 선택 워드 라인이 오픈된 때, 리드 페일이 발생하는 경우를 설명하기 위한 도면이다.
도 11은 실시 예에 따라 선택 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 복구하기 위한 리드 동작을 설명하기 위한 도면이다.
도 12는 실시 예에 따른 리드 동작에서, 인접 워드 라인들에 시간에 따라 인가되는 전압을 설명하기 위한 도면이다.
도 13은 실시 예에 따른 리드 동작에서, 선택 워드 라인에서의 시간에 따라 변화하는 전위를 설명하기 위한 도면이다.
도 14는 실시 예에 따른 오픈 리드 정보 저장부를 설명하기 위한 도면이다.
도 15는 실시 예에 따른 배드 블록 정보 저장부를 설명하기 위한 도면이다.
도 16은 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 17은 실시 예에 따른 리드 동작을 설명하기 위한 순서도이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드인 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트는 USB(Universal Serial Bus), SATA(Serial AT Attachment), SAS(Serial Attached SCSI), HSIC(High Speed Interchip), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NonVolatile Memory express), UFS(Universal Flash Storage), SD(Secure Digital), MMC(MultiMedia Card), eMMC(embedded MMC), DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드 라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL1~BLm)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 또는 페일 신호(PASS/FAIL)를 제어 로직(130)으로 출력할 수 있다.
실시 예에서 센싱 회로(125)는 타겟 셀들 중 프로그램 페일된 셀들의 개수인 페일 비트 수를 카운트하는 전류 센싱 회로를 포함할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호(PBSIGNALS)는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4를 참조하여 더 상세히 설명된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 실시 예에 따른 메모리 컨트롤러와 메모리 장치의 구성 및 동작을 설명하기 위한 리드 동작을 설명하기 위한 블록도이다.
저장 장치(50)는 메모리 장치(100) 및 메모리 장치(100)를 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 컨트롤러(200)는 동작 제어부(210), 에러 정정 회로(220) 및 배드 블록 정보 저장부(230)를 포함할 수 있다.
동작 제어부(210)는 메모리 장치(100)의 동작을 제어할 수 있다. 동작 제어부(210)는 메모리 장치(100)에 포함된 메모리 셀들에 저장된 데이터를 리드 하는 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 실시 예에서, 리드 동작은 노멀 리드 동작과 오픈 리드 동작을 포함할 수 있다.
노멀 리드 동작은 미리 설정된 디폴트 리드 전압을 이용하여 메모리 셀들에 저장된 데이터를 리드하는 동작일 수 있다.
오픈 리드 동작은 노멀 리드 동작이 페일된 경우 수행되는 리드 동작일 수 있다. 오픈 리드 동작은 리드할 어드레스에 대응하는 선택된 워드 라인이 오픈 상태(개방 상태)인 경우, 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 리드하는 동작일 수 있다.
동작 제어부(210)는 노멀 리드 동작시에 노멀 리드 커맨드(Normal Read CMD)를 메모리 장치(100)에 제공할 수 있다. 동작 제어부(210)는 오픈 리드 동작 시에 오픈 리드 커맨드(Open Read CMD)를 메모리 장치(100)에 제공할 수 있다. 실시 예에서, 동작 제어부(210)는 노멀 리드 동작이 페일되면, 오픈 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 동작 제어부(210)는 노멀 리드 동작이 페일되면, 오픈 리드 커맨드(Open Read CMD)를 메모리 장치(100)에 제공할 수 있다.
노멀 리드 커맨드(Normal Read CMD)에 응답하여 메모리 장치(100)는 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 리드할 수 있다. 메모리 장치(100)는 리드된 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
오픈 리드 커맨드(Open Read CMD)에 응답하여 메모리 장치(100)는 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 리드할 수 있다. 메모리 장치(100)는 리드된 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
에러 정정 회로(220)는 메모리 장치(100)로부터 수신한 데이터에 포함된 에러 비트들의 개수를 판별할 수 있다. 에러 정정 회로(220)는 에러 정정 코드(Error Correction Code)에 따라 페이지 데이터를 디코드할 수 있다.
구체적으로 에러 정정 회로(220)는 메모리 장치(100)로부터 수신한 데이터에 미리 설정된 개수 이상의 에러 비트들이 포함된 경우, 선택 메모리 셀들에 대한 리드 동작이 페일된 것으로 판단할 수 있다. 에러 정정 회로(220)는 메모리 장치(100)로부터 수신한 데이터에 미리 설정된 개수 보다 적은 수의 에러 비트들이 포함된 경우, 선택 메모리 셀들에 대한 리드 동작이 패스된 것으로 판단할 수 있다.
실시 예에서, 에러 정정 회로(220)는, 선택 메모리 셀들에 대한 리드 동작이 패스인지 페일인지에 대한 정보를 동작 제어부(210)에 대해 제공할 수 있다.
배드 블록 정보 저장부(230)는 메모리 장치(100)에 포함된 메모리 블록들 중 배드 블록들에 대한 정보를 포함할 수 있다. 배드 블록은 해당 메모리 블록에 대한 리드 또는 프로그램 동작이 제한되는 메모리 블록을 의미할 수 있다.
실시 예에서 배드 블록 정보 저장부(230)는 동작 제어부(210)로부터 선택 메모리 셀들이 포함된 타겟 메모리 블록에 대한 정보를 제공받아 타겟 메모리 블록을 배드 블록으로 설정할 수 있다.
메모리 장치(100)는 리드 동작 제어부(140)를 포함할 수 있다. 리드 동작 제어부(140)는 리드 전압 제어부(140a), 오픈 리드 정보 저장부(140b) 및 페이지 버퍼 제어부(140c)를 포함할 수 있다.
리드 동작 제어부(140)는 메모리 컨트롤러(200)의 오픈 리드 커맨드(Open Read CMD)에 응답하여, 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 리드하도록 주변 회로를 제어할 수 있다.
구체적으로, 리드 동작 제어부(140)는 선택된 워드 라인과 인접한 인접 워드 라인들에 패스 전압을 인가하도록 주변 회로를 제어할 수 있다. 리드 동작 제어부(140)는 패스 전압이 인가되고 미리 정해진 시간이 지난 뒤, 패스 전압을 타겟 패스 전압으로 디스차지하도록 주변 회로를 제어할 수 있다. 리드 동작 제어부(140)는 인접 워드 라인들에 인가된 전압이 타겟 패스 전압으로 디스차지된 후, 타겟 리드 시간이 지난 뒤에 선택 메모리 셀들과 연결된 비트라인들을 통해 상기 선택 메모리 셀들에 저장된 데이터를 획득하도록 상기 주변 회로를 제어할 수 있다.
리드 동작 제어부(140)는 리드 동작이 페일된 경우, 타겟 리드 시간을 스텝 리드 시간만큼 더 증가시켜 오픈 리드 동작을 수행하도록 주변 회로를 제어할 수 있다.
리드 동작 제어부(140)는 메모리 컨트롤러(200)의 오픈 리드 커맨드(Open Read CMD)에 응답하여, 선택 메모리 셀들에 대한 리드 동작에 패스될 때까지 오픈 리드 동작을 반복하여 수행하도록 주변 회로를 제어할 수 있다.
리드 전압 제어부(140a)는 메모리 장치에 포함된 복수의 워드 라인들에 인가되는 전압들을 제어할 수 있다.
구체적으로, 리드 전압 제어부(140a)는 오픈 리드 정보 저장부(140b)에 저장된 패스 전압 크기 정보에 기초하여, 선택 워드 라인에 인접한 인접 워드 라인들에 인가되는 패스 전압의 크기를 결정할 수 있다. 리드 전압 제어부(140a)는 오픈 리드 정보 저장부(140b)에 저장된 패스 전압 크기 정보에 기초하여 타겟 패스 전압의 크기를 결정할 수 있다.
리드 전압 제어부(140a)는 오픈 리드 정보 저장부(140b)에 저장된 패스 전압 시간 정보에 기초하여 패스 전압이 인접 워드 라인들에 인가되는 시간을 결정할 수 있다.
오픈 리드 정보 저장부(140b)는 선택 워드 라인에 인접한 워드 라인들에 인가되는 전압들의 크기에 대한 정보를 포함할 수 있다. 오픈 리드 정보 저장부(140b)는 선택 워드 라인에 인접한 워드 라인들에 전압이 인가되는 시간에 대한 정보를 포함할 수 있다.
오픈 리드 정보 저장부(140b)는 페이지 버퍼 제어부(140c)가 선택 메모리 셀들과 연결된 비트라인의 전위를 센싱하는 시간에 대한 정보인 리드 시간 정보를 포함할 수 있다. 구체적으로 리드 시간 정보는 타겟 리드 시간 정보 및 스텝 리드 시간 정보를 포함할 수 있다. 타겟 리드 시간 정보 및 스텝 리드 시간 정보에 대해서는 도 12 및 도 13에서 후술한다.
페이지 버퍼 제어부(140c)는 리드 동작에서, 복수의 메모리 셀들과 연결된 비트 라인의 전위를 센싱하도록 주변 회로를 제어할 수 있다. 실시 예에서, 페이지 버퍼 제어부(140c)는 인접 워드 라인들에 인가된 패스 전압이 타겟 패스 전압으로 디스차지된 후 타겟 리드 시간이 지난 뒤, 선택 메모리 셀들과 연결된 비트라인의 전위를 센싱할 수 있다.
도 7은 도 4의 워드 라인들 중 특정 워드 라인이 오픈된 상태를 나타내기 위한 도면이다.
메모리 장치는 메모리 컨트롤러부터 제공받은 리드 커맨드에 응답하여 선택 메모리 셀들에 대한 리드 동작을 수행할 수 있다. 리드 동작은 페이지 단위로 수행될 수 있다. 하나의 페이지에 포함된 복수의 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 리드 동작 시 선택된 메모리 셀과 연결된 워드 라인에는 리드 전압이 인가될 수 있다. 비선택 메모리 셀들과 연결된 워드 라인에는 패스 전압이 인가될 수 있다.
리드 전압과 패스 전압은 도 2를 참조하여 설명된 전압 생성부(122)에 의해 생성된 전압일 수 있다. 생성된 리드 전압과 패스 전압을 어드레스 디코더의 제어에 따라 선택된 메모리 블록의 워드 라인들에 제공될 수 있다. 이 때, 어드레스 디코더와 선택된 메모리 블록의 워드 라인들 간의 연결이 끊어진 오픈 상태가 여러가지 원인에 의해 발생할 수 있다. 오픈 상태의 워드 라인에는 인가될 전압이 제공되지 않을 수 있다. 따라서 선택 메모리 셀이 소거 상태(E)임에도 프로그램 상태(P)로 리드되거나, 프로그램 상태(P)임에도 소거 상태(E)로 리드될 수 있다. 결과적으로, 선택 메모리 셀이 포함된 페이지에 대한 리드 동작이 페일로 판단될 수 있다.
도 8은 도 7에서 설명한 특정 워드 라인 오픈된 때, 리드 동작이 페일되는 경우를 설명하기 위한 도면이다.
리드 전압은 선택 메모리 셀에 저장된 데이터를 리드하기 위한 전압일 수 있다. 예를 들어서, 싱글 레벨 셀(Single Level Cell, SLC)의 경우, 리드 전압은 선택 메모리 셀의 문턱 전압이 소거 상태(E)에 포함되는지, 프로그램 상태(P)에 포함되는지 판단하기 위한 전압일 수 있다. 메모리 장치는 소거 상태(E)와 프로그램 상태(P) 사이의 리드 전압을 이용하여 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
선택 메모리 셀의 문턱 전압이 소거 상태(E)에 포함된 경우, 선택 메모리 셀에 저장된 데이터는 '0'으로 리드될 수 있다. 선택 메모리 셀의 문턱 전압이 프로그램 상태(P)에 포함된 경우, 선택 메모리 셀에 저장된 데이터는 '1'로 리드될 수 있다.
실시 예에서, 선택 메모리 셀과 연결된 선택 워드 라인이 오픈된 경우, 선택 메모리 셀의 게이트에 리드 전압 인가 시, 리드 전압이 게이트에 전달되지 않을 수 있다. 대신 선택 워드 라인과 인접한 인접 워드 라인들에 인가된 패스 전압에 의한 커플링(Coupling)에 의해 선택 워드 라인의 전위가 상승할 수 있다. 이 경우, 선택 메모리 셀들을 센싱할 때의 선택 워드 라인의 전위는 Vread'일 수 있다. Vread'는 선택 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압인 Vread보다 클 수 있다.
선택 메모리 셀의 문턱 전압이 Vread'보다 작은 경우, 선택 메모리 셀은 온 셀(On-cell)로 리드될 수 있다. 선택 메모리 셀의 문턱 전압이 Vread'보다 큰 경우, 선택 메모리 셀은 오프 셀(Off-cell)로 리드될 수 있다.
선택 메모리 셀의 문턱 전압이 A영역에 포함된 경우, 선택 메모리 셀은 프로그램 상태(P)임에도 불구하고 소거 상태(E)로 판단될 수 있다. 결론적으로, 선택 메모리 셀이 포함된 페이지에 대한 리드 동작이 페일될 수 있다.
도 9는 리드 동작 시 선택 워드 라인과 선택 워드 라인에 인접한 워드 라인들에 시간에 따라 인가되는 전압을 나타내는 도면이다.
도 9를 참조하면, VWLn은 리드 동작에서 선택 메모리 셀과 연결된 선택된 워드 라인(WLn)에 인가되는 전압에 따른 전위를 나타낸다. VWLn-1 및 VWLn+1은 선택 워드 라인(WLn)과 물리적으로 가장 인접한 두 워드 라인들인 인접 워드 라인들(WLn-1, WLn+1)에 인가되는 전압에 따른 전위를 나타낸다.
ta1에서, 선택 워드 라인(WLn)에 패스 전압(Vpass)이 인가되고, 인접 워드 라인들(WLn-1, WLn+1)에도 패스 전압(Vpass)이 인가될 수 있다.
ta2에서, 선택 워드 라인의 전위(VWLn) 및 인접 워드 라인들의 전위(VWLn-1, VWLn+1)는 패스 전압(Vpass)에 도달할 수 있다.
ta3에서, 선택 워드 라인(WLn)에 리드 전압(Vread)이 인가될 수 있다. 선택 워드 라인(WLn)의 전위는 패스 전압(Vpass)으로부터 디스차지되어 리드 전압(Vread)에 도달할 수 있다.
ta4에서, 메모리 장치는 선택 메모리 셀과 연결된 비트라인의 전위를 센싱하여 선택 메모리 셀에 저장된 데이터를 리드할 수 있다.
ta5에서, 선택 워드 라인(WLn)에는 패스 전압이 인가될 수 있다.
ta6에서, 선택 워드 라인의 전위(VWLn)는 Vpass에 도달할 수 있다.
ta7에서, 선택 워드 라인의 전위(VWLn) 및 인접 워드 라인들의 전위(VWLn+1, VWLn-1)는 디스차지될 수 있다.
도 9에서 설명한 바와 같이, 워드 라인이 오픈되지 않은 경우, 메모리 장치는 선택 워드 라인의 전위가 리드 전압(Vread)에 도달한 후, 선택 메모리 셀과 연결된 비트라인의 전위를 센싱할 수 있다. 이 경우 리드 동작이 페일되지 않을 수 있다.
도 10은 리드 동작에서 선택 워드 라인이 오픈된 때, 리드 페일이 발생하는 경우를 설명하기 위한 도면이다.
tb1에서, 선택 워드 라인(WLn) 및 두 인접 워드 라인들(WLn-1, WLn+1)에 패스 전압(Vpass)이 인가될 수 있다. 다만, 선택 워드 라인(WLn)은 오픈되어 있으므로, 어드레스 디코더로부터 선택 워드 라인(WLn)에 인가된 패스 전압(Vpass)이 선택 워드 라인(WLn)에 전달되지 않을 수 있다.
tb2에서, 두 인접 워드 라인들의 전위(VWLn-1, VWLn+1)는 Vpass에 도달할 수 있다. 선택워드 라인의 전위(VWLn)는 두 인접 워드 라인들(WLn-1, WLn+1)에 인가된 패스 전압(Vpass)에 따른 커플링(Coupling)에 의해, 커플링 전압(Vcoupling)으로 상승할 수 있다. 선택 워드 라인(WLn)은 오픈되어 전압이 전달되지 않으므로, 선택 워드 라인의 전위(VWLn)는 시간이 지남에 따라 서서히 방전될 수 있다.
tb3에서, 메모리 장치는 선택 메모리 셀에 저장된 데이터를 획득하기 위해, 선택 메모리 셀과 연결된 비트라인의 전위를 센싱할 수 있다. 이 경우, 선택 워드 라인(WLn)의 전위는 Vread'일 수 있다. Vread'는 선택 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압인 Vread보다 클 수 있다.
tb4에서 tb5까지, 선택 워드 라인의 전위(VWLn) 및 인접 워드 라인들의 전위(VWLn+1, VWLn-1)는 디스차지될 수 있다.
도 10에서 설명한 바와 같이, 워드 라인이 오픈된 경우, 메모리 장치는 선택 워드 라인(WLn)의 전위가 리드 전압(Vread)에 도달하기 전에 선택 메모리 셀과 연결된 비트라인의 전위를 센싱할 수 있다. 이 경우 리드 동작이 페일될 수 있다.
도 11은 실시 예에 따라 선택 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 복구하기 위한 리드 동작을 설명하기 위한 도면이다.
tc1에서, 인접 워드 라인들(WLn-1, WLn+1)에 패스 전압(Vpass)이 인가될 수 있다.
tc1에서 tc2까지, 선택 워드 라인의 전위(VWLn)는 두 인접 워드 라인들(WLn-1, WLn+1)에 인가된 패스 전압(Vpass)에 따른 커플링(Coupling)에 의해, 커플링 전압(Vcoupling)으로 상승할 수 있다.
tc2에서 tc5까지 두 인접 워드 라인들의 전위(VWLn-1,VWLn+1)는 타겟 패스 전압(Vpass_t)으로 디스차지될 수 있다. 디스차지 구간은 tc2에서 tc5까지 두 인접 워드 라인들의 전위(VWLn-1, VWLn+1)가 타겟 패스 전압(Vpass_t)으로 디스차지되는 구간일 수 있다. 타겟 패스 전압(Vpass_t)은 인접 워드 라인들(WLn-1, WLn+1)과 연결된 메모리 셀들의 채널 영역에 전류가 흐를 수 있는 채널이 형성되기 위한 최소 전압일 수 있다. 디스차지 구간은 복수의 스텝 구간들을 포함할 수 있다. 선택 워드 라인의 전위(VWLn)는 두 인접 워드 라인들(WLn-1, WLn+1)에 인가된 패스 전압(Vpass)의 디스차지에 따른 커플링(Coupling)에 의해 하강할 수 있다.
이 후, 선택 워드 라인의 전위(VWLn)는 시간이 지남에 따라 서서히 방전되어 tc6에서 리드전압(Vread)에 도달할 수 있다. 메모리 장치는 tc6에서 선택 메모리 셀에 저장된 데이터를 획득하기 위해, 선택 메모리 셀과 연결된 비트라인의 전위를 센싱할 수 있다.
tc6에서 메모리 장치가 선택 메모리 셀과 연결된 비트라인에 인가된 전압을 센싱한 때의 선택 워드 라인의 전위(VWLn)는 Vread이므로, 이 경우 선택 메모리 셀이 포함된 페이지에 대한 리드 동작이 패스될 수 있다.
도 12는 실시 예에 따른 리드 동작에서, 인접 워드 라인들에 시간에 따라 인가되는 전압을 설명하기 위한 도면이다.
실시 예에서, 메모리 장치가 메모리 컨트롤러로부터 오픈 리드 커맨드(Open Read CMD)를 제공받은 경우, 메모리 장치의 리드 동작 제어부는 선택 메모리 셀에 저장된 데이터를 복구하기 위한 리드 동작을 수행하도록 주변 회로를 제어할 수 있다. 리드 동작 제어부에 포함된 리드 전압 제어부는 인접 워드 라인들에 인가되는 전압들의 크기 또는 인접 워드 라인들에 전압들이 인가되는 시간을 결정할 수 있다.
td1에서 선택 워드 라인에 인접한 두 워드 라인들에 패스 전압(Vpass)이 인가될 수 있다.
td2에서 인접 워드 라인들의 전위는 패스전압(Vpass)에 도달할 수 있다.
td2에서 td6까지는 디스차지 구간일 수 있다. 디스차지 구간은 복수의 스텝 구간들을 포함할 수 있다.
td2에서 td3까지, 인접 워드 라인들의 전위는 제1 유지 시간(Tstep1)동안 패스 전압(Vpass)을 유지할 수 있다.
td3에서 td4까지, 인접 워드 라인들의 전위는 디스차지 전압(Vpass_d)으로 디스차지될 수 있다. 패스 전압(Vpass)은 스텝 전압(ΔVstep)만큼 디스차지될 수 있다.
td4에서 td5까지, 인접 워드 라인들의 전위는 제2 유지 시간(Tstep2)동안 디스차지 전압(Vpass_d)을 유지할 수 있다.
td5에서 td6까지, 인접 워드 라인들의 전위는 타겟 패스 전압(Vpass_t)으로 디스차지될 수 있다. 디스차지 전압(Vpass_d)은 스텝 전압(ΔVstep)만큼 디스차지될 수 있다. 타겟 패스 전압(Vpass_t)은 인접 워드 라인들과 연결된 메모리 셀들의 채널 영역에 전류가 흐를 수 있는 채널이 형성되기 위한 최소 전압일 수 있다.
td7에서, 메모리 장치는 인접 워드 라인들의 전위가 타겟 패스 전압(Vpass_t)으로 디스차지된 후, 타겟 리드 시간(Ttarget)이 지난 뒤 선택 메모리 셀과 연결된 비트라인의 전위를 센싱하여 선택 메모리 셀에 저장된 데이터를 획득할 수 있다.
디스차지 구간에 포함된 스텝 구간들의 개수, 스텝 전압(ΔVstep)의 크기, 제1 유지 시간(Tstep1) 및 제2 유지 시간(Tstep2)의 길이는 본 발명에 따른 실시 예에 의해 제한되지 않고 다양하게 설정될 수 있다.
도 13은 실시 예에 따른 리드 동작에서, 선택 워드 라인에서의 시간에 따라 변화하는 전위를 설명하기 위한 도면이다.
도 12 및 도 13를 참조하면, te1에서 인접 워드 라인들에 패스 전압이 인가될 수 있다.
te2에서, 선택 워드 라인의 전위는 인접 워드 라인들과의 커플링(Coupling)에 의해 V2에서 커플링 전압(Vcoupling)으로 상승할 수 있다. V2는 접지 전압일 수 있다.
te3에서, 인접 워드 라인들의 전위가 패스 전압(Vpass)에서 디스차지 전압(Vpass_d)으로 디스차지되면, 선택 워드 라인의 전위는 인접 워드 라인들과의 커플링(Coupling)에 의해 하강할 수 있다.
te4에서, 인접 워드 라인들의 전위가 디스차지 전압(Vpass_d)에서 타겟 패스 전압(Vpass_t)으로 디스차지되면, 선택 워드 라인의 전위는 인접 워드 라인들과의 커플링(Coupling)에 의해 하강할 수 있다.
te6에서, 메모리 장치는 선택 워드 라인과 연결된 비트라인의 전위를 센싱할 수 있다. te6은 te5부터 제1 타겟 리드 시간(Ttarget_1)이 지난 뒤일 수 있다. te5는 도 12에서 인접 워드 라인들에 인가된 전압이 타겟 패스 전압(Vpass_t)으로 디스차지된 시간인 td6과 동일한 시간일 수 있다.
te6에서 선택 워드 라인의 전위는 선택 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압(Vread) 보다 클 수 있다. 따라서 선택 메모리 셀이 포함된 페이지에 대한 오픈 리드 동작은 페일될 수 있다.
오픈 리드 동작이 페일된 경우, 메모리 컨트롤러는 선택 메모리 셀이 포함된 페이지에 대한 리드 동작이 패스될 때까지, 메모리 장치에 대해 반복하여 오픈 리드 커맨드(Open Read CMD)를 제공할 수 있다. 이 경우, 타겟 리드 시간(Ttarget)은 오픈 리드 동작이 반복될 때마다 스텝 리드 시간(t)만큼 순차적으로 증가할 수 있다.
구체적으로, 메모리 장치는 오픈 리드 동작이 페일된 후, 메모리 컨트롤러로부터 다시 제공된 오픈 리드 커맨드(Open Read CMD)에 대응하여 오픈 리드 동작을 수행할 수 있다.
이 때, 메모리 장치는 te7에서 선택 워드 라인과 연결된 비트라인의 전위를 센싱할 수 있다. te7에서 선택 워드 라인의 전위는 Vread 보다 클 수 있다. 따라서 선택 메모리 셀이 포함된 페이지에 대한 오픈 리드 동작은 다시 페일될 수 있다.
tread에서 메모리 장치는 선택 워드 라인과 연결된 비트라인의 전위를 센싱할 수 있다. tread에서 선택 워드 라인의 전위는 리드 전압(Verad)과 동일할 수 있다. 따라서 선택 메모리 셀이 포함된 페이지에 대한 오픈 리드 동작은 패스될 수 있다.
도 14는 실시 예에 따른 오픈 리드 정보 저장부를 설명하기 위한 도면이다.
메모리 장치는 오픈 리드 동작 시, 리드 동작 제어부 내부에 포함된 오픈 리드 정보 저장부에 저장된 정보에 기초하여 오픈 리드 동작을 수행할 수 있다. 구체적으로, 오픈 리드 정보 저장부는 패스 전압 정보 및 리드 시간 정보를 포함할 수 있다.
패스 전압 정보는 시작 패스 전압, 타겟 패스 전압, 스텝 전압, 제1 유지 시간, 제2 유지 시간, 타겟 리드 시간 및 스텝 리드 시간에 대한 정보를 포함할 수 있다.
시작 패스 전압은 오픈 리드 동작에서, 선택 워드 라인과 인접한 인접 워드 라인들에 최초로 인가되는 패스 전압을 의미할 수 있다.
스텝 전압은 오픈 리드 동작에서 선택 워드 라인의 전위를 하강시키기 위해 시작 패스 전압으로부터 디스차지되는 전압의 크기를 의미할 수 있다. 예를 들어, 도 12를 참조하면, td1에서 인접 워드 라인들에 시작 패스 전압이 인가되고, 시작 패스 전압은 td3에서 스텝 전압만큼 디스차지될 수 있다.
타겟 패스 전압은 인접 워드 라인들 연결된 메모리 셀들의 채널 영역에 전류가 흐를 수 있는 채널이 형성되기 위한 최소 전압일 수 있다. 예를 들어, 메모리 장치의 리드 동작 제어부는 오픈 리드 정보 저장부에 저장된 정보를 기초로, 인접 워드 라인들의 전위가 시작 패스 전압에서 타겟 패스 전압에 도달할 때까지 인접 워드 라인에 인가된 전압을 스텝 전압만큼 순차적으로 하강시킬 수 있다.
제1 유지 시간은 인접 워드 라인의 전위가 시작 패스 전압에 도달한 후, 스텝 전압만큼 디스차지되기 전까지의 시간을 의미할 수 있다.
제2 유지 시간은 인접 워드 라인의 전위가 시작 패스 전압으로부터 스텝 전압만큼 디스차지된 후, 타겟 패스 전압으로 디스차지되기 전까지의 시간을 의미할 수 있다.
상술한 바에 따르면 디스차지 구간은 두 개의 스텝 구간들을 포함하는 경우를 예로 들어 설명했으나, 스텝 구간들의 개수는 본 발명의 실시 예에 의해 제한되지 않는다. 예를 들어, 도 12를 참조하면, 디스차지 구간이 세 개의 스텝 구간들을 포함하는 경우, 오픈 리드 정보 저장부는 제1 유지 시간, 제2 유지 시간 및 제3 유지 시간에 대한 정보를 포함할 수 있다.
리드 시간 정보는 타겟 리드 시간 및 스텝 리드 시간에 대한 정보를 포함할 수 있다.
타겟 리드 시간은 인접 워드 라인들의 전위가 타겟 패스 전압으로 디스차지된 후, 메모리 장치가 선택 메모리 셀과 연결된 비트라인의 전위를 센싱할 때까지의 시간을 의미할 수 있다.
스텝 리드 시간은 오픈 리드 동작이 페일된 경우, 메모리 장치가 다시 오픈 리드 커맨드를 수행할 때, 타겟 리드 시간으로부터 증가되는 시간을 의미할 수 있다.
도 15는 실시 예에 따른 배드 블록 정보 저장부를 설명하기 위한 도면이다.
메모리 컨트롤러 내부의 동작 제어부는, 메모리 장치에 포함된 특정 페이지에 대한 리드 동작이 페일된 경우, 해당 페이지를 포함하는 메모리 블록을 배드 블록으로 설정할 수 있다.
구체적으로, 동작 제어부(210)는 에러 정정 회로로부터 리드 커맨드에 대응되는 페이지에 대한 리드 동작이 패스인지 페일인지에 대한 정보를 제공받을 수 있다. 동작 제어부는 선택 메모리 셀들에 대한 리드 동작이 페일된 경우, 선택 메모리 셀들이 포함된 블록에 대한 정보를 배드 블록 저장부에 제공할 수 있다. 배드 블록 저장부는 동작 제어부로부터 제공받은 배드 블록 정보를 저장할 수 있다. 배드 블록 정보는 배드 블록들의 리스트와 배드 블록들의 어드레스에 대한 정보를 포함할 수 있다.
배드 블록 저장부에 저장된 메모리 블록들에 대한 메모리 동작은 제한될 수 있다. 예를 들어, 메모리 컨트롤러는 메모리 장치에 대해 프로그램 커맨드 제공 시, 배드 블록 정보 저장부에 저장된 배드 블록 정보를 참조하여, 배드 블록으로 등록된 메모리 블록들을 제외한 메모리 블록에 데이터를 저장하도록 메모리 장치를 제어할 수 있다.
도 16은 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
S1601 단계에서, 저장 장치는 호스트의 요청에 따라 메모리 장치 내의 선택된 페이지에 저장된 데이터를 리드하는 노멀 리드 동작을 수행할 수 있다. 노멀 리드 동작은 본 발명의 실시 예에 따른 오픈 리드 동작이 아닌 일반적인 메모리 동작으로서의 리드 동작을 의미할 수 있다. 노멀 리드 동작은 미리 설정된 디폴트 리드 전압을 이용하여 메모리 셀들에 저장된 데이터를 리드하는 동작일 수 있다.
S1603 단계에서, 저장 장치는 선택된 페이지에 대한 노멀 리드 동작이 패스되었는지 여부를 판단할 수 있다. 노멀 리드 동작이 패스된 경우, 호스트에게 리드된 데이터를 전달하고, 저장 장치의 리드 동작은 종료될 수 있다.
S1605 단계에서, 노멀 리드 동작이 페일된 경우, 저장 장치는 해당 페이지가 포함된 블록을 배드 블록으로 설정할 수 있다. 구체적으로, 저장 장치는 해당 페이지가 포함된 블록에 대한 정보를 메모리 컨트롤러 내부의 배드 블록 정보 저장부에 저장할 수 있다.
S1607 단계에서, 저장 장치는 선택된 페이지에 대한 오픈 리드 동작을 수행할 수 있다. 오픈 리드 동작은 노멀 리드 동작이 페일된 경우 수행되는 리드 동작일 수 있다. 오픈 리드 동작은 선택된 페이지에 저장된 데이터를 복구하기 위한 리드 동작일 수 있다.
S1609 단계에서, 저장 장치는 오픈 리드 동작이 패스되었는지 여부를 판단할 수 있다. 오픈 리드 동작이 페일된 경우, 저장 장치는 선택 메모리 셀과 연결된 비트라인의 전위를 센싱하는 시간인 타겟 리드 시간을 스텝 리드 시간만큼 증가시켜 오픈 리드 동작을 수행할 수 있다.
S1611 단계에서, 오픈 리드 동작이 패스된 경우, 선택된 페이지가 포함된 타겟 메모리 블록에 저장된 데이터를 다른 메모리 블록에 저장할 수 있다.
저장 장치는 선택된 페이지에 저장된 제1 데이터를 리드한 후, 타겟 메모리 블록에 포함된 페이지들 중 선택된 페이지를 제외한 페이지들에 저장된 제2 데이터를 리드할 수 있다. 저장 장치는 제1 데이터 및 제2 데이터를 타겟 메모리 블록이 아닌 다른 메모리 블록에 저장할 수 있다. 이 경우, 저장 장치는 배드 블록 정보 저장부에 저장된 배드 블록 정보를 참조할 수 있다.
도 17은 실시 예에 따른 리드 동작을 설명하기 위한 순서도이다.
S1701 단계에서, 저장 장치는 타겟 워드 라인과 인접한 워드 라인들에 패스 전압을 인가할 수 있다.
S1703 단계에서, 저장 장치는 패스 전압의 크기가 타겟 패스 전압에 도달할 때까지 정해진 시간마다 패스 전압을 스텝 전압만큼 하강시킬 수 있다.
S1705 단계에서, 저장 장치는 패스 전압의 크기가 타겟 패스 전압에 도달하고 타겟 리드 시간이 지난 후에, 타겟 워드 라인과 연결된 메모리 셀들과 연결된 비트라인들의 전위를 센싱할 수 있다.
S1707 단계에서, 타겟 메모리 셀들에 대해 리드된 데이터의 에러 비트 수와 정정 가능한 에러 비트 수를 비교할 수 있다.
S1709 단계에서, 저장 장치는 리드 동작이 패스되었는지 여부를 판단할 수 있다. 리드 동작이 패스 된 경우, 저장 장치의 동작은 종료될 수 있다. 리드 동작이 페일된 경우, 저장 장치는 타겟 리드 시간을 스텝 리드 시간만큼 증가시킨 후, 리드 동작을 다시 수행할 수 있다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 컨트롤러(1000)는 호스트 및 메모리 장치에 연결된다. 호스트로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB(Universal Serial Bus), SATA(Serial AT Attachment), SAS(Serial Attached SCSI), HSIC(High Speed Interchip), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NonVolatile Memory express), UFS(Universal Flash Storage), SD(Secure Digital), MMC(MultiMedia Card), eMMC(embedded MMC), DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
140: 리드 동작 제어부
140a: 리드 전압 제어부
140b: 오픈 리드 정보 저장부
140c: 페이지 버퍼 제어부
200: 메모리 컨트롤러
210: 동작 제어부
220: 에러 정정 회로
230: 배드 블록 정보 저장부

Claims (20)

  1. 복수의 워드 라인들에 각각 연결된 메모리 셀들;
    상기 메모리 셀들 중 선택된 워드 라인에 연결된 선택 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 주변 회로;및
    상기 리드 동작 시 상기 선택된 워드 라인과 인접한 인접 워드 라인들에 패스 전압을 인가하고, 미리 정해진 시간이 지난 뒤 상기 패스 전압을 상기 패스 전압보다 낮은 타겟 패스 전압으로 디스차지하고, 인접 워드 라인들에 인가된 전압이 상기 타겟 패스 전압으로 디스차지된 후, 타겟 리드 시간이 지난 뒤 상기 선택 메모리 셀들과 연결된 비트라인들을 통해 상기 선택 메모리 셀들에 저장된 데이터를 획득하도록 상기 주변 회로를 제어하는 리드 동작 제어부;를 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 리드 동작 제어부는,
    상기 패스 전압 및 상기 타겟 패스 전압의 크기에 대한 정보인 패스 전압 크기 정보를 저장하는 오픈 리드 정보 저장부; 및
    상기 패스 전압 크기 정보에 기초하여, 상기 패스 전압 및 상기 타겟 패스 전압의 크기를 결정하는 리드 전압 제어부;를 포함하는 메모리 장치.
  3. 제 2항에 있어서, 상기 오픈 리드 정보 저장부는,
    상기 미리 정해진 시간에 관한 정보인 패스 전압 시간 정보를 더 포함하고,
    상기 리드 전압 제어부는, 상기 패스 전압 시간 정보에 기초하여 상기 패스 전압이 상기 인접 워드 라인들에 인가되는 시간을 결정하는 메모리 장치.
  4. 제 1항에 있어서, 상기 리드 동작 제어부는,
    상기 타겟 리드 시간이 지난 뒤, 상기 비트라인들의 전위를 센싱하도록 상기 비트라인들과 연결된 페이지 버퍼들을 제어하는 페이지 버퍼 제어부;를 포함하는 메모리 장치.
  5. 제 2항에 있어서, 상기 리드 동작 제어부는,
    상기 리드 동작에서 리드 페일이 발생한 경우, 메모리 컨트롤러의 리드 시간 변경 커맨드에 응답하여 상기 타겟 리드 시간을 스텝 리드 시간만큼 더 증가시키고, 상기 메모리 컨트롤러가 제공한 리드 커맨드에 응답하여 상기 리드 시간 변경 커맨드에 따라 변경된 리드 시간을 적용하여 상기 리드 동작을 수행하도록 주변 회로를 제어하는 메모리 장치.
  6. 제 5항에 있어서, 상기 오픈 리드 정보 저장부는,
    상기 타겟 리드 시간 및 상기 스텝 리드 시간에 관한 정보를 포함하는 리드 시간 정보를 더 포함하는 메모리 장치.
  7. 제 1항에 있어서, 상기 선택 메모리 셀들은,
    한 개의 데이터 비트를 저장하는 메모리 셀들을 포함하는 메모리 장치.
  8. 제 1항에 있어서, 상기 타겟 패스 전압은,
    상기 인접 워드 라인들과 연결된 메모리 셀들의 채널 영역에 전류가 흐를 수 있는 채널이 형성되기 위한 최소 전압인 메모리 장치.
  9. 제 1항에 있어서, 상기 선택 메모리 셀들은,
    상기 선택된 워드 라인과 전기적으로 단선된 상태인 메모리 셀들을 포함하는 메모리 장치.
  10. 메모리 셀들을 포함하는 메모리 블록을 포함하는 메모리 장치; 및
    상기 메모리 셀들에 대한 리드 커맨드 및 어드레스를 출력하고, 상기 리드 커맨드에 응답하여 상기 메모리 장치가 수행한 리드 동작이 페일되면, 상기 메모리 장치에 오픈 리드 커맨드 및 상기 어드레스를 제공하는 동작 제어부를 포함하는 메모리 컨트롤러;를 포함하고,
    상기 오픈 리드 커맨드에 응답하여, 상기 메모리 장치는,
    상기 메모리 셀들을 포함하는 선택된 워드 라인과 인접한 인접 워드 라인들에 패스 전압을 인가하고, 미리 정해진 시간이 지난 뒤 상기 패스 전압을 상기 패스 전압보다 스텝 전압만큼 낮은 타겟 패스 전압으로 디스차지하고, 상기 인접 워드 라인들에 인가된 전압이 상기 타겟 패스 전압으로 디스차지된 후, 타겟 리드 시간이 지난 뒤 상기 메모리 셀들과 연결된 비트라인들을 통해 상기 메모리 셀들에 저장된 데이터를 획득하는 오픈 리드 동작을 수행하는 저장 장치.
  11. 제 10항에 있어서, 상기 동작 제어부는,
    상기 오픈 리드 동작이 페일된 경우, 상기 타겟 리드 시간을 스텝 리드 시간만큼 더 증가시키는 리드 시간 변경 커맨드를 상기 메모리 장치에 제공한 뒤, 상기 리드 시간 변경 커맨드에 따라, 변경된 타겟 리드 시간을 적용하여 상기 메모리 장치가 상기 오픈 리드 동작을 수행하도록 하는 상기 오픈 리드 커맨드를 메모리 장치에 제공하는 저장 장치.
  12. 제 11항에 있어서, 상기 동작 제어부는,
    상기 메모리 셀들에 대한 상기 오픈 리드 동작이 패스될 때까지, 상기 리드 시간 변경 커맨드 및 상기 오픈 리드 커맨드를 상기 메모리 장치에 대해 반복해서 제공하는 저장 장치.
  13. 제 10항에 있어서, 상기 메모리 컨트롤러는,
    상기 리드 동작 또는 상기 오픈 리드 동작에서 리드된 데이터의 에러 비트를 정정하고, 상기 리드된 데이터의 에러 비트 수와 정정 가능한 에러 비트 수를 비교하여 상기 리드 동작 또는 상기 오픈 리드 동작의 패스 또는 페일 여부를 결정하고, 상기 리드 동작 또는 오픈 리드 동작의 패스 또는 페일 여부에 대한 정보를 상기 동작 제어부에 제공하는 에러 정정 회로;를 더 포함하는 저장 장치.
  14. 제 13항에 있어서, 상기 메모리 장치는,
    복수의 메모리 블록들을 포함하고,
    상기 메모리 컨트롤러는,
    상기 복수의 메모리 블록들 중 메모리 동작이 제한되는 배드 블록들에 대한 정보인 배드 블록 정보를 저장하는 배드 블록 정보 저장부;를 더 포함하는 저장 장치.
  15. 제 14항에 있어서, 상기 동작 제어부는,
    상기 오픈 리드 동작이 패스된 경우, 상기 메모리 장치에 대해, 상기 메모리 셀들이 포함된 제1 메모리 블록에 저장된 데이터를, 상기 복수의 메모리 블록들 중, 배드 블록들을 제외한 제2 메모리 블록에 저장하도록 하는 프로그램 커맨드를 상기 메모리 장치에 대해 제공하고,
    상기 메모리 장치는, 상기 프로그램 커맨드에 응답하여 상기 제1 메모리 블록에 저장된 데이터를 상기 제2 메모리 블록에 프로그램하는 저장 장치.
  16. 제 10항에 있어서, 상기 메모리 장치는,
    상기 패스 전압 및 상기 타겟 패스 전압의 크기에 대한 정보인 패스 전압 크기 정보, 상기 미리 정해진 시간에 관한 정보 및 상기 스텝 전압에 관한 정보를 포함하는 패스 전압 정보를 포함하는 오픈 리드 정보 저장부를 포함하고,
    상기 동작 제어부는,
    상기 메모리 장치에 대해 상기 패스 전압 크기 정보, 상기 미리 정해진 시간에 관한 정보 및 상기 스텝 전압에 관한 정보 중 적어도 어느 하나를 변경하는 커맨드를 제공하는 저장 장치.
  17. 복수의 메모리 블록들 중 타겟 메모리 블록에 포함된 복수의 워드 라인들 중 선택된 워드 라인에 연결된 선택 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 저장 장치의 동작 방법에 있어서,
    상기 선택된 워드 라인과 인접한 워드 라인들에 패스 전압을 인가하는 단계;
    상기 패스 전압을 상기 패스 전압보다 낮은 타겟 패스 전압으로 디스차지하는 단계;
    상기 패스 전압이 상기 타겟 패스 전압으로 디스차지되고, 타겟 리드 시간이 지난 후에, 상기 선택된 워드 라인과 연결된 선택 메모리 셀들과 연결된 비트라인들의 전위를 센싱하는 단계; 및
    상기 선택 메모리 셀들에 대해 리드된 데이터의 에러 비트 수와 정정 가능한 에러 비트 수를 비교하여 상기 리드 동작의 패스 또는 페일 여부를 결정하는 단계;를 포함하는 저장 장치의 동작 방법.
  18. 제 17항에 있어서, 상기 타겟 패스 전압으로 디스차지하는 단계는,
    상기 패스 전압의 크기가 상기 타겟 패스 전압에 도달할 때까지 미리 정해진 시간마다 상기 패스 전압을 스텝 전압만큼 하강시키는 단계;를 포함하는 저장 장치의 동작 방법.
  19. 제 17항에 있어서,
    상기 리드 동작이 페일 된 경우, 상기 선택 메모리 셀들에 대한 리드 동작이 패스될 때까지, 상기 타겟 리드 시간을 스텝 리드 시간만큼 증가시켜 상기 리드 동작을 반복 수행하는 단계를 더 포함하는 저장 장치의 동작 방법.
  20. 제 17항에 있어서,
    상기 리드 동작이 패스된 경우, 상기 선택 메모리 셀들에 저장된 데이터를 상기 타겟 메모리 블록을 제외한 다른 메모리 블록에 저장하는 단계;를 더 포함하는 저장 장치의 동작 방법.
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