TWI534804B - Resistance change memory - Google Patents

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TWI534804B
TWI534804B TW102107360A TW102107360A TWI534804B TW I534804 B TWI534804 B TW I534804B TW 102107360 A TW102107360 A TW 102107360A TW 102107360 A TW102107360 A TW 102107360A TW I534804 B TWI534804 B TW I534804B
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Kikuko Sugimae
Reika Ichihara
Tetsuya Hayashi
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Toshiba Kk
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Description

電阻變化記憶體 [關連申請案]
本申請案享受以日本專利申請案2012-200892號(申請日：2012年9月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
本發明之實施形態係關於一種電阻變化記憶體。
於電阻變化記憶體中，通過對作為記憶胞之電阻變化元件供給電流及電壓，而使電阻變化元件之電阻值產生變化，並利用該電阻值之變化非揮發地記憶資料。電阻變化記憶體為二端子元件且構造簡單，且藉由構成交叉點(cross point)型記憶胞陣列而比先前容易大容量化。
電阻變化元件包括第1電極及第2電極、以及配置於第1電極與第2電極之間之可變電阻層。可變電阻層具有長絲(filament)，認為長絲之長度或粗細等形狀於高電阻狀態或低電阻狀態下產生變化。
本發明提供一種可使形成於處於低電阻狀態之記憶胞之可變電阻層之長絲之形狀一致，且可減少處於低電阻狀態之記憶胞之電阻值之不均的電阻變化記憶體。
一實施態樣之電阻變化記憶體具備：記憶胞，其包含第1電極及第2電極、以及配置於上述第1電極與上述第2電極之間且於高電阻狀 態與電阻低於上述高電阻狀態之低電阻狀態之間轉變的可變電阻層；以及控制電路，其對上述第1電極與上述第2電極之間施加電壓，使上述記憶胞自上述高電阻狀態轉變為上述低電阻狀態。上述控制電路將於上述記憶胞中流動之電流設定為第1上限值及第2上限值。
根據實施態樣，可實現如下電阻變化記憶體：可使形成於處於低 電阻狀態之記憶胞之可變電阻層之長絲之形狀一致，且可減少處於低電阻狀態之記憶胞之電阻值之不均。
11‧‧‧第1電極
12‧‧‧第2電極
13‧‧‧可變電阻層
13A‧‧‧長絲
14‧‧‧保護電阻層
21、31‧‧‧控制電路
21A、31A‧‧‧字元線驅動器
21B、31B‧‧‧感測放大器
BL0、BL1、BL2‧‧‧位元線
CM‧‧‧電流鏡電路
COMP1、COMP2、COMP3、COMP4、COMP11、COMP12‧‧‧限制電流
IC11、IC12、IC13、IC21、IC22、IC23、IC24、IC31、IC32、IC33、IC34‧‧‧限制電流
MC‧‧‧記憶胞
P1、P2、P3、...、Pn‧‧‧電壓脈衝
SET1、SET2、SET3、SET4、SET11、SET12‧‧‧電壓
SW‧‧‧選擇電路
T1、T2、T3、...、Tn‧‧‧脈衝寬度
VR1、VR2、VR3‧‧‧讀出電壓
VW11、VW12、VW13、VW21、VW22、VW23、VW24、VW25、VW26、VW31、VW32、VW33、VW34、VW35、VW36‧‧‧寫入電壓
WL0、WL1、WL2‧‧‧字元線
圖1係表示第1實施形態之電阻變化記憶體中之記憶胞陣列之電路圖。
圖2係表示第1實施形態之電阻變化記憶體中之記憶胞陣列之其他例之電路圖。
圖3係表示圖1所示之記憶胞之構成之剖面圖。
圖4係表示於第1實施形態之寫入動作時供給至記憶胞之電流及電壓之圖。
圖5係表示於第1實施形態之寫入動作時施加給記憶胞之電壓脈衝之圖。
圖6係表示於第1實施形態之寫入動作時施加給記憶胞之電流及電壓之其他例之圖。
圖7係表示第1實施形態之感測放大器所包含之電流鏡電路之構成之電路圖。
圖8係表示第1實施形態中之寫入動作順序之流程圖。
圖9係表示第1實施形態中之第1例之寫入動作順序之寫入電壓及限制電流之圖。
圖10係表示第1實施形態中之第1例之寫入動作順序之寫入電壓及限制電流之變形之圖。
圖11係表示第1實施形態中之第2例之寫入動作順序之寫入電壓及限制電流之圖。
圖12係表示第1實施形態中之第2例之寫入動作順序之寫入電壓及限制電流之變形之圖。
圖13係表示第1實施形態中之第3例之寫入動作順序之寫入電壓及限制電流之圖。
圖14係表示第1實施形態中之第3例之寫入動作順序之寫入電壓及限制電流之變形之圖。
圖15係表示第2實施形態之電阻變化記憶體中之記憶胞陣列之電路圖。
圖16係表示第2實施形態之記憶胞之構成之剖面圖。
以下，參照圖式，對實施形態之電阻變化記憶體進行說明。再者，於以下說明中，對於具有相同功能及構成之構成要素，附註相同符號，僅於必要之情況下進行重複說明。
[第1實施形態]
對第1實施形態之電阻變化記憶體進行說明。第1實施形態之電阻變化記憶體具有電阻值產生變化之電阻變化元件作為記憶胞。電阻變化元件之電阻值(例如，高電阻(斷開)狀態與低電阻(接通)狀態之2值)藉由電流或電壓而程式化，電阻變化記憶體根據電阻變化元件之電阻值之狀態而記憶資料。
此處，舉出記憶胞呈矩陣狀排列於字元線與位元線之交叉部之交叉點型電阻變化記憶體為例。
[1]記憶胞陣列
圖1係表示第1實施形態之電阻變化記憶體中之記憶胞陣列之電路圖。
如圖示般，記憶胞陣列形成交叉點型。字元線WL0、WL1、WL2沿X方向延伸，且於Y方向上空出特定間隔地排列。字元線WL0、WL1、WL2連接於字元線驅動器21A。位元線BL0、BL1、BL2沿Y方向延伸，且於X方向上空出特定間隔地排列。位元線BL0、BL1、BL2分別連接於感測放大器(S/A)21B。
記憶胞MC(0，0)、(0，1)、...、(2，2)分別配置於字元線WL0、WL1、WL2與位元線BL0、BL1、BL2之交叉部。藉此，電阻變化記憶體具有交叉點型記憶胞陣列構造。對於記憶胞MC，使用下述電阻變化元件。
此處，雖表示於字元線與位元線之交叉部僅配置電阻變化元件之例，但亦可如圖2所示，為於字元線與位元線之交叉部配置有電阻變化元件及選擇器(例如MOS(Metal-Oxide-Semiconductor，金屬氧化物半導體)電晶體)之構成。進而亦可為積層圖1或圖2所示之記憶胞陣列而成之積層型記憶胞陣列構造。
[2]電阻變化元件
圖3係表示圖1所示之記憶胞(電阻變化元件)MC之構成之圖。
電阻變化元件MC包括第1電極11及第2電極12、以及配置於第1電極11與第2電極12之間之可變電阻層13。可變電阻層13具有形成於第1電極11與第2電極12之間之長絲13A。可變電阻層13既可為單層，亦可具有積層構造(2層以上)。
可變電阻層13藉由於第1電極11與第2電極12之間施加之電壓及流動之電流中之至少任一者，而於高電阻狀態與電阻低於高電阻狀態之低電阻狀態之間轉變。將使可變電阻層13自高電阻狀態轉變為低電阻狀態之動作稱為設置或寫入。又，將使可變電阻層13自低電阻狀態轉變為高電阻狀態之動作稱為重設或抹除。
如圖示般，長絲13A既可自第1電極11伸展，亦可代替其而自第2 電極12伸展。低電阻狀態下之長絲13A之長度或粗細至少比高電阻狀態下之長絲13A之長度或粗細長或粗。
控制電路21對第1電極11與第2電極12之間供給電流及電壓，進行寫入、抹除、及讀出。此處，將圖1及圖2中之字元線驅動器21A及感測放大器21B作為控制電路21而表示。
又，電阻變化元件MC可使用由如下材料形成之電阻變化元件。
可變電阻層13可藉由電壓施加而經由電流、熱、化學能量等使電阻值產生變化。可變電阻層13例如為包含作為過渡元素之陽離子之複合化合物，且可使用藉由陽離子之移動而電阻值產生變化者等。
電阻變化元件MC可使用如下離子導電型電阻變化元件。
第1電極11由Ag、Co、Ni、Cu、Ti、Al、Au等易於離子化之金屬所形成。
第2電極(下部電極)12由TiN、W、Pt、Ta、Mo等難以離子化之金屬或p+型矽等摻有雜質之半導體層所形成。
可變電阻層13由離子導電性材料形成。於包含半導體之離子導電性材料之情形時，可列舉：非晶矽、氫化非晶矽(a-Si：H)、多晶矽(poly-Si)、氧化矽(SiO2)、氮氧化矽(SiON)、氮化矽(SiN)、碳化矽(SiC)及添加有碳之氧化矽(SiOC)、鍺(Ge)等。作為其他離子導電性材料，可列舉：氧化銀(Ag2O)、硫化銀(Ag2S)、硒化銀(Ag2Se)、碲化銀(Ag2Te)、碘化銀(AgI)、碘化銅(CuI2)、氧化銅(CuO)、硫化銅(CuS)、硒化銅(CuSe)、碲化銅(CuTe)、氧化鍺(GeO2)等。又，可變電阻層13亦可為將該等材料加以組合而積層為複數層之構造。再者，該等材料可不限於此處所記述之特定組成比而使用。
第1電極11及第2電極12中之一者例如作為下部電極發揮功能，另一者作為上部電極發揮功能。所謂下部電極係指形成可變電阻層13時之成為基底之電極，所謂上部電極係指於形成可變電阻層13後形成之 電極。
[3]寫入(設置)
對於第1實施形態之電阻變化記憶體中之寫入動作進行說明。控制電路21於寫入動作中，對電阻變化元件MC施加如下寫入信號。
圖4係表示於寫入動作時供給至電阻變化元件MC之電流及電壓之圖。
如圖示般，首先，將於所選擇之電阻變化元件MC中流動之電流之上限值(以下，記作限制電流)設定為COMP1，對電阻變化元件MC施加電壓SET1，進行第1寫入。於該第1寫入之後，接著，設定為限制電流COMP2，施加電壓SET2，進行第2寫入。進而視需要於第2寫入之後，設定為限制電流COMP3，施加電壓SET3，進行第3寫入。又，亦可進而視需要於第3寫入之後，設定為限制電流COMP4，施加電壓SET4，進行第4寫入。
限制電流COMP2大於限制電流COMP1，限制電流COMP3大於限制電流COMP2。進而，限制電流COMP4大於限制電流COMP3。限制電流COMP4例如為1 μA以下。電壓SET1為15 V以下、例如3~8 V。電壓SET2較電壓SET1高0.1~0.9 V之程度，電壓SET3較電壓SET2高0.1~0.9 V之程度。進而，電壓SET4較電壓SET3高0.1~0.9 V之程度。
如此，將於電阻變化元件MC中流動之電流之上限限制為限制電流COMP1，且以電壓SET1進行第1寫入，於第1寫入之後，限制為大於限制電流COMP1之限制電流COMP2，且以高於電壓SET1之電壓SET2進行第2寫入，藉此可抑制長絲13A之形狀不均，從而使長絲之形狀一致。此係由於考慮到長絲13A之形狀與設置時之最大電流存在相關關係。當然，亦可於第2寫入之後，將電流之上限限制為限制電流COMP3，且以電壓SET3進行第3寫入。進而，亦可接著限制為限制 電流COMP4，且以電壓SET4進行第4寫入。
即，可藉由基於限制電流之上限值之第1、第2電壓或第1、第2、第3電壓或其以上之階躍電壓(step voltage)之寫入，而抑制形成於電阻變化元件MC之長絲13A之寬度及高度等形狀之不均，從而使長絲之形狀一致。
其次，對於藉由施加如圖5所示之電壓脈衝而進行之寫入動作進行說明。
圖5係表示於寫入動作時施加於電阻變化元件MC之電壓脈衝之圖。
如圖示般，對所選擇之電阻變化元件MC施加電壓脈衝P1，進行第1寫入。電壓脈衝P1之電壓為15 V以下、例如3~8 V。電壓脈衝P1之脈衝寬度T1例如為數μs以下。
於第1寫入之後，施加電壓脈衝P2，進行第2寫入。電壓脈衝P2之電壓較電壓脈衝P1高例如數10 mV左右。電壓脈衝P2之脈衝寬度T2較脈衝寬度T1短。
進而視需要於第2寫入之後，施加電壓脈衝P3，進行第3寫入。電壓脈衝P3之電壓較電壓脈衝P2高例如數10 mV左右。電壓脈衝P3之脈衝寬度T3較脈衝寬度T2短。
如此，於第(n-1)寫入之後，施加電壓脈衝Pn，進行第n寫入。電壓脈衝Pn之電壓較電壓脈衝P(n-1)高例如數10 mV左右。電壓脈衝Pn之脈衝寬度Tn較脈衝寬度T(n-1)短。再者，n表示2以上之自然數。
如此，對電阻變化元件MC依序施加與上次施加之電壓脈衝相比電壓較高且脈衝寬度較短之電壓脈衝。藉此，可抑制形成於電阻變化元件MC之長絲之寬度及高度等形狀之不均，從而使長絲之形狀一致。此係由於可藉由縮短脈衝時間，而抑制長絲13A之急遽之成長。
又，亦可藉由如圖6所示之寫入信號而進行寫入。
圖6係表示於寫入動作時施加給電阻變化元件MC之電流及電壓之其他例之圖。
如圖示般，首先，將於所選擇之電阻變化元件MC中流動之電流設定為限制電流COMP11，對電阻變化元件MC施加電壓SET11，進行第1寫入。於該第1寫入之後，接著，設定為小於限制電流COMP11之限制電流COMP12，施加電壓SET12，進行第2寫入。電壓SET12高於電壓SET11、例如高0.1~0.9 V之程度。再者，電壓SET12亦可低於電壓SET11、例如低0.1~0.9 V之程度。
如此，於第2寫入中，電壓SET2比電壓SET11高，電流COMP12比電流COMP11低。因此，認為長絲13A之形狀主要由電流COMP12之值決定。結果，可抑制形成於電阻變化元件MC之長絲13A之寬度及高度等形狀之不均，從而使長絲之形狀一致。
[4]寫入電路
接著，為限制於電阻變化元件MC中流動之電流，而對控制電路21內之感測放大器21B所包括之電流限制電路、例如電流鏡電路進行說明。作為電流限制電路，雖敍述使用有電流鏡電路之一例，但亦可使用限制其他電流之電路。此處，表示用以供給圖4所示之寫入信號之電路。
圖7係表示第1實施形態之感測放大器21B所包含之電流鏡電路之構成之電路圖。
如圖示般，感測放大器21B包括電流鏡電路CM。電流鏡電路CM包含MOS電晶體T1_1、T1_2。
對於MOS電晶體T1_1、T1_2之電流通路之一端供給電源電壓VDD。對於電晶體T1_1之電流通路之另一端，使負載電流I_LOAD流動。此時，對於電晶體T1_2之電流通路之另一端，使與負載電流 I_LOAD相應之電流I_OUT流動。該電流I_OUT係經由位元線BL而供給至電阻變化元件MC。
控制電路21控制電流鏡電路CM，將供給至電阻變化元件MC之電流I_OUT設定為限制電流COMP1、COMP2、COMP3、COMP4中之任一者。即，電流鏡電路CM根據由控制電路21控制之負載電流I_LOAD，輸出於電阻變化元件MC中流動之電流之上限值、即限制電流COMP1、COMP2、COMP3、COMP4中之任一者。藉此，可切換供給至電阻變化元件MC之電流之上限值(限制電流)。
[5]效果
於交叉點型記憶胞陣列中，存在如下一般問題。於記憶胞陣列內之複數個記憶胞MC中，當使記憶胞MC自高電阻狀態轉變為低電阻狀態時，形成於可變電阻層13之長絲13A之形狀產生不均。因此，導致於處於低電阻狀態之記憶胞MC中流動之電流產生不均。
於本實施形態中，藉由對記憶胞MC施加2次以上限制電流之電壓，而可抑制形成於可變電阻層13之長絲13A之形狀之不均，從而一致為固定形狀。藉此，可減少於低電阻狀態(或接通狀態)下之記憶胞中流動之電流之不均。即，藉由執行2次以上基於具有電流限制之電壓之寫入，而減少形成於電阻變化元件MC內之長絲之寬度之不均，從而使長絲之寬度一致為固定。藉此，可減少於交叉點型記憶胞陣列中處於低電阻狀態之記憶胞之電流值之不均。
又，可減少於所選擇之字元線或位元線中流動多餘之電流，從而可防止選擇字元線或位元線受到損傷。如以上說明般，根據實施形態，可提供一種可使形成於處於低電阻狀態之記憶胞之可變電阻層之長絲之形狀一致，且可減少處於低電阻狀態之記憶胞之電阻值之不均的電阻變化記憶體。
[6]寫入(設置)順序
對於第1實施形態之電阻變化記憶體中之寫入動作順序進行說明。
圖8係表示第1實施形態中之寫入動作順序之流程圖。圖9~圖14係表示第1~第3例之寫入動作順序中之寫入電壓及限制電流與寫入驗證中之讀出電壓之圖。此處，限制電流係設為於連接於上述感測放大器31B之位元線中流動之電流之上限值。
如圖8及圖9所示，首先，控制電路31對選擇之記憶胞MC進行寫入(設置)。於該寫入中，對記憶胞MC施加寫入電壓(設置脈衝)VW11，將於聯接於記憶胞MC之位元線中流動之電流之上限值設定為限制電流IC11(步驟S1)。
接著，控制電路31對進行過寫入之記憶胞MC進行驗證。驗證係對記憶胞MC施加讀出電壓VR1，進行讀出。藉由該讀出，而求出進行過寫入之記憶胞MC之電阻值R，判定電阻值R是否為所需之電阻值Rth以下(步驟S2)。
於步驟S2中，當電阻值R大於電阻值Rth時，控制電路31對記憶胞MC進行抹除(重設)(步驟S3)。
其後，控制電路31再次對選擇之記憶胞MC進行寫入(設置)。於該寫入中，將於連接於記憶胞MC之位元線中流動之電流之上限值設定為限制電流IC12(步驟S4)，對記憶胞MC施加寫入電壓VW12(步驟S1)。作為電流之上限值之限制電流IC12之電流大於限制電流IC11。進而，寫入電壓VW12之電壓高於寫入電壓VW11。
即，於記憶胞MC之電阻值R大於所需之電阻值Rth之情形時，一旦對記憶胞MC進行抹除(重設)，其後，電流之限制值升高，即，設定為上限值高於限制電流IC11之限制電流IC12，再次進行寫入(設置)。
控制電路31重複進行步驟S1~步驟S4之動作，當電阻值R小於所 需之電阻值Rth時，結束寫入(設置)動作(步驟S5)。
接著，使用圖9，對第1例之寫入動作順序中之寫入電壓及其限制電流進行說明。
圖9係表示第1例之寫入動作順序中之寫入電壓及限制電流與寫入驗證中之讀出電壓。圖9中之(1)係表示第1次寫入中所施加之寫入電壓VW11及其限制電流IC11、以及寫入驗證之讀出電壓VR1。圖9中之(2)係表示第2次寫入中所施加之寫入電壓VW12及其限制電流IC12、以及寫入驗證之讀出電壓VR1。圖9中之(3)係表示第3次寫入中所施加之寫入電壓VW13及其限制電流IC13、以及寫入驗證之讀出電壓VR1。
首先，於第1次寫入中，將寫入電壓設定為電壓VW11，進而將電流之上限值設定為限制電流IC11。然後，對記憶胞MC施加寫入電壓VW11，於其後之驗證中施加讀出電壓VR1。於藉由該驗證讀出而判定電阻值R大於電阻值Rth之情形時，進行抹除(重設)動作，接著，進行第2次寫入。
於第2次寫入中，將寫入電壓設定為高於電壓VW11之電壓VW12，進而將電流之上限值設定為大於限制電流IC11之限制電流IC12。然後，對記憶胞MC施加寫入電壓VW12，於其後之驗證中施加讀出電壓VR1。於藉由該驗證讀出而判定電阻值R大於電阻值Rth之情形時，進行抹除動作，接著，進行第3次寫入。
於第3次寫入中，將寫入電壓設定為高於電壓VW12之電壓VW13，進而將電流之上限值設定為大於限制電流IC12之限制電流IC13。然後，對記憶胞MC施加寫入電壓VW13，於其後之驗證中施加讀出電壓VR1。例如，於藉由該驗證讀出而判定電阻值R為電阻值Rth以下之情形時，結束寫入動作。另一方面，於藉由驗證讀出而判定電阻值R大於電阻值Rth之情形時，進行抹除動作，接著，進行第4次寫 入。第4次寫入雖未於圖9中圖示，但相較於第3次寫入增大寫入電壓及限制電流而進行。
因認為長絲13A之形狀與設置時之最大電流存在相關關係，故藉由使電流之上限值產生變化進行寫入，而可抑制形成於電阻變化元件MC之長絲13A之寬度及高度等形狀之不均，從而使長絲之形狀一致。
又，於本動作順序中，當寫入後之記憶胞之電阻值較所需之電阻值為高電阻之情形時，對記憶胞進行抹除(重設)，其後，將限制電流之上限值設定為較高，再次進行寫入。藉此，可將寫入後之選擇記憶胞之電阻值之不均抑制為較小。
又，於圖9所示之寫入動作時設定之寫入電壓及限制電流係每次增加寫入次數，使寫入電壓及限制電流均增加，但並不限於此，亦可如圖10所示，使寫入電壓VW11為固定，每次增加寫入次數，僅使限制電流增加。認為：若寫入電壓VW11充分高，則長絲13A之形狀由設置時之最大電流決定。因此，即便寫入電壓VW11固定，若使限制電流之上限值增加，則記憶胞之電阻值分佈亦會變得更低。
接著，使用圖11，對第2例之寫入動作順序中之寫入電壓及其限制電流進行說明。
圖11係表示第2例之寫入動作順序中之寫入電壓及限制電流與寫入驗證中之讀出電壓。圖11中之(1)係表示第1次寫入中連續施加之寫入電壓VW21、VW22與限制電流IC21、IC22、及寫入驗證之讀出電壓VR2。圖11中之(2)係表示第2次寫入中連續施加之寫入電壓VW23、VW24與限制電流IC23、IC21、及寫入驗證之讀出電壓VR2。圖11中之(3)係表示第3次寫入中連續施加之寫入電壓VW25、VW26與限制電流IC24、IC23、及寫入驗證之讀出電壓VR2。
首先，於第1次寫入中，將寫入電壓設定為電壓VW21，進而將 電流之上限值設定為限制電流IC21。然後，對記憶胞MC施加寫入電壓VW21。接著，將寫入電壓設定為高於電壓VW21之電壓VW22，進而將電流之上限值設定為小於限制電流IC21之限制電流IC22。然後，對記憶胞MC施加寫入電壓VW22。於其後之驗證中施加讀出電壓VR2。於藉由該驗證讀出而判定電阻值R大於所需之電阻值Rth之情形時，進行抹除(重設)動作，接著，進行第2次寫入。
於第2次寫入中，將寫入電壓設定為高於電壓VW22之電壓VW23，進而將電流之上限值設定為大於限制電流IC21之電流IC23。然後，對記憶胞MC施加寫入電壓VW23。接著，將寫入電壓設定為高於電壓VW23之電壓VW24，進而將電流之上限值設定為小於限制電流IC23之限制電流IC21。然後，對記憶胞MC施加寫入電壓VW24。於其後之驗證中施加讀出電壓VR2。於藉由該驗證讀出而判定電阻值R大於電阻值Rth之情形時，進行抹除動作，接著，進行第3次寫入。
於第3次寫入中，將寫入電壓設定為高於電壓VW24之電壓VW25，進而將電流之上限值設定為大於限制電流IC23之電流IC24。然後，對記憶胞MC施加寫入電壓VW25。接著，將寫入電壓設定為高於電壓VW25之電壓VW26，進而將電流之上限值設定為小於電流IC24之電流IC23。然後，對記憶胞MC施加寫入電壓VW26。於其後之驗證中施加讀出電壓VR2。例如，於藉由該驗證讀出而判定電阻值R為電阻值Rth以下之情形時，結束寫入動作。另一方面，於藉由驗證讀出而判定電阻值R大於電阻值Rth之情形時，進行抹除動作，接著，進行第4次寫入。第4次寫入雖未於圖11中圖示，但相較於第3次寫入，使寫入電壓升高且增減限制電流而進行。
即便為圖11所示之動作順序，亦可將寫入後之選擇記憶胞之電阻值之不均抑制為較小。例如，因電壓VW22比電壓VW21高，電流IC22比電流IC21低，故認為長絲13A之形狀主要由電流IC22之值決 定。結果，可抑制形成於電阻變化元件MC之長絲13A之寬度及高度等形狀之不均，從而使長絲之形狀一致。
又，於圖11所示之寫入動作時設定之寫入電壓及限制電流係於每當寫入次數增加時，均使寫入電壓增加，且使限制電流增減，但並不限於此，亦可如圖12所示，使寫入電壓VW21、VW22設為固定，每當寫入次數增加時，僅使限制電流增減。與圖10同樣地，認為：若寫入電壓VW21、VW22充分高，則長絲13A之形狀由設置時之最大電流決定。因此，即便寫入電壓W21、VW22固定，若使限制電流之上限值增加，則記憶胞之電阻值分佈會變得更低。
接著，使用圖13，對第3例之寫入動作順序中之寫入電壓及其限制電流進行說明。
圖13係表示第3例之寫入動作順序中之寫入電壓及限制電流與寫入驗證中之讀出電壓。圖13中之(1)係表示第1次寫入中連續施加之寫入電壓VW31、VW32與限制電流IC31、IC32、及寫入驗證之讀出電壓VR3。圖13中之(2)係表示第2次寫入中連續施加之寫入電壓VW33、VW34與限制電流IC33、IC31、及寫入驗證之讀出電壓VR3。圖13中之(3)係表示第3次寫入中連續施加之寫入電壓VW35、VW36與限制電流IC34、IC33、及寫入驗證之讀出電壓VR3。
首先，於第1次寫入中，將寫入電壓設定為電壓VW31，進而將電流之上限值設定為限制電流IC31。然後，對記憶胞MC施加寫入電壓VW31。接著，將寫入電壓設定為電壓VW32，進而將電流之上限值設定為小於限制電流IC31之限制電流IC32。然後，對記憶胞MC施加寫入電壓VW32。例如，寫入電壓VW31之施加時間(脈衝寬度)為數n秒，寫入電壓VW32之施加時間(脈衝寬度)為數μ秒。於其後之驗證中施加讀出電壓VR3。於藉由該驗證讀出而判定電阻值R大於所需之電阻值Rth之情形時，對記憶胞MC進行抹除(重設)動作，接著，進行 第2次寫入。
於第2次寫入中，將寫入電壓設定為高於電壓VW31之電壓VW33，進而將電流之上限值設定為大於限制電流IC31之限制電流IC33。然後，對記憶胞MC施加寫入電壓VW33。接著，將寫入電壓設定為低於電壓VW33之電壓VW34，進而將電流之上限值設定為小於限制電流IC33之電流IC31。然後，對記憶胞MC施加寫入電壓VW34。例如，寫入電壓VW33之施加時間(脈衝寬度)為數n秒，寫入電壓VW34之施加時間(脈衝寬度)為數μ秒。於其後之驗證中施加讀出電壓VR3。於藉由該驗證讀出而判定電阻值R大於電阻值Rth之情形時，對記憶胞MC進行抹除動作，接著，進行第3次寫入。
於第3次寫入中，將寫入電壓設定為高於電壓VW33之電壓VW35，進而將電流之上限值設定為大於限制電流IC33之電流IC34。然後，對記憶胞MC施加寫入電壓VW35。接著，將寫入電壓設定為低於電壓VW35之電壓VW36，進而將電流之上限值設定為小於限制電流IC34之電流IC33。然後，對記憶胞MC施加寫入電壓VW36。例如，寫入電壓VW35之施加時間(脈衝寬度)為數n秒，寫入電壓VW36之施加時間(脈衝寬度)為數μ秒。於其後之驗證中施加讀出電壓VR3。例如，於藉由該驗證讀出而判定電阻值R為電阻值Rth以下之情形時，結束寫入動作。另一方面，於藉由驗證讀出而判定電阻值R大於電阻值Rth之情形時，進行抹除動作，接著，進行第4次寫入。第4次寫入雖未於圖13中圖示，但相較於第3次寫入，使寫入電壓升高且增減限制電流而進行。
即便為圖13所示之動作順序，亦可將寫入後之選擇記憶胞之電阻值之不均抑制為較小。例如，因電壓VW32比電壓VW31低且為較長之脈衝，電流IC22比電流IC21低，故認為長絲13A之形狀主要由電流IC22之值決定。結果，可抑制形成於電阻變化元件MC之長絲13A 之寬度及高度等形狀之不均，從而使長絲之形狀一致。
又，於圖13所示之寫入動作時設定之寫入電壓及限制電流係每次增加寫入次數，均使寫入電壓增加，但並不限於此，亦可如圖14所示，使寫入電壓VW31、VW32為固定，每次增加寫入次數，僅使限制電流增減。與圖10同樣地，認為：若寫入電壓VW31、VW32充分高，則長絲13A之形狀由設置時之最大電流決定。因此，即便寫入電壓VW31、VW32固定，若使限制電流之上限值增加，則記憶胞之電阻值分佈亦會變得更低。
[第2實施形態]
於上述第1實施形態中，雖對具有電阻變化元件(或電阻變化元件及選擇器)作為記憶胞之情況進行了說明，但於第2實施形態中，對包含電阻變化元件及保護電阻元件作為記憶胞之例進行說明。此處，舉出記憶胞呈矩陣狀排列於字元線與位元線之交叉部之交叉點型電阻變化記憶體為例。
[1]記憶胞陣列
圖15係表示第2實施形態之電阻變化記憶體中之記憶胞陣列之電路圖。
如圖示般，記憶胞陣列形成交叉點型。字元線WL0、WL1、WL2沿X方向延伸，且於Y方向上空出特定間隔地排列。字元線WL0、WL1、WL2連接於字元線驅動器31A。位元線BL0、BL1、BL2沿Y方向延伸，且於X方向上空出特定間隔地排列。位元線BL0、BL1、BL2分別連接於感測放大器(S/A)31B。
記憶胞MC(0，0)、(0，1)、...、(2，2)分別配置於字元線WL0、WL1、WL2與位元線BL0、BL1、BL2之交叉部。藉此，電阻變化記憶體具有交叉點型記憶胞陣列構造。記憶胞MC包含電阻變化元件RW及保護電阻元件RP。電阻變化元件RW及保護電阻元件RP串列連接於 字元線與位元線之間。保護電阻元件RP為電流限制用電阻，寫入後之記憶胞MC之電阻值之下限值由保護電阻元件RP限制。
再者，亦可積層圖15所示之記憶胞陣列，形成積層型記憶胞陣列構造。
[2]記憶胞
圖16係表示圖15所示之記憶胞MC之構成之圖。
記憶胞MC包括第1電極11及第2電極12、配置於第1電極11與第2電極12之間之可變電阻層13、以及配置於第2電極12與可變電阻層13之間之保護電阻層14。可變電阻層13相當於電阻變化元件RW，保護電阻層14相當於保護電阻元件RP。
可變電阻層13具有形成於第1電極11與保護電阻層14之間之長絲13A。可變電阻層13既可為單層，亦可具有積層構造(2層以上)。
可變電阻層13藉由於第1電極11與第2電極12之間施加之電壓及流動之電流中之至少任一者，而於高電阻狀態與電阻低於高電阻狀態之低電阻狀態之間轉變。低電阻狀態下之長絲13A之長度或粗細至少比高電阻狀態下之長絲13A之長度或粗細長或粗。將使可變電阻層13自高電阻狀態轉變為低電阻狀態之動作稱為設置或寫入。又，將使可變電阻層13自低電阻狀態轉變為高電阻狀態之動作稱為重設或抹除。
控制電路31對第1電極11與第2電極12之間供給電流及電壓，進行寫入、抹除、及讀出。此處，將圖15中之字元線驅動器31A及感測放大器31B作為控制電路31而表示。
又，對於保護電阻層14，可使用如下材料。
保護電阻層14包含TaSiN、多晶矽(poly-Si)、非晶矽(a-Si)、氧化矽(SiO2)、及氮化矽(SiN)中之至少任一者。
包含可變電阻層13、第1電極11、及第2電極12之其他構成係與上述第1實施形態相同。
[5]效果
第2實施形態具有與上述第1實施形態相同之效果。
即，於本實施形態中，當包括串列連接有電阻變化元件及保護電阻元件之記憶胞，且寫入後之電阻值較所需之電阻值為高電阻之情形時，對記憶胞進行抹除(重設)，其後，將限制電流之上限值設定為較高，再次進行寫入。
例如，於圖15中，藉由位元線側之感測放大器31B而限制寫入動作時之電流，對選擇記憶胞MC(0，0)進行寫入。於該情形時，於寫入動作時，不僅使選擇記憶胞MC(0，0)中流動電流，而且使非選擇之記憶胞MC(1，0)、MC(2，0)中流動漏電流。
因此，於第1次寫入中，將限制電流設定為較小之第1上限值，進行寫入。於該第1次寫入中流動之電流為於選擇記憶胞MC(0，0)中流動之電流、及於非選擇之記憶胞MC(1，0)、MC(2，0)中流動之漏電流，將合併該等所得之電流限制為第1上限值。
於第1次寫入後之選擇記憶胞MC(0，0)之電阻值較所需之電阻值為高電阻之情形時，對記憶胞MC(0，0)進行抹除(重設)。然後，將限制電流設定為大於第1上限值，再次進行寫入。藉由重複進行此種寫入直至選擇記憶胞MC(0，0)之電阻值為所需之電阻值以下，而獲得如下效果。
於藉由感測放大器對位元線之電流限制而限制寫入時之電流之情形時，此種電流限制僅可控制不僅包含選擇之記憶胞之接通電流甚至包含於非選擇之記憶胞中流動之漏電流在內之整體之電流。因此，於記憶胞之接通斷開電流比較低且斷開電流之影響較大之情形時，存在如下情況：無法控制於寫入動作時於選擇記憶胞中流動之接通電流，因而寫入後之記憶胞之電阻值較大地不均。然而，於第2實施形態中，藉由包括串列連接於電阻變化元件RW之保護電阻元件RP，而 可將寫入後之電阻變化元件之電阻值控制為與保護電阻元件之電阻值相同程度之值。例如，若將保護電阻元件RP之電阻值設為100 MΩ，則電阻變化元件RW之電阻值抑制為相同程度之100 MΩ。
再者，於第2實施形態中，因可對每個電阻變化元件RW控制電阻值，故於對複數個記憶胞同時進行寫入時等特別有用。
進而，第1、第2實施形態之記憶胞亦可視需要設置選擇器或二極體等。又，第1、第2實施形態之記憶胞可用作雙極型或單極型。於雙極型之情形時，於寫入及抹除時，施加給記憶胞之電壓脈衝之極性相互相反。另一方面，於單極型之情形時，於寫入及抹除時，施加給記憶胞之電壓脈衝之極性相同。
如以上說明般，根據實施形態，可提供一種可使形成於處於低電阻狀態之記憶胞之可變電阻層之長絲之形狀一致，且可減少處於低電阻狀態之記憶胞之電阻值之不均的電阻變化記憶體。
雖對本發明之數個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且可於不脫離發明之要旨之範圍內進行各種省略、置換、變更。該等實施形態或其變形包含於發明之範圍或要旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
例如，圖5所示之電壓脈衝之施加方法可應用於圖9、11、12、13所示之寫入電壓脈衝。
11‧‧‧第1電極
12‧‧‧第2電極
13‧‧‧可變電阻層
13A‧‧‧長絲
21‧‧‧控制電路
MC‧‧‧記憶胞

Claims (13)

  1. 一種電阻變化記憶體，其特徵在於包括：記憶胞，其包含第1電極及第2電極、以及配置於上述第1電極與上述第2電極之間且於高電阻狀態與電阻低於上述高電阻狀態之低電阻狀態之間轉變的可變電阻層；及控制電路，其對上述第1電極與上述第2電極之間施加電壓，使上述記憶胞之電阻狀態變化；且上述控制電路係進行：將於上述記憶胞中流動之電流設定為第1上限值，而變化為上述低電阻狀態之第1動作，於上述第1動作之後，進行確認上述記憶胞之電阻值之第2動作，於上述第2動作之後，當上述記憶胞之電阻值為高於特定值之電阻之情形時，進行：將於上述記憶胞中流動之電流設定為大於上述第1上限值之第2上限值，而變化為上述低電阻狀態之第3動作；上述控制電路於上述第1動作中將於上述記憶胞中流動之電流設定為上述第1上限值後，設定為第3上限值；上述控制電路於設定為上述第1上限值時，對上述記憶胞施加第1電壓，於設定為上述第2上限值時，對上述記憶胞施加高於上述第1電壓之第2電壓，於設定為上述第3上限值時，對上述記憶胞施加高於上述第1電壓且低於上述第2電壓之第3電壓。
  2. 一種電阻變化記憶體，其特徵在於包括：記憶胞，其包含第1電極及第2電極、以及配置於上述第1電極與上述第2電極之間且於高電阻狀態與電阻低於上述高電阻狀態之低電阻狀態之間轉變的可變電阻層；及 控制電路，其對上述第1電極與上述第2電極之間施加電壓，使上述記憶胞之電阻狀態變化；且上述控制電路係進行：將於上述記憶胞中流動之電流設定為第1上限值，而變化為上述低電阻狀態之第1動作，於上述第1動作之後，進行確認上述記憶胞之電阻值之第2動作，於上述第2動作之後，當上述記憶胞之電阻值為高於特定值之電阻之情形時，進行：將於上述記憶胞中流動之電流設定為大於上述第1上限值之第2上限值，而變化為上述低電阻狀態之第3動作；上述控制電路於上述第1動作中將於上述記憶胞中流動之電流設定為上述第1上限值後，設定為第3上限值；上述控制電路於設定為上述第1、第2上限值時，對上述記憶胞施加第1電壓，於設定為上述第3上限值時，對上述記憶胞施加高於上述第1電壓之第2電壓。
  3. 一種電阻變化記憶體，其特徵在於包括：記憶胞，其包含第1電極及第2電極、以及配置於上述第1電極與上述第2電極之間且於高電阻狀態與電阻低於上述高電阻狀態之低電阻狀態之間轉變的可變電阻層；及控制電路，其對上述第1電極與上述第2電極之間施加電壓，使上述記憶胞之電阻狀態變化；且上述控制電路係進行：將於上述記憶胞中流動之電流設定為第1上限值，而變化為上述低電阻狀態之第1動作，於上述第1動作之後，進行確認上述記憶胞之電阻值之第2動作，於上述第2動作之後，當上述記憶胞之電阻值為高於特定值之 電阻之情形時，進行：將於上述記憶胞中流動之電流設定為大於上述第1上限值之第2上限值，而變化為上述低電阻狀態之第3動作；上述控制電路於上述第1動作中將於上述記憶胞中流動之電流設定為上述第1上限值後，將上述電流設定為第3上限值；上述控制電路於設定為上述第1上限值時，對上述記憶胞施加第1電壓，於設定為上述第2上限值時，對上述記憶胞施加高於上述第1電壓之第2電壓，於設定為上述第3上限值時，對上述記憶胞施加低於第1電壓之第3電壓。
  4. 一種電阻變化記憶體，其特徵在於包括：記憶胞，其包含第1電極及第2電極、以及配置於上述第1電極與上述第2電極之間且於高電阻狀態與電阻低於上述高電阻狀態之低電阻狀態之間轉變的可變電阻層；及控制電路，其對上述第1電極與上述第2電極之間施加電壓，使上述記憶胞之電阻狀態變化；且上述控制電路係進行：將於上述記憶胞中流動之電流設定為第1上限值，而變化為上述低電阻狀態之第1動作，於上述第1動作之後，進行確認上述記憶胞之電阻值之第2動作，於上述第2動作之後，當上述記憶胞之電阻值為高於特定值之電阻之情形時，進行：將於上述記憶胞中流動之電流設定為大於上述第1上限值之第2上限值，而變化為上述低電阻狀態之第3動作；上述控制電路於上述第1動作中將於上述記憶胞中流動之電流設定為上述第1上限值後，將上述電流設定為第3上限值；上述控制電路於設定為上述第1、第2上限值時，對上述記憶 胞施加第1電壓，於設定為上述第3上限值時，對上述記憶胞施加低於上述第1電壓之第2電壓。
  5. 如請求項1至4中之任一項之電阻變化記憶體，其中上述控制電路於上述第2動作之後且上述第3動作之前，進行使上述記憶胞自上述低電阻狀態變化為上述高電阻狀態之第4動作。
  6. 如請求項5之電阻變化記憶體，其中上述控制電路於上述第1、第3動作中對上述第1電極施加高於上述第2電極之電壓，於上述第4動作中對上述第1電極施加低於上述第2電極之電壓。
  7. 如請求項1至4中之任一項之電阻變化記憶體，其中上述控制電路於上述第1動作中對上述記憶胞施加第1電壓，於上述第3動作中對上述記憶胞施加高於上述第1電壓之第2電壓。
  8. 如請求項1至4中之任一項之電阻變化記憶體，其中上述控制電路於上述第1、第3動作中對上述記憶胞施加第1電壓。
  9. 如請求項1至4中之任一項之電阻變化記憶體，其中上述第3上限值小於上述第1上限值。
  10. 如請求項1至4中之任一項之電阻變化記憶體，其中上述記憶胞具有配置於上述可變電阻層與上述第2電極之間之保護電阻層。
  11. 如請求項10之電阻變化記憶體，其中上述保護電阻層包含TaSiN、多晶矽、非晶矽、氧化矽、氮化矽中之至少任一者。
  12. 如請求項1至4中之任一者之電阻變化記憶體，其中上述控制電路包含電流限制電路；且由上述電流限制電路進行上述第1動作，其中上述第1上限值具有第1固定位準(first constant level)；於上述第1動作之後，由上述電流限制電路進行上述第2動作；於上述第2動作之後，當上述記憶胞之電阻值為高於特定值之 電阻之情形時，由上述電流限制電路進行上述第3動作，其中上述第2上限值具有第2固定位準。
  13. 如請求項1至4中之任一者之電阻變化記憶體，其中上述第1上限值至少於上述第1動作中一第1電壓被施加至上述記憶胞之期間為固定(constant)。
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