CN112543022A - 一种基本逻辑运算单元电路 - Google Patents
一种基本逻辑运算单元电路 Download PDFInfo
- Publication number
- CN112543022A CN112543022A CN202110105575.XA CN202110105575A CN112543022A CN 112543022 A CN112543022 A CN 112543022A CN 202110105575 A CN202110105575 A CN 202110105575A CN 112543022 A CN112543022 A CN 112543022A
- Authority
- CN
- China
- Prior art keywords
- unit
- resistive switching
- tube group
- diode
- basic logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 8
- 238000005516 engineering process Methods 0.000 abstract description 4
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 3
- 150000004706 metal oxides Chemical class 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000004377 microelectronic Methods 0.000 abstract description 2
- 230000008859 change Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开了一种基本逻辑运算单元电路，属于微电子技术及数字集成电路领域。本发明提出的基本逻辑运算单元包括一个单极性阻变单元、一个二极管和NMOS管组，所述单极性阻变单元和二极管共同构成了1D1R结构单元，所述1D1R结构单元与NMOS管组之间串联，其中单极性阻变单元和二极管组成的1D1R结构构成上拉单元，NMOS管组构成下拉单元。本发明构造结构简单，便于集成，能够有效减少集成电路中的基础元件数量并进一步减小集成电路的面积。
Description
技术领域
本发明涉及微电子技术及数字集成电路领域，具体涉及一种基本逻辑运算单元电路。
背景技术
由NMOS和PMOS管组成的CMOS反相器是目前市面上应用最广泛的一种基本逻辑运算单元，其中NMOS管主要作为驱动管存在，PMOS管作为负载，通过NMOS和PMOS在不同工作电压下的工作状态不同，从而达到实现反相器的逻辑运算。CMOS电路及其技术已经成为了现在数字集成电路，特别是一些大规模电路和超大规模集成电路的主流技术。CMOS反相器结构的主要优点是电路的静态功耗为零，电路结构简单，使得它可以用于大规模集成电路、超大规模集成电路。
发明内容
本发明所要解决的技术问题是针对现有技术中的缺点而提供一种基本逻辑运算单元电路，本发明电路结构简单，可用于大规模集成电路和超大规模集成电路，能够有效的减小集成芯片的面积。
为解决本发明的技术问题采用如下技术方案。
一种基本逻辑运算单元电路，该电路包括一个单极性阻变单元、一个二极管和NMOS管组，所述单极性阻变单元和二极管共同构成了1D1R结构单元，所述1D1R结构单元与NMOS管组之间串联，其中单极性阻变单元和二极管组成的1D1R结构构成上拉单元，NMOS管组构成下拉单元。构成1D1R结构的单极性阻变单元能够实现高阻态和低阻态两种状态之间的相互转变，并且由高阻态向低阻态转变所需电压和低阻态向高阻态转变所需电压的极性相同。另外，对于单极性阻变单元，高阻态转变为低阻态时的转变电流为set电流，低阻态转变为高阻态时的转变电流为reset电流，reset所需的电流通常大于set电流。构成1D1R结构的二极管在单极性阻变单元set过程时形成限流，由于单极性阻变单元reset所需的电流通常大于set电流，使得1D1R结构的reset电压高于set电压。
所述NMOS管组由若干个NMOS管以串联、并联以及串联和并联结合的连接方式组合，以此实现非门、与门、或门、与或非门等基本的逻辑电路运算功能。
本发明提出的基本逻辑运算单元电路是由一个单极性阻变单元、一个二极管组成的1D1R结构单元和一个NMOS管组构成，利用已知的1D1R结构单元和单个NMOS管可以组成一种新的反相器单元，
利用已知的1D1R结构单元和多个NMOS管的串并联组合可以与门、或门、与或非门等基本的逻辑电路运算功能，因此该基本逻辑运算单元电路结构简单。其次，与基于CMOS反相器的逻辑运算电路相比，二极管和单极性阻变单元的集成面积比MOS管要小，可以进一步降低集成面积，并且在基于传统CMOS反相器的逻辑运算电路中NMOS管和PMOS管是成对出现的，对于一个N端输入实现逻辑运算的电路来说，需要2N个MOS管，但是在使用了1D1R结构单元之后，可以用一个1D1R结构单元去代替N个PMOS管组成的上拉单元，这在很大程度上简化了电路结构，能够进一步减小电路单元面积，提高集成密度，有利于它的应用和推广。
附图说明
图1为现有技术CMOS反相器电路图；
图2为现有技术CMOS逻辑电路结构示意图；
图3为本发明基本反相器电路图；
图4为本发明基本逻辑运算电路图；
图5为本发明单极性阻变单元I-V特性曲线示意图；
图6为本发明1D1R结构单元I-V特性曲线示意图；
图7为本发明基于1D1R结构单元反相器的I-V特性曲线示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，结合具体实施例，并参照附图，对本发明进一步详细说明。在此提供的附图及其描述仅用于例示本发明的实施例。在各附图中的形状和尺寸仅用于示意性例示，并不严格反映实际形状和尺寸比例。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
如图3、图4所示，一种基本逻辑运算单元电路，该电路包括一个单极性阻变单元、一个二极管和NMOS管组，所述单极性阻变单元和二极管共同构成了1D1R结构单元，所述1D1R结构单元与NMOS管组之间串联，其中单极性阻变单元和二极管组成的1D1R结构构成上拉单元，NMOS管组构成下拉单元。NMOS管组由若干个NMOS管以串联、并联以及串联和并联结合的连接方式组合，实现非门、与门、或门、与或非门等基本的逻辑电路运算功能。
图1、图2、图3、图4中Vi1、Vi2、Vi3仅作实例，并不严格反应实际结构，其中附图中Vi均是电压输入端口，Vout是电压输出端口，Vi1、Vi2、Vi3是实现不同逻辑功能时的电压输入端口。图5所示的单极性阻变单元I-V特性曲线，该阻变单元在实现高低阻态之间相互转变时所需的电压极性相同，并且reset电流值高于set电流值，当电压达到一定值时阻变单元的电流升高到一定值达到set电流，单极性阻变单元由高阻态转变为低阻态。在阻变单元为低阻态时，当电流升高并达到reset电流条件，单极性阻变单元由低阻态转变为高阻态。图6所述的单极性1D1R结构单元I-V特性曲线示意图，当电压达到一定值时，1D1R结构中的单极性阻变单元实现set，而二极管在单极性阻变单元实现set过程时形成限流。另外，由于单极性阻变单元reset所需的电流通常大于set电流，因此对于本发明的1D1R结构在reset过程中， reset电压高于set电压，从而达到了实现反相器基本单元的逻辑条件。图7是本发明基于1D1R结构反相器的仿真I-V特性曲线，该反相器在工作时，假定1D1R结构的高阻态为108欧姆，低阻态为103欧姆，set电压为0.5V，reset电压为1V，最后得出的仿真曲线成功实现了反相器的逻辑功能。
本发明1D1R结构单元与NMOS构成的反相器逻辑单元电路，当输入电平为低电平时，NMOS管截止，1D1R结构单元由高阻态变为低阻态，反相器输出高电平；当输入电平为高电平时，NMOS管导通，1D1R结构单元的电流达到reset电流，单极性阻变单元转变为高阻态，这时NMOS管的导通电阻远小于单极性阻变单元高阻态和二极管串联时的阻值，反相器输出低电平。
本发明包括若干个NMOS管的集合，NMOS可以是串联、并联以及串联、并联相结合的多种连接的结构，分别实现与非、或非等逻辑功能。
综上所述，本发明的器件单元中的1D1R结构单元代替了原本CMOS反相器中的上拉部分，从而有效地减小了集成面积，该反相器的结构更加简单。其次，该反相器的尺寸比CMOS反相器进一步减小，能够进一步缩小在数字集成电路中大规模集成和超大规模集成的尺寸，提高集成密度，此外本发明提出的新型反相器具有制造成本低，制备工艺简单，有利于存储器高密度集成应用。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (2)
1.一种基本逻辑运算单元电路，其特征在于：该电路包括一个单极性阻变单元、一个二极管和NMOS管组，所述单极性阻变单元和二极管共同构成了1D1R结构单元，所述1D1R结构单元与NMOS管组之间串联，其中单极性阻变单元和二极管组成的1D1R结构构成上拉单元，NMOS管组构成下拉单元。
2.根据权利要求1所述的一种基本逻辑运算单元电路，其特征在于：所述NMOS管组由若干个NMOS管以串联、并联以及串联和并联结合的连接方式组合，实现非门、与门、或门、与或非门等基本的逻辑电路运算功能。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110105575.XA CN112543022A (zh) | 2021-01-26 | 2021-01-26 | 一种基本逻辑运算单元电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110105575.XA CN112543022A (zh) | 2021-01-26 | 2021-01-26 | 一种基本逻辑运算单元电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112543022A true CN112543022A (zh) | 2021-03-23 |
Family
ID=75017223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110105575.XA Pending CN112543022A (zh) | 2021-01-26 | 2021-01-26 | 一种基本逻辑运算单元电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112543022A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101667460A (zh) * | 2009-10-12 | 2010-03-10 | 中国科学院微电子研究所 | 一种基于阻变存储器的一次编程存储器及其制备方法 |
| CN102270654A (zh) * | 2010-06-03 | 2011-12-07 | 北京大学 | 阻变随机访问存储器件及其制造和操作方法 |
| CN103247696A (zh) * | 2012-02-07 | 2013-08-14 | 中国科学院微电子研究所 | 隧穿二极管整流器件及其制造方法 |
| CN104376362A (zh) * | 2014-11-21 | 2015-02-25 | 北京大学 | 用于人工神经网络的突触器件和人工神经网络 |
| CN105897253A (zh) * | 2016-04-01 | 2016-08-24 | 上海新储集成电路有限公司 | 一种非易失性查找表电路的实现方法 |
| CN106374912A (zh) * | 2016-09-12 | 2017-02-01 | 华中科技大学 | 一种逻辑运算电路与操作方法 |
| CN108092658A (zh) * | 2017-12-12 | 2018-05-29 | 华中科技大学 | 一种逻辑电路及其操作方法 |
-
2021
- 2021-01-26 CN CN202110105575.XA patent/CN112543022A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101667460A (zh) * | 2009-10-12 | 2010-03-10 | 中国科学院微电子研究所 | 一种基于阻变存储器的一次编程存储器及其制备方法 |
| CN102270654A (zh) * | 2010-06-03 | 2011-12-07 | 北京大学 | 阻变随机访问存储器件及其制造和操作方法 |
| CN103247696A (zh) * | 2012-02-07 | 2013-08-14 | 中国科学院微电子研究所 | 隧穿二极管整流器件及其制造方法 |
| CN104376362A (zh) * | 2014-11-21 | 2015-02-25 | 北京大学 | 用于人工神经网络的突触器件和人工神经网络 |
| CN105897253A (zh) * | 2016-04-01 | 2016-08-24 | 上海新储集成电路有限公司 | 一种非易失性查找表电路的实现方法 |
| CN106374912A (zh) * | 2016-09-12 | 2017-02-01 | 华中科技大学 | 一种逻辑运算电路与操作方法 |
| CN108092658A (zh) * | 2017-12-12 | 2018-05-29 | 华中科技大学 | 一种逻辑电路及其操作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107947784B (zh) | 一种高性能输出驱动电路 | |
| Kvatinsky et al. | MRL—Memristor ratioed logic | |
| CN111046617B (zh) | 基于忆阻器的三值数字逻辑门电路 | |
| CN1311635C (zh) | 电平移位电路 | |
| CN111628763B (zh) | 基于忆阻器的三值编码器电路 | |
| CN102208909A (zh) | 电平转换电路 | |
| JP2002198793A (ja) | 半導体集積回路及び半導体集積回路装置 | |
| CN103580479A (zh) | 电压转换电路 | |
| US11870438B2 (en) | Schottky-CMOS asynchronous logic cells | |
| CN101840908B (zh) | 零漏电流的输入上拉电路 | |
| CN110798201B (zh) | 一种高速耐压电平转换电路 | |
| US7663411B2 (en) | Semiconductor device with a logic circuit | |
| CN110324027B (zh) | 一种具有电平移位功能的比较器 | |
| CN112543022A (zh) | 一种基本逻辑运算单元电路 | |
| CN116488636A (zh) | 一种基于忆阻器设计的通用型逻辑电路 | |
| CN107070446B (zh) | 电平转换器件、半导体器件及其操作方法 | |
| CN210111964U (zh) | 一种衬底电位选择电路 | |
| CN208190631U (zh) | 一种应用于可逆逻辑电路的Fediken门电路 | |
| CN106603041A (zh) | 一种基于igbt闩锁效应的触发器 | |
| CN102299705B (zh) | 电平转换与非电路 | |
| CN107528580B (zh) | 电平转换电路 | |
| CN216672587U (zh) | 高压保护电路及芯片、装置 | |
| CN110708058B (zh) | 一种基于全自旋逻辑器件的2-4线译码器及其控制方法 | |
| CN105047664A (zh) | 静电保护电路及3d芯片用静电保护电路 | |
| US20240186990A1 (en) | Latch |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210323 |
|
| RJ01 | Rejection of invention patent application after publication |