CN210111964U - 一种衬底电位选择电路 - Google Patents
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Abstract
本实用新型公开了一种衬底电位选择电路，其包含第一电阻、第二电阻、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一施密特触发器、第一反相器。输入端IN电压信号和输出端OUT电压信号作用于第一电阻、第二电阻输入端，通过IN信号与OUT信号电压比较，产生控制高低电平，选择两者的高电压信号作为选择电路的输出信号。本方案可以在电路连接不当，输出端OUT电压高于输入端IN电压时，防止大的电流从OUT端流入IN端，从而保护芯片不会损坏。相比于传统保护方案具有结构简单、功耗小、保护性能好等特点。
Description
技术领域
本实用新型涉及一种衬底电位选择电路，当芯片连接不当，或外部电路发生异常，造成输出端口电压高于电源端口电压时，该选择电路可保证功率管PMOS的衬底处于芯片最高电位，防止衬底PN结正向导通发生漏电现象。
背景技术
在模拟集成电路芯片(例如LED驱动、负载开关)的设计中，其中涉及功率管的设计，该模块的设计是整个芯片系统至关重要的组成部分。在实际应用中，对于负载开关类产品，功率管及采样管的连接如图1，在正常情况下，集成电路芯片的输入电源电压高于输出端口电压，PMOS功率管的衬底与源/漏端存在寄生二极管，该寄生二极管是反偏或零偏，不会存在大的漏电流。当电路连接不当，或输入电源突然掉电，输出端仍是高电平时，衬底与漏寄生二极管正向偏置，而衬底与源端连接，输出端通过衬底向芯片内部存在大的漏电流。当漏电流过大，会使芯片内部甚至电源烧毁。因此，需要一种电位选择电路，向PMOS功率管的衬底提供芯片最高电位，避免存在大的漏电流。
实用新型内容
本实用新型的目的是设计一种衬底电位选择电路，该电路可以在电路连接不当，输出端电压高于电源电压时，通过最高电位连接衬底，有效防止大漏电流倒灌入芯片内部，避免烧坏芯片。
本实用新型为解决上述问题设计了一种衬底电位选择电路，其技术方案是：
第一电阻R1、第二电阻R2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一施密特触发器SMT1、第一反相器INV1。第一电阻R1一端连接输入信号IN，一端接第一PMOS管的源极和第二、第四、第六、第八NMOS管的栅极。第二电阻R2一端连接输出信号OUT，一端接第二PMOS管的源极、第三PMOS管的源极和第一、第三、第五、第七NMOS管的栅极。第一PMOS管的栅极连接第一PMOS管的漏极、第二PMOS管的栅极、第三PMOS管的栅极和第一NMOS管的漏极，第一NMOS管的源极连接第三NMOS管的漏极，第三NMOS管的源极连接第五NMOS管的漏极，第五NMOS管的源极连接第七NMOS管的漏极，第七NMOS管的源极接地。第二PMOS管漏极连接第四PMOS管的漏极、第一施密特触发器的输入和第二NMOS管的漏极，第二NMOS管的源极连接第四NMOS管的漏极，第四NMOS管的源极连接第六NMOS管的漏极，第六NMOS管的源极连接第八NMOS管的漏极，第八NMOS管的源极接地。第三PMOS管的漏极连接第四PMOS管的源极，第四PMOS管的栅极连接第一施密特触发器的输出、第一反相器的输入和第六PMOS管的栅极，第一反相器的输出连接第五PMOS管的栅极，第五PMOS管的源极接输入信号IN，衬底与漏极连接，第六PMOS管的衬底与漏极连接，接第五PMOS管的漏极，第六PMOS管的源极与输出信号OUT连接，输出信号VDD1连接第五、第六PMOS管的漏极。
上述的衬底电位选择电路中，第一施密特触发器为PMOS管和NMOS管构成的触发器，第一反相器为PMOS管和NMOS管构成的数字逻辑门。
上述的衬底电位选择电路中，输入信号IN为芯片输入电源端信号，输出信号OUT为芯片输出端信号。
采用上述技术方案的效果是：由R1、R2、MP1、MP2、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8构成自偏置的电压比较器，将输出端电压VOUT与输入电源端电压VIN进行比较，比较后的电压经过施密特触发器和反相器控制第五、第六PMOS管，选择最高电压输出。防止输入输出引脚反接时大的泄漏电流，流入芯片。
附图说明
图1为负载开关的采样电路结构示意图。
图2为本实用新型中实施例的具体结构示意图。
具体实施方式
在如图2所示的衬底电位选择电路中，R1、R2、MP1、MP2、MP3、MP4、MP5、MP6、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8构成自偏置的电压比较器，其中MP1、MP2作为比较器输入对管，MN1～MN8构成比较器的有源负载，可串联多个NMOS降低电压比较器的静态电流。电压比较器的输入信号为输入端信号IN和输出端信号OUT。电压比较器的输出信号通过施密特触发器SMT1和反相器INV1产生控制高低电平，MP3、MP4及施密特触发器SMT1用于产生迟滞电压。MP5、MP6作为选择电路，接收施密特触发器SMT1和反相器INV1输出的高低电平，用于选择IN和OUT的最高电位作为功率管PMOS的衬底电位。
在正常工作状态下，输入信号IN电压值大于输出信号OUT电压值，通过R1、R2传递电压信号，A点电位高于B点电位，MN2、MN4、MN6、MN8管的栅极电位高于MN1、MN3、MN5、MN7管的栅极电位，此时流过MN2、MN4、MN6、MN8的瞬时电流大于流过MP2的电流，C点电位将被拉低，表现为低电平。通过施密特触发器SMT1和反相器INV1，MP5的栅极为低电平，该管导通，MP6的栅极为高电平，该管关断。输入信号IN电压通过MP5管传递到VDD1。
由MP5和MP6构成的选择电路，通过电压比较器对输入信号IN和输出信号OUT的比较，控制MP5和MP6的工作状态。选择电路的输出信号VDD1连接功率PMOS管的衬底，其寄生的衬底-漏二极管反偏，无泄漏电流通过寄生二极管从VDD1流向OUT端。
在电路连接不当的情况下，输入信号IN电压值小于输出信号OUT电压值，A点电位低于B点电位，MN2、MN4、MN6、MN8管的栅极电位低于MN1、MN3、MN5、MN7管的栅极电位，此时流过MN2、MN4、MN6、MN8的瞬时电流小于流过MP2的电流，C点电位将被抬高，表现为高电平。通过施密特触发器SMT1和反相器INV1，MP5的栅极为高电平，该管关断，MP6的栅极为低电平，该管导通。输出信号OUT电压通过MP6管传递到VDD1。同时D点为低电平，MP3、MP4管导通，产生翻转电压迟滞。
由MP5和MP6构成的选择电路，通过电压比较器对输入信号IN和输出信号OUT的比较，控制MP5和MP6的工作状态。选择电路的输出信号VDD1连接功率PMOS管的衬底，其寄生的衬底-漏二极管零偏，无泄漏电流通过寄生二极管从VDD1流向OUT端。
以上技术方案能够在输出端OUT电压高于输入端IN电压时，保证功率PMOS管寄生的二极管反偏，避免电流从输出端流向输入端。
本实用新型的内容和特点已揭示如上，前面叙述的电路结构仅仅是本领域的一种示例，可应用于任何PMOS驱动电路中。
Claims (1)
1.一种衬底电位选择电路，其特征在于，其包含第一电阻R1、第二电阻R2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一施密特触发器SMT1、第一反相器INV1；第一电阻R1一端连接输入信号IN，一端接第一PMOS管的源极和第二、第四、第六、第八NMOS管的栅极；第二电阻R2一端连接输出信号OUT，一端接第二PMOS管的源极、第三PMOS管的源极和第一、第三、第五、第七NMOS管的栅极；第一PMOS管的栅极连接第一PMOS管的漏极、第二PMOS管的栅极、第三PMOS管的栅极和第一NMOS管的漏极，第一NMOS管的源极连接第三NMOS管的漏极，第三NMOS管的源极连接第五NMOS管的漏极，第五NMOS管的源极连接第七NMOS管的漏极，第七NMOS管的源极接地；第二PMOS管漏极连接第四PMOS管的漏极、第一施密特触发器的输入和第二NMOS管的漏极，第二NMOS管的源极连接第四NMOS管的漏极，第四NMOS管的源极连接第六NMOS管的漏极，第六NMOS管的源极连接第八NMOS管的漏极，第八NMOS管的源极接地；第三PMOS管的漏极连接第四PMOS管的源极，第四PMOS管的栅极连接第一施密特触发器的输出、第一反相器的输入和第六PMOS管的栅极，第一反相器的输出连接第五PMOS管的栅极，第五PMOS管的源极接输入信号IN，衬底与漏极连接，第六PMOS管的衬底与漏极连接，接第五PMOS管的漏极，第六PMOS管的源极与输出信号OUT连接，输出信号VDD1连接第五、第六PMOS管的漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201920293297.3U CN210111964U (zh) | 2019-03-07 | 2019-03-07 | 一种衬底电位选择电路 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201920293297.3U CN210111964U (zh) | 2019-03-07 | 2019-03-07 | 一种衬底电位选择电路 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201920293297.3U Active CN210111964U (zh) | 2019-03-07 | 2019-03-07 | 一种衬底电位选择电路 |
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Cited By (1)
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|---|---|---|---|---|
| CN117240277A (zh) * | 2023-11-15 | 2023-12-15 | 浙江地芯引力科技有限公司 | 一种衬底选择电路及电子设备 |
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2019
- 2019-03-07 CN CN201920293297.3U patent/CN210111964U/zh active Active
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