CN208723866U - 一种用于cmos输出的掉电保护电路 - Google Patents
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Abstract
本实用新型涉及一种集成电路，特别提供一种用于CMOS输出的掉电保护电路。本实用新型采用与主电路相兼容的CMOS工艺，不会增加额外的层次，用一个普通PMOS管替代原来的肖特基二极管，在正常工作时该PMOS管的栅极恒接地、恒导通，为与输出相关的PMOS管的衬底提供电位；在掉电情况下，该PMOS管的栅极电压连接到输出端被拉高，该PMOS管截止，阻止反灌电流流入芯片，实现肖特基二极管相同的功能；节省了成本，提高了产品的竞争力，同时由于芯片正常工作时，该PMOS管的压降更小，进一步降低了电源向衬底漏电的风险。本实用新型结构简单，易于实现，成本低，具有很强的经济性和实用性。
Description
技术领域
本实用新型涉及一种集成电路，特别提供一种用于CMOS输出的掉电保护电路。
背景技术
在集成电路设计中，对于CMOS输出的驱动芯片通常有掉电保护电路，防止驱动芯片掉电时同级芯片(总线应用)或者后级芯片向掉电芯片反灌电流，若反灌电流过大可能影响芯片的性能，严重时甚至烧毁芯片，影响整个系统功能。对于掉电保护结构，现有的做法是用一个肖特基二极管把和CMOS输出相关的PMOS器件的衬底电位和源极电位分开，当芯片掉电时肖特基二极管反向偏置，阻止反灌电流流入掉电芯片。此种方法简单易于实现，但有其自身的缺点：1.若整个电路只有掉电保护部分用到肖特基二极管，则需要为一个肖特基二极管额外增加肖特基MASK，则增加了成本，对于利润低、竞争激烈的产品，这个缺点就更加显著；2.若肖特基二极管的正向偏置电压偏大，在系统正常工作时，有可能造成PMOS的源极和衬底的电压差较大，增加向衬底漏电的风险。
实用新型内容
为了解决上述问题，本实用新型的目的是提供一种用普通PMOS管替代肖特基二极管的用于CMOS输出的掉电保护电路。
为达到上述目的，本实用新型的技术方案如下：一种用于CMOS输出的掉电保护电路，包括PMOS管P1、P5、P7，NMOS管N1、N2、N4，掉电保护器件和二极管D1；所述PMOS管P7和NMOS管N4构成反相器，输入信号IN连接PMOS管P7和NMOS管N4的栅极，输入信号IN经过PMOS管P7、NMOS管N4组成的反相器反向形成Ngate信号，驱动输出NMOS管N1的栅极，PMOS管P7的衬底与源极相连后接电源；所述PMOS管P5和NMOS管N2构成反相器，输入信号IN连接PMOS管P5和NMOS管N2的栅极，输入信号IN经过PMOS管P5、NMOS管N2组成的反相器反向形成Ngate信号，驱动输出PMOS管P1的栅极；所述掉电保护器件包括PMOS管P2、P3、P4、P6、P8和NMOS管N3，PMOS管P6和NMOS管N3的栅极恒接电源，NMOS管N3的漏极连接PMOS管P6的漏极，PMOS管P6的源极接输出端OUT，PMOS管P1、P2、P3、P4、P5、P6、P8的衬底均连接在一起，PMOS管P4、P8的栅极连接在一起后接于NMOS管N3与PMOS管P6的漏极之间，PMOS管P4的漏极连接PMOS管P5的源极，PMOS管P4、P8的源极接电源，PMOS管P8的漏极与衬底相连，PMOS管P2、P3的栅极接电源，PMOS管P3的源极与衬底相连，PMOS管P2的源极和PMOS管P3的漏极接输出端OUT，PMOS管P2的漏极和PMOS管P1的栅极相连后接于PMOS管P5与NMOS管N2的漏极之间；所述PMOS管P1的源极接电源，漏极接输出端OUT，所述二极管D1是PMOS管P1的寄生二极管，位于PMOS管P1的衬底与漏极之间；NMOS管N1漏极接输出端OUT，所述NMOS管N1、N2、N3、N4的源极均与衬底相连后接地。
本实用新型采用与主电路相兼容的CMOS工艺，不会增加额外的层次，用一个普通PMOS管替代原来的肖特基二极管，在正常工作时该PMOS管的栅极恒接地、恒导通，为与输出相关的PMOS管的衬底提供电位；在掉电情况下，该PMOS管的栅极电压连接到输出端被拉高，该PMOS管截止，阻止反灌电流流入芯片，实现肖特基二极管相同的功能；节省了成本，提高了产品的竞争力，同时由于芯片正常工作时，该PMOS管的压降更小，进一步降低了电源向衬底漏电的风险。本实用新型结构简单，易于实现，成本低，具有很强的经济性和实用性。
附图说明
图1为本实用新型掉电保护电路原理图；图2为传统的掉电保护电路原理图；图3为若无掉电保护结构，掉电时的反灌电流路径示意图。
具体实施方式
下面结合附图详细描述本实用新型的具体实施方式。
如图1所示，下面分正常工作状态和掉电状态对其工作原理进行说明。
PMOS管P7和NMOS管N4构成反相器，输入信号IN接PMOS管P7和NMOS管N4的栅极；输入信号IN经过PMOS管P7、NMOS管N4组成的反相器反向形成Ngate信号，驱动输出NMOS管N1的栅极；PMOS管P5和NMOS管N2构成反相器，输入信号IN经过PMOS管P5、NMOS管N2组成的反相器反向形成Pgate信号，驱动输出PMOS管P1的栅极；PMOS管P2、P3、P4、P6、P8和NMOS管N3是掉电保护器件。其中PMOS管P6、NMOS管N3的栅极恒接电源，正常工作时，PMOS管P6截止，NMOS管N3导通，把PMOS管P4、P8的栅极拉低，则PMOS管P4、P8导通，PMOS管P4导通保证了PMOS管P5、NMOS管N2组成的反相器正常工作，而PMOS管P8导通则把PMOS管的衬底连接到电源电压，PMOS管P2和P3的一端都和输出端OUT相连接，在芯片正常工作时，PMOS管P2、P3截止，不起作用，当芯片掉电时，若输出端OUT被外部芯片拉高，则PMOS管P2、P3导通，PMOS管P2把PMOS管P1的栅极拉高，则PMOS管P1截止，阻止了外部电流通过PMOS管P1的源漏端反灌电流，而PMOS管P3则把PMOS管的衬底拉高，防止芯片通过PMOS管P1的寄生二极管D1反灌电流。
正常工作状态：驱动芯片正常工作，该输出模块可以实现信号的同向驱动功能。当输入信号IN是高电平时，通过PMOS管P7、NMOS管N4组成的反相器形成Ngate信号是低电平，用来驱动NMOS管N1，则NMOS管N1截止；通过PMOS管P5、NMOS管N2组成的反相器形成Pgate信号是低电平，用来驱动PMOS管P1，则PMOS管P1导通，由于NMOS管N1截止、PMOS管P1导通，输出信号是高电平，实现同向驱动功能。当输入信号IN是低电平时，通过PMOS管P7、NMOS管N4组成的反相器形成Ngate信号是高电平，用来驱动NMOS管N1，则NMOS管N1导通；通过PMOS管P5、NMOS管N2组成的反相器形成Pgate信号是高电平，用来驱动PMOS管P1，则PMOS管P1截止，由于NMOS管N1导通、PMOS管P1截止，输出信号是低电平，实现同向驱动功能。正常工作状态下，NMOS管N3、PMOS管P6的栅极接电源电压，则NMOS管N3管导通，PMOS管P6截止，NMOS管N3把PMOS管P4、P8的栅极电压拉低，则PMOS管P4、P8导通，PMOS管P4导通保证了PMOS管P5、NMOS管N2组成的反相器正常工作，而PMOS管P8导通则把PMOS管的衬底连接到电源电压；PMOS管P2、P3的栅极接电源电压，正常工作状态下PMOS管P2、P3截止。
掉电状态：芯片掉电且输出信号OUT被外部芯片拉高时，掉电保护电路起到阻止反灌电流的作用，下面分析此种情况的工作原理。当发生掉电时，该模块的驱动信号不再受输入信号的控制，恒为低，则所有的NMOS管都截止。由于PMOS管P2、P3、P6的栅极电压接电源信号，而掉电发生时电源电压是零电压，则PMOS管P2、P3、P6导通；PMOS管P6导通，把PMOS管P4、P8的栅极电压与输出信号OUT相连接，即高电平，则PMOS管P4、P8截止，PMOS管P4阻止了外部电源通过PMOS管P5向掉电芯片反灌电流，PMOS管P8阻止外部电源通过寄生二极管D1向掉电芯片反灌电流；PMOS管P2、P3导通：PMOS管P2导通把PMOS管P1的栅极电压拉高，PMOS管P1截止，阻止外部电源通过PMOS管P1的源漏端反灌电流，PMOS管P3导通把PMOS管的衬底电位拉到高电平，阻止外部电源通过寄生二极管D1向掉电芯片反灌电流。
若没有掉电保护电路，当发生掉电时，由于Pgate信号是低电平则PMOS管P1导通，寄生二极管D1导通，外部电源通过这两个通路对掉电芯片反灌电流，若超过掉电芯片的承受范围，就会出现烧片的情况，引起系统功能出错(如图3)。
以上是对本实用新型的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (1)
1.一种用于CMOS输出的掉电保护电路，其特征在于：包括PMOS管P1、P5、P7，NMOS管N1、N2、N4，掉电保护器件和二极管D1；所述PMOS管P7和NMOS管N4构成反相器，输入信号IN连接PMOS管P7和NMOS管N4的栅极，输入信号IN经过PMOS管P7、NMOS管N4组成的反相器反向形成Ngate信号，驱动输出NMOS管N1的栅极，PMOS管P7的衬底与源极相连后接电源；所述PMOS管P5和NMOS管N2构成反相器，输入信号IN连接PMOS管P5和NMOS管N2的栅极，输入信号IN经过PMOS管P5、NMOS管N2组成的反相器反向形成Ngate信号，驱动输出PMOS管P1的栅极；所述掉电保护器件包括PMOS管P2、P3、P4、P6、P8和NMOS管N3，PMOS管P6和NMOS管N3的栅极恒接电源，NMOS管N3的漏极连接PMOS管P6的漏极，PMOS管P6的源极接输出端OUT，PMOS管P1、P2、P3、P4、P5、P6、P8的衬底均连接在一起，PMOS管P4、P8的栅极连接在一起后接于NMOS管N3与PMOS管P6的漏极之间，PMOS管P4的漏极连接PMOS管P5的源极，PMOS管P4、P8的源极接电源，PMOS管P8的漏极与衬底相连，PMOS管P2、P3的栅极接电源，PMOS管P3的源极与衬底相连，PMOS管P2的源极和PMOS管P3的漏极接输出端OUT，PMOS管P2的漏极和PMOS管P1的栅极相连后接于PMOS管P5与NMOS管N2的漏极之间；所述PMOS管P1的源极接电源，漏极接输出端OUT，所述二极管D1是PMOS管P1的寄生二极管，位于PMOS管P1的衬底与漏极之间；NMOS管N1漏极接输出端OUT，所述NMOS管N1、N2、N3、N4的源极均与衬底相连后接地。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821494678.XU CN208723866U (zh) | 2018-09-13 | 2018-09-13 | 一种用于cmos输出的掉电保护电路 |
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|---|---|---|---|
| CN201821494678.XU CN208723866U (zh) | 2018-09-13 | 2018-09-13 | 一种用于cmos输出的掉电保护电路 |
Publications (1)
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|---|---|
| CN208723866U true CN208723866U (zh) | 2019-04-09 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821494678.XU Active CN208723866U (zh) | 2018-09-13 | 2018-09-13 | 一种用于cmos输出的掉电保护电路 |
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| CN (1) | CN208723866U (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111313878A (zh) * | 2019-10-28 | 2020-06-19 | 圣邦微电子（北京）股份有限公司 | 一种模拟开关电路 |
| CN114498572A (zh) * | 2022-02-17 | 2022-05-13 | 甘肃省科学院传感技术研究所 | 一种cmos工艺兼容的接口芯片掉电保护电路及方法 |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114498572A (zh) * | 2022-02-17 | 2022-05-13 | 甘肃省科学院传感技术研究所 | 一种cmos工艺兼容的接口芯片掉电保护电路及方法 |
| NL2034089A (en) * | 2022-02-17 | 2023-03-17 | Institute Of Sensor Tech Gansu Academy Of Sciences | A CMOS Process Compatible Interface Chip power-failure Protection Circuit and The Method Thereof |
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