CN102270654A - 阻变随机访问存储器件及其制造和操作方法 - Google Patents
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Abstract
本申请公开了一种阻变随机访问存储器件及其制造和操作方法，该阻变随机访问存储器件包括阻变存储元件，所述阻变存储元件包括两个电极以及夹在两个电极之间的阻变材料层，并且具有双极阻变特性；以及肖特基二极管，所述肖特基二极管包括彼此接触的金属层和半导体层，其中，所述肖特基二极管的金属层与所述阻变存储元件的一个电极连接。本发明实现了按照双极方式工作的1D-1R配置的阻变随机访问存储器件。
Description
技术领域
本发明涉及存储器件，具体涉及阻变随机访问存储器件(resistiverandom access memory device，RRAM)。
本发明还涉及上述阻变随机访问存储器件的制造和操作方法。
背景技术
目前，微电子工业的发展推动着存储器技术的不断进步，提高集成密度和降低生产成本是存储器产业追求的目标。非挥发性存储器具有在无电源供应时仍能保持数据信息的优点，在信息存储领域具有非常重要的地位。
采用阻变材料的新型非挥发性存储器具有高速度(＜5ns)、低功耗(＜1V)，高存储密度、易于集成等优点，是下一代半导体存储器的强有力竞争者。这种阻变存储器一般具有M-I-M(Metal-Insulator-Metal，金属一绝缘体一金属)结构，即在两个金属电极之间夹有阻变材料层。
阻变材料一般是过渡金属氧化物，常见的有NiO、TiO2、HfO2、ZrO2、ZnO等等。阻变材料可以表现出两个稳定的状态，即高阻态和低阻态分别对应数字“0”和“1”。由高阻态到低阻态的转变为编程或者置位(SET)操作，由低阻态到高阻态的转变为擦除或者复位(RESET)操作。
按照其工作方式，可以将阻变存储器件分为单极和双极两种。前者在器件两端施加单一极性的电压，利用施加电压大小不同控制阻变材料的电阻值在高低阻态之间转换，以实现数据的写入和擦除；而后者是利用施加相反极性的电压控制阻变材料电阻值的转换。双极阻变存储器件在翻转速度、器件一致性、可靠性(数据保持力、可翻转次数)、可控性等方面的存储性能比单极阻变存储器件的存储性能更好。
按照其基本配置，可以将阻变存储器件分为1T-1R或1D-1R两种。1T-1R结构中的每一个存储单元由一个选通晶体管和一个阻变存储元件组成。通过控制选通晶体管，可以向指定的存储单元写入或擦除数据。由于选通晶体管的存在，存储单元的面积很大部分是浪费在晶体管上，这对于进一步提高存储器集成度造成了严重障碍。1D-1R配置中的每一个存储单元由一个二极管和一个阻变存储元件组成。通过控制二极管，向指定的存储单元写入或擦除数据。由于二极管的面积比晶体管的面积小，1D-1R配置在提高集成度方面更具优势。
然而，由于二极管材料的限制，现有的1D-1R配置的阻变存储器件只能按照单极方式工作，从而限制了存储性能的提高。
发明内容
本发明的目的是提供可以按照双极方式工作的1D-1R配置的阻变随机访问存储器件。
本发明的又一目的是提供一种制造和操作该阻变随机访问存储器件的方法。
基于金属半导体接触原理的肖特基二极管具有受金属材料和外加偏压控制的较大的反向电流。因此，本发明人提出通过选择正反向电压偏置下二极管开关参数合适的肖特基二极管和双极阻变存储器串联连接，可以实现按照双极方式工作的1D-1R配置的阻变随机访问存储器件。
针对上述结构的阻变随机访问存储器件，本发明人提出可行的操作方法。
根据本发明的一方面，提供一种阻变随机访问存储器件，包括阻变存储元件，所述阻变存储元件包括两个电极以及夹在两个电极之间的阻变材料层，并且具有双极阻变特性；以及肖特基二极管，所述肖特基二极管包括彼此接触的金属层和半导体层，其中，所述肖特基二极管的金属层与所述阻变存储元件的一个电极连接。
根据本发明的另一方面，提供一种制造阻变随机访问存储器件的方法，包括以下步骤：a)在衬底上形成多晶硅层；b)在多晶硅层中掺入杂质以形成p掺杂多晶硅层；c)对p掺杂多晶硅层进行退火以激活掺杂剂；d)在p掺杂多晶硅层上形成第一金属层；e)在第一金属层上形成阻变材料层；f)在阻变材料层上形成第二金属层；g)对p掺杂多晶硅层、第一金属层、阻变材料层和第二金属层的叠层进行图案化，以形成彼此分开的多个阻变随机访问存储器件。
根据本发明的又一方面，提供一种操作阻变随机访问存储器件的方法，其中所述肖特基二极管的半导体层与位线连接，所述阻变存储元件的另一个电极与字线连接，所述方法包括：
在读操作中，在字线和位线之间施加负向电压Vread；
在编程操作中，在字线和位线之间施加正向电压V+；
在擦除操作中，在字线和位线之间施加负向电压V-；
其中，Vread、V+、V-满足以下关系：
VSET+Vs＜V+＜VSET+2Vs+Vt
VRESET+Vt＜V-＜VSET+2Vt+Vs
Vt＜Vread＜VRESET+Vt
其中，VSET、ISET、VRESET是阻变存储器件的取决阻变材料层的材料的参数，分别表示使阻变存储单元从高阻态转变为低阻态的最小电压、所需要的最小电流和使阻变存储单元从低阻态转变为高阻态的最小电压，Vs和Vt分别表示肖特基二极管的反向接近饱和时的电压和二极管的阈值电压，Is表示二极管的反向饱和电流，其中，通过控制半导体层的掺杂浓度使Is的取值范围为ISET＜Is＜2ISET。
本发明实现了按照双极方式工作的1D-1R配置的阻变随机访问存储器件，从而既可以占用相对小的芯片面积，如达到4F2的集成度(F为特征尺寸)，也可以相对于单极阻变随机访问存储器件获得提高的存储性能，如更快的读写速度，更小的擦写电流，更小的阻值和电压离散，更长的保持时间和更高的可靠性。
在该阻变随机访问存储器件中使用了肖特基二极管，该肖特基二极管具有比一般的二极管更快的速度，从而进一步提高了读写速度和可靠性。而且，该肖特基二极管具有比一般的二极管更大的电流密度，在编程过程中还可起到限流作用，有利于提高器件的寿命并减小阻值的离散。
该肖特基二极管可以通过对半导体层掺杂的精确控制来获得期望的反向饱和电流。除此以外，基于铂硅肖特基二极管的结构工艺简单，与传统半导体工艺相兼容，非常适合大规模生产。
此外，通过在读操作、编程操作和擦除操作选择特定范围的电压，可以防止阻变随机访问存储器件在操作过程中对邻近的阻变随机访问存储器件的误操作。因此，本发明的阻变随机存取存储器件可以按照高密度集成的方式组成存储单元的阵列，在每一条位线和每一条字线的交叉点包括一个存储单元。
附图说明
图1为根据本发明的阻变随机访问存储器阵列的示意图。
图2为图1所示的阻变随机访问存储器阵列中的一个存储单元的示意图，包括串联连接的一个阻变存储元件和一个肖特基二极管。
图3为图1所示的阻变随机访问存储器件进行编程/擦除操作的示意图。
图4为图1所示的阻变随机访问存储器件中的一个存储单元的典型I-V曲线。
图5为图1所示的阻变随机访问存储器件的等效电路图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上”、“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下”、“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
图1为根据本发明的阻变随机访问存储器阵列的示意图，其中示出了包括3×3个存储单元的阵列。
阻变随机访问存储器阵列包括字线10和位线11，在字线10和位线11之间，从下至上依次还包括p掺杂多晶硅层14、金属层(如Pt)13和阻变材料层12。字线10和位线11相互垂直布置，每一根字线10与每一根位线11的交叉点形成一个存储单元。
每一个存储单元为1D-1R配置，即包括串联连接的一个阻变存储元件和一个肖特基二极管(参见图2)。肖特基二极管130由p掺杂多晶硅层14和金属层13构成。阻变存储元件120位于肖特基二极管130上方，包括作为上电极的字线10、阻变材料层12、以及作为下电极的金属层13。
金属层13由肖特基二极管130和阻变存储元件120共用，并且直接将二者串联连接，减小了互连电阻，从而减小了对驱动电流的需求。
代替地，阻变存储元件120可以具有独立的上电极，与字线10由相同的金属层(在相同/不同的步骤和/或设备中)或不同的金属层(在不同的步骤和/或设备中)形成。
尽管未在图1和2中示出，然而可以理解，在存储单元之间(也即，在图2所示的半导体结构的周围)可以形成诸如氧化物的绝缘材料以电隔离各个阻变随机访问存储器件。
图3为图1所示的阻变随机访问存储器件进行编程/擦除操作的示意图。在存储单元工作时，例如在一条字线WL2上施加电压V，在一条位线BL2上加0V的电压，并且其它的字线WL0-WL1、WL3-WL4和位线BL0-BL1、BL3-BL4断开。施加电压的字线WL2和位线BL2的交叉点处的存储单元就被选中。由于二极管的存在，其它的字线和位线的交叉点处的存储单元的电路径都被阻断，因此都不会被选中。
图4为图1所示的阻变随机访问存储器件中的一个存储单元的典型I-V曲线。施加电压V的大小和极性决定了存储器的读写状态。与图2中的结构相对应，肖特基二极管在负电压下导通，正电压下截止。
在编程操作中，当阻变材料层两端的电压超过VSET时，存储单元就处于低阻态。然而，由于反向二极管的存在，实际施加在字线上的电压V更大，大约为1.5～2倍的VSET。除此以外，为了保证阻变材料层能够从高阻态转变到低阻态，肖特基二极管在VSET电压附近的反向电流要大于阻变存储元件高阻态的电流，这就要求肖特基二极管必须能够提供足够大的反向电流。
在擦除操作中，当阻变材料层两端的电压达到-VRESET时，存储单元就处于高阻态。由于二极管的正向电阻很小，因此在字线上只要施加比VRESET略大的负向电压即可。
在读取操作中，需要在字线施加一个较小的负向电压Vread，电压值在二极管的阈值电压Vt和VRESET之间，这样既保证二极管开启又不会破坏原来的数据。
图5为图1所示的阻变随机访问存储器件的等效电路图。当一个存储单元被选中时，其它字线和位线处于断开状态。在存储单元的阵列中实际上还有其它的电路径存在。如图5所示，当字线WL1和位线BL1被选中时，电流除了可以从WL1-R1-D1-BL1路径(以下称为“选择的电路径”)通过外，还可以从WL1-R2-D2-BL2-D3-R3-WL2-R4-D4-BL1路径(以下称为“附加的电路径”)通过。在大部分情况下，由于D2、D3、D4的存在，在附加的电路径上的电流很小，可以忽略。
然而，在某些情况下，在附加的电路径上的电流也可能会产生干扰。为避免干扰的发生，就需要对阻变存储元件和肖特基二极管的电流做适当的限制。
在读操作中，只有在R1为高阻态，R2、R3、R4都是低阻态时会出现读干扰，这就要求肖特基二极管的反向电流在Vread附近时要远小于阻变存储元件低阻态的电流，这一点一般都会达到。
在编程操作中，当R2(R4)处于高阻态，R3和R4(R2)处于低阻态时，R2(R4)可能会在串联了两个反偏二极管(D2和D4)的情况下被SET到低阻态，这也要求肖特基二极管的反向电流不能过大，要与阻变存储元件的高阻态电流在同一个量级，并且编程操作的电压不能太大，只要略大于1D1R的临界电压即可，这才能保证2D1R的旁路不会被编程。
在擦除操作中，当R2和R4处于低阻态，R3是高阻态时，R3可能会在串联了一个反偏二极管(D3)的情况下被SET到低阻态，因此擦除操作的电压要比编程操作的电压小，或者不能比编程操作的电压大太多(小于两个二极管的阈值电压)。
综上所述，肖特基二极管的反向电流必须精确设计，既要提供足够的电流以保证编程操作的实现，又不能使电流过大而导致旁路的开启。表1总结了该结构所有的电压和电流的要求。表2给出了相关参数的定义。
表1
| 参数 | 要求 |
| V+ | VSET+Vs＜V+＜VSET+2Vs+Vt |
| V- | VRESET+Vt＜V-＜VSET+2Vt+Vs |
| Vread | Vt＜Vread＜VRESET+Vt |
| Is | ISET＜Is＜2ISET |
表2
| 参数 | 含义 |
| V+ | 外加在字线和位线之间的正向电压，使一个存储单元能够发生从高阻态到低阻态的转变(编程操作) |
| V- | 外加在字线和位线之间的负向电压，使一个存储单元能够发生从低阻态到高阻态的转变(擦除操作) |
| Vread | 外加在字线和位线之间的负向电压，能够读出存储单元处在哪一个阻态(读取操作) |
| VSET | 使阻变存储单元从高阻态转变为低阻态的最小电压 |
| VRESET | 使阻变存储单元从低阻态转变为高阻态的最小电压 |
| ISET | 使阻变存储单元从高阻态转变为低阻态的最小电流，ISET略大于VSET/RH |
| RL | 阻变存储单元处于低阻态时的阻值 |
| RH | 阻变存储单元处于高阻态时的阻值 |
| Is | 二极管的反向饱和电流 |
| Vs | 二极管反向接近饱和时的电压 |
| Vt | 二极管的阈值电压 |
根据本发明的阻变随机访问存储器件的操作方法的示例性实施例包括：
在读操作中，在字线和位线之间施加负向电压，大小为-0.5V--1V，所述肖特基二极管在此电压下的反向电流在5uA以下；
在编程操作中，在字线和位线之间施加正向电压，大小为2V-5V，所述肖特基二极管在此电压下的反向电流为10-100uA；
在擦除操作中，在字线和位线之间施加负向电压，大小为-2V--5V。
根据本发明的用于交叉阵列存储电路结构的阻变随机访问存储器件的制造方法的示例性实施例包括以下步骤：
例如通过物理气相沉积(PVD)，在硅衬底1上形成位线金属层(如铝)，其厚度约为10-100nm。通过图案化工艺，将位线金属层制作成彼此平行的多个条状的位线11。位线11的宽度以及相邻位线的间距由光刻的精度决定。
该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在位线金属层上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除位线金属层的暴露部分，该蚀刻步骤停止在硅衬底1的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
接着，例如通过化学气相沉积(CVD)，在整个半导体结构的表面上形成绝缘层(如二氧化硅)，厚度约为20-200nm。然后，利用化学机械抛光(CMP)，以位线金属层作为停止层，抛至露出位线11的顶部表面为止。
接着，例如通过CVD，在整个半导体结构上形成厚度约为30-500nm的多晶硅层，利用离子注入的方法注入一定浓度的硼或氟化硼，然后在600-800℃左右的温度下退火，从而形成p掺杂多晶硅层14。
如上所述，根据本发明的阻变随机访问存储器件在操作中应当按照表1精确控制外加电压，因此对阻变存储元件的转变电压和肖特基二极管的反向电流的范围要求很高。
在上述的离子注入步骤中精确控制肖特基二极管130中的p掺杂多晶硅层14的掺杂浓度，以便肖特基二极管130中正向和反向电流为合适的大小。
优选地，控制p掺杂多晶硅层14中硼的掺杂浓度在1013～1018/cm3范围。
接着，例如通过PVD，在整个半导体结构上形成厚度约为10-100nm的金属层(如铂)13。肖特基二极管130由p掺杂多晶硅层14和金属层13构成。并且，该金属层13还作为随后将形成的阻变存储元件的下电极。接着，通过上述已知的沉积工艺，在整个半导体结构的表面上形成厚度约为5-50nm的阻变材料层(如氧化铪)12。
接着，对p掺杂多晶硅层14、金属层13和阻变材料层12进行图案化，形成分立的例如方形或圆形的叠层，每一个方形叠层将成为一个存储单元。方形叠层与位线对齐，其宽度和间距与位线相同。
接着，例如通过CVD，在整个半导体结构上的表面上形成厚度约为50-800nm的绝缘层(如二氧化硅)。然后，利用CMP，抛至露出相变材料层12的顶部表面为止。
接着，例如通过PVD，在整个半导体结构的表面上形成厚度约为10-100nm的字线金属层(如Pt、氮化钛)。通过图案化工艺，将字线金属层制作成彼此平行的多个条状的字线10。字线与位线彼此，并且宽度和间距与位线基本相同。
字线10还作为阻变存储元件120的上电极。
代替地，阻变存储元件120可以具有独立的上电极，与字线10由相同的金属层(在相同/不同的步骤和/或设备中)或不同的金属层(在不同的步骤和/或设备中)形成。
接着，例如通过CVD，在整个半导体结构上的表面上形成厚度至少为150nm的绝缘层(如二氧化硅)，作为用于将存储单元与其他存储单元或存储器中的其他元件电隔离的隔离层。
然后，可以进一步执行引线、钝化等后续步骤，从而完成本发明的存储器。这些后续步骤对于本领域的技术人员是熟知的。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (11)
1.一种阻变随机访问存储器件，包括
阻变存储元件，所述阻变存储元件包括两个电极以及夹在两个电极之间的阻变材料层，并且具有双极阻变特性；以及
肖特基二极管，所述肖特基二极管包括彼此接触的金属层和半导体层，
其中，所述肖特基二极管的金属层与所述阻变存储元件的一个电极连接。
2.根据权利要求1所述的阻变随机访问存储器件，其中所述阻变材料层由选自NiO、TiO2、HfO2、ZrO2、ZnO构成的组中的至少一种材料组成。
3.根据权利要求1所述的阻变随机访问存储器件，其中所述肖特基二极管的所述金属层的厚度为10-100nm。
4.根据权利要求1所述的阻变随机访问存储器件，其中所述肖特基二极管的所述半导体层为p掺杂多晶硅层。
5.根据权利要求4所述的阻变随机访问存储器件，其中所述p掺杂多晶硅层中掺入硼，掺杂浓度为1013～1018/cm3。
6.根据权利要求5所述的阻变随机访问存储器件，其中所述p掺杂多晶硅层的厚度为30-500nm。
7.一种制造如利要求1所述的阻变随机访问存储器件的方法，包括以下步骤：
a)在衬底上形成多晶硅层；
b)在多晶硅层中掺入杂质以形成p掺杂多晶硅层；
c)对p掺杂多晶硅层进行退火以激活掺杂剂；
d)在p掺杂多晶硅层上形成第一金属层；
e)在第一金属层上形成阻变材料层；
f)在阻变材料层上形成第二金属层；
g)对p掺杂多晶硅层、第一金属层、阻变材料层和第二金属层的叠层进行图案化，以形成彼此分开的多个阻变随机访问存储器件。
8.根据权利要求7所述的方法，其中在步骤b)中采用的掺杂剂为硼或氟化硼。
9.一种操作如权利要求1所述的阻变随机访问存储器件的方法，其中所述肖特基二极管的半导体层与位线连接，所述阻变存储元件的另一个电极与字线连接，
所述方法包括：
在读操作中，在字线和位线之间施加负向电压Vread；
在编程操作中，在字线和位线之间施加正向电压V+；
在擦除操作中，在字线和位线之间施加负向电压V-；
其中，Vread、V+、V-满足以下关系：
VSET+Vs＜V+＜VSET+2Vs+Vt
VRESET+Vt＜V-＜VSET+2Vt+Vs
Vt＜Vread＜VRESET+Vt
其中，VSET、ISET、VRESET是阻变存储器件的取决阻变材料层的材料的参数，分别表示使阻变存储单元从高阻态转变为低阻态的最小电压、所需要的最小电流和使阻变存储单元从低阻态转变为高阻态的最小电压，Vs和Vt分别表示肖特基二极管的反向接近饱和时的电压和二极管的阈值电压，Is表示二极管的反向饱和电流，并且
其中，通过控制半导体层的掺杂浓度使Is的取值范围为ISET＜Is＜2ISET。
10.根据权利要求9所述的方法，其中
所述肖特基二极管的所述半导体层为p掺杂多晶硅层，掺杂浓度为1013～1017/cm3，使得肖特基二极管的反向饱和电流为10-100uA。
11.根据权利要求10所述的方法，其中
在读操作中，在字线和位线之间施加负向电压，大小为-0.5V--1V；
在编程操作中，在字线和位线之间施加正向电压，大小为2V-5V；
在擦除操作中，在字线和位线之间施加负向电压，大小为-2V--5V。
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