CN110619906A - 多级相变存储器的读出电路及读出方法 - Google Patents

Abstract

本发明提供了一种多级相变存储器的读出电路及读出方法，涉及微电子技术领域，解决了传统方法无法读出多级相变存储单元存储的多位数据的技术问题。本发明提供的多级相变存储器的读出方法应用于存储有N位二进制数据的相变存储单元，读出方法按照由高位到低位的顺序逐位读取目标相变存储单元的N位二进制数据，读出方法包括N个阶段，第M阶段包括步骤：获取目标相变存储单元当前状态所对应的读电流；获取参考电流，其中，当M＝1时选择起始参考电流，当M>1时根据之前读出的数据位选择对应阶段的参考电流；比较读电流和对应阶段的参考电流，获得读出电压信号；处理读出电压信号，获得二进制数据的第N‑M+1位数据信号；其中，1≤M≤N。

Description

多级相变存储器的读出电路及读出方法

技术领域

本发明涉及微电子技术领域，尤其涉及一种多级相变存储器的读出电路及读出方法。

背景技术

相变存储器，是一种新型的阻变式非易失性半导体存储器，它以硫系化合物材料为存储介质，利用加工到纳米尺寸的相变材料在多晶态(材料呈低阻状态)与非晶态(材料呈高阻状态)时不同的电阻状态来实现数据的存储。

相变存储器是基于Ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，它一般是指硫系化合物随机存储器，又被称作奥弗辛斯基电效应统一存储器。相变存储器作为一种新的存储器，由于其读写速度快，可擦写耐久性高，保持信息时间长，低功耗，非挥发等特性，特别是随着加工技术和存储单元的尺寸缩小到纳米数量级时相变存储器的这些特性也变得越来越突出，因此它被业界认为是最有发展潜力的下一代存储器。

相变存储器作为一种新型的阻变式存储器，其存储单元的晶态和非晶态之间存在很大的电学阻值跨度，这种巨大的阻值跨度使得相变存储器在多级存储方向有很大的潜力，多级存储可以在不改变存储单元个数的前提下提升存储容量，减少每一位数据存储的成本。与传统相变存储器每个相变存储单元只存储一位数据不同，多级相变存储器的每个相变存储单元可以存储多位数据，其原理是利用相变材料的不同晶化程度来存储多位数据，体现在电学特性上就是利用不同晶化程度的相变存储单元表现出来的不同阻值来存储多位数据。

然而传统相变存储器的读出电路只能读出高阻和低阻两种状态，无法区分更多的电阻状态，即无法读出多级相变存储器每个相变存储单元存储的多位数据。

鉴于此，有必要设计一种多级相变存储器的数据读出电路及读出方法用以解决上述技术问题。

发明内容

为了解决传统相变存储器的读出电路只能读出高阻和低阻两种状态，无法区分更多的电阻状态，即无法读出多级相变存储器每个相变存储单元存储的多位数据的技术问题，本发明提出了一种多级相变存储器的读出电路及读出方法。

本发明提供的一种多级相变存储器的读出电路，应用于设有相变存储单元的存储阵列，所述相变存储单元存储有N位二进制数据；

所述读出电路用于分N个阶段并且按照由高位到低位的顺序逐位读取目标相变存储单元的N位二进制数据，所述读出电路包括读电流产生电路、参考电流源电路、参考源选择电路、比较电路和缓冲反相器电路；

所述读电流产生电路连接于所述比较电路和所述存储阵列，所述读电流产生电路用于传输所述目标相变存储单元当前状态所对应的读电流至所述比较电路；

所述参考电流源电路设有电流参数不同的2^N-1个参考电流源，所述参考电流源用于生成参考电流；

所述参考源选择电路连接于所述比较电路和所述参考电流源电路，所述参考源选择电路还设有数据位信号控制端和用于接收阶段转换信号的阶段转换信号控制端，所述参考源选择电路用于于每一阶段中选择一参考电流源并将参考电流传输至所述比较电路；

所述比较电路用于比较所述读电流和对应阶段的参考电流，生成读出电压信号；

所述缓冲反相器电路用于处理所述读出电压信号，以确定并输出所述二进制数据的数据位信号，所述缓冲反相器电路的数据输出端连接于所述参考源选择电路的数据位信号控制端。

本发明多级相变存储器的读出电路的进一步改进在于，所述参考源选择电路用于于第M阶段选择参考电流源，1≤M≤N，其中，当M＝1时选择起始参考电流源，当M＞1时根据之前读出的数据位选择对应阶段的参考电流源；

所述比较电路用于于第M阶段比较所述读电流和对应阶段的参考电流，生成第M阶段的读出电压信号；

所述缓冲反相器电路用于于第M阶段处理第M阶段的所述读出电压信号，以确定并输出所述二进制数据的第N-M+1位数据信号。

本发明多级相变存储器的读出电路的进一步改进在于，所述存储阵列用于根据所述位线选择信号和所述字线选择信号选择所述目标相变存储单元；

所述读电流产生电路包括钳位电路，所述钳位电路用于在所述位线选择信号有效时对所述存储阵列的位线电压进行钳位，并在所述目标相变存储单元被选出后镜像传输所述目标相变存储单元当前状态所对应的读电流至所述比较电路；

所述存储阵列包括一位线传输门、多个相变存储单元和多个字线选择NMOS管，所述位线传输门的高电平控制端用于接收位线选择信号，所述位线传输门的低电平控制端用于接收位线选择信号的反相信号，所述位线传输门的第一传输端连接于多个所述相变存储单元的第一端，每一所述相变存储单元的第二端连接于一所述字线选择NMOS管的漏极，每一所述字线选择NMOS管的栅极用于接收所述字线选择信号，每一所述字线选择NMOS管的源极接地；

所述钳位电路包括模拟缓冲器、钳位NMOS管、放电NMOS管和第一镜像PMOS管，所述钳位电路的第一端由所述钳位NMOS管的源极和所述放电NMOS管的漏极连接形成，所述钳位电路的第二端由所述第一镜像PMOS管的栅极、所述第一镜像PMOS管的漏极和所述钳位NMOS管的漏极连接形成，所述钳位电路的第一端连接于所述位线传输门的第二传输端，所述钳位电路的第二端连接于所述比较电路，所述第一镜像PMOS管的源极连接于电源电压端，所述放电NMOS管的栅极用于接收所述位线选择信号的反相信号，所述放电NMOS管的源极接地，所述模拟缓冲器的同相输入端用于接收钳位电压，所述模拟缓冲器的反相输入端连接于所述模拟缓冲器的输出端和所述钳位NMOS管的栅极。

本发明多级相变存储器的读出电路的更进一步改进在于，所述参考源选择电路用于选择参考电流源并将参考电流镜像传输至所述比较电路，所述参考源选择电路包括多路选择器、第二镜像PMOS管，所述多路选择器设有所述数据位信号控制端、所述阶段转换信号控制端、选择输出端和选择输入端，所述参考源选择电路的第一端为所述多路选择器的选择输入端，所述参考源选择电路的第二端由所述第二镜像PMOS管的栅极、所述第二镜像PMOS管的漏极和所述多路选择器的输出端连接形成，所述参考源选择电路的第一端连接于所述参考电流源电路，所述参考源选择电路的第二端连接于所述比较电路，所述第二镜像PMOS管的源极连接于电源电压端。

本发明多级相变存储器的读出电路的更进一步改进在于，所述相变存储单元存储有二位二进制数据，所述多路选择器包括第一阶段传输门、第二阶段传输门、高阻传输门和低阻传输门；

所述第一阶段传输门的高电平控制端用于接收阶段转换信号，所述第一阶段传输门的低电平控制端用于接收阶段转换信号的反相信号，所述第二阶段传输门的高电平控制端用于接收阶段转换信号的反相信号，所述第二阶段传输门的低电平控制端用于接收阶段转换信号，所述低阻传输门的高电平控制端用于接收第二位数据信号，所述低阻传输门的低电平控制端用于接收第二位数据信号的反相信号，所述高阻传输门的高电平控制端用于接收第二位数据信号的反相信号，所述高阻传输门的低电平控制端用于接收第二位数据信号；

所述高阻传输门的第一传输端连接于高阻参考电流源，所述低阻传输门的第一传输端连接于低阻参考电流源，所述第一阶段传输门的第一传输端连接于所述起始参考电流源，所述高阻传输门的第二传输端和所述低阻传输门的第二传输端连接于所述第二阶段传输门的第一传输端，所述多路选择器的选择输出端由所述第二阶段传输门的第二传输端和所述第一阶段传输门的第二传输端连接形成。

本发明多级相变存储器的读出电路的更进一步改进在于，所述比较电路包括全差分电流比较器电路和自偏置电压比较器电路；

所述全差分电流比较器电路用于将所述读电流和所述参考电流进行差分处理，以输出两个差分电压信号；

所述自偏置电压比较器电路用于将两个所述差分电压信号进行快速比较并输出读出电压信号。

本发明多级相变存储器的读出电路的更进一步改进在于，所述全差分电流比较器电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；

所述全差分电流比较器电路的第一端由所述第一PMOS管的栅极和所述第二PMOS管的栅极连接形成，所述全差分电流比较器电路的第二端由所述第三PMOS管的栅极和所述第四PMOS管的栅极连接形成，所述全差分电流比较器电路的第一差分输出端由所述第三PMOS管的漏极和所述第三NMOS管的漏极连接形成，所述全差分电流比较器电路的第二差分输出端由所述第二PMOS管的漏极和所述第二NMOS管的漏极连接形成，所述全差分电流比较器电路的第一端连接于所述读电流产生电路，所述全差分电流比较器电路的第二端连接于所述参考源选择电路；

所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第一NMOS管的栅极和所述第三NMOS管的栅极相连接，所述第四PMOS管的漏极、所述第四NMOS管的漏极、所述第四NMOS管的栅极和所述第二NMOS管的栅极相连接，所述第一PMOS管的源极、所述第二PMOS管的源极、所述第三PMOS管的源极和所述第四PMOS管的源极均连接于电源电压端，所述第一NMOS管的源极、所述第二NMOS管的源极、所述第三NMOS管的源极和所述第四NMOS管的源极均接地；

所述自偏置电压比较器电路包括第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管和第八NMOS管；

所述自偏置电压比较器电路的第一电压输入端由所述第七PMOS管的栅极和所述第七NMOS管的栅极连接形成，所述自偏置电压比较器电路的第二电压输入端由所述第八PMOS管的栅极和所述第八NMOS管的栅极连接形成，所述自偏置电压比较器电路的读出电压输出端由所述第八PMOS管的漏极和所述第八NMOS管的漏极连接形成，所述自偏置电压比较器电路的第一电压输入端连接于所述全差分电流比较器电路的第一差分输出端，所述自偏置电压比较器电路的第二电压输入端连接于所述全差分电流比较器电路的第二差分输出端；

所述第六PMOS管的源极连接于电源电压端，所述第六PMOS管的漏极、所述第七PMOS管的源极和所述第八PMOS管的源极相连接，所述第六PMOS管的栅极、所述第七PMOS管的漏极、所述第七NMOS管的漏极和所述第六NMOS管的栅极相连接，所述第七NMOS管的源极、所述第八NMOS管的源极和所述第六NMOS管的漏极相连接，所述第六NMOS管的源极接地。

本发明多级相变存储器的读出电路的更进一步改进在于，所述缓冲反相器电路包括N个输出反相器，所述输出反相器用于将所述比较电路输出的所述读出电压信号反相并恢复至全摆幅电压信号，所述输出反相器还用于在阶段转换信号的控制下锁存数据信号。

本发明多级相变存储器的读出电路的更进一步改进在于，所述相变存储单元存储有二位二进制数据；

所述缓冲反相器电路包括第一位输出反相器和第二位输出反相器，所述第一位输出反相器包括第九PMOS管、第十PMOS管、第九NMOS管和第十NMOS管，所述第二位输出反相器包括第十一PMOS管、第十二PMOS管、第十一NMOS管和第十二NMOS管；

所述第一位输出反相器的输入端由所述第十PMOS管的栅极和所述第十NMOS管的栅极连接形成，所述第一位输出反相器的输出端由所述第十PMOS管的漏极和所述第十NMOS管的漏极连接形成，所述第九PMOS管的源极连接于电源电压端，所述第九PMOS管的栅极用于接收所述位线选择信号的反相信号，所述第九PMOS管的漏极连接于所述第十PMOS管的源极，所述第十NMOS管的源极连接于所述第九NMOS管的漏极，所述第九NMOS管的栅极用于接收所述位线选择信号，所述第九NMOS管的源极接地；

所述第二位输出反相器的输入端由所述第十二PMOS管的栅极和所述第十二NMOS管的栅极连接形成，所述第二位输出反相器的输出端由所述第十二PMOS管的漏极和所述第十二NMOS管的漏极连接形成，所述第十一PMOS管的源极连接于电源电压端，所述第十一PMOS管的栅极用于接收所述阶段转换信号的反相信号，所述第十一PMOS管的漏极连接于所述第十二PMOS管的源极，所述第十二NMOS管的源极连接于所述第十一NMOS管的漏极，所述第十一NMOS管的栅极用于接收所述阶段转换信号，所述第十一NMOS管的源极接地。

此外，本发明还提供一种多级相变存储器的读出方法，应用于设有相变存储单元的存储阵列，所述相变存储单元存储有N位二进制数据，按照由高位到低位的顺序逐位读取目标相变存储单元的N位二进制数据，所述读出方法包括N个阶段，第M阶段包括步骤：

获取所述目标相变存储单元当前状态所对应的读电流；

获取参考电流，其中，当M＝1时选择起始参考电流，当M＞1时根据之前读出的数据位选择对应阶段的参考电流；

比较所述读电流和对应阶段的参考电流，获得读出电压信号；

处理所述读出电压信号，获得二进制数据的第N-M+1位数据信号；

其中，1≤M≤N。

采用上述技术方案，本发明多级相变存储器的读出电路及读出方法具有如下有益效果：采用二分法将多级相变存储器的读出过程分为多个迭代步骤完成，二分法搜索能够保证数据在最少的迭代次数中读出，高速读出电路的设计能够减少每次迭代中读操作消耗的时间，进而提高整个读出过程的速度；可以通过对电路的调整实现多种位数的多级相变存储器的数据读出，具有很好的可扩展性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例1提供的多级相变存储器的读出电路的电路原理示意图；

图2为本发明实施例1提供的多级相变存储器的读出电路的电路结构示意图；

图3为存储有二位二进制数据的相变存储单元的阻值区域划分类型示意图；

图4为本发明实施例2中的多路选择器和参考电流源的电路连接结构示意图；

图5为本发明实施例2提供的多级相变存储器的读出电路的电路结构示意图；

图6为本发明实施例2提供的多级相变存储器的读出电路在第一阶段中的输出仿真图；

图7为本发明实施例2提供的多级相变存储器的读出电路在第二阶段中的输出仿真图；

图8为本发明实施例3提供的多级相变存储器的读出方法中第M阶段的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

为了解决传统相变存储器的读出电路只能读出高阻和低阻两种状态，无法区分更多的电阻状态，即无法读出多级相变存储器每个相变存储单元21存储的多位数据的技术问题，本发明提出了一种多级相变存储器的读出电路及读出方法。

多级相变存储器的每个相变存储单元21可以存储多位数据，就是利用不同晶化程度的相变存储单元21表现出来的不同阻值来存储多位数据，不同阻值代表不同数据，因此只要测定阻值范围就可以推知数据。每个相变存储单元21若存储N位二进制数据，则存储数据的情况有2^N种可能性。本发明基于二分法原理，可从2^N种可能性中确定相变存储单元21当下唯一的存储状态。

实施例1：

结合图1和图2所示，本发明提出的一种多级相变存储器的读出电路，应用于设有相变存储单元21的存储阵列20，相变存储单元21存储有N位二进制数据；

读出电路用于分N个阶段并且按照由高位到低位的顺序逐位读取目标相变存储单元21的N位二进制数据，读出电路包括读电流产生电路1、参考电流源电路50、参考源选择电路40、比较电路3和缓冲反相器电路7；

读电流产生电路1连接于比较电路3和存储阵列20，读电流产生电路1用于传输目标相变存储单元21当前状态所对应的读电流Iread至比较电路3；

参考电流源电路50设有电流参数不同的2^N-1个参考电流源，参考电流源用于生成参考电流；

参考源选择电路40连接于比较电路3和参考电流源电路50，参考源选择电路40还设有数据位信号控制端和用于接收阶段转换信号T的阶段转换信号控制端，参考源选择电路40用于于每一阶段中选择一参考电流源并将参考电流传输至比较电路3；

比较电路3用于比较读电流Iread和对应阶段的参考电流，生成读出电压信号；

缓冲反相器电路7用于处理读出电压信号，以确定并输出二进制数据的数据位信号，缓冲反相器电路7的数据输出端连接于参考源选择电路的数据位信号控制端。

其中，缓冲反相器电路7输出的数据位信号，是指输出二进制的每一位数据信号，一个阶段生成一位数据信号，并且按照由高位至低位的顺序逐位生成。N≥1，N为整数。

进一步地，参考源选择电路40用于于第M阶段选择参考电流源，1≤M≤N，其中，当M＝1时选择起始参考电流源，当M＞1时根据之前读出的数据位选择对应阶段的参考电流源；

比较电路3用于于第M阶段比较读电流Iread和对应阶段的参考电流，生成第M阶段的读出电压信号；

缓冲反相器电路7用于于第M阶段处理第M阶段的读出电压信号，以确定并输出二进制数据的第N-M+1位数据信号。

本实施例1通过比较电流、电压的方式，来推知电阻范围，进而推知数据大小。具体地，每个相变存储单元21有N位数据，共2^N种存储情况，将电阻分为2^N种范围，电流范围亦有2^N种。根据二分法的原理，可知需要通过N个阶段逐步确定最终范围，参考电流共需2^N种，每一阶段所需的参考电流均不同。第一阶段使用的起始参考电流值是2^N种参考电流的中间值。

本实施例1中，逐位读取的意思是，分N个阶段读取N位二进制数据，每个阶段读取一位数据，并且按照从高位到低位的顺序逐位读取，即第一阶段读取最高位(第N位)，第二阶段读取次高位(第N-1位)，第N阶段读取第一位。

本实施例1中，参考源选择电路40用于于每一阶段中选择一参考电流源，是指不同的阶段中选择不同的参考电流源，于第一阶段选择起始参考电流源，于第二阶段根据数据的第N位选择对应的一参考电流源，于第N阶段根据数据的第2位选择对应的一参考电流源。

本实施例1中，根据相变存储单元21阻值的不同，由低阻到高阻划分电阻范围，将最高阻设定为N位全为0，将最低阻设定为N位全为1。

在第一阶段，将读电流Iread和起始参考电流做比较；若读电流Iread大于起始参考电流，则说明相变存储单元21的电阻较小，则说明数据的第N位为1；若读电流Iread小于起始参考电流，则说明相变存储单元21的电阻较大，则说明数据的第N位为0。

在第二阶段，将读电流Iread和第二阶段的参考电流做比较；若第一阶段中得出数据的第N位为1，则选择较大的参考电流；若第一阶段中得出数据的第N位为0，则选择较小的参考电流；若比较结果为读电流Iread大于第二阶段参考电流，则说明数据的第N-1位为1；若比较结果为读电流Iread小于第二阶段参考电流，则说明数据的第N-1位为0。

第三阶段根据第二阶段得出的第N-1位选择对应的参考电流，再比较得出数据的第N-2位。

按上述规律进行比较，直至第N阶段得出数据的第1位。

进一步地，存储阵列20用于根据位线选择信号BLS和字线选择信号WLS选择目标相变存储单元21；

读电流产生电路1包括钳位电路10，钳位电路10用于在位线选择信号BLS有效时对存储阵列20的位线电压进行钳位，并在目标相变存储单元21被选出后镜像传输目标相变存储单元21当前状态所对应的读电流Iread至比较电路3。

更进一步地，存储阵列20包括一位线传输门TG0、多个相变存储单元21和多个字线选择NMOS管，位线传输门TG0的高电平控制端用于接收位线选择信号BLS，位线传输门TG0的低电平控制端用于接收位线选择信号的反相信号，位线传输门TG0的第一传输端连接于多个相变存储单元21的第一端，每一相变存储单元21的第二端连接于一字线选择NMOS管的漏极，每一字线选择NMOS管的栅极用于接收字线选择信号WLS，每一字线选择NMOS管的源极接地；

钳位电路10包括模拟缓冲器OPA、钳位NMOS管NM0、放电NMOS管NM5和第一镜像PMOS管PM0，钳位电路10的第一端由钳位NMOS管NM0的源极和放电NMOS管NM5的漏极连接形成，钳位电路10的第二端由第一镜像PMOS管PM0的栅极、第一镜像PMOS管PM0的漏极和钳位NMOS管NM0的漏极连接形成，钳位电路10的第一端连接于位线传输门TG0的第二传输端，钳位电路10的第二端连接于比较电路3，第一镜像PMOS管PM0的源极连接于电源电压端VDD，放电NMOS管NM5的栅极用于接收位线选择信号的反相信号，放电NMOS管NM5的源极接地，模拟缓冲器OPA的同相输入端用于接收钳位电压Vclamp，模拟缓冲器OPA的反相输入端连接于模拟缓冲器OPA的输出端和钳位NMOS管NM0的栅极。

实施例1中，一个相变存储单元21对应一个字线选择NMOS管。

实施例1中，位线选择信号BLS有效时，钳位电路10对存储阵列20的位线电压进行钳位；当位线选择信号BLS和字线选择信号WLS均有效时，存储阵列20选出一目标相变存储单元21连接至钳位电位，钳位电路10读取目标相变存储单元21当前状态所对应的读电流Iread至比较电路3。本实施例1中，钳位电路10将读电流Iread镜像传输至比较电路3。

在位线选择信号BLS有效之后，第五NMOS管NM5关断，存储阵列20中的位线传输门TG0打开，钳位电路10将存储阵列20中的位线控制在钳位电压Vclamp-Vth0以下，目标相变存储单元21所在位线根据目标相变存储单元21当前状态产生相应的读电流IreadIread，并由钳位电路10将读电流Iread镜像至全差分电流比较器电路30。

本实施例1中，存储阵列20有多个相变存储单元21，每一相变存储单元21存储有N位二进制数据；当位线选择信号BLS有效时，该存储阵列20被选中，存储阵列20中的每一相变存储单元21的第一端均连接于钳位电路10，但由于字线选择信号WLS无效因此此时的存储阵列20不导通；此外，位线选择信号BLS有效时，放电NMOS管NM5的栅极接低电平，放电NMOS管NM5截止。

本实施例1中，位线选择信号BLS有效后，字线选择信号WLS通过选中一个位线选择NMOS管并控制其导通，从而选出了一相变存储单元21作为目标相变存储单元21，使得钳位电路10和目标相变存储单元21之间导通，由此钳位电路10获取了目标相变存储单元21当前状态所对应的读电流Iread，并将该读电路镜像传输至比较电路3。

更进一步地，参考源选择电路40用于选择参考电流源并将参考电流镜像传输至比较电路3，参考源选择电路40包括多路选择器MUX、第二镜像PMOS管PM5，多路选择器MUX设有数据位信号控制端、阶段转换信号控制端、选择输出端和选择输入端，参考源选择电路40的第一端为多路选择器MUX的选择输入端，参考源选择电路40的第二端由第二镜像PMOS管PM5的栅极、第二镜像PMOS管PM5的漏极和多路选择器MUX的输出端连接形成，参考源选择电路40的第一端连接于参考电流源电路50，参考源选择电路40的第二端连接于比较电路3，第二镜像PMOS管PM5的源极连接于电源电压端VDD。

本实施例1中，多路选择器MUX从参考电流源电路50中选择一个参考电流源，参考源选择电路40再通过镜像传输方式将参考电流传输至比较电路3。其中，多路选择器MUX设有数据位信号控制端、阶段转换信号控制端、选择输出端和选择输入端；选择输入端有2^N-1个，对应于2^N-1个参考电流源；选择输出端输出端连通于被选中的参考电流源。多路选择器MUX的控制端包括数据位信号控制端和阶段转换信号控制端，用于实现于第一阶段选择起始参考电流源，于其他阶段(M＞1)根据二进制数据的第N-M+2位选择对应阶段的参考电流源；例如，第一阶段时，选择起始参考电流源；第二阶段时，根据上一阶段得出的数据位数值进行选择，若上一阶段得出的数据位数值为1则选择对应于第二阶段的较大的参考电流，若上一阶段得出的数据位数值为0则选择对应于第二阶段的较小的参考电流。

更进一步地，比较电路3包括全差分电流比较器电路30和自偏置电压比较器电路60；

全差分电流比较器电路30用于将读电流Iread和参考电流进行差分处理，以输出两个差分电压信号；

自偏置电压比较器电路60用于将两个差分电压信号进行快速比较并输出读出电压信号。

更进一步地，全差分电流比较器电路30包括第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3和第四NMOS管NM4；

全差分电流比较器电路30的第一端由第一PMOS管PM1的栅极和第二PMOS管PM2的栅极连接形成，全差分电流比较器电路30的第二端由第三PMOS管PM3的栅极和第四PMOS管PM4的栅极连接形成，全差分电流比较器电路30的第一差分输出端由第三PMOS管PM3的漏极和第三NMOS管NM3的漏极连接形成，全差分电流比较器电路30的第二差分输出端由第二PMOS管PM2的漏极和第二NMOS管NM2的漏极连接形成，全差分电流比较器电路30的第一端连接于钳位电路10，全差分电流比较器电路30的第二端连接于参考源选择电路40；

第一PMOS管PM1的漏极、第一NMOS管NM1的漏极、第一NMOS管NM1的栅极和第三NMOS管NM3的栅极相连接，第四PMOS管PM4的漏极、第四NMOS管NM4的漏极、第四NMOS管NM4的栅极和第二NMOS管NM2的栅极相连接，第一PMOS管PM1的源极、第二PMOS管PM2的源极、第三PMOS管PM3的源极和第四PMOS管PM4的源极均连接于电源电压端VDD，第一NMOS管NM1的源极、第二NMOS管NM2的源极、第三NMOS管NM3的源极和第四NMOS管NM4的源极均接地；

自偏置电压比较器电路60包括第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第六NMOS管NM6、第七NMOS管NM7和第八NMOS管NM8；

自偏置电压比较器电路60的第一电压输入端由第七PMOS管PM7的栅极和第七NMOS管NM7的栅极连接形成，自偏置电压比较器电路60的第二电压输入端由第八PMOS管PM8的栅极和第八NMOS管NM8的栅极连接形成，自偏置电压比较器电路60的读出电压输出端由第八PMOS管PM8的漏极和第八NMOS管NM8的漏极连接形成，自偏置电压比较器电路60的第一电压输入端连接于全差分电流比较器电路30的第一差分输出端，自偏置电压比较器电路60的第二电压输入端连接于全差分电流比较器电路30的第二差分输出端；

第六PMOS管PM6的源极连接于电源电压端VDD，第六PMOS管PM6的漏极、第七PMOS管PM7的源极和第八PMOS管PM8的源极相连接，第六PMOS管PM6的栅极、第七PMOS管PM7的漏极、第七NMOS管NM7的漏极和第六NMOS管NM6的栅极相连接，第七NMOS管NM7的源极、第八NMOS管NM8的源极和第六NMOS管NM6的漏极相连接，第六NMOS管NM6的源极接地。

更进一步地，缓冲反相器电路7包括N个输出反相器70，输出反相器70用于将比较电路(比较电路中的自偏置电压比较器)输出的读出电压信号反相并恢复至全摆幅电压信号，输出反相器70还用于在阶段转换信号T的控制下锁存数据信号。

本实施例1中，一个输出反相器70对应于一位数据，输出反相器70的输入端均连接于自偏置电压比较器的读出电压输出端，输出反相器70的数据输出端用于输出数据信号。此外，输出反相器70还在阶段转换信号T的控制下锁存数据信号；具体的，第N位输出反相器在第一阶段转换信号T(由第一阶段转换向第二阶段)的控制下锁存第N位数据；第二阶段中，第N-1位输出反相器获取第N-1位数据后，在第二阶段转换信号T的控制下锁存第N-1位数据。

输出反相器70的数据输出端还连接于参考源选择电路40中多路选择器MUX的数据位信号控制端，输出数据位信号RD用于作为选择下一阶段参考电流源的判断条件。

实施例2：

实施例2的读出电路应用于存储有二位二进制数据的相变存储单元21，相变存储单元21存储有2bit-4state，结合图3所示，将相变单元阻值区域划分为四部分代表四个状态“11”“10”“01”“00”，四个状态以R1，R2和R3为分界点，三个参考电流源Iref1，Iref2和Iref3由分界点处的电阻值决定。

结合图3至图7所示，相变存储单元21共有4个存储状态，由低阻到高阻分别是11、10、01和00。电阻值小于R2的为11和10，电阻值大于R2的为01和00；在11和10中，电阻值小于R1的为11，电阻值大于R1的为10；在01和00中，电阻值小于R3的为01，电阻值大于R3的为00。

与电阻值同理，可用电流来进行划分，将上述电阻值R1、R2和R3用电流做替换，即：

I_ref1＝(V_clamp-V_th0)/R₁

I_ref2＝(V_clamp-V_th0)/R₂

I_ref3＝(V_clamp-V_th0)/R₃

读出操作采用二分法，共两个阶段：

第一阶段选取Iref2作为参考源读出所存数据的高位；

第二阶段根据第一个过程的输出来决定选取Iref1/Iref3作为参考源读出所存数据的低位。

实施例2中，为了适应N＝2的设置，对多路选择器MUX和缓冲反相器电路7做相应调整。

更进一步地，相变存储单元21存储有二位二进制数据，多路选择器MUX包括第一阶段传输门TG1、第二阶段传输门TG2、高阻传输门TG22和低阻传输门TG21；

第一阶段传输门TG1的高电平控制端用于接收阶段转换信号T，第一阶段传输门TG1的低电平控制端用于接收阶段转换信号的反相信号，第二阶段传输门TG2的高电平控制端用于接收阶段转换信号的反相信号，第二阶段传输门TG2的低电平控制端用于接收阶段转换信号T，低阻传输门TG21的高电平控制端用于接收第二位数据信号RD1，低阻传输门TG21的低电平控制端用于接收第二位数据信号的反相信号，高阻传输门TG22的高电平控制端用于接收第二位数据信号的反相信号，高阻传输门TG22的低电平控制端用于接收第二位数据信号RD1；

高阻传输门TG22的第一传输端连接于高阻参考电流源，低阻传输门TG21的第一传输端连接于低阻参考电流源，第一阶段传输门TG1的第一传输端连接于起始参考电流源，高阻传输门TG22的第二传输端和低阻传输门TG21的第二传输端连接于第二阶段传输门TG2的第一传输端，多路选择器MUX的选择输出端由第二阶段传输门TG2的第二传输端和第一阶段传输门TG1的第二传输端连接形成。

更进一步地，缓冲反相器电路7包括第一位输出反相器和第二位输出反相器，第一位输出反相器包括第九PMOS管、第十PMOS管、第九NMOS管和第十NMOS管，第二位输出反相器包括第十一PMOS管、第十二PMOS管、第十一NMOS管和第十二NMOS管；

第一位输出反相器的输入端由第十PMOS管的栅极和第十NMOS管的栅极连接形成，第一位输出反相器的输出端由第十PMOS管的漏极和第十NMOS管的漏极连接形成，第九PMOS管的源极连接于电源电压端VDD，第九PMOS管的栅极用于接收位线选择信号的反相信号，第九PMOS管的漏极连接于第十PMOS管的源极，第十NMOS管的源极连接于第九NMOS管的漏极，第九NMOS管的栅极用于接收位线选择信号BLS，第九NMOS管的源极接地；

第二位输出反相器的输入端由第十二PMOS管的栅极和第十二NMOS管的栅极连接形成，第二位输出反相器的输出端由第十二PMOS管的漏极和第十二NMOS管的漏极连接形成，第十一PMOS管的源极连接于电源电压端VDD，第十一PMOS管的栅极用于接收阶段转换信号的反相信号，第十一PMOS管的漏极连接于第十二PMOS管的源极，第十二NMOS管的源极连接于第十一NMOS管的漏极，第十一NMOS管的栅极用于接收阶段转换信号T，第十一NMOS管的源极接地。

本实施例2中，分两个阶段进行读取。

第一阶段中，阶段转换信号T为高电平，第一阶段传输门TG1导通，多路选择器MUX选中起始参考电流源Iref2。比较电路3比较读电流Iread和参考电流Iref2；若读电流Iread大于参考电流Iref2，则说明数据第二位为1；若读电流Iread小于参考电流Iref2，则说明数据第二位为0。第二位输出反相器的输出端输出数据第二位至多路选择器MUX。当阶段转换信号T变为低电平时，第二位输出反相器的输出锁存，第一阶段传输门TG1截止，同时第二阶段传输门TG2导通。

第二阶段中，若数据第二位RD1为1，则低阻传输门TG21导通，多路选择器MUX选中低阻参考电流源Iref1，比较电路3比较读电流Iread和参考电流Iref1；若读电流Iread大于参考电流Iref1，则说明数据第一位为1，数据整体为11；若读电流Iread小于参考电流Iref1，则说明数据第一位为0，数据整体为10。

第二阶段中，若数据第二位RD1为0，则高阻传输门TG22导通，多路选择器MUX选中高阻参考电流源Iref3，比较电路3比较读电流Iread和参考电流Iref3；若读电流Iread大于参考电流Iref3，则说明数据第一位为1，数据整体为01；若读电流Iread小于参考电流Iref3，则说明数据第一位为0，数据整体为00。第一位输出反相器的输出端输出数据第一位，在最低位(数据第一位)的输出反相器70中，本实施例2使用位线选择信号BLS控制锁存。当位线选择信号BLS为低电平时，第一位输出反相器锁存。

本实施例2中，阶段转换信号T、位线选择信号BLS和字线选择信号WLS均可经过本领域惯用手段调制得到。

本实施例2中，读出电路包括：钳位电路10、存储阵列20、全差分电流比较器电路30、参考源选择电路40、参考电流源、自偏置电压比较器和输出反相器70；其中，钳位电路10与存储阵列20和全差分电流比较器电路30连接，用于在位线选择信号BLS有效之后，对存储阵列20的位线电压进行钳位，并读取存储阵列20中目标相变存储单元21当前状态所对应的读电流Iread至全差分电流比较器电路30；存储阵列20与钳位电路10连接，用于存储数据；全差分电流比较器电路30与钳位电路10和参考源选择电路40连接，用于将读取的读电流Iread和参考电流进行差分处理，使两个输出端分别输出一差分电压信号至比较电路3；参考源选择电路40与全差分电流比较器电路30和参考电流源连接，用于选取不同读取阶段的参考电流源；参考电流源与参考源选择电路40连接，用于提供不同读取阶段所需要的电流参考源；自偏置电压比较器与全差分电流比较器电路30连接，用于将两个差分电压信号进行快速比较并输出读出电压信号；输出反相器70与自偏置电压比较器连接，用于将自偏置电压比较器输出的电压信号反向并恢复至全摆幅电压信号。

钳位电路10包括：模拟缓冲器OPA、第零NMOS管NM0、第五NMOS管NM5和第零PMOS管PM0；其中，模拟缓冲器OPA的正输入端接入钳位电压Vclamp，模拟缓冲器OPA的负输入端与模拟缓冲器OPA的输出端连接，模拟缓冲器OPA的输出端还与第零NMOS管NM0的栅极端连接，第零PMOS管PM0的源极端与电源电压连接，第零PMOS管PM0的栅极端与全差分电流比较器电路30连接，同时第零PMOS管PM0的栅极端还与第零PMOS管PM0的漏极端连接，第零PMOS管PM0的漏极端还与第零NMOS管NM0的漏极连接，第零NMOS管NM0的源极端与存储阵列20连接，同时第零NMOS管NM0的源极端还与第五NMOS管NM5的漏极端连接，第五NMOS管NM5的栅极端接入位线选择信号BLS的反向信号，第五NMOS管NM5的源极端与地线连接。

存储阵列20包括：位线传输门TG0、相变单元和位线选择NMOS管；其中，位线传输门TG0的一端与钳位电路10连接，位线传输门TG0的另一端与相变单元连接，相变单元的另一端与位线选择NMOS管的漏极端连接，位线选择NMOS管的栅极接入字线选择信号WLS，位线选择NMOS管的源极端与地线连接。

全差分电流比较器电路30包括：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3和第四NMOS管NM4；其中，第一PMOS管PM1的源极端与电源电压连接，第一PMOS管PM1的栅极端与钳位电路10连接，第一PMOS管PM1的漏极端与第一NMOS管NM1的漏极端连接，同时第一PMOS管PM1的漏极端还与第一NMOS管NM1的栅极端和第三NMOS管NM3的栅极端连接，第一NMOS管NM1的源极端与地线连接，第四PMOS管PM4的源极端与电源电压连接，第四PMOS管PM4的栅极与参考源选择电路40连接，第四PMOS管PM4的漏极端与第四NMOS管NM4的漏极端连接，同时第四PMOS管PM4的漏极端还与第四NMOS管NM4的栅极端和第二NMOS管NM2的栅极端连接，第四NMOS管NM4的源极与地线连接，第二PMOS管PM2的源极端与电源电压连接，第二PMOS管PM2的栅极端与第一PMOS管PM1的栅极端连接，第二PMOS管PM2的漏极端与第二NMOS管NM2的漏极端连接，并作为全差分电流比较器电路30的一输出端，第二NMOS管NM2的源极端与地线连接，第三PMOS管PM3的源极端与电源电压连接，第三PMOS管PM3的栅极端与第四PMOS管PM4的栅极端连接，第三PMOS管PM3的漏极端与第三NMOS管NM3的漏极端连接，并作为全差分电流比较器电路30的另一输出端，第三NMOS管NM3的源极端与地线连接。

参考源选择电路40包括：第五PMOS管和多路选择器MUX；其中第五PMOS管的源极端与电源电压连接，第五PMOS管的栅极端与全差分电流比较器电路30连接，同时第五PMOS管的栅极端还与第五PMOS管的漏极端连接，第五PMOS管的漏极端还与多路选择器MUX的输出端连接，多路选择器MUX的输入端与参考电流源连接。

自偏置电压比较器包括：第七PMOS管PM7及第七NMOS管NM7构成的第一反相器、第八PMOS管PM8及第八NMOS管NM8构成的第二反相器、第六PMOS管PM6和第六NMOS管NM6；其中，第六PMOS管PM6的源极端与电源电压连接，第六PMOS管PM6的栅极端与第六NMOS管NM6的栅极端连接，同时第六PMOS管PM6的栅极端还与第八PMOS管PM8的漏极端和第八NMOS管NM8的漏极端连接，第六PMOS管PM6的漏极端与第七PMOS管PM7的源极端和第八PMOS管PM8的源极端连接，第六NMOS管NM6的漏极端与第七NMOS管NM7的源极端和第八NMOS管NM8的源极端连接，第六NMOS管NM6的源极端与地线连接，第七PMOS管PM7的栅极端与第七NMOS管NM7的栅极端连接，同时第七PMOS管PM7的栅极端还与全差分电流比较器电路30的一输出端连接，第八PMOS管PM8的栅极端与第八NMOS管NM8的栅极端连接，同时第八PMOS管PM8的栅极端还与全差分电流比较器电路30的另一输出端连接，第八PMOS管PM8的漏极端与第八NMOS管NM8的漏极端连接，并作为自偏置电压比较器的输出端。

输出反相器70包括：第九PMOS管、第十一PMOS管、第九NMOS管、第十一NMOS管、由第十PMOS管和第十NMOS管组成一反相器；其中第九PMOS管的源极端与电源电压连接，第九PMOS管的栅极端接入位线选择信号BLS的反向信号，第九PMOS管的漏极端与第十PMOS管的源极端连接，第十PMOS管的栅极端与第十NMOS管的栅极端连接，同时第十PMOS管的栅极端还与自偏置电压比较器的输出端连接，第十PMOS管的漏极端与第十NMOS管的漏极端连接，并作为输出反相器70的一个输出端，第十NMOS管的源极端与第九NMOS管的漏极端连接，第九NMOS管的栅极端接入位线选择信号BLS，第九NMOS管的源极端与地线连接。

本实施例2中，读取步骤包括：

步骤一：在多级相变存储器进行读取操作时，字线选择信号WLS选中目标相变存储单元21并开启对应的选择NMOS管，参考源选择电路40中的多路选择器MUX选中起始参考电流源，并将参考电流通过第五PMOS管镜像到全差分电流比较器电路30；

步骤二：在位线选择信号BLS有效之后，第五NMOS管NM5关断，存储阵列20中的位线传输门TG0打开，钳位电路10将存储阵列20中的位线控制在钳位电压Vclamp以下，目标相变存储单元21所在位线根据目标相变存储单元21当前状态产生相应的读电流Iread，并由钳位电路10将读电流Iread镜像至全差分电流比较器电路30，全差分电流比较器电路30对读电流Iread和参考电流进行差分处理，以在输出端产生两差分电压信号；

步骤三：自偏置电压比较器对两差分电压信号进行比较，输出读出电压信号至输出反相器70，输出反相器70将读出电压信号反向并恢复至全摆幅电压信号；

步骤四：在读取转换信号有效之后，参考源选择电路40中的多路选择器MUX在读出电压信号和读取转换信号的控制下选中下一读取过程的参考电流源，并将参考电流通过第五PMOS管镜像到全差分电流比较器电路30；

重复以上第二、三、四步骤，直至所有位数读出。

实施例2中，参考电流源的个数等于多级相变存储器中每个存储单元存储的存储状态种类数减一，输出反相器70的个数等于多级相变存储器中每个存储单元存储的比特位数。

输出反相器70在读取转换信号的控制下锁存每一位输出电压信号，以确保先前的读出信号不会被后续的读出信号所覆盖。

通过本实施例数据读出电路及读出方法将多级相变存储器的读出过程分为两个阶段完成，其输出仿真结果如图6和图7所示。从图中可以看出，多级相变存储器读出过程的两个阶段中，每个状态的读出时间都不一样，为了保证每个状态都可以被正确的读出，均取最坏的情况作为最终的读出时间，因此，第一阶段的读出时间为49ns，第二阶段的读出时间为16ns，本实施例的多级相变存储器读出操作需消耗65ns。

第一阶段的比较结果显示，Rd1(00)和Rd1(01)时均输出低电平，表示第二位为0；Rd1(10)和Rd1(11)时均输出高电平，表示第二位为1。第二阶段的比较结果显示，Rd1(00)和Rd1(10)时均输出低电平，表示第一位为0；Rd1(01)和Rd1(11)时均输出高电平，表示第一位为1。

实施例3：

结合图8所示，本实施例3提供了一种多级相变存储器的读出方法，应用于设有相变存储单元21的存储阵列20，相变存储单元21存储有N位二进制数据，按照由高位到低位的顺序逐位读取目标相变存储单元21的N位二进制数据，读出方法包括N个阶段，第M阶段包括步骤：

步骤S101：获取目标相变存储单元21当前状态所对应的读电流Iread；

步骤S102：获取参考电流，其中，当M＝1时选择起始参考电流，当M＞1时根据之前读出的数据位选择对应阶段的参考电流；

步骤S103：比较读电流Iread和对应阶段的参考电流，获得读出电压信号；

步骤S104：处理读出电压信号，获得二进制数据的第N-M+1位数据信号；

其中，1≤M≤N。

在实施例4中，取N＝3，数据的读出分为3个阶段，每个阶段读取一位数据，并且按照从高位至低位的顺序逐位读取；缓冲反相器电路包括3个输出反相器，每一输出反相器输出并锁存一位数据。

参考源选择电路的具体的电路结构，并不以本发明的记载为限，只要能实现参考源选择电路的功能即可。

本发明中，N≥1，N为整数，N的取值不限于2或3。

综上，本发明多级相变存储器的读出电路及读出方法，具有以下有益效果：采用二分法将多级相变存储器的读出过程分为多个迭代步骤完成，二分法搜索能够保证数据在最少的迭代次数中读出，高速读出电路的设计能够减少每次迭代中读操作消耗的时间，进而提高整个读出过程的速度；可以通过对电路的调整实现多种位数的多级相变存储器的数据读出，具有很好的可扩展性。本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种多级相变存储器的读出电路，应用于设有相变存储单元的存储阵列，所述相变存储单元存储有N位二进制数据，其特征在于：

所述读出电路用于分N个阶段并且按照由高位到低位的顺序逐位读取目标相变存储单元的N位二进制数据，所述读出电路包括读电流产生电路、参考电流源电路、参考源选择电路、比较电路和缓冲反相器电路；

所述读电流产生电路连接于所述比较电路和所述存储阵列，所述读电流产生电路用于传输所述目标相变存储单元当前状态所对应的读电流至所述比较电路；

所述参考电流源电路设有电流参数不同的2^N-1个参考电流源，所述参考电流源用于生成参考电流；

所述参考源选择电路连接于所述比较电路和所述参考电流源电路，所述参考源选择电路还设有数据位信号控制端和用于接收阶段转换信号的阶段转换信号控制端，所述参考源选择电路用于于每一阶段中选择一参考电流源并将参考电流传输至所述比较电路；

所述比较电路用于比较所述读电流和对应阶段的参考电流，生成读出电压信号；

所述缓冲反相器电路用于处理所述读出电压信号，以确定并输出所述二进制数据的数据位信号，所述缓冲反相器电路的数据输出端连接于所述参考源选择电路的数据位信号控制端。

2.如权利要求1所述的多级相变存储器的读出电路，其特征在于：

所述参考源选择电路用于于第M阶段选择参考电流源，1≤M≤N，其中，当M＝1时选择起始参考电流源，当M＞1时根据之前读出的数据位选择对应阶段的参考电流源；

所述比较电路用于于第M阶段比较所述读电流和对应阶段的参考电流，生成第M阶段的读出电压信号；

所述缓冲反相器电路用于于第M阶段处理第M阶段的所述读出电压信号，以确定并输出所述二进制数据的第N-M+1位数据信号。

3.如权利要求1或2所述的多级相变存储器的读出电路，其特征在于：所述存储阵列用于根据所述位线选择信号和所述字线选择信号选择所述目标相变存储单元；

所述读电流产生电路包括钳位电路，所述钳位电路用于在所述位线选择信号有效时对所述存储阵列的位线电压进行钳位，并在所述目标相变存储单元被选出后镜像传输所述目标相变存储单元当前状态所对应的读电流至所述比较电路；

所述存储阵列包括一位线传输门、多个相变存储单元和多个字线选择NMOS管，所述位线传输门的高电平控制端用于接收位线选择信号，所述位线传输门的低电平控制端用于接收位线选择信号的反相信号，所述位线传输门的第一传输端连接于多个所述相变存储单元的第一端，每一所述相变存储单元的第二端连接于一所述字线选择NMOS管的漏极，每一所述字线选择NMOS管的栅极用于接收所述字线选择信号，每一所述字线选择NMOS管的源极接地；

所述钳位电路包括模拟缓冲器、钳位NMOS管、放电NMOS管和第一镜像PMOS管，所述钳位电路的第一端由所述钳位NMOS管的源极和所述放电NMOS管的漏极连接形成，所述钳位电路的第二端由所述第一镜像PMOS管的栅极、所述第一镜像PMOS管的漏极和所述钳位NMOS管的漏极连接形成，所述钳位电路的第一端连接于所述位线传输门的第二传输端，所述钳位电路的第二端连接于所述比较电路，所述第一镜像PMOS管的源极连接于电源电压端，所述放电NMOS管的栅极用于接收所述位线选择信号的反相信号，所述放电NMOS管的源极接地，所述模拟缓冲器的同相输入端用于接收钳位电压，所述模拟缓冲器的反相输入端连接于所述模拟缓冲器的输出端和所述钳位NMOS管的栅极。

4.如权利要求1或2所述的多级相变存储器的读出电路，其特征在于：所述参考源选择电路用于选择参考电流源并将参考电流镜像传输至所述比较电路，所述参考源选择电路包括多路选择器、第二镜像PMOS管，所述多路选择器设有所述数据位信号控制端、所述阶段转换信号控制端、选择输出端和选择输入端，所述参考源选择电路的第一端为所述多路选择器的选择输入端，所述参考源选择电路的第二端由所述第二镜像PMOS管的栅极、所述第二镜像PMOS管的漏极和所述多路选择器的选择输出端连接形成，所述参考源选择电路的第一端连接于所述参考电流源电路，所述参考源选择电路的第二端连接于所述比较电路，所述第二镜像PMOS管的源极连接于电源电压端。

5.如权利要求4所述的多级相变存储器的读出电路，其特征在于：所述相变存储单元存储有二位二进制数据，所述多路选择器包括第一阶段传输门、第二阶段传输门、高阻传输门和低阻传输门；

所述第一阶段传输门的高电平控制端用于接收阶段转换信号，所述第一阶段传输门的低电平控制端用于接收阶段转换信号的反相信号，所述第二阶段传输门的高电平控制端用于接收阶段转换信号的反相信号，所述第二阶段传输门的低电平控制端用于接收阶段转换信号，所述低阻传输门的高电平控制端用于接收第二位数据信号，所述低阻传输门的低电平控制端用于接收第二位数据信号的反相信号，所述高阻传输门的高电平控制端用于接收第二位数据信号的反相信号，所述高阻传输门的低电平控制端用于接收第二位数据信号；

所述高阻传输门的第一传输端连接于高阻参考电流源，所述低阻传输门的第一传输端连接于低阻参考电流源，所述第一阶段传输门的第一传输端连接于所述起始参考电流源，所述高阻传输门的第二传输端和所述低阻传输门的第二传输端连接于所述第二阶段传输门的第一传输端，所述多路选择器的选择输出端由所述第二阶段传输门的第二传输端和所述第一阶段传输门的第二传输端连接形成。

6.如权利要求1或2所述的多级相变存储器的读出电路，其特征在于：

所述比较电路包括全差分电流比较器电路和自偏置电压比较器电路；

所述全差分电流比较器电路用于将所述读电流和所述参考电流进行差分处理，以输出两个差分电压信号；

所述自偏置电压比较器电路用于将两个所述差分电压信号进行快速比较并输出读出电压信号。

7.如权利要求6所述的多级相变存储器的读出电路，其特征在于：

所述全差分电流比较器电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；

所述全差分电流比较器电路的第一端由所述第一PMOS管的栅极和所述第二PMOS管的栅极连接形成，所述全差分电流比较器电路的第二端由所述第三PMOS管的栅极和所述第四PMOS管的栅极连接形成，所述全差分电流比较器电路的第一差分输出端由所述第三PMOS管的漏极和所述第三NMOS管的漏极连接形成，所述全差分电流比较器电路的第二差分输出端由所述第二PMOS管的漏极和所述第二NMOS管的漏极连接形成，所述全差分电流比较器电路的第一端连接于所述读电流产生电路，所述全差分电流比较器电路的第二端连接于所述参考源选择电路；

所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第一NMOS管的栅极和所述第三NMOS管的栅极相连接，所述第四PMOS管的漏极、所述第四NMOS管的漏极、所述第四NMOS管的栅极和所述第二NMOS管的栅极相连接，所述第一PMOS管的源极、所述第二PMOS管的源极、所述第三PMOS管的源极和所述第四PMOS管的源极均连接于电源电压端，所述第一NMOS管的源极、所述第二NMOS管的源极、所述第三NMOS管的源极和所述第四NMOS管的源极均接地；

所述自偏置电压比较器电路包括第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管和第八NMOS管；

所述自偏置电压比较器电路的第一电压输入端由所述第七PMOS管的栅极和所述第七NMOS管的栅极连接形成，所述自偏置电压比较器电路的第二电压输入端由所述第八PMOS管的栅极和所述第八NMOS管的栅极连接形成，所述自偏置电压比较器电路的读出电压输出端由所述第八PMOS管的漏极和所述第八NMOS管的漏极连接形成，所述自偏置电压比较器电路的第一电压输入端连接于所述全差分电流比较器电路的第一差分输出端，所述自偏置电压比较器电路的第二电压输入端连接于所述全差分电流比较器电路的第二差分输出端；

所述第六PMOS管的源极连接于电源电压端，所述第六PMOS管的漏极、所述第七PMOS管的源极和所述第八PMOS管的源极相连接，所述第六PMOS管的栅极、所述第七PMOS管的漏极、所述第七NMOS管的漏极和所述第六NMOS管的栅极相连接，所述第七NMOS管的源极、所述第八NMOS管的源极和所述第六NMOS管的漏极相连接，所述第六NMOS管的源极接地。

8.如权利要求1或2所述的多级相变存储器的读出电路，其特征在于：所述缓冲反相器电路包括N个输出反相器，所述输出反相器用于将所述比较电路输出的所述读出电压信号反相并恢复至全摆幅电压信号，所述输出反相器还用于在阶段转换信号的控制下锁存数据信号。

9.如权利要求8所述的多级相变存储器的读出电路，其特征在于：

所述相变存储单元存储有二位二进制数据；

所述缓冲反相器电路包括第一位输出反相器和第二位输出反相器，所述第一位输出反相器包括第九PMOS管、第十PMOS管、第九NMOS管和第十NMOS管，所述第二位输出反相器包括第十一PMOS管、第十二PMOS管、第十一NMOS管和第十二NMOS管；

所述第一位输出反相器的输入端由所述第十PMOS管的栅极和所述第十NMOS管的栅极连接形成，所述第一位输出反相器的输出端由所述第十PMOS管的漏极和所述第十NMOS管的漏极连接形成，所述第九PMOS管的源极连接于电源电压端，所述第九PMOS管的栅极用于接收所述位线选择信号的反相信号，所述第九PMOS管的漏极连接于所述第十PMOS管的源极，所述第十NMOS管的源极连接于所述第九NMOS管的漏极，所述第九NMOS管的栅极用于接收所述位线选择信号，所述第九NMOS管的源极接地；

所述第二位输出反相器的输入端由所述第十二PMOS管的栅极和所述第十二NMOS管的栅极连接形成，所述第二位输出反相器的输出端由所述第十二PMOS管的漏极和所述第十二NMOS管的漏极连接形成，所述第十一PMOS管的源极连接于电源电压端，所述第十一PMOS管的栅极用于接收所述阶段转换信号的反相信号，所述第十一PMOS管的漏极连接于所述第十二PMOS管的源极，所述第十二NMOS管的源极连接于所述第十一NMOS管的漏极，所述第十一NMOS管的栅极用于接收所述阶段转换信号，所述第十一NMOS管的源极接地。

10.一种多级相变存储器的读出方法，应用于设有相变存储单元的存储阵列，所述相变存储单元存储有N位二进制数据，其特征在于，按照由高位到低位的顺序逐位读取目标相变存储单元的N位二进制数据，所述读出方法包括N个阶段，第M阶段包括步骤：

获取所述目标相变存储单元当前状态所对应的读电流；

获取参考电流，其中，当M＝1时选择起始参考电流，当M＞1时根据之前读出的数据位选择对应阶段的参考电流；

比较所述读电流和对应阶段的参考电流，获得读出电压信号；

处理所述读出电压信号，获得二进制数据的第N-M+1位数据信号；

其中，1≤M≤N。