CN108922574A - 相变存储器的高速数据读出电路及读出方法 - Google Patents

相变存储器的高速数据读出电路及读出方法 Download PDF

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Abstract

本发明提供一种相变存储器的高速数据读出电路及读出方法，所述数据读出电路包括：钳位电路、参考读电流产生电路、目标相变存储单元、参数匹配单元、电压_电流型全差分读电路及比较电路；其中，所述钳位电路通过所述参考读电流产生电路与所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，所述参考读电流产生电路与所述钳位电路连接，所述目标相变存储单元与所述参考读电流产生电路连接，所述参数匹配单元与所述参考读电流产生电路连接，所述电压_电流型全差分读电路与所述钳位电路连接，所述比较电路与所述电压_电流型全差分读电路连接。通过本发明解决了现有相变存储器数据读出电路的数据读取速度较慢的问题。

Description

相变存储器的高速数据读出电路及读出方法
技术领域
本发明涉及微电子技术领域，特别是涉及一种相变存储器的高速数据读出电路及读出方法。
背景技术
相变存储器，是一种新型的阻变式非易失性半导体存储器，它以硫系化合物材料为存储介质，利用加工到纳米尺寸的相变材料在多晶态(材料呈低阻状态)与非晶态(材料呈高阻状态)时不同的电阻状态来实现数据的存储。
相变存储器是基于Ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，它一般是指硫系化合物随机存储器，又被称作奥弗辛斯基电效应统一存储器。相变存储器作为一种新的存储器，由于其读写速度快，可擦写耐久性高，保持信息时间长，低功耗，非挥发等特性，特别是随着加工技术和存储单元的尺寸缩小到纳米数量级时相变存储器的这些特性也变得越来越突出，因此它被业界认为是最有发展潜力的下一代存储器。
相变存储器中的存储数据(即相变单元的晶态或非晶态)要通过数据读出电路读取，考虑到其呈现出来的直观特性为低阻或高阻态，因此，相变存储器都是通过在读使能信号及读电路的控制下，向相变存储器存储单元输入较小量值的电流或者电压，然后测量相变存储单元上的电压值或电流值来实现的。
如图1所述，对低阻态相变存储单元执行读操作时，在第一阶段，VCLAMP-VRBL>>VTHN1，在位线钳位电路中产生一个很大的充电电流Ird，而在参数匹配单元一侧由参考电流源产生参考读电流Irdf，此时Ird>Irdf，对节点V1分析，Ird-Irdf基本全部用来对V1处的寄生电容进行充电，V1处的电压升高；对节点V2分析，Ird-Irdf基本全部用来对V2处的寄生电容进行放电，V2处的电压降低。在第二阶段，随着VRBL的升高，位线电压VRBL≈VCLAMP-VTHN≈VREFBL，读取路径被充电至平衡状态，获得真实的目标相变存储单元中相变电阻的电压-电流比值关系，由于RGST<RREF，仍有Ird>Irdf，因此不改变节点V1和V2的值，此时的读出时间约为2.5ns，如图2所示。
对高阻态相变存储单元执行读操作时，在第一阶段，VCLAMP-VRBL>>VTHN1，在位线钳位电路中产生一个很大的充电电流Ird，而在参数匹配单元一侧由参考电流源产生参考读电流Irdf，此时Ird>Irdf，对节点V1分析，Ird-Irdf基本全部用来对V1处的寄生电容进行充电，V1处的电压升高；对节点V2分析，Ird-Irdf基本全部用来对V2处的寄生电容进行放电，V2处的电压降低。在第二阶段，随着VRBL的升高，位线电压VRBL≈VCLAMP-VTHN≈VREFBL，读取路径被充电至平衡状态，获得真实的目标相变存储单元中相变电阻的电压-电流比值关系，由于RGST>RREF，Ird<Irdf，对节点V1分析，Irdf-Ird基本全部用来对V1处的寄生电容进行放电，V1处的电压降低，对节点V2分析，Irdf-Ird基本全部用来对V2处的寄生电容进行充电，V2处的电压升高，此时的读出时间约为65ns，如图3所示。
由此可见，现有相变存储器读出电路在读取数据时，第一阶段对寄生电容充放电的结果对第二阶段真正的数据读出过程产生了不同的影响，导致了对高阻态相变存储单元的读出时间远大于对低阻态相变存储单元的读出时间，同时由于目标相变存储单元阻值的随机性，在实际应用中，只能取最坏的情况作为最终的读出时间，严重地影响了相变存储器的数据读取速度。
鉴于此，有必要设计一种新的相变存储器的高速数据读出电路及读出方法用以解决上述技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种相变存储器的高速数据读出电路及读出方法，以改善现有相变存储器数据读出电路的数据读取速度。
为实现上述目的及其他相关目的，本发明提供一种相变存储器的高速数据读出电路，所述数据读出电路包括：钳位电路、参考读电流产生电路、目标相变存储单元、参数匹配单元、电压_电流型全差分读电路及比较电路；其中，
所述钳位电路通过所述参考读电流产生电路与所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，用于在读信号有效之后，读使能信号有效之前，通过所述参考读电流产生电路同时对所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压进行钳位；并在读使能信号有效之后，读取所述目标相变存储单元当前状态所对应的读电流和所述参考读电流产生电路产生的参考读电流至所述电压_电流型全差分读电路；
所述参考读电流产生电路与所述钳位电路连接，用于产生参考读电流，并在读信号有效之后，读使能信号有效之前，控制所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压相同；
所述目标相变存储单元与所述参考读电流产生电路连接，用于存储数据；
所述参数匹配单元与所述参考读电流产生电路连接，用于匹配所述目标相变存储单元的寄生参数；
所述电压_电流型全差分读电路与所述钳位电路连接，用于在读信号有效之后，读使能信号有效之前，控制所述电压_电流型全差分读电路两个输出端的电压相同；并在读使能信号有效之后，对读取的所述读电流和所述参考读电流进行差分处理，使两个输出端分别输出一差分电压信号至所述比较电路；
所述比较电路与所述电压_电流型全差分读电路连接，用于将两个差分电压信号进行比较并输出读出电压信号。
可选地，所述钳位电路包括：模拟缓冲器、第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管；其中，所述模拟缓冲器的正输入端接入钳位电压，所述模拟缓冲器的负输入端与其输出端连接，所述模拟缓冲器的输出端与所述第一NMOS管的栅极端连接；所述第一NMOS管的栅极端与所述第二NMOS管的栅极端连接，所述第一NMOS管的漏极端与所述第一PMOS管的漏极端连接，所述第一NMOS管的源极端与所述参考读电流产生电路连接；所述第一PMOS管的栅极端与其漏极端连接，同时与所述电压_电流型全差分读电路连接，所述第一PMOS管的源极端接入电源电压；所述第二NMOS管的漏极端与所述第二PMOS管的漏极端连接，所述第二NMOS管的源极端与所述参考读电流产生电路连接；所述第二PMOS管的栅极端与其漏极端连接，同时与所述电压_电流型全差分读电路连接，所述第二PMOS管的源极端接入电源电压。
可选地，所述参考读电流产生电路包括：电流源、第三NMOS管、第四NMOS管及第五NMOS管构成的电流镜和第六NMOS管；其中，所述电流源的输入端接入电源电压，所述电流源的输出端与第三NMOS管的漏极端连接；所述第三NMOS管的栅极端接入预读取使能信号，所述第三NMOS管的源极端与所述第四NMOS管的漏极端连接；所述第四NMOS管的漏极端与其栅极端连接，所述第四NMOS管的源极端接地，所述第四NMOS管的栅极端与所述第五NMOS管的栅极端连接；所述第五NMOS管的源极端接地，所述第五NMOS管的漏极端与所述第六NMOS管的源极端连接，同时与所述钳位电路连接；所述第六NMOS管的漏极端与所述目标相变存储单元连接，同时与所述钳位电路连接，所述第六NMOS管的源极端与所述参数匹配单元连接，所述第六NMOS管的栅极端接入读使能信号。
可选地，所述目标相变存储单元包括：第一传输门、相变电阻和第七NMOS管；其中，所述第一传输门的第一传输端与所述参考读电流产生电路连接，所述第一传输门的第二传输端通过位线与所述相变电阻的一端连接，所述第一传输门的控制端接入读信号；所述相变电阻的另一端与所述第七NMOS管的漏极端连接，所述第七NMOS管的栅极端接入字线读电压，所述第七NMOS管的源极端接地。
可选地，所述参数匹配单元包括：第二传输门、参考电阻和第八NMOS管；其中，所述第二传输门的第一传输端与所述参考读电流产生电路连接，所述第二传输门的第二传输端通过位线与所述参考电阻的一端连接，所述第二传输门的控制端接入读信号；所述参考电阻的另一端与所述第八NMOS管的漏极端连接，所述第八NMOS管的栅极端与其源极端连接，所述第八NMOS管的源极端接地。
可选地，所述电压_电流型全差分读电路包括：第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第九NMOS管及第十NMOS管构成的第一电流镜、第十一NMOS管及第十二NMOS管构成的第二电流镜和第十三NMOS管；其中，所述第三PMOS管的栅极端与所述钳位电路连接，所述第三PMOS管的源极端接入电源电压，所述第三PMOS管的漏极端与所述第九NMOS管的漏极端连接；所述第四PMOS管的栅极端与所述第三PMOS管的栅极端连接，所述第四PMOS管的源极端接入电源电压，所述第四PMOS管的漏极端与所述第十一NMOS管的漏极端连接，同时与所述第十三NMOS管的漏极端连接，并作为所述电压_电流型全差分读电路的一输出端；所述第五PMOS管的栅极端与所述第六PMOS管的栅极端连接，所述第五PMOS管的源极端接入电源电压，所述第五PMOS管的漏极端与所述第十NMOS管的漏极端连接，同时与所述第十三NMOS管的源极端连接，并作为所述电压_电流型全差分读电路的另一输出端；所述第六PMOS管的栅极端与所述钳位电路连接，所述第六PMOS管的源极端接入电源电压，所述第六PMOS管的漏极端与所述第十二NMOS管的漏极端连接；所述第九NMOS管的漏极端与其栅极端连接，所述第九NMOS管的源极端接地；所述第十NMOS管的栅极端与所述第九NMOS管的栅极端连接，所述第十NMOS管的源极端接地；所述第十一NMOS管的栅极端与所述第十二NMOS管的栅极端连接，所述第十一NMOS管的源极端接地；所述第十二NMOS管的栅极端与其漏极端连接，所述第十二NMOS管的源极端接地；所述第十三NMOS管的栅极端接入读使能信号。
可选地，所述比较电路包括：自偏置电压比较器和输出反相器；其中，
所述自偏置电压比较器与所述电压_电流型全差分读电路的两个输出端连接，用于对两个差分电压信号进行快速比较；
输出反相器，与所述自偏置电压比较器连接，用于将比较结果进行转换以输出读出电压信号。
可选地，所述自偏置电压比较器包括：第七PMOS管及第十四NMOS管构成的第一反相器、第八PMOS管及第十五NMOS管构成的第二反相器、第九PMOS管和第十六NMOS管；其中，所述第七PMOS管的栅极端与所述第十四NMOS管的栅极端连接，同时与所述电压_电流型全差分读电路的一输出端连接，所述第七PMOS管的源极端与所述第八PMOS管的源极端连接，所述第七PMOS管的漏极端与所述第十四NMOS管的漏极端连接；所述第十四NMOS管的源极端与所述第十五NMOS管的源极端连接；所述第八PMOS管的栅极端与所述第十五NMOS管的栅极端连接，同时与所述电压_电流型全差分读电路的另一输出端连接，所述第八PMOS管的源极端与所述第九PMOS管的漏极端连接，所述第八PMOS管的漏极端与所述第十五NMOS管的漏极端连接；所述第十五NMOS管的源极端与所述第十六NMOS管的漏极端连接；所述第九PMOS管的栅极端与所述第十六NMOS管的栅极端连接，同时与所述第八PMOS管的漏极端连接，所述第九PMOS管的源极端接入电源电压，所述第九PMOS管的漏极端与所述第八PMOS管的源极端连接；所述第十六NMOS管的源极端接地，所述第十六NMOS管的漏极端与所述第十五NMOS管的源极端连接。
可选地，所述输出反相器包括：第十PMOS管和第十七NMOS管；其中，所述第十PMOS管的栅极端与所述第十七NMOS管的栅极端连接，同时与所述自偏置电压比较器连接，所述第十PMOS管的源极端接入电源电压，所述第十PMOS管的漏极端与所述第十七NMOS管的漏极端连接，同时作为所述比较电路的输出端，所述第十七NMOS管的源极端接地。
本发明还提供了一种如上所述数据读出电路的读出方法，所述读出方法包括：
在所述相变存储器进行读取操作时，将所述目标相变存储单元的字线置位到字线读电压；
在读信号有效之后，读使能信号有效之前，所述钳位电路通过所述参考读电流产生电路使所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压钳位至相同，所述电压_电流型全差分读电路使其两输出端的电压相同；
在读使能信号有效之后，所述目标相变存储单元所在位线根据所述目标相变存储单元当前状态产生相应的读电流，并由所述电压_电流型全差分读电路读取，同时所述电压_电流型全差分读电路还读取所述参考读电流产生电路产生的参考读电流，并对读电流和参考读电流进行差分处理，以产生两差分电压信号；
所述比较电路对两差分电压信号进行比较，输出一读出电压信号，实现藉由所述输出电压信号判断所述目标相变存储单元的当前状态。
可选地，在读信号有效之后，读使能信号有效之前，所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压相同，并且小于使所述目标相变存储单元发生相变的阈值电压。
可选地，所述参考读电流大于所述目标相变存储单元高阻时的读电流，小于所述目标相变存储单元低阻时的读电流。
如上所述，本发明的相变存储器的高速数据读出电路及读出方法，具有以下有益效果：本发明所述数据读出电路及读出方法，在读信号有效之后，读使能信号有效之前，通过所述参考读电流产生电路将所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，以使所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压相同；同时所述电压_电流型全差分读电路使其两个输出端连接，以使其两个输出端的电压相同；并在读使能信号有效之后，上述两处连接断开，以使所述目标相变存储单元所在位线和所述参数匹配单元所在位线从同一电压状态开始工作，所述比较电路的两个输入端也从同一电压状态开始工作，避免了寄生电容的不同充电结果对真正的数据读取过程的影响，从而有效地加快了相变存储器的数据读取速度。
附图说明
图1显示为现有相变存储器数据读出电路的电路图。
图2显示为现有相变存储器数据读出电路在读取低阻态相变存储单元时的电压仿真图。
图3显示为现有相变存储器数据读出电路在读取高阻态相变存储单元时的电压仿真图。
图4显示为本发明所述相变存储器的高速数据读出电路的电路图。
图5显示为本发明所述比较电路的电路图。
图6显示为本发明所述相变存储器的高速数据读出电路的读出方法流程图。
图7显示为本发明相变存储器的高速数据读出电路在读取低阻态相变存储单元时的电压仿真图。
图8显示为本发明相变存储器的高速数据读出电路在读取高阻态相变存储单元时的电压仿真图。
元件标号说明
10 钳位电路
20 参考读电流产生电路
30 目标相变存储单元
40 参数匹配单元
50 电压_电流型全差分读电路
60 比较电路
61 自偏置电压比较器
62 输出反相器
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图4所示，本实施例提供一种相变存储器的高速数据读出电路，所述数据读出电路包括：钳位电路10、参考读电流产生电路20、目标相变存储单元30、参数匹配单元40、电压_电流型全差分读电路50及比较电路60；其中，
所述钳位电路10通过所述参考读电流产生电路20与所述目标相变存储单元30所在位线和所述参数匹配单元40所在位线连接，用于在读信号RE/RE_有效之后，读使能信号SAEN_有效之前，通过所述参考读电流产生电路20同时对所述目标相变存储单元30的位线电压VRBL和所述参数匹配单元40的位线电压VREFBL进行钳位；并在读使能信号SAEN_有效之后，读取所述目标相变存储单元30当前状态所对应的读电流Ird和所述参考读电流产生电路30产生的参考读电流Irdf至所述电压_电流型全差分读电路50；
所述参考读电流产生电路20与所述钳位电路10连接，用于产生参考读电流Irdf，并在读信号RE/RE_有效之后，读使能信号SAEN_有效之前，控制所述目标相变存储单元30的位线电压VRBL和所述参数匹配单元40的位线电压VREFBL相同；
所述目标相变存储单元30与所述参考读电流产生电路20连接，用于存储数据；
所述参数匹配单元40与所述参考读电流产生电路20连接，用于匹配所述目标相变存储单元30的寄生参数；
所述电压_电流型全差分读电路50与所述钳位电路10连接，用于在读信号RE/RE_有效之后，读使能信号SAEN_有效之前，控制所述电压_电流型全差分读电路50两个输出端的电压相同；并在读使能信号SAEN_有效之后，对读取的所述读电流Ird和所述参考读电流Irdf进行差分处理，使两个输出端分别输出一差分电压信号至所述比较电路60；
所述比较电路60与所述电压_电流型全差分读电路50连接，用于将两个差分电压信号进行比较并输出读出电压信号SA_READ。
作为示例，如图4所示，所述钳位电路10包括：模拟缓冲器AB1、第一NMOS管NM1、第二NMOS管NM2、第一PMOS管PM1和第二PMOS管PM2；其中，所述模拟缓冲器AB1的正输入端接入钳位电压VCLAMP，所述模拟缓冲器AB1的负输入端与其输出端连接，所述模拟缓冲器AB1的输出端与所述第一NMOS管NM1的栅极端连接；所述第一NMOS管NM1的栅极端与所述第二NMOS管NM2的栅极端连接，所述第一NMOS管NM1的漏极端与所述第一PMOS管PM1的漏极端连接，所述第一NMOS管NM1的源极端与所述参考读电流产生电路20连接；所述第一PMOS管PM1的栅极端与其漏极端连接，同时与所述电压_电流型全差分读电路50连接，所述第一PMOS管PM1的源极端接入电源电压VDD；所述第二NMOS管NM2的漏极端与所述第二PMOS管PM2的漏极端连接，所述第二NMOS管NM2的源极端与所述参考读电流产生电路20连接；所述第二PMOS管PM2的栅极端与其漏极端连接，同时与所述电压_电流型全差分读电路50连接，所述第二PMOS管PM2的源极端接入电源电压VDD。
如图4所示，所述钳位电路10通过所述参考读电流产生电路20对所述目标相变存储单元30的位线电压和所述参数匹配单元40的位线电压进行钳位时，所述钳位电压VCLAMP与所述第一NMOS管NM1的导通阈值VNM1th之差(即所述目标相变存储单元30的位线电压)应小于所述目标相变存储单元30发生相变的阈值电压VGSTth，以避免所述目标相变存储单元30发生相变。
作为示例，如图4所示，所述参考读电流产生电路20包括：电流源、第三NMOS管NM3、第四NMOS管NM4及第五NMOS管NM5构成的电流镜和第六NMOS管NM6；其中，所述电流源的输入端接入电源电压VDD，所述电流源的输出端与第三NMOS管NM3的漏极端连接；所述第三NMOS管NM3的栅极端接入预读取使能信号PreSAEN，所述第三NMOS管NM3的源极端与所述第四NMOS管NM4的漏极端连接；所述第四NMOS管NM4的漏极端与其栅极端连接，所述第四NMOS管NM4的源极端接地GND，所述第四NMOS管NM4的栅极端与所述第五NMOS管NM5的栅极端连接；所述第五NMOS管NM5的源极端接地GND，所述第五NMOS管NM5的漏极端与所述第六NMOS管NM6的源极端连接，同时与所述钳位电路10连接；所述第六NMOS管NM6的漏极端与所述目标相变存储单元30连接，同时与所述钳位电路10连接，所述第六NMOS管NM6的源极端与所述参数匹配单元40连接，所述第六NMOS管NM6的栅极端接入读使能信号SAEN_。
如图4所述，在所述读信号RE/RE_有效之后，所述读使能信号SAEN_有效之前，所述第六NMOS管NM6导通，将节点N1和节点N2连接在一起，以实现通过所述钳位电路10将所述目标相变存储单元30的位线电压和所述参数匹配单元40的位线电压钳位至相同，均等于(VCLAMP-VNM1th)；在所述读使能信号SAEN_有效之后(此时所述预读取使能信号PreSAEN已有效)，所述第六NMOS管NM6断开，所述第三NMOS管NM3在预读取使能信号PreSAEN的控制下导通，所述电流源产生的参考读电流Irdf通过第三NMOS管NM3后，经由第四NMOS管NM4和第五NMOS管NM5构成的电流镜镜像，并通过所述钳位电路10读取至所述电压_电流型全差分读电路中。
作为示例，如图4所示，所述目标相变存储单元30包括：第一传输门TGR1、相变电阻RGST和第七NMOS管NM7；其中，所述第一传输门TGR1的第一传输端与所述参考读电流产生电路20连接，所述第一传输门TGR1的第二传输端通过位线与所述相变电阻RGST的一端连接，所述第一传输门TGR1的控制端接入读信号RE/RE_；所述相变电阻RGST的另一端与所述第七NMOS管NM7的漏极端连接，所述第七NMOS管NM7的栅极端接入字线读电压VWL，所述第七NMOS管NM7的源极端接地GND。
如图4所示，在读信号RE/RE_有效时，所述第一传输门TGR1导通，同时所述目标相变存储单元所在字线WL有效，即所述第七NMOS管NM7的栅极端接入字线读电压VWL；在读使能信号SAEN_有效之后，所述目标相变存储单元30所在位线读取所述目标相变存储单元30的当前状态所对应的读电流Ird，并通过所述钳位电路10将所述读电流Ird读取至所述电压_电流型全差分读电路50中。
作为示例，如图4所示，所述参数匹配单元40包括：第二传输门TGR2、参考电阻RREF和第八NMOS管NM8；其中，所述第二传输门TGR2的第一传输端与所述参考读电流产生电路20连接，所述第二传输门TGR2的第二传输端通过位线与所述参考电阻RREF的一端连接，所述第二传输门TGR2的控制端接入读信号RE/RE_；所述参考电阻RREF的另一端与所述第八NMOS管NM8的漏极端连接，所述第八NMOS管NM8的栅极端与其源极端连接，所述第八NMOS管NM8的源极端接地GND。
如图4所示，由于所述参数匹配单元40用于匹配所述目标相变存储单元30的寄生参数，故所述第一传输门TGR1和所述第二传输门TGR2相同，所述参考电阻RREF的阻值介于所述目标相变存储单元30低阻态对应的阻值和高阻态对应的阻值之间，所述第八NMOS管NM8和所述第七NMOS管NM7相同。需要注意的是，此处所说相同是指器件的结构尺寸和参数均相同。
作为示例，如图4所示，所述电压_电流型全差分读电路50包括：第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第九NMOS管NM9及第十NMOS管NM10构成的第一电流镜、第十一NMOS管NM11及第十二NMOS管NM12构成的第二电流镜和第十三NMOS管NM13；其中，所述第三PMOS管PM3的栅极端与所述钳位电路10连接，所述第三PMOS管PM3的源极端接入电源电压VDD，所述第三PMOS管PM3的漏极端与所述第九NMOS管NM9的漏极端连接；所述第四PMOS管PM4的栅极端与所述第三PMOS管PM3的栅极端连接，所述第四PMOS管PM4的源极端接入电源电压VDD，所述第四PMOS管PM4的漏极端与所述第十一NMOS管NM11的漏极端连接，同时与所述第十三NMOS管NM13的漏极端连接，并作为所述电压_电流型全差分读电路50的一输出端；所述第五PMOS管PM5的栅极端与所述第六PMOS管PM6的栅极端连接，所述第五PMOS管PM5的源极端接入电源电压VDD，所述第五PMOS管PM5的漏极端与所述第十NMOS管NM10的漏极端连接，同时与所述第十三NMOS管NM13的源极端连接，并作为所述电压_电流型全差分读电路50的另一输出端；所述第六PMOS管PM6的栅极端与所述钳位电路10连接，所述第六PMOS管PM6的源极端接入电源电压VDD，所述第六PMOS管PM6的漏极端与所述第十二NMOS管NM12的漏极端连接；所述第九NMOS管NM9的漏极端与其栅极端连接，所述第九NMOS管NM9的源极端接地GND；所述第十NMOS管NM10的栅极端与所述第九NMOS管NM9的栅极端连接，所述第十NMOS管NM10的源极端接地GND；所述第十一NMOS管NM11的栅极端与所述第十二NMOS管NM12的栅极端连接，所述第十一NMOS管NM11的源极端接地GND；所述第十二NMOS管NM12的栅极端与其漏极端连接，所述第十二NMOS管NM12的源极端接地GND；所述第十三NMOS管NM13的栅极端接入读使能信号SAEN_。
如图4所示，在读信号RE/RE_有效之后，读使能信号SAEN_有效之前，所述第十三NMOS管NM13导通，将所述电压_电流型全差分读电路50的两个输出端连接在一起，使两个输出端的电压相同，也即所述比较电路60的两个输入端的电压相同；在读使能信号SAEN_有效之后，所述第十三NMOS管NM13断开，所述电压_电流型全差分读电路50通过对所述读电流Ird和所述参考读电路Irdf进行差分处理，以于其输出端产生差分电压信号。
作为示例，如图5所示，所述比较电路60包括：自偏置电压比较器61和输出反相器62；其中，
所述自偏置电压比较器61与所述电压_电流型全差分读电路50的两个输出端连接，用于对两个差分电压信号进行快速比较；
输出反相器62，与所述自偏置电压比较器61连接，用于将比较结果进行转换以输出读出电压信号SA_READ。
具体的，如图5所示，所述自偏置电压比较器61包括：第七PMOS管PM7及第十四NMOS管NM14构成的第一反相器、第八PMOS管PM8及第十五NMOS管NM15构成的第二反相器、第九PMOS管PM9和第十六NMOS管NM16；其中，所述第七PMOS管PM7的栅极端与所述第十四NMOS管NM14的栅极端连接，同时与所述电压_电流型全差分读电路50的一输出端连接，所述第七PMOS管PM7的源极端与所述第八PMOS管PM8的源极端连接，所述第七PMOS管PM7的漏极端与所述第十四NMOS管NM14的漏极端连接；所述第十四NMOS管NM14的源极端与所述第十五NMOS管NM15的源极端连接；所述第八PMOS管PM8的栅极端与所述第十五NMOS管NM15的栅极端连接，同时与所述电压_电流型全差分读电路50的另一输出端连接，所述第八PMOS管PM8的源极端与所述第九PMOS管PM9的漏极端连接，所述第八PMOS管PM8的漏极端与所述第十五NMOS管NM15的漏极端连接；所述第十五NMOS管NM15的源极端与所述第十六NMOS管NM16的漏极端连接；所述第九PMOS管PM9的栅极端与所述第十六NMOS管NM16的栅极端连接，同时与所述第八PMOS管PM8的漏极端连接，所述第九PMOS管PM9的源极端接入电源电压VDD，所述第九PMOS管PM9的漏极端与所述第八PMOS管PM8的源极端连接；所述第十六NMOS管NM16的源极端接地GND，所述第十六NMOS管NM16的漏极端与所述第十五NMOS管NM15的源极端连接。
具体的，如图5所示，所述输出反相器62包括：第十PMOS管PM10和第十七NMOS管NM17；其中，所述第十PMOS管PM10的栅极端与所述第十七NMOS管NM17的栅极端连接，同时与所述自偏置电压比较器61连接，所述第十PMOS管PM10的源极端接入电源电压VDD，所述第十PMOS管PM10的漏极端与所述第十七NMOS管NM17的漏极端连接，同时作为所述比较电路60的输出端，所述第十七NMOS管NM17的源极端接地GND。
如图5所示，所述自偏置电压比较器61通过第一反相器和第二反相器将两个差分电压信号进行快速比较，并输出一比较结果；所述输出反相器62将比较结果恢复至标准电平，以输出读出电压信号SA_READ。
结合图4和图5所示数据读出电路，如图6所示，本实施例还提供了一种如上所述数据读出电路的读出方法，所述读出方法包括：
在所述相变存储器进行读取操作时，将所述目标相变存储单元30的字线WL置位到字线读电压VWL。
在读信号RE/RE_有效之后，读使能信号SAEN_有效之前，所述钳位电路10通过所述参考读电流产生电路20使所述目标相变存储单元30的位线电压VRBL和所述参数匹配单元40的位线电压VREFBL钳位至相同，所述电压_电流型全差分读电路50使其两输出端的电压相同。
具体如图4和图5所示，当读信号RE/RE_有效之后，所述第一传输门TRG1和所述第二传输门TRG2在读信号RE/RE_的控制下开启，所述钳位电路10通过所述第一传输门TRG1与所述目标相变存储单元30所在位线连接，所述钳位电路10通过所述第二传输门TRG2与所述参数匹配单元40所在位线连接。在读使能信号SAEN_有效之前，所述第六NMOS管NM6和所述第十三NMOS管NM13导通；其中，所述第六NMOS管NM6导通时，将节点N1和节点N2连接在一起，也即将所述目标相变存储单元30所在位线和所述参数匹配单元40所在位线连接在一起，以实现所述钳位电路10将所述目标相变存储单元30的位线电压和所述参数匹配单元40的位线电压钳位至相同；所述第十三NMOS管NM13导通时，将所述电压_电流型全差分读电路的两个输出端连接在一起，即节点N3和节点N4连接在一起，以实现所述电压_电流型全差分读电路的两个输出端的电压相同，也即所述比较电路60的两个输入端的电压相同。
在读使能信号SAEN_有效之后，所述目标相变存储单元30所在位线根据所述目标相变存储单元30当前状态产生相应的读电流Ird，并由所述电压_电流型全差分读电路50读取，同时所述电压_电流型全差分读电路50还读取所述参考读电流产生电路20产生的参考读电流Irdf，并对读电流Ird和参考读电流Irdf进行差分处理，以产生两差分电压信号。
具体如图4和图5所示，在读使能信号SAEN_有效之后(此时所述预读取使能信号PreSAEN已有效)，所述第六NMOS管NM6和所述第十三NMOS管NM13断开；所述目标相变存储单元30所在位线根据所述目标相变存储单元30的当前状态产生相应的读电流Ird，并通过所述钳位电路10读取至所述电压_电流型全差分读电路50中；所述第三NMOS管NM3在预读取使能信号PreSAEN的控制下导通，所述电流源产生的参考读电流Irdf经由所述钳位电路10读取至所述电压_电流型全差分读电路50中；所述电压_电流型全差分读电路50对读电流Ird和参考读电流Irdf进行差分处理，以产生两差分电压信号。
所述比较电路60对两差分电压信号进行比较，输出一读出电压信号SA_READ，实现藉由所述输出电压信号SA_READ判断所述目标相变存储单元的当前状态是高阻态还是低阻态。
作为示例，在读信号RE/RE_有效之后，读使能信号SAEN_有效之前，所述目标相变存储单元30的位线电压VRBL和所述参数匹配单元40的位线电压VREFBL相同(均等于VCLAMP-VNM1th)，并且小于使所述目标相变存储单元30发生相变的阈值电压，以确保所述目标相变存储单元30不发生相变。
作为示例，所述参考读电流Irdf大于所述目标相变存储单元高阻时的读电流IrdH，小于所述目标相变存储单元低阻时的读电流IrdL。
通过本实施例所述数据读出电路及读出方法对低阻态相变存储单元和高阻态相变存储单元进行数据读取时，其电压仿真结果如图7和图8所示。从图中可以看出，低阻态相变存储单元的读取时间为10ns，高阻态相变存储单元的读取时间为1ns，取最坏情况的10ns作为最终的数据读取时间，相较于现有相变存储器数据读出电路的65ns，其数据读取速度有了明显的提升。
综上所述，本发明的相变存储器的高速数据读出电路及读出方法，具有以下有益效果：本发明所述数据读出电路及读出方法，在读信号有效之后，读使能信号有效之前，通过所述参考读电流产生电路将所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，以使所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压相同；同时所述电压_电流型全差分读电路使其两个输出端连接，以使其两个输出端的电压相同；并在读使能信号有效之后，上述两处连接断开，以使所述目标相变存储单元所在位线和所述参数匹配单元所在位线从同一电压状态开始工作，所述比较电路的两个输入端也从同一电压状态开始工作，避免了寄生电容的不同充电结果对真正的数据读取过程的影响，从而有效地加快了相变存储器的数据读取速度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种相变存储器的高速数据读出电路，其特征在于，所述数据读出电路包括：钳位电路、参考读电流产生电路、目标相变存储单元、参数匹配单元、电压_电流型全差分读电路及比较电路；其中，
所述钳位电路通过所述参考读电流产生电路与所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，用于在读信号有效之后，读使能信号有效之前，通过所述参考读电流产生电路同时对所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压进行钳位；并在读使能信号有效之后，读取所述目标相变存储单元当前状态所对应的读电流和所述参考读电流产生电路产生的参考读电流至所述电压_电流型全差分读电路；
所述参考读电流产生电路与所述钳位电路连接，用于产生参考读电流，并在读信号有效之后，读使能信号有效之前，控制所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压相同；
所述目标相变存储单元与所述参考读电流产生电路连接，用于存储数据；
所述参数匹配单元与所述参考读电流产生电路连接，用于匹配所述目标相变存储单元的寄生参数；
所述电压_电流型全差分读电路与所述钳位电路连接，用于在读信号有效之后，读使能信号有效之前，控制所述电压_电流型全差分读电路两个输出端的电压相同；并在读使能信号有效之后，对读取的所述读电流和所述参考读电流进行差分处理，使两个输出端分别输出一差分电压信号至所述比较电路；
所述比较电路与所述电压_电流型全差分读电路连接，用于将两个差分电压信号进行比较并输出读出电压信号。
2.根据权利要求1所述的相变存储器的高速数据读出电路，其特征在于，所述钳位电路包括：模拟缓冲器、第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管；其中，所述模拟缓冲器的正输入端接入钳位电压，所述模拟缓冲器的负输入端与其输出端连接，所述模拟缓冲器的输出端与所述第一NMOS管的栅极端连接；所述第一NMOS管的栅极端与所述第二NMOS管的栅极端连接，所述第一NMOS管的漏极端与所述第一PMOS管的漏极端连接，所述第一NMOS管的源极端与所述参考读电流产生电路连接；所述第一PMOS管的栅极端与其漏极端连接，同时与所述电压_电流型全差分读电路连接，所述第一PMOS管的源极端接入电源电压；所述第二NMOS管的漏极端与所述第二PMOS管的漏极端连接，所述第二NMOS管的源极端与所述参考读电流产生电路连接；所述第二PMOS管的栅极端与其漏极端连接，同时与所述电压_电流型全差分读电路连接，所述第二PMOS管的源极端接入电源电压。
3.根据权利要求1所述的相变存储器的高速数据读出电路，其特征在于，所述参考读电流产生电路包括：电流源、第三NMOS管、第四NMOS管及第五NMOS管构成的电流镜和第六NMOS管；其中，所述电流源的输入端接入电源电压，所述电流源的输出端与第三NMOS管的漏极端连接；所述第三NMOS管的栅极端接入预读取使能信号，所述第三NMOS管的源极端与所述第四NMOS管的漏极端连接；所述第四NMOS管的漏极端与其栅极端连接，所述第四NMOS管的源极端接地，所述第四NMOS管的栅极端与所述第五NMOS管的栅极端连接；所述第五NMOS管的源极端接地，所述第五NMOS管的漏极端与所述第六NMOS管的源极端连接，同时与所述钳位电路连接；所述第六NMOS管的漏极端与所述目标相变存储单元连接，同时与所述钳位电路连接，所述第六NMOS管的源极端与所述参数匹配单元连接，所述第六NMOS管的栅极端接入读使能信号。
4.根据权利要求1所述的相变存储器的高速数据读出电路，其特征在于，所述目标相变存储单元包括：第一传输门、相变电阻和第七NMOS管；其中，所述第一传输门的第一传输端与所述参考读电流产生电路连接，所述第一传输门的第二传输端通过位线与所述相变电阻的一端连接，所述第一传输门的控制端接入读信号；所述相变电阻的另一端与所述第七NMOS管的漏极端连接，所述第七NMOS管的栅极端接入字线读电压，所述第七NMOS管的源极端接地。
5.根据权利要求1所述的相变存储器的高速数据读出电路，其特征在于，所述参数匹配单元包括：第二传输门、参考电阻和第八NMOS管；其中，所述第二传输门的第一传输端与所述参考读电流产生电路连接，所述第二传输门的第二传输端通过位线与所述参考电阻的一端连接，所述第二传输门的控制端接入读信号；所述参考电阻的另一端与所述第八NMOS管的漏极端连接，所述第八NMOS管的栅极端与其源极端连接，所述第八NMOS管的源极端接地。
6.根据权利要求1所述的相变存储器的高速数据读出电路，其特征在于，所述电压_电流型全差分读电路包括：第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第九NMOS管及第十NMOS管构成的第一电流镜、第十一NMOS管及第十二NMOS管构成的第二电流镜和第十三NMOS管；其中，所述第三PMOS管的栅极端与所述钳位电路连接，所述第三PMOS管的源极端接入电源电压，所述第三PMOS管的漏极端与所述第九NMOS管的漏极端连接；所述第四PMOS管的栅极端与所述第三PMOS管的栅极端连接，所述第四PMOS管的源极端接入电源电压，所述第四PMOS管的漏极端与所述第十一NMOS管的漏极端连接，同时与所述第十三NMOS管的漏极端连接，并作为所述电压_电流型全差分读电路的一输出端；所述第五PMOS管的栅极端与所述第六PMOS管的栅极端连接，所述第五PMOS管的源极端接入电源电压，所述第五PMOS管的漏极端与所述第十NMOS管的漏极端连接，同时与所述第十三NMOS管的源极端连接，并作为所述电压_电流型全差分读电路的另一输出端；所述第六PMOS管的栅极端与所述钳位电路连接，所述第六PMOS管的源极端接入电源电压，所述第六PMOS管的漏极端与所述第十二NMOS管的漏极端连接；所述第九NMOS管的漏极端与其栅极端连接，所述第九NMOS管的源极端接地；所述第十NMOS管的栅极端与所述第九NMOS管的栅极端连接，所述第十NMOS管的源极端接地；所述第十一NMOS管的栅极端与所述第十二NMOS管的栅极端连接，所述第十一NMOS管的源极端接地；所述第十二NMOS管的栅极端与其漏极端连接，所述第十二NMOS管的源极端接地；所述第十三NMOS管的栅极端接入读使能信号。
7.根据权利要求1所述的相变存储器的高速数据读出电路，其特征在于，所述比较电路包括：自偏置电压比较器和输出反相器；其中，
所述自偏置电压比较器与所述电压_电流型全差分读电路的两个输出端连接，用于对两个差分电压信号进行快速比较；
输出反相器，与所述自偏置电压比较器连接，用于将比较结果进行转换以输出读出电压信号。
8.根据权利要求7所述的相变存储器的高速数据读出电路，其特征在于，所述自偏置电压比较器包括：第七PMOS管及第十四NMOS管构成的第一反相器、第八PMOS管及第十五NMOS管构成的第二反相器、第九PMOS管和第十六NMOS管；其中，所述第七PMOS管的栅极端与所述第十四NMOS管的栅极端连接，同时与所述电压_电流型全差分读电路的一输出端连接，所述第七PMOS管的源极端与所述第八PMOS管的源极端连接，所述第七PMOS管的漏极端与所述第十四NMOS管的漏极端连接；所述第十四NMOS管的源极端与所述第十五NMOS管的源极端连接；所述第八PMOS管的栅极端与所述第十五NMOS管的栅极端连接，同时与所述电压_电流型全差分读电路的另一输出端连接，所述第八PMOS管的源极端与所述第九PMOS管的漏极端连接，所述第八PMOS管的漏极端与所述第十五NMOS管的漏极端连接；所述第十五NMOS管的源极端与所述第十六NMOS管的漏极端连接；所述第九PMOS管的栅极端与所述第十六NMOS管的栅极端连接，同时与所述第八PMOS管的漏极端连接，所述第九PMOS管的源极端接入电源电压，所述第九PMOS管的漏极端与所述第八PMOS管的源极端连接；所述第十六NMOS管的源极端接地，所述第十六NMOS管的漏极端与所述第十五NMOS管的源极端连接。
9.根据权利要求7所述的相变存储器的高速数据读出电路，其特征在于，所述输出反相器包括：第十PMOS管和第十七NMOS管；其中，所述第十PMOS管的栅极端与所述第十七NMOS管的栅极端连接，同时与所述自偏置电压比较器连接，所述第十PMOS管的源极端接入电源电压，所述第十PMOS管的漏极端与所述第十七NMOS管的漏极端连接，同时作为所述比较电路的输出端，所述第十七NMOS管的源极端接地。
10.一种如权利要求1至9任一项所述数据读出电路的读出方法，其特征在于，所述读出方法包括：
在所述相变存储器进行读取操作时，将所述目标相变存储单元的字线置位到字线读电压；
在读信号有效之后，读使能信号有效之前，所述钳位电路通过所述参考读电流产生电路使所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压钳位至相同，所述电压_电流型全差分读电路使其两输出端的电压相同；
在读使能信号有效之后，所述目标相变存储单元所在位线根据所述目标相变存储单元当前状态产生相应的读电流，并由所述电压_电流型全差分读电路读取，同时所述电压_电流型全差分读电路还读取所述参考读电流产生电路产生的参考读电流，并对读电流和参考读电流进行差分处理，以产生两差分电压信号；
所述比较电路对两差分电压信号进行比较，输出一读出电压信号，实现藉由所述输出电压信号判断所述目标相变存储单元的当前状态。
11.根据权利要求10所述的读出方法，其特征在于，在读信号有效之后，读使能信号有效之前，所述目标相变存储单元的位线电压和所述参数匹配单元的位线电压相同，并且小于使所述目标相变存储单元发生相变的阈值电压。
12.根据权利要求10所述的读出方法，其特征在于，所述参考读电流大于所述目标相变存储单元高阻时的读电流，小于所述目标相变存储单元低阻时的读电流。
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