CN1477643A - 进行一致性比较动作的非易失存储装置 - Google Patents

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Abstract

设有数据检索时进行对存储单元行非易失地写入的存储信息跟检索信息的一致性比较动作的电流检测电路。该电流检测电路对如下两种电流进行比较：即与存放存储信息的存储单元行的各存储单元对应的各位线中流过的数据读出电流，以及与存放检索信息的各检索存储单元对应的各位线中流过的数据读出电流。

Description

进行一致性比较动作的非易失存储装置
技术领域
本发明涉及非易失存储装置，具体涉及具有进行给出的检索数据跟存储数据的一致性比较动作的数据检索功能的非易失存储装置。
背景技术
近年，作为新一代非易失存储装置，MRAM(Magnetic RandomMemory)器件正在为人们所关注。MRAM装置是一种采用在半导体集成电路上形成的多个薄膜磁体进行非易失的数据存储的、可对各薄膜磁体进行随机存取的非易失存储装置。
特别是，近年发表的文献表明，通过以利用磁隧道结的薄膜磁体作为存储单元，MRAM装置的性能有了飞跃发展。设有含磁隧道结的存储单元的MRAM装置公开于如下技术文献：“一种各单元采用磁隧道结与FET开关的10ns读写非易失存储阵列”(“A10ns Readand Write Non-Volatile Memory Array Using a Magnetic Tunnel Junctionand FET Switch in each Cell”，ISSCC Digest of Technical Papers，TA7.2，Feb.2000.)，“基于磁隧道结单元的非易失RAM”(“Nonvolatile RAMbased on Magnetic Tunnel Junction Elements”，IS SCC Digest ofTechnical Papers，TA7.3，Feb.2000.)，以及“一个256kb 3.0V 1T1MTJ的只读随机存储器”(“A 256kb 3.0V 1T1MTJ NonvolatileMagnetoresistive RAM”，ISSCC Digest of Technical Papers，TA7.6，Feb.2001.)。
图21是设有磁隧道结的存储单元(以下简称为“MTJ存储单元”)的结构示意图。
参照图21，MTJ存储单元包含：电阻按照磁写入的存储数据的数据电平变化的隧道磁电阻元件TMR和存取晶体管ATR。存取晶体管ATR位于位线BL和源电压线SL之间，跟隧道磁电阻元件TMR串联连接。一般采用在半导体基片上形成的场效应晶体管作为存取晶体管ATR。
MTJ存储单元中设有：用以在数据写入时分别流过不同方向的数据写入电流的位线BL与写入数位线WDL，用以指示数据读出的字线WL，以及数据读出时将隧道磁电阻元件TMR下拉至接地电压GND的源电压线SL。数据读出时，响应存取晶体管ATR的导通，隧道磁电阻元件TMR被电气连接于源电压线SL与位线BL之间。
图22是说明对MTJ存储单元进行数据写入动作的示意图。
参照图22，隧道磁电阻元件TMR中有：具有一定的固定磁化方向的磁体层(以下简称为“固定磁化层”)FL和按照外加磁场方向被磁化的磁体层(以下简称为“自由磁化层”)VL。在固定磁化层FL与自由磁化层VL之间，设有以绝缘体膜形成的隧道阻挡层TB。自由磁化层VL，按照写入存储数据的电平，跟固定磁化层FL同向或反向地被磁化。由这种固定磁化层FL、隧道阻挡层TB、以及自由磁化层VL来形成磁隧道结。
隧道磁电阻元件TMR的电阻，随固定磁化层FL与自由磁化层VL的各种磁化方向的相对关系而变化。具体而言，隧道磁电阻元件TMR的电阻，在固定磁化层FL磁化方向和自由磁化层VL磁化方向一致(平行)时成为最小值Rmin，在两者的磁化方向相反(反平行)时成为最大值Rmax。
数据写入时，字线WL被去激活，且存取晶体管ATR被截止。在该状态下，用以磁化自由磁化层VL的数据写入电流，分别在位线BL和写入数位线WDL中按写入数据电平确定的方向流动。
图23是说明在数据写入时的数据写入电流和隧道磁电阻元件的磁化方向之间的关系的示意图。
参照图23，横轴H(EA)表示隧道磁电阻元件TMR内自由磁化层VL中在易磁化轴(EA：Easy Axis)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中作用于难磁化轴(HA：Hard Axis)方向的磁场。磁场H(EA)与H(HA)分别对应于分别流过位线BL与写入数位线WDL的电流所产生的两个磁场中的一个与另一个。
在MTJ存储单元中，固定磁化层FL的固定磁化方向沿着自由磁化层VL的易磁化轴方向；自由磁化层VL基于存储数据的电平(“1”和“0”)沿易磁化轴方向跟固定磁化层FL平行或反向平行地被磁化。对应于自由磁化层VL的两个磁化方向，MTJ存储单元可以存储1位数据(“1”和“0”)。
自由磁化层VL的磁化方向，只在施加的磁场H(EA)和H(HA)之和位于图中所示的星形特性曲线的外侧区域的场合才能够重新改写。换言之，施加的数据写入磁场相当于星形特性曲线的内侧区域的强度时，自由磁化层VL的磁化方向不发生改变。
如星形特性曲线所示，通过对自由磁化层VL施加难磁化轴方向的磁场，可以降低使沿易磁化轴的磁化方向变化所必要的磁化阈值。如图23所示之例，设计了数据写入时的工作点时，在作为数据写入对象的MTJ存储单元中，可以将易磁化轴方向的数据写入磁场强度设计成HWR。换言之，对流过位线BL或写入数位线WDL的数据写入的电流值进行设计，以能够得到数据写入磁场HWR。一般，数据写入磁场HWR由切换磁化方向所必要的开关磁场HSW和余量ΔH之和表示。即，HWR＝HSW+ΔH。
为了改写MTJ存储单元的存储数据，即隧道磁电阻元件TMR的磁化方向，在写入数位线WDL和位线BL中必须流过预定电平以上的数据写入电流。由此，按照沿易磁化轴(EA)数据写入磁场的方向，隧道磁电阻元件TMR中的自由磁化层VL在跟固定磁化层FL平行或相反(反平行)的方向磁化。一经写入隧道磁电阻元件TMR的磁化方向，即MTJ存储单元的存储数据，将一直非易失地保持到进行新的数据写入时为止。
图24是说明从MTJ存储单元读出数据的示意图。
参照图24，数据读出时，存取晶体管ATR响应字线WL的激活而导通。于是，隧道磁电阻元件TMR在下拉至接地电压GND的状态跟位线BL电气连接。
在该状态下，如位线BL被上拉至预定电压，在包含位线BL和隧道磁电阻元件TMR的电流通路中，流过跟隧道磁电阻元件TMR的电阻对应的，也就是跟MTJ存储单元的存储数据的电平对应的存储单元电流Icell。例如，通过将存储单元电流Icell和预定的基准电流比较，就可从MTJ存储单元读出存储数据。
另外，即使数据读出时，数据读出电流流入隧道磁电阻元件TMR，而数据读出电流Is，一般设定在比上述数据写入电流小1～2个数量级左右。因此，数据读出时因数据读出电流Is的影响，而使MTJ存储单元的存储数据被错误改写的可能性很小。即，可以进行无破坏的的数据读出。
图25是半导体基片上制作的MTJ存储单元的结构图。
参照图25，半导体主基片SUB上形成的存取晶体管ATR，设有作为n型区的杂质区310与320和栅极330。杂质区310，经由接触孔341中形成的金属膜和源电压线SL电气连接。
写入数位线WDL，在设于源电压线SL的上层的金属布线层上形成。隧道磁电阻元件TMR，设置在写入数位线WDL的上层侧。隧道磁电阻元件TMR，经由搭接片350和形成于接触孔340的金属膜，跟存取晶体管ATR的杂质区320电气连接。搭接片350由导电物质形成，其设置目的是将隧道磁电阻元件TMR和存取晶体管ATR电气连接。位线BL设置在隧道磁电阻元件TMR的上层侧，和隧道磁电阻元件TMR电气连接。
通过数据写入电流与数据读出电流的位线BL和通过数据写入电流的写入数位线WDL，均由金属布线层构成。另一方面，字线WL，由于是为了控制存取晶体管ATR的栅电压而设，不需要主动、积极地通过电流。因此，从提高集成度的观点考虑，字线WL可以不另设置单独的金属布线层，而一般跟栅极330在同一布线层中由多晶硅层或多晶硅硅化物(polyside)层形成。
如此，MRAM装置通过半导体基片上集成设置的MTJ存储单元来进行非易失的数据存储。换言之，在各MTJ存储单元中，由于按照施加的数据写入磁场而可改写的磁化方向，改变隧道磁电阻元件TMR的电阻，通过使隧道磁电阻元件TMR的电阻Rmax与Rmin和存储数据的电平(“1”与“0”)分别对应，能够进行非易失的数据存储。
并且，作为不同类型的非易失存储装置，OUM(Ovonic UnifiedMemories：双向统一存储器)单元也正在为人们所关注。关于OUM的概要，例如，由日经微型器件2002年3月的第65页到78页的“非易失存储器最前端：从快闪存储器(flash)到OUM的由美国Intel所描述的未来景象”中所揭示。该OUM单元由薄膜的硫硒碲化合物(colcogenide)层和发热元件构成。根据由流过数据写入电流的发热元件的加热模式，该硫硒磁碲化合物被非晶化或结晶化。由于随非晶状态与结晶状态其硫硒碲化合物层的电阻分别不同，按照写入数据的电平进行分别对应于非晶化与结晶化的两种加热模式的数据写入电流的两种供给模式的设置，从而进行OUM单元中的非易失的数据存储。
如以上说明，在MTJ存储单元和OUM单元中，进行伴随电流供给的数据写入，并且，它们具有电阻随存储数据变化的共同点。
存储器件的主要应用之一，有输入检索数据进行是否和存储数据一致的一致性比较动作的相联存储器。现状是，这种相联存储器中，以CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)构成的交叉耦合闩锁为基本的SRAM(Static RandomAccess Memory：静态随机存取存储器)单元被使用。但SRAM单元存在的问题是：每个存储单元的面积大，还有是电源断开时数据丢失的易失存储器，其使用也并不方便。
对此，可以将现在一般使用的作为非易失存储装置的EEPOROM(Electrically Erasable/Programmaable Read Only Memory：电可擦可编程只读存储器)或快闪存储器(R)用于相联存储器，但EEPROM或快闪存储器(R)存在数据写入动作(编程动作)需要较长时间的问题。
发明内容
本发明的目的是供提一种克服上述问题点的、采用上述的MTJ存储单元或OUM单元等新方式的非易失存储器，以及高速进行相联存储器的所有一致性比较动作的非易失存储装置。
本发明的第一方面的非易失存储装置包含：矩阵设置的、各电阻随数据写入电流以非易失的写入的存储数据而变化的多个存储单元和各自对应于存储单元行设置的多个字线。在多个存储单元之中，属于预定的存储单元行的存储单元含有检索信息。而属于其它存储单元行的存储单元含有存储信息。还包含：数据检索时，用以进行由预定的存储单元行读出的检索信息和由被指定为数据检索对象的其它存储单元行之中的一条读出的存储信息之间的一致性比较动作的符合率比较电路。
本发明的非易失存储装置中设有：数据检索时进行向存储单元行上非易失写入的存储信息和检索信息之间的符合率比较的符合率比较电路。因此，本发明的优点在于：即使停止电源电压的供给的场合，也由于设有存储信息的存储单元的存储数据非易失的存储，能够非易失地稳定地进行一致性比较动作。
本发明的第二方面的非易换存储装置中包含：设有矩阵设置的、各电阻随数据写入电流以非易失的写入的存储数据而变化的多个存储单元的存储块和数据检索时用以进行和由外部输入的检索信息的一致性比较动作的符合率比较电路。该符合率比较电路含有用以暂时存储的存储部分。还包含：数据检索时用以将预先存储在存储块的存储信息转移到存储部分的控制电路。符合率比较电路进行转移到存储部分中的存储信息和检索信息之间的一致性比较动作。
本发明的非易失存储装置中设有：含有保持非易失存储数据的多个存储单元的存储块和数据检索时进行检索数据和存储信息之间的一致性比较动作的符合率比较电路。并且，符合率比较电路设有暂时将存储信息存储的存储部分，并设置由存储块向存储部分传送存储信息的控制电路。由此，通过在存储块上存储存储数据，即使停止电源电压的场合，也由于存储单元的存储数据被非易失地存储，可以在符合率比较电路中稳定地进行符合率比较。
本发明的第三方面的非易失存储装置包含：矩阵设置的、各电阻随数据写入电流以非易失的写入的存储数据而变化的多个存储单元；分别对应于存储单元行而设置的多个字线；分别对应于存储单元列而设置的多个位线；用以选择存储单元行与存储单元列的选择电路；以及对属于由选择电路选择的存储单元行和存储单元列二者之一的存储单元群，连续地进行数据写入或数据读出的控制电路。
本发明的非易失存储装置中设有：用以对存储单元行或存储单元列连续地进行数据写入或数据读出的控制电路。由此，可进行高速的数据读出与数据写入。
本发明的第四方面的非易失存储装置中包含：矩阵设置的、各电阻按照由数据写入电流非易失地写入的存储数据而变化的多个存储单元；分别对应于存储单元行而设置的多个字线；分别对应于存储单元列而设置的多个位线；以及将各数据写入与数据读出在多个周期上分割，并用流水线处理执行各周期的控制电路。
本发明的非易失存储装置中设有：将数据读出与数据写入分割为多个阶段进行流水线处理的控制电路。由此，能够进一步提高数据读出与数据写入的速度。
附图说明
图1是依据本发明实施例1的非易失存储装置的代表例而示出的MRAM装置的整体结构的简略示意框图。
图2是存储块的外围电路的示图。
图3是存储块10a的外围电路的详细电路图。
图4是地址闩锁电路的示意图。
图5是数据读出动作中的数据闩锁电路的示意图。
图6是进行数据检索动作的电路组的示意图。
图7是电路比较部件的电路构成图。
图8是在电流检测电路中检索动作的示意图。
图9是在电流检测电路中其它数据检索动作的示意图。
图10是在电流检测电路中再一种其它检索动作的示意图。
图11是依据本发明实施例1的MRAM装置的数据读出、数据写入以及数据检索动作等的波形图。
图12是说明依据本发明实施例1的MRAM装置的数据读出动作的波形图。
图13是说明依据本发明实施例1的MRAM装置的数据写入动作的波形图。
图14是说明依据本发明实施例1的变形例的存储块的外围电路的示意图。
图15是详细说明依据本发明实施例1的变形例的存储块的外围电路的电路图。
图16是依据本发明实施例2的MRAM装置的整体构成图。
图17是表示依据本发明实施例2的存储块的外围电路的电路图。
图18是构成存储单元行的存储单元的结构图。
图19是表示由OUM单元形成的依据实施例3的存储块的构成的电路图。
图20是表示OUM单元的结构的剖视图。
图21是设有磁隧道结的存储单元的结构的示意图。
图22是说明对MTJ存储单元的数据写入动作的示意图。
图23是说明数据写入时的数据写入电流和隧道磁电阻元件的磁化方向之间关系的示意图。
图24是说明从MTJ存储单元进行数据读出的示意图。
图25是在半导体基片上制作的MTJ存储单元的结构图。
具体实施方式
以下，参照附图就本发明的实施例作详细说明。另外，图中相同的符号表示同一或相当的部分。
实施例1
参照图1，作为依据本发明的实施例1的非易失存储装置的代表例而示出的MRAM装置1中有：响应控制信号CMD控制MRAM装置1的整体动作的控制电路5，以及包含矩阵状设置的MTJ存储单元MC的存储块10a与10b。
如后文清晰说明的那样，本发明的应用并不限于含有MTJ存储单元的MRAM装置，只要是含有其电阻随数据写入电流写入的存储数据的电平而非易失地改变的存储单元的非易失存储装置均可应用。
在此，存储块10a与10b中分别矩阵状布置的多个隧道磁电阻元件TMR的行和列，也分别称为存储单元行和存储单元列。并且，本实施例中对跟时钟信号CLK同步进行各种动作的场合进行说明。另外，该时钟信号CLK在控制电路5中生成，并向各内部电路输出，但未作相应的图示。
隧道磁电阻元件TMR的结构与数据存储原理，跟图21～图25中说明的相同，因此不再作详细说明。各隧道磁电阻元件TMR将H电平(“1”)与L电平(“0”)之一作为存储数据加以存储，电阻值随存储数据的电平而改变。
图1中所示的配置中包括：代表性地表示各存储块10a与10b的一个MTJ存储单元MC，与之对应的字线WL，写入数位线WDL，以及位线BL与源电压线SL。字线WL和写入数位线WDL沿行方向布置。位线BL与源电压线SL沿列方向布置。
并且，MRAM装置1中还设有：行选择电路20、25，读出/写入控制电路30～33，列选择电路40，以及数据控制电路41。
行选择电路20、25，基于行地址(row address)RA有选择地在成为存取对象的存储块10a与10b中进行行选择。并且，列选择电路40，基于列地址(column address)CA有选择地在成为存取对象的存储块10a与10b中进行列选择。
读出/写入控制电路30与31，控制在存储块10a中的数据读出、数据写入以及数据检索动作。并且，读出/写入控制电路32与33也同样控制在存储块10b中的数据读出、数据写入以及数据检索动作。具体而言，数据写入时，分别使行方向和列方向的数据写入电流流过：对应于选择存储单元的存储单元行(以下也称选择行)的写入数位线WDL和对应于选择存储单元的存储单元列(以下也称选择列)的位线BL。并且，数据读出时，对应于选择存储单元的字线WL被激活，数据读出电流通过选择存储单元与对应的位线BL。数据检索动作时，对应于选择存储单元行的字线WL被激活，数据检索电流(和数据读出电流相当)通过选择存储单元行的多个选择存储单元与各自对应的位线。
数据控制电路41控制输入数据(写入数据)DIN、输出数据(读出数据)DOUT等数据的输入输出，并向内部电路传送或向外部输出。
另外，信号、信号线与数据等二值的高电压状态(电源电压Vcc1、Vcc2)与低电压状态(接地电压GND)，在下文中分别称为“H电平”与“L电平”。
参照图2，存储块10a与10b的外围电路中，行选择电路20中包含：对应于存储块10a设置的地址闩锁电路15a，行译码器61，字/数位线驱动器WDr1a，对应于存储块10b设置的地址闩锁电路15b，行译码器63，以及字/数位线驱动器WDr1b。同样地，行选择电路25中包含：对应于存储块10a设置的地址闩锁电路14a，行译码器60，字/数位线驱动器WDr0a，对应于存储块10b设置的地址闩锁电路14b，行译码器62，以及字/数位线驱动器WDr0b。
地址闩锁电路14a、15a、14b、15b暂时保持行地址RA，并将保持的行地址RA跟时钟信号CLK同步的定时中分别向行译码器60～63输出。行译码器60、61将闩锁在地址闩锁电路14a、15a中的行地址RA进行译码，并将译码结果保持在未图示的内部闩锁电路中，并传到字/数位线驱动器WDr0a、WDr1a。行译码器62、63也同样对闩锁在地址闩锁电路14b、15b中的行地址RA进行译码，并将译码结果传送到字/数位线驱动器WDr0b、WDr1b。
字/数位线驱动器WDr0a、WDr1a根据行译码器60、61的译码结果来激活存储块10a的字线WL与写入数位线WDL。并且，字/数位线驱动器WDr0b、WDr1b根据行译码器62、63的译码结果来激活存储块10b的字线WL与写入数位线WDL。
列选择电路40中含有：地址闩锁电路16；列译码器45；在后述的数据检索动作中，用以对存储块10a与10b的位线BL进行后述的屏蔽控制的屏蔽控制电路55；以及用以进行检索数据和存储数据的一致性比较动作的电流检测电路50。
地址闩锁电路16暂时保持列地址CA，并将保持的行地址RA以跟时钟信号CLK同步的定时向列译码器45输出。
列译码器45对由地址闩锁电路16闩锁的列地址CA进行译码，并将译码结果保持在未图示的内部闩锁电路中，并且基于保持的列地址CA，在存储块10a与10b中进行列选择即位线选择。
并且，数据控制电路41中包含：数据读出时，用以将从读出/写入控制电路31与32读出的数据作为读出数据DOUT向外部输出的数据读出电路75；数据写入时，用以将基于写入数据DIN的数据写入控制信号WDTa、WDTb对读出/写入控制电路30～33输出的写入驱动器控制电路76；数据检索动作时，用以设定从电流检测电路50输出的成为检索结果指标的基准电流的加权设定电路65；以及数据检索动作时，根据从电流检测电路50的检索结果跟由加权设定电路65设定的基准电流，生成其比较判断结果CMP的加权检测电路70。并且，读出数据DOUT从数据读出电路75的数据输出结点nf输出。
参照图3，存储块10a中MTJ存储单元MC以矩阵状配置。这里，举出了在存储块10a中四行四列的矩阵配置的存储单元MC之一例。如已说明，分别对应于存储单元行布置字线WL与写入数位线WDL，分别对应于存储单元列布置位线BL与源电压线SL。各MTJ存储单元MC同样具有图21中所说明的结构，并含有在对应的位线BL与源电压线SL之间串联连接的、隧道磁电阻元件TMR与存取晶体管ATR。
如已说明，隧道磁电阻元件TMR设有对应于磁化方向的电阻。也就是，数据读出前各MTJ存储单元中，为了存储H电平(“1”)或L电平(“0”)的数据，隧道磁电阻元件TMR被沿预定方向磁化，其电阻被设定在Rmax或Rmin上。
源电压线SL跟接地电压GND连接。从而，各存取晶体管ATR的源电压在读出/写入控制电路30中跟接地电压GND电气连接。结果，在对应的字线WL被激活至H电平的选择行中，隧道磁电阻元件TMR以下拉至接地电压GND的状态与位线BL连接。
再有，存储块10a中还包含为形成检索单元行RL而布置的多个检索单元RMC。检索单元RMC作为数据检索时的检索对象的选择单元而设置。各检索单元RMC具有跟MTJ存储单元MC同样的结构与特性。因此，检索单元RMC由在作为有效位的MTJ存储单元MC之外的一行另外设置的MTJ单元构成。
这样，使检索单元RMC具有跟MTJ存储单元MC同样的结构与形状，从而不需要制作检索单元的特别的设计或制造工艺。因此，将不会有制造工艺的复杂化而来的晶片面积增加与存储阵列的加工余量降低等问题，可制造检索单元。特别是，能够确保存储块10a内的结构的连续性，并且，也能有利于MTJ存储单元MC与检索单元RMC的制造特性的稳定。
检索单元RMC以跟MTJ存储单元MC共有存储单元列的方式配置。并且，对应于检索单元行RL布置检索字线RWL与检索写入数位线RWDL。
因此，各检索单元RMC中，设有在对应的位线BL与源电压线SL之间串联连接的、隧道磁电阻元件TMR与存取晶体管ATR。在各检索单元RMC中，存取晶体管ATR的栅极跟检索字线RWL连接。另外，这里，仅对存储块10a的结构进行上述的说明，但存储块10b也具有同样的结构。
行选择电路20与25中设有：在每个存储单元行上配置的字线驱动器80与写入数位线驱动器85。各字线驱动器80的电压由电源电压Vcc2与接地电压GND的供给，各写入数位线驱动器85的电压由电源电压Vcc1与接地电压GND的供给，但图中未示出。另外，电源电压Vcc1比电源电压Vcc2高，即，|(Vcc1-GND)|＞|(Vcc2-GND)|。
各字线驱动器80设在各字线WL的一端，并基于来自行译码器60与61的存储单元行的译码结果来控制对应的字线WL的激活状态。具体而言，字线WL根据字线驱动器80，在激活时跟电源电压Vcc2(H电平)连接，而被去激活时跟接地电压GND连接。
各写入数位线驱动器85设于各写入数位线WDL的一端，并基于来自行译码器60与61的存储单元行的译码结果来控制对应的写入数位线WDL的激活状态。具体而言，通过写入数位线驱动器85，写入数位线WDL在激活时跟电源电压Vcc1(H电平)连接，被去激活时跟接地电压GND连接。
行译码器60与61按照行地址RA选择存储单元行时，将对应的写入数位线WDL设定为H电平(电源电压Vcc1)。而除此之外的写入数位线WDL设定为L电平(接地电压GND)。
并且，写入数位线WDL的另一端跟接地电压GND连接。因此，数据写入时，在激活的写入数位线WDL上流过从写入数位线驱动器85到接地电压GND方向的数据写入电流Ip。
另一方面，数据读出时，字线驱动器80基于对应的存储单元行的译码结果，激活对应的字线WL。对此作出响应，对应于选择行的存取晶体管ATR导通，隧道磁电阻元件TMR在位线BL与源电压线SL之间电气连接。这样，进行存储块10a中的行选择动作。
同样的结构对应于各存储单元行的字线WL与写入数位线WDL以同样的方式设置。另外，如图3所示，字线驱动器80与写入数位线驱动器85在每个存储单元行上参差着布置。就是说，字线驱动器80与写入数位线驱动器85每行交互地配置在字线WL与写入数位线WDL的一端，以及字线WL与写入数位线WDL的另一端。从而，使行选择电路20、25被小面积高效率地布置。
数据控制电路41含有写入驱动器控制电路76。写入驱动器控制电路76响应来自控制电路5的动作指示而动作。写入驱动器控制电路76动作时，根据输入数据DIN以及来自列译码器45的列选择结果，在每存储单元列中设定数据写入控制信号WDTa、WDTb。
读出/写入控制电路30中还包括：在每个存储单元列上设置的写入驱动器WDVa。同样地，读出/写入控制电路31中包括：在每个存储单元列上设置的写入驱动器WDVb。各存储单元列中，写入驱动器WDVa，按照对应的数据写入控制信号WDTa，用电源电压Vcc1或接地电压GND驱动对应的位线BL的一端。同样地，写入驱动器WDVb，按照对应的数据写入控制信号WDTb，用电源电压Vcc1或接地电压GND驱动对应的位线BL的另一端。
数据写入时，对应于选择列的数据写入控制信号WDTa和WDTb，按照写入数据的电平，分别被设定在H电平和L电平中的一个和另一个上。例如，写入H电平(“1”)的数据时，为了数据写入电流+Iw在沿写入驱动器WDVa到WDVb的方向流动，数据写入控制信号WDTa被设定于H电平，WDTb被设定于L电平。相反地，写入L电平(“0”)的数据时，为了数据写入电流-Iw沿写入驱动器WDVb到WDVa的方向流动，数据写入控制信号WDTb被设定于H电平，WDTa被设定于L电平。以下，将不同方向的数据写入电流+Iw与-Iw统称为数据写入电流±Iw。
在非选择列中，数据写入控制信号WDTa与WDTb各自被设定在L电平上。
因此，数据写入电流Ip与±Iw分别流入对应的写入数位线WDL与位线BL的隧道磁电阻元件TMR，写入数据被按照数据写入电流±Iw的方向以磁方式写入。对应于各存储单元列的位线BL也以同样的结构设置。
读出/写入控制电路31中还包括：传送对应于选择存储单元的电阻的电压的数据线DIOa，以及设于数据线DIOa与各位线BL之间的列选择栅RCSG。在列选择栅RCSG的栅极上，连接表示对应的存储单元列的选择状态的读出列选择线RCSL。在对应的存储单元列被选择时，各读出列选择线RCSL被激活至H电平。同样的结构也对应各存储单元列设置。也就是，数据线DIOa为存储块10a内的位线BL所共有。
通过这样的结构，选择存储单元在数据读出时，经由选择列的位线BL与对应的列选择栅RCSG跟数据线DIOa电气连接。
并且，数据控制电路41中还包括数据读出电路75。
数据读出电路75，跟数据线DIOa电气连接，并在数据读出时由未图示的内部读出放大器将读出数据放大并向外部输出。具体而言，数据读出时将对应于选择存储单元的存储数据的数据线DIOa的电压电平和预定的基准电压电平之差放大，从而使读出数据DOUT迁移至H电平或L电平的状态，并从输出结点nf输出。
参照图4，地址闩锁电路14a中有并行设置的多个闩锁电路140。闩锁电路140将各个1位的行地址RA跟来自控制电路5的控制信号与时钟信号CLK同步并保持，并向行译码器60输出。同样地，其它地址闩锁电路14b、15a、15b将输入的行地址RA的输入跟来自控制电路5的控制信号与时钟信号CLK同步并保持，并分别向行译码器62、61、63输出。另外，对应于列译码器45设置的地址闩锁电路16也具有同样的结构，使输入的列地址CA跟来自控制电路5的控制信号与时钟信号CLK同步并保持，并向列译码器45输出。
图5所示的数据闩锁电路，在数据读出电路75中接受用以放大读出数据DOUT并输出的来自读出放大器(未作图示)的输入。
参照图5，开关电路150把由读出放大器(未作图示)放大的读出数据DOUT的输入跟时钟信号CLK同步，并向闩锁电路145、146转换输出。闩锁电路145与146跟时钟信号CLK同步，并经由开关电路150有选择地保持输入的读出数据DOUT。开关电路155跟时钟信号CLK同步，有选择地切换闩锁电路145、146，将读出数据DOUT向外部输出。
另外，这里，虽然说明了数据读出电路75内输出读出数据DOUT时的数据闩锁电路的构成，但写入驱动器控制电路76内也装有同样的数据闩锁电路。具体而言，在输入(写入)数据DIN被输入的场合，跟时钟信号CLK同步并由数据闩锁电路保持写入数据DIN，并可跟时钟信号CLK同步地在开关电路中有选择地转换输出。
接着，说明本发明实施例1的MRAM装置中的数据检索动作。
作为一例，本发明的数据检索动作是，例如将存储块10a作为存储数据方，将写入存储块10b的检索行上被写入的数据作为检索数据，进行同一列的数据是否一致的一致性比较动作。另外，在存储块10a上，预先将存储数据存储在每个存储单元行。并且，也在存储块10b的检索行存储(输入)检索数据。
参照图6，进行数据检索动作的电路组中设有：电流检测电路50、加权检测电路70以及加权设定电路65。
电流检测电路50中包含：将固定的电流供给传感线S0与S1的电流供给源90，设在每列的、用以比较检索数据和存储数据的数据电平的电路比较部件CMU，以及生成将流过传感线S0与S1的电流量合计而成的电流Idt的电流加法电路135。
加权设定电路65中包含：用以按照多个位的控制信号CT的输入保持该输入的位信息的闩锁电路120，生成用以按照保持的位信息调整基准电流的生成译码信号的加权译码器125，以及可向结点Np上并行供给电流的多个电流源部件IdrU。电流源部件IdrU中有电流源Cus和P型沟道MOS晶体管PT。晶体管PT响应来自加权译码器125的译码信号，将来自对应的电流源Cus的电流供给结点Np。具体而言，响应译码信号(L电平)从电流源Cus向结点Np供给电流。因此，按照来自加权译码器125的译码信号可调整向结点Np供给的电流。
晶体管130设在结点Np和接地电压GND之间，其栅极跟Np电气连接。晶体管131设在接地电压GND和结点Nq之间，其栅极跟结点Np电气连接。从而，由晶体管130与131形成电流反射镜(current mirror)电路，跟通过晶体管130电流量相同的电流量作为基准电流Iref经由晶体管131流入结点Nq。
加权检测电路70按照将由电流加法电路135输出的电流Idt跟由加权设定电路65设定的基准电流Iref的比较，输出比较判断结果CMP。具体而言，比较来自电流检测电路50的电流Idt是否比基准电流Iref大。例如，比较判断结果CMP可这样表示：如电流Idt大于基准电流Iref表示为H电平，如电流Idt不到基准电流则表示为L电平。
参照图7，构成本发明实施例1的电流检测电路50的电路比较部件CMU中，有晶体管100～115。晶体管100设在电源电压Vcc1和结点N0之间，其栅极跟结点N0电气连接。晶体管101设在电源电压Vcc1和结点N1之间，其栅极跟结点N0电气连接。晶体管102设在结点N3和电源电压Vcc1之间，其栅极跟结点N2电气连接。晶体管103设在电源电压Vcc1和结点N2之间，其栅极跟结点N2电气连接。晶体管104与105在结点N0和接地电压GND之间串联连接，其各自的栅极跟位线BL0与来自屏蔽控制电路55的选择线MSK电气连接。晶体管106与107在结点N3和接地电压GND之间串联连接，其各自的栅极跟位线BL0与来自屏蔽控制电路55的选择线MSK电气连接。晶体管108设在结点N3和接地电压GND之间，其栅极跟结点N3电气连接。晶体管109设在传感线S0和接地电压GND之间，其栅极跟结点N3电气连接。
晶体管110设在传感线S1和接地电压GND之间，其栅极跟结点N1电气连接。晶体管111设在结点N1和接地电压GND之间，其栅极跟结点N1电气连接。晶体管112与113设在结点N1和接地电压GND之间，其各自的栅极跟位线BLR与从屏蔽控制电路55的选择线MSK电气连接。晶体管114与115设在结点N2和接地电压GND之间，其各自的栅极跟位线BLR和来自屏蔽控制电路55的选择线MSK电气连接。再有，本实施例中数据存储方的位线标记为位线BL0，检索数据方的位线标记为BLR。另外，这里，作为一例，晶体管100～103设为P型沟道MOS晶体管，而晶体管104～115设为N型沟道MOS晶体管。
另外，这里就电路比较部件CMU中的一个作了说明了，但由于其它的电路比较部件具有同样的结构，其说明不再重复。
采用图8对电流检测电路50的数据检索动作进行说明。
作为一例，这里就比较预先在存储块10a上存储的1位的存储数据和存储在存储块10b的检索行的1位的检索数据的场合的电路动作进行说明。另外，这里把来自屏蔽控制电路55的选择线MSK设定为H电平，以下的例中也如此。
检索数据方的位线BLR例如设为L电平，而存储数据方的存储块10a的选择行的位线BL0设为L电平。晶体管100与101构成电流反射镜，它们响应输入晶体管104的位线BL0的电压电平，决定流过晶体管110与111的通过电流量。同样地，晶体管102与103构成电流反射镜，它们响应输入晶体管114的位线BLR的电压电平，决定流过晶体管108与109的通过电流量。
这样，由于晶体管104的栅极的电压电平为L电平，流入由晶体管110与111构成的电流反射镜的电流成为零电流。就是说，不形成经由晶体管110从电流供给源90流至接地电压GND的电流通路。另一方面，由于晶体管114的栅极电压电平为L电平，流入由晶体管108与109构成的电流反射镜的电流成为零电流。就是说，不形成经由晶体管109从电流供给源90流至接地电压GND的电流通路。
因此，此种情况下，通过传感线S0与S1的来自电流供给源90的预定电流量，在通过该电路比较部件CMU时不改变。
采用图9说明电流检测电路50中的其它一种数据检索动作。
以下，具体就当位线BL0的电压电平为H电平，位线BLR为L电平的场合进行说明。此时，由于晶体管104的栅极的电压电平为H电平，流入由晶体管110与111构成的电流反射镜的电流成为大电流。就是说，形成从电流供给源90经由晶体管110到接地电压GND的电流通路。另一方面，由于晶体管114的栅极电压电平为L电平，流入由晶体管108与109构成的电流反射镜的电流成为零电流。就是说，不形成经由晶体管109从电流供给源90流至接地电压GND的电流通路。
因此，此种情况下，通过传感线S0与S1的来自电流供给源90的预定电流量在通过该电路比较部件CMU时，通过传感线S1的电流值改变为减少了流过电流反射镜的大电流的值。
用图10说明电流检测电路50中的又一种数据检索动作。
具体而言，就位线BL0的电压电平为H电平，位线BLR为H电平的场合进行说明。此时，由于晶体管104的栅极的电压电平为H电平，使流入由晶体管110与111构成的电流反射镜的电流成为大电流。但是，响应位线BLR的电压电平为H电平，晶体管112与113导通。就是说，结点N1经由晶体管112与113下拉至接地电压GND。因此，晶体管110截止，不形成从电流供给源90经由晶体管110到接地电压GND的电流通路。
另一方面，由于晶体管114的栅极的电压电平为H电平，使流入由晶体管108与109构成的电流反射镜的电流成为大电流。但是，响应位线BL0的电压电平为H电平，晶体管106与107导通。就是说，结点N3经由晶体管106与107下拉至接地电压GND。因此，晶体管109截止，不形成从电流供给源90经由晶体管109到接地电压GND的电流通路。
因此，此种情况下，通过传感线S0与S1的来自电流供给源90的预定电流量，在通过该电路比较部件CMU时不发生改变。
从而，在电路比较部件CMU中比较对应于数据存储方的存储块10a的选择行的位线BL0和检索数据方的位线BLR的场合，如果一致时，电路比较部件CMU中，不对传感线S0与S1形成流入接地电压GND的电流通路。另一方面，不一致时，电路比较部件CMU中，对传感线S0与S1之一形成流入接地电压GND的电流通路。换言之，一致时，不会从传感线S0、S1抽出电流而维持原样，不一致时，从传感线S0、S1之一抽出电流。由此，选择行中的所有位(同一列)上检索数据和存储数据一致时，从电流供给源90流入传感线S0与S1的电流量完全不改变地流入电流加法电路135。
另一方面，至少有一个不相一致的位时，由于对应的位中形成电流通路，结果流入电流加法电路135的电流量成为比最初预定的电流量减少的值。
因此，按照加权比较电路中跟基准电流Iref的比较，能够检测检索数据跟存储在选择行中的存储数据之间的符合率(命中率)。具体而言，来自电流加法电路135的输出电流Idt比基准电流Iref更大时符合率高，反之，输出电流Idt小时符合率低。
在存储数据方的存储块10a中每个存储单元行依次进行该数据检索动作，可判定符合率高的存储单元行。
并且，屏蔽控制电路55在数据检索动作中进行屏蔽控制。具体而言，对构成检索行的检索单元，给对应于未写入的检索单元的列(位)加以屏蔽。就是说，将对应的选择线MSK设定于L电平。由此，对应于设定为L电平的选择线MSK的电路比较部件CMU，成为被去激活状态。因此，不用进行对没必要的位的数据检索动作，只进行跟检索数据相同的位的数据检索动作，从而可使数据检索高速化，同时能够降低动作所需的功耗。
另外，本实施例中虽然说明将存储块10a作为存储数据方的存储块，并在存储块10b的检索行上输入检索数据(数据写入)进行数据检索动作的场合，但并不限于此，也可将存储块10b作为存储数据方的存储块，并在存储块10a的检索行上输入检索数据而进行同样的数据检索动作。并且，也可以分别在存储块10a与10b的检索行上输入相同的检索数据，以存储块10a与10b共同作为存储数据方的存储块进行同样的数据检索动作。
用图11说明按照本发明实施例1的MRAM装置的数据读出、数据写入、以及数据检索动作。
参照图11，时钟信号CLK以预定周期重复H电平(激活状态)与被去激活状态(L电平)。将时钟信号CLK的激活边沿分别用时刻T10～T17、…表示。
首先，说明向选择单元的数据写入动作。
在时刻T10，输入片选信号CS与写入指令WT时，在时钟激活边沿即时刻T10，写入控制信号WTE被设定为H电平。该写入控制信号WTE由控制电路5来生成。
在时刻T10，响应写入控制信号WTE与时钟信号CLK，行地址与列地址在地址闩锁电路14a、15a、14b、15b与16中被闩锁。
基于时刻T10的地址闩锁内容，进行行选择与列选择。具体而言，进行图2所示的行译码器60～63与列译码器45中的译码处理。并且，选择存储块与非选择存储块的判别，基于在时刻T10闩锁的地址信息来进行。再有，为了数据写入，写入数据DIN传送到写入驱动器控制电路76内的数据闩锁电路而被闩锁。并且，基于闩锁在数据闩锁电路的写入数据，写入驱动器控制电路76生成用以最初数据写入的数据写入控制信号WDTa、WDTb。这样，可进行用以供给数据写入电流的准备动作。
在下一个时钟信号CLK的前沿即时刻T11，激活对应于时刻T10闩锁的行地址的写入数位线WDL。并且，数据写入控制信号WDTa、WDTb被分别传送到分别对应于跟列地址对应的的选择位线BL的写入驱动器WDVa、WDVb。
结果，在选择写入数位线WDL与选择位线BL上流过将写入数据DIN写入的数据写入电流。从而，进行对选择单元的数据写入。
接着说明关于选择单元的数据读出动作。
在时刻T12，片选信号CS与读出指令RD被输入时，在时钟激活边沿即时刻T12，读出控制信号RAD被设定为H电平。该读出控制信号RAD由控制电路5来生成。
在时刻T12，响应读出控制信号RAD与时钟信号CLK，和上述的一样，行地址与列地址在地址闩锁电路14a、15a、14b、15b与16中被闩锁。
并且，跟上述同样，基于时刻T12的地址闩锁内容，进行行选择与列选择。具体而言，进行图2所示的行译码器60～63与列译码器45中的译码处理。
进而，预充电电路(未图示)完成对于在数据读出动作前预充电至预定电压的各位线BL的预充电动作。
在下一个时钟信号CLK的前沿即时刻T13，激活对应于时刻T12被闩锁的行地址的字线WL。并且，对应于列地址CA的位线BL的读出列选择线被激活。结果，在选择位线BL上产生对应于选择存储单元的存储数据Rmax或Rmin的电压(电流)。
由此，数据读出电路75中读出数据DOUT从时刻T13经过预定时段后，由读出放大器放大至有效的振幅，并在数据闩锁电路中被闩锁并输出。从而进行对选择单元的数据读出。
接着，说明关于向检索单元的数据写入动作。
在时刻T14，输入片选信号CS与写入指令WT时，在时钟激活边沿即时刻T14，写入控制信号WTE被设定为H电平。由此，进行跟所说明的时刻T10与时刻T11相同的动作。具体而言，通过基于闩锁的地址信息的译码处理，进行行与列的选择。就是说，在时刻T15，检索写入数位线RWDL与检索位线RBL中流过用以将输入数据DIN写入的数据写入电流。从而，进行对检索单元的数据写入。
接着，说明数据检索动作。
数据检索动作中，在时钟信号CLK的激活边沿即时刻T16，响应片选信号CS、读出指令RD以及写入指令WT的激活状态，检索控制信号CP被设定于H电平。该检索控制信号CP由控制电路5生成。
在时刻T16，响应检索控制信号CP与时钟信号CLK，跟上述同样地，行地址与列地址在地址闩锁电路14a、15a、14b、15b与16中被闩锁。
并且，基于跟上述同样的地址闩锁内容，行选择与列选择被执行。具体而言，进行图2所示的行译码器60～63与列译码器45中的译码处理。
再有，预充电电路(未图示)完成对于在数据检索动作前被预充电至预定电压的各位线BL的预充电动作。
在下一个时钟信号CLK的前沿时间即时刻T17，对应于在时刻T16被闩锁的行地址，数据存储方的字线WL与检索数据方的检索字线RWL被激活。由此，在数据检索方的字线WL被激活的选择行中的各位线BL和检索数据方的检索字线RWL被激活的检索行中的各位线BLR上流过数据检索电流(相当于数据读出电流)。其结果，在各选择位线BL、BLR中，产生对应于选择存储单元的存储数据Rmax或Rmin的电压(电流)，并传送至配置于每个存储单元列的电路比较部件CMU上。
由此，在电流检测电路50中进行上述的一致性比较动作。具体而言，在加权检测电路70中，流过传感线S0与S1的合计的电流量Idt和基准电流Iref被比较，并输出其比较判断结果CMP。例如，当流过传感线S0与S1的合计的电流量Idt大于基准电流Iref，则选择行中存储数据和检索数据之间的符合率判断为高。具体而言，比较判断结果CMP设定为H电平(未图示)。从而，可对检索单元进行数据检索。
本实施例中，如后述说明，多个位的数据读出动作对应于时钟信号CLK的各周期分割为多个阶段(stage)，来进行流水线处理。
用图12来说明按照实施例1的MRAM装置的数据读出动作。
如上所述，时钟信号CLK以预定的周期重复激活状态(H电平)与去激活状态(L电平)。时钟信号CLK的激活边沿分别由时刻T1～T6、…表示，其对应的时钟信号周期由周期160～164、…表示。在时刻T1输入如上所述的片选信号CS与读出指令RD时，在时钟激活边沿即时刻T1～T4，读出控制信号RAD被设定为H电平。
并且，响应读出控制信号RAD与时钟信号CLK，行地址RA0与列地址CA0在地址闩锁电路14a、15a、14b、15b与16中被闩锁。
在周期160中，进行如上所述的行译码器60～63与列译码器45中的译码处理。
再有，未图示的预充电电路，完成对在数据读出动作前以预定电压预充电的各位线BL的预充电动作。并且，选择存储块与非选择存储块的识别，基于在时刻T1闩锁的地址信息来进行。
在下一周期161(时刻T2～T3)中，在时刻T1由行译码器与列译码器译码处理的数据被闩锁，对应于行地址RA0的字线WL被激活。并且，对应于列地址CA0的位线BL0的读出列选择线RCSL被激活。其结果，在选择存储块10a的选择位线BL0上，产生对应于选择存储单元的存储数据Rmax或Rmin的电压(电流)。
由此，在数据读出电路75中读出数据，并在周期161的中途放大至有效的振幅，闩锁电路145中的闩锁数据LD0从该时刻开始成为有效。
并且，在流水线处理的数据读出动作时，行地址RA(RA＝RA0)被固定，而列地址CA在每个周期以成组(burst)方式更新。图12中，示出这种脉冲动作的最初的四次，并代表性地示出对应于列地址CA0～CA3的数据读出。
在周期161开始的时刻T2，新的列地址CA1在地址闩锁电路16中被闩锁，在周期161中，进行对应于列地址CA1的列选择处理。
闩锁电路145中被闩锁的有效的闩锁数据LD0，响应下一个时钟信号激活边沿(时刻T3)，传送至开关电路155。因此，在下一周期162(时刻T3～T4)中，开关电路155输出对应于列地址CA0与行地址RA0的读出数据DOUT(LD0)。
这样，数据读出动作被分割为分别相当于周期160～162的第一～第三阶段来流水线处理。在第一阶段(周期160)，进行实质性的阵列动作，并且进行地址信息的读取、闩锁与译码处理。在第二阶段(周期161)，选择字线被激活，位线电压(电流)按照选择存储单元的存储数据而变化，并进行基于该位线电压(电流)的数据读出电路75中的放大动作。再有，在第三阶段(周期162)，输出对应于在第一阶段中读取的地址信息的读出数据。
在周期162中，跟对应于列地址CA0的上述第三阶段的处理并行，进行对应于列地址CA2的上述第一阶段的处理与对应于列地址CA1的上述第二阶段的处理。就是说，在周期162中，对应于列地址CA1的位线被选择。并且，在周期162开始的时刻T3，新的列地址CA2在地址闩锁电路14a、15a中被闩锁，在周期162中，进行对应于列地址CA2的列选择处理。
在周期163之后，由于进行同样的流水线处理，在周期163与164中，各自对应于列地址CA2与CA3的位线BL2与BL3分别被选择，并且，分别输出对应于在周期161与162中分别取得的列地址CA2与CA3的读出数据DOUT(LD2，LD3)。并且，读出数据DOUT在闩锁电路145与146中跟时钟信号CLK同步地被交互闩锁并输出。
如上所述，能够连续的将读出数据沿列方向(位线)高效率地输出。因此，由于能够使选择行中的数据读出动作快速进行，并且，基于数据检索动作的比较判断结果CMP，存放存储数据的预定存储单元行的数据读出可高速进行。
并且，由于将数据读出动作分割为多个阶段进行流水线处理，可通过响应时钟信号CLK的高频率处理，使数据读出迅速。
并且，以上说明了沿列方向连续输出读出数据的结构，但也可以沿行方向(字线)连续地输出读出数据。具体而言，这可以通过将列地址固定，而在各周期上对行地址以成组方式进行更新来实现。
并且，如以下说明，多个位的数据写入动作也对应于时钟信号CLK的各周期分割为多个阶段，进行流水线处理。
用图13说明实施例1的MRAM装置中的数据写入动作。
跟图12一样，时钟信号CLK的激活边沿用时刻T1～T6、…表示，其对应的时钟信号周期也由周期160～164、…分别表示。在时刻T1，如上所述，输入片选信号CS与写入指令WT时，写入控制信号WTE被设定为H电平。
图13中，代表性地示出最初四次的数据写入。
并且，响应写入控制信号WTE与时钟信号CLK，行地址RA0与列地址CA0分别在地址闩锁电路14a、15a与地址闩锁电路16上被闩锁。
在周期160中，进行行译码器60～63或列译码器45中的译码处理。进而，为进行最初的数据写入，写入数据DIN被传送至图5所示的数据闩锁电路并被闩锁。
在周期160中，基于闩锁在数据闩锁电路的写入数据，写入驱动器控制电路76生成用于最初的数据写入的数据写入控制信号WDTa、WDTb。这样，在下一周期161中进行为实际供给数据写入电流的准备动作。
在下一周期161(时刻T2～T3)中，在时刻T1在行译码器与列译码器中经译码处理的数据被闩锁，对应于行地址RA0的写入数位线WDL被激活。并且，在选择存储块10a中，数据写入控制信号WDTa、WDTb被分别传送至分别对应于列地址CA0的选择位线BL0上的写入驱动器WDVa、WDVb。
结果，在选择存储块10a的选择写入数位线(一条)与选择位线BL0中流过用以将写入数据写入的数据写入电流。从而，最初的数据写入被执行。
并且，在数据写入动作时，行地址RA(RA＝RA0)也被固定，而列地址CA在各周期中以成组方式更新。因此，在周期161开始的时刻T2，新的列地址CA1在地址闩锁电路16中被闩锁，并在周期161中，进行对应于列地址CA1的列选择处理。进而，在时刻T2，下一个写入数据DIN被传送至数据闩锁电路而被闩锁。
这样，一次的数据写入动作被分割为多个数据写入，在各数据写入中一位一位地连续写入输入数据DIN。数据写入被分割为分别相当于周期160～161的第一～第二阶段来进行流水线处理。在第一阶段(周期160)进行实质性的阵列动作，并且进行地址信息的读取、输入数据的传送以及数据写入电流的供给准备。在第二阶段(周期161)，由对应于激活的选择字线与选择位线的写入驱动器控制电路实际供给数据写入电流。
在周期161中，跟对应于列地址CA0的上述第二阶段的处理并行，进行对应于下一个列地址CA1的上述第一阶段的处理。
由于在周期162之后，也同样进行流水线处理，在周期162与163中分别读取列地址CA2与CA3，写入数据传送至数据闩锁电路而被闩锁。并且，在周期162中进行对应于写入数据的数据写入电流的供给准备，而在周期163中进行对应于下一个写入数据的数据写入电流的供给准备。
结果，在周期162～164中，对应于列地址CA1～CA3的选择位线BL1～BL3分别被选择，而对应于在周期161～163中取出的列地址CA1～CA3的写入数据分别被写入。
如上说明的那样，可连续将写入数据沿列方向(位线)高效率地输入。因此，由于能使选择行中的数据写入动作高速进行，将用于数据检索动作的存储数据存放在各存储单元行时，能够高速进行数据写入动作。
再有，由于将数据写入动作分割为多个阶段而进行流水线处理，可通过响应时钟信号CLK的高频率处理，使数据写入高速化。
并且，以上是关于沿列方向的连续将写入数据写入的结构进行说明，但也可以沿行方向(字线)进行连续的写入数据的写入。具体而言，能够将列地址固定，而通过将行地址按每个周期以成组方式更新来实现。
实施例1之变形例
以下，依据本发明的实施例1之变形例说明其它的MRAM装置的结构。
参照图14，依据本发明的实施例1之变形例的存储块10a与存储块10b的外围电路，跟图2的存储块10a、10b的外围电路的电路结构相比，不同之处在于：以列选择电路40a替代列选择电路40，以读出/写入控制电路31#、32#来替代读出/写入控制电路31、32，以及以数据控制电路41#来替代数据控制电路41。其它与图2所示的依据实施1的外围电路的电路组的结构相同，因此不再作详细说明。
列选择电路40a与列选择电路40相比，不同之处在于，它还包含：用以将来自存储块10a的数据放大的读出放大器带(sense amplifierband)SAG和用以将来自存储块10b的数据放大的读出放大器带SAGR。其它则相同，因此不再作详细说明。
并且，数据控制电路41#与数据控制电路41相比，不同之处在于：以数据读出电路75#来替代数据读出电路75。具体而言，不同之处在于：数据读出电路75设有在内部放大数据的读出放大器(未图示)，而数据读出电路75#是传送来自外部的读出放大器带SAG或SAGR的放大的数据。其它则相同，因此不再作详细说明。
图15是详细说明依据本发明的实施例1的变形例的存储块10a与其外围电路的电路结构图。
参照图15，依据本发明的实施例1之变形例的电路结构图跟图3相比，不同之处在于：以读出/写入控制电路31#来替代读出/写入控制电路31，以及在读出/写入控制电路31#和电流检测电路50之间设有读出放大器带SAG。其它与图4所示的电路组相同，因此不再重复详细说明。
读出/写入控制电路31#跟读出/写入控制电路31相比，不同之处在于：删除了每列中设置的列选择栅RCSG与数据线DIOa。其它则相同，因此不再作详细说明。
读出放大器带SAG包含：分别对应多条位线BL设置的多个读出放大器SA，设在每列的用以电气连接对应的位线BL和数据线DIOa之间的列选择栅RCSG，以及跟列选择栅RCSG电气连接的数据线DIOa。
读出放大器SA放大对应的位线BL的通过电流和预定基准电流(Ir)之差，并输出H电平或L电平的数据信号(电压信号)。作为一例，这里假设数据读出时按照存储单元的存储数据，在位线BL流过数据读出电流I0、I1(I0＞I1)。基准电流Ir设定为数据读出电流I0、I1之间的中间电流值，读出放大器SA将跟基准电流Ir之差放大，并输出H电平或L电平的数据信号。
依据这种结构，电流检测电路50的各列中输入由读出放大器SA放大的信号。具体而言，由读出放大器SA放大的信号被输入按每列设置的图7所示的电路比较部件CMU的晶体管104、106、112、114。
依据本发明的实施例1的变形例的MRAM装置的结构，在数据检索动作时，流过对应于存储数据的位线BL的数据检索电流(相当于数据读出电流)经由读出放大器SA放大为数据电平(电压信号)，然后输入到电流检测电路。
由此，能够比实施例1更确保在电流检测电路50中的电路比较部件CMU中一致性比较动作的动作余量(margin)。就是说，能够进行高精度的数据检索动作。
实施例2
上述实施例1中，就采用MTJ存储单元进行数据检索动作的结构进行了说明。在本发明的实施例2中，就以上述的MTJ存储单元作为数据检索动作中后备用的存储元件的结构进行说明。
参照图16，依据本发明的实施例2的MRAM装置2，跟图1所示的MRAM装置1相比，不同之处在于：以存储块10c替代了存储块10b；删除对应于存储块10b上设置的读出/写入控制电路32与33；以存储块10a#替代了存储块10a；以行选择电路20#与25#替代行选择电路20、25；以列选择电路40#替代了列选择电路40；以及用数据控制电路41a替代数据控制电路41。其它部分为同样，因此不再作详细说明。
参照图17，依据本发明实施例2的存储块10a#设有被矩阵状布置的MTJ存储单元。存储块10a#跟存储块10a相比，不同之处在于：删除了用以写入检索数据的检索行。其它部分为同样的结构，因此不再作详细说明。
并且，存储块10c设有多个各由具有数据检索功能的存储单元MC#构成的存储单元行RCAM。
并且，行选择电路20#与25#跟行选择电路20与25相比，不同之处在于：删除了对应于存储块10b设置的行译码器62、63；字线/数位线驱动器WDr0b、WDr1b；以及地址闩锁电路14b、15b。而且，行选择电路25#跟行选择电路25相比，不同之处在于：以字线/数位线驱动器WDr0a#替代了字线/数位线驱动器WDr0a；对应于存储块10c设置了行译码器64和地址闩锁电路14c。并且，行选择电路20#跟行选择电路20相比，不同之处在于：以字线/数位线驱动器WDr0b#替代了字线/数位线驱动器WDr0b。其它部分为同样的结构，因此不再作详细说明。
这里，以字线/数位线驱动器WDr0a#与WDr0b#来替代，是因为如上所述：删除了因删除存储块中的检索行，而用于为驱动检索行用的字线与写入数位线的驱动器也被删除。
地址闩锁电路14c跟上述的图4所示的地址闩锁电路14a相同，因此不再作详细说明。行译码器64，基于在地址闩锁电路14a中闩锁的地址信息来进行存储块10c中的行选择。
并且，列选择电路40#跟列选择电路40相比，不同之处在于：以列译码器45#替代了列译码器45，还包含转移电路95，以及删除电流检测电路50与屏蔽控制电路55。其它部分为同样的结构，因此不再作详细说明。
列译码器45#对应于存储块10a#与10c共同设置，进行在各存储块10a#与10c中的列选择。
转移电路95将从存储块10a#读出的数据传送至存储块10c，同时在数据检索动作时，将检索数据DDIN输入存储块10c。并且，在数据读出动作时，将读出数据传送到数据读出电路75。
数据控制电路41a跟数据控制电路41相比，不同之处在于：删除加权检测电路70和加权设定电路65；并新设置了检索数据输入电路77。其它部分为同样的结构，因此不再作详细说明。
检索数据输入电路77在数据检索动作时，将从外部输入的检索数据DDIN向转移电路95输出。
存储块10c设有被矩阵状布置的存储单元MC#(未图示)，对应于各存储单元行布置了字线WL、检索选择线MEQ以及匹配线(match line)ML。并且，对应于各存储单元列，布置了互补的位线对BL、/BL。因此，形成在存储单元行RCAM中各存储单元MC#共有字线WL、检索选择线MEQ以及匹配线ML的结构。
这里，如以下说明，存储单元MC#具有进行保持的数据跟检索数据间的一致性比较动作的功能。
参照图18，存储单元MC#含有晶体管Tr1～Tr10。晶体管Tr1连接在电源电压Vcc1跟结点N6之间，其栅极跟结点N7电气连接。晶体管Tr2设置在电源电压Vcc1跟结点N7之间，其栅极跟结点N6电气连接。晶体管Tr3设在位线BL跟结点N6之间，其栅极跟字线WL电气连接。晶体管Tr4设在结点N6跟接地电压GND之间，其栅极跟结点N7电气连接。晶体管Tr5与Tr6，在位线BL跟结点N5之间串联连接，其各栅极跟检索选择线MEQ与结点N6电气连接。晶体管Tr7与Tr8，设于结点N5跟位线/BL之间，其各栅极跟结点N7与检索选择线MEQ电气连接。这里，虽然仅对一个存储单元MC#进行说明，但其它存储单元MC#也同样。再有，本说明书中符号“/”表示反相、否定以及互补等。此例中，设晶体管Tr1、Tr2为P型沟道MOS晶体管，并设晶体管Tr3～Tr10为N型沟道MOS晶体管。
下面，就存储单元MC#的基本动作进行说明。
通常动作时，将检索选择线MEQ设定为L电平。由此，可进行所谓的向SRAM单元的通常的数据写入与数据读出动作。
由于SRAM单元的数据写入与数据读出动作是一般的，因此其详细说明省略。
另一方面，数据检索动作时，将全部的字线WL设定为L电平。并且，设定检索选择线MEQ和匹配线ML为H电平，并向进行检索的位线对BL、/BL上输入数据。对应于不进行检索的位的位线对BL、/BL共同保持于H电平。
作为一例，对存储数据为“1”的场合的数据检索时的存储单元MC#的动作进行说明。该场合结点N6为H电平，N7为L电平。并且，对应于检索数据“1”，向位线对BL、/BL上分别输入H电平与L电平。
这样，由于检索选择线MEQ为H电平，晶体管Tr5与Tr8处于导通状态。并且，由于结点N6为H电平，晶体管Tr6也处于导通状态。因此，经由晶体管Tr5与Tr6，位线BL和结点N6电气连接。此时，由于位线BL的电压电平为H电平，并且结点N6也为H电平，检索数据跟存储数据的位相同，匹配线ML的电压电平保持原来的H电平不变。
另一方面，考虑对应于检索数据“0”向位线对BL、/BL上分别输入L电平与H电平的情况。
此时，由于位线BL跟结点N6电气连接时位线BL为L电平，匹配线ML从H电平下降到L电平。因此，在检索数据跟存储数据的位不一致时，匹配线的电压电平成为L电平。
由此，通过存储单元MC#中进行的一致性比较动作，能够识别存储数据是否跟检索数据一致。
以下，对依据本发明的实施例2的MRAM装置2的数据检索动作进行说明。
将成为数据检索动作对象的存储数据预先存储在存储块10a#上。另外，对存放在存储块10a#的存储数据的数据写入与数据读出动作跟上述的实施例1中说明相同，因此不作详细说明。
通过对应于来自外部的指令CMD的控制电路5的指示，转移电路95，在数据检索动作之前将存放在存储块10a#的存储数据以行单位向存储块10c的存储单元行RCAM上传送。
具体而言，作为一例，数据从存储块10a#的各存储单元行一位一位地读出并闩锁，并通过向存储块10c的各存储单元行RCAM的对应位(同一列)进行数据写入而转移。
从而，转移电路95将存储块10a#的存储数据，向存储块10c转移。
接着，数据检索动作时，检索数据DDIN从外部输入，检索数据输入电路77向转移电路95输出该检索数据DDIN。
转移电路95在数据检索动作时，将来自检索输入电路77的检索数据DDIN传送到存储块10c上。具体而言，对应于检索数据的位的数据被输入对应于各列的位线BL、/BL。
由此，存储块10c中的各存储单元行RCAM执行上述的一致性比较动作。
就是说，在各存储单元行RCAM中，仅在检索数据的所有的位一致时匹配线ML才保持H电平。另一方面，检索数据的位中只要有一个不一致时匹配线ML就成为L电平。
就是说，通过判断对应于各存储单元行设置的各匹配线ML的电压电平，能够判断输入的检索数据DDIN跟传送到存储块10c的存储数据的符合率。
即，依据实施例2的MRAM装置的结构，将存储数据存储在由非易失的MTJ存储单元MC构成的存储块10a#上，并采用传统的SRAM单元进行数据检索动作。
由此，即使停止电源电压的供给时，也能够将存储数据非易失的保持在存储块10a#中，因此能够进行稳定的数据检索动作。
再有，本实施例中，说明了在存储块10c中进行数据检索动作的情况，但也可以将这种存储块10c用在超高速缓冲存储器用的地址存储部分或冗余判断电路的地址比较部分。
并且，本例中，说明了将存储块10a#的存储数据传到存储块10c进行一致性比较动作的方法，但这种传送，不仅可以传送所有的存储数据，也可以传送一部分的存储数据。具体而言，可以使存储块10c的容量变小能够一部分一部分传送。由此，能够缩小用具有符合率比较功能的SRAM单元构成的存储块10c的面积。
实施例3
实施例3中，说明在实施例1与实施例2中示出的非易失存储装置中，能够代替MTJ存储单元应用的OUM单元的结构。
参照图19，由OUM单元形成的依据实施例3的存储块10#中，设有矩阵状布置的OUM单元200。分别对应于OUM单元行布置字线WL，分别对应于OUM单元列布置位线BL。各OUM单元200中设有：在对应的位线与接地电压GND之间串联连接的、作为相变元件的硫硒碲化合物层210和开关晶体管220。开关晶体管220的栅极跟字线WL连接，漏极跟硫硒碲化合物层210连接，源极跟接地电压GND连接。
在此，说明OUM单元的结构。
参照图20，开关晶体管220中设有：p型区221上形成的n型区222和在n型区内形成的p型区223。开关晶体管220由p型区221、n型区222以及由p型区223构成的pnp型纵型寄生双极性晶体管形成。
n型区222相当于图19所示的字线WL。并且，在硫硒碲化合物层210与开关晶体管220之间，设有因通过电流而发热的加热元件230。数据写入时，开关晶体管220导通，同时来自位线BL的数据写入电流流过硫硒碲化合物层210与加热元件230。按照数据写入电流的供给模式(例如供给时段与供给电流量)，硫硒碲化合物层210产生结晶状态或非晶状态的相变。硫硒碲化合物层210在非晶状态时或结晶状态时，其电阻变化。具体而言，非晶状态的硫硒碲化合物层比结晶状态时电阻大。
因此，数据读出时，使开关晶体管220导通，使在硫硒碲化合物层210中通过不到产生相变的电平的数据读出电流，能够根据电阻值之差来进行跟MTJ单元同样的数据读出。
因此，将读出/写入控制电路中包含的写入驱动器的结构变更得适合OUM单元，并且用图19所示的在OUM单元的存储块10#替代图1所示的MRAM装置1中的MTJ存储单元MC，则按照同样的外围电路，能够进行同样的数据读出与数据写入且数据检索动作。因此，包含OUM单元的非易失存储装置中，也能够得到跟上述实施例1与2同样的效果。
另外，本实施例中，代表性地说明了设有两个成为选择性存取对象的存储块的MRAM装置(非易失存储装置)的结构，但是本发明的适用范围并不限于这种结构。就是说，对于含有三个以上的任意多个存储块的结构，或不需要对存储块加以选择的、存储块为一个的场合，同样的外围电路结构也能适用。

Claims (15)

1.一种非易失存储装置，其中：
设有各电阻按照由数据写入电流非易失地写入的存储数据而变化的、矩阵状设置的多个存储单元，以及
分别对应于存储单元行而设置的多条字线；
所述多个存储单元中属于预定的存储单元行的存储单元含有检索信息，且属于其它存储单元行的存储单元含有存储信息；
还设有数据检索时在从所述预定的存储单元行读出的检索信息和从所述其它存储单元行中被指定为数据检索对象的一个存储单元行读出的存储信息之间进行一致性比较动作的一致性比较电路。
2.如权利要求1所述的非易失存储装置，其特征在于：
各所述存储单元中存储构成所述存储信息或所述检索信息的1位数据。
3.如权利要求1所述的非易失存储装置，其特征在于：
所述一致性比较电路，在数据检索时进行如下两种电流的比较：即响应对应于所述预定的存储单元行的字线的激活而在属于所述预定的存储单元行的存储单元上分别产生的通过电流，以及响应对应于所述其它存储单元行的字线的激活而在属于所述其它存储单元行的存储单元上分别产生的通过电流。
4.如权利要求1所述的非易失存储装置，其特征在于：
所述多个存储单元被分割为多个存储块；
成为存储在所述多个存储块中的一个存储块中的所述检索信息的所述数据检索对象的所述存储信息，被存于所述多个存储块中的另一个存储块。
5.如权利要求4所述的非易失存储装置，其特征在于：
各所述存储块中包含所述预定的存储单元行、所述其它的存储单元行以及分别对应于存储单元列而设置的多条位线；
所述一致性比较电路，在数据检索时进行如下两种电流的比较：即响应与所述一个存储块中包含的所述预定的存储单元行对应的字线的激活而在所述一个存储块中包含的所述多条位线上产生的通过电流，以及响应与所述另一个存储块中包含的所述其它存储单行中的一条选择行对应的选择字线的激活而在所述另一个存储块中包含的所述多条位线上产生的通过电流。
6.如权利要求5所述的非易失存储装置，其特征在于：
所述一致性比较电路中设有，分别对应于所述多条位线设置的多个电流比较电路和用以输出判定结果的判定电路；
各所述电流比较电路对如下两种电路进行比较：即基于所述一个存储块中包含的所述预定的存储单元行的所述检索信息的各所述位线的通过电流，以及基于所述另一个存储块中包含的所述其它存储单元行的所述存储信息的各所述位线的通过电流；
所述判定电路根据各所述电流比较电路的比较结果，输出所述存储信息和所述检索信息之间的所述判定结果。
7.如权利要求5所述的非易失存储装置，其特征在于：
所述非易失存储装置中还设有屏蔽电路，用以在所述数据检索时，在所述一致性比较电路中停止所述一个存储块中包含的所述多条位线的一部分和所述另一个存储块中包含的所述多条位线的一部分之间的通过电流的比较；
所述屏蔽电路停止对如下两种位线的通过电流的比较：即属于所述预定的存储单元行的存储单元中存储了构成所述检索信息的1位数据的存储单元以外的存储单元所对应的位线，以及成为比较对象的、属于所述其它存储单元行的存储单元所对应的位线。
8.如权利要求5所述的非易失存储装置，其特征在于：
设有分别对应于存储所述检索信息的所述一个存储块中包含的所述多条位线而设置的、且各自将基于流过对应的位线的通过电流跟预定电流之差生成的第一电压信号输出给所述一致性比较电路的多个第一读出放大器；以及
分别对应于存储所述存储信息的所述另一个存储块中包含的所述多条位线而设置的、且各自将基于流过对应的位线的通过电流跟所述预定电流之差生成的第二电压信号输出给所述一致性比较电路的多个第二读出放大器；
所述一致性比较电路基于分别从各所述第一与第二读出放大器分别输出的所述第一与第二电压信号，进行所述检索信息跟所述存储信息之间的一致性判定。
9.如权利要求5所述的非易失存储装置，其特征在于：
所述一致性比较电路中包含，
电流线；
向所述电流线供给第一电流量的电流供给源；
分别对应于所述多条位线设置的，且各自按照基于所述一个存储块中包含的所述检索信息的各所述位线的通过电流和基于所述另一个存储块中包含的所述存储信息的各所述位线的通过电流之比较，从通过所述电流线的电流量中抽出第二电流量的多个电流抽出电路；以及
设于所述电流线的端部的，且按照流过所述电流线的电流量和预定电流量的比较来输出判定结果的判定电路。
10.一种非易失存储装置，其中：
设有包含各电阻按照由数据写入电流非易失地写入的存储数据而变化的、矩阵状设置的多个存储单元的存储块；以及
数据检索时用以执行对外部输入的检索信息的一致性比较动作的一致性比较电路；
所述一致性比较电路包含用以暂时进行数据存储的存储部分；
还设有所述数据检索时用以将预先存储在所述存储块中的存储信息传送到所述存储部分的控制电路；
所述一致性比较电路执行对传送到所述存储部分的存储信息和所述检索信息之间的所述一致性比较动作。
11.一种非易失存储装置，其中设有：
矩阵状设置的、各电阻按照由数据写入电流非易失地写入的存储数据而变化的多个存储单元；
分别对应于存储单元行设置的多条字线；
分别对应于存储单元列设置的多条位线；
用以选择所述存储单元行与所述存储单元列之一的选择电路；以及
对属于由所述选择电路选择的所述存储单元行与所述存储单元列之一的存储单元群，连续地进行数据写入或数据读出的控制电路。
12.如权利要求11所述的非易失存储装置，其特征在于：
所述控制电路对各所述存储单元群一位一位地进行所述数据写入或数据读出。
13.一种非易失存储装置，其中：
设有矩阵状设置的、各电阻按照由数据写入电流非易失地写入的存储数据而变化的多个存储单元，
分别对应于存储单元行设置的多条字线，
分别对应于存储单元列设置的多条位线，以及
进行数据写入与数据读出之一的控制电路；
其数据写入与数据读出分别在多个周期上分割，所述控制电路在各周期中将数据写入与数据读出的一部分以流水处理方式进行。
14.如权利要求13所述的非易失存储装置，其特征在于：
还设有将用以选择所述存储单元行与所述存储单元列的信息暂时保持的地址闩锁电路；
所述地址闩锁电路跟各所述周期同步地动作。
15.如权利要求13所述的非易失存储装置，其特征在于：
包含将在所述选择存储单元与数据输出结点之间传送的数据暂时保持的数据闩锁电路；
所述数据闩锁电路跟各所述周期同步地动作。
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