CN101030448B - 半导体存储器件及半导体集成电路系统 - Google Patents

半导体存储器件及半导体集成电路系统 Download PDF

Info

Publication number
CN101030448B
CN101030448B CN2007100861195A CN200710086119A CN101030448B CN 101030448 B CN101030448 B CN 101030448B CN 2007100861195 A CN2007100861195 A CN 2007100861195A CN 200710086119 A CN200710086119 A CN 200710086119A CN 101030448 B CN101030448 B CN 101030448B
Authority
CN
China
Prior art keywords
mentioned
resistance
memory element
type memory
varying type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007100861195A
Other languages
English (en)
Other versions
CN101030448A (zh
Inventor
白滨政则
县泰宏
山本安卫
菊川博仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101030448A publication Critical patent/CN101030448A/zh
Application granted granted Critical
Publication of CN101030448B publication Critical patent/CN101030448B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种半导体存储器件和半导体集成电路系统。在具有电阻变化型存储元件的半导体存储器件中，不需要负电位发生电路，并且缩短数据读出时间。在准备时，电阻变化型存储元件(403)的两端、即位线(BL)和源极线(SL)由位线和源极线的各预充电电路(402)设定为预充电电位Vp。在置位时，位线(BL)由位线写入偏置发生电路(401)设置为比上述预充电电位Vp高的设定电位Vd，源极线(SL)由源极线写入偏置发生电路接地。在复位时，与置位时相反，位线(BL)接地，源极线(SL)被设定为设定电压Vd。在数据读出时，例如将位线(BL)保持为上述预充电电位Vp，由读出偏置电路(405)将源极线(SL)接地。

Description

半导体存储器件及半导体集成电路系统
技术领域
本发明涉及半导体存储器件，尤其涉及利用于使用了电阻变化器件的非易失性半导体存储器件等有效的技术。
背景技术
近年来，半导体集成电路的技术，其制造工艺的微型化在不断发展，栅极氧化膜的薄膜化或栅极电极材料等的改变不断发展。并且，FLASH、EEPROM等的可改写器件等也实现了大规模化和高集成化，而被视为技术性的进展。在使用半导体器件的系统领域，必要的装置的用途正在改变，有时，在内部混装安全用途的存储元件、IC TAG等非易失存储元件或OTP元件，而且，混装可改写的大容量非易失存储器的倾向也在增加。最近，作为一般的FLASH、EEPROM等FG型非易失存储器，出现了尝试进一步缩小面积，新的非易失存储器并被受到关注。其代表性的存储器存在使用强电介质的FeRAM、使用磁力的MRAM、或作为相变存储器的PRAM、电阻变化型存储器等多种。
上述新的非易失存储器中的电阻变化型存储器的存储元件，作为其氧化膜，使用具有钙钛矿结构的材料或二价过渡金属氧化物等的材料，通过使其存储元件的电阻值为高电阻值(置位时)、或为低电阻值(擦除或复位时)，进行非易失存储。
这样的电阻变化型存储器的置位时和复位时的电压偏置条件，以往使用了±两极性的电压。例如，作为施加在电阻变化型存储元件的电阻两端的偏置电压，例如在写入时使用预定值的+电压，在擦除时使用与上述+电压绝对值为相同值、仅符号不同的预定值的-电压。并且，上述±两极性的电压值从5V到1V左右，有很宽的范围。这种技术例如在专利文献1种记载过。
[专利文献1]日本特开2004-158119号公报
发明内容
但是，在上述以往的电阻变化型存储器中，作为偏置电压而使用±两极性的电压，因此存在以下的问题。
图2表示以往的半导体存储器件的数据写入时(置位、复位)的偏置电压的施加状态。
在该图中，203表示电阻变化型存储元件，201表示上述电阻变化型存储元件203的一个端子，202表示上述电阻变化型存储元件203的另一个端子，204表示在上述电阻变化型存储元件203的置位时施加了置位偏置电压的状态的施加状态，205表示在上述电阻变化型存储元件203的复位时施加了复位偏置电压的状态的施加状态。
如由该图可理解的那样，使进行电阻变化型存储元件203的数据写入时的置位和复位所需的其存储元件203的两端子201、202间的电压差为设定值Vd进行说明，另一个端子202始终为接地电位GND，而一个端子201在置位时被施加正值的设定值+Vd，在复位时被施加负值的设定值-Vd，使得该端子201的电位在正电压+Vd和复电压-Vd之间转变。在这种情况下，该端子201的电压的转变呈2×Vd，需要大的振幅差，并且需要使负值的设定值-Vd发生的负电位发生电路。但是，在实际的半导体装置中，双阱等情况下，不允许发生负电位，该技术的采用较为困难。
因此，能考虑到作为不需要负电位发生电路的结构，例如，将固定电位的端子202的电压设定为+Vd，但一个端子201的电压为2×Vd的升压电压和接地电压GND这2种，端子201的电压振幅还与上述同样地为2×Vd的大振幅。而且，即使在内部发生了其电位的情况下，其升压电位发生电路的电流供给能力也有降低的倾向，因此产生写入时的比特数被限制得很少等的缺点。
本发明是鉴于上述问题而做出的，其目的在于，在具有电阻变化型存储元件的半导体存储器件中，使数据写入所需的存储元件两端子间的电位差为设定值Vd，将其存储元件的各端子的电压振幅限制为上述设定值Vd，能高速进行向其存储元件的数据写入和读出。
为了实现上述目的，在本发明中，采用以下结构，即、准备设定电压Vd等的高电位和接地电位等的低电位，只使用该高电位和低电位这两种，在电阻变化型存储元件的两端子以正向和反向施加预定值的偏置电压，使得更高速地进行数据读出时的数据读出。
具体来说，技术方案1的发明的半导体存储器件，包括：具有第一节点和第二节点的电阻变化型存储元件、连接到上述电阻变化型存储元件的第一节点的第一选择线、以及连接到上述电阻变化型存储元件的第二节点的第二选择线，其中，上述电阻变化型存储元件，在上述第一节点和第二节点间施加正向和反向的偏置电压，进行数据的置位和复位，该半导体存储器件的特征在于，还包括：预充电单元，准备时，将上述电阻变化型存储元件的第一节点和第二节点分别预充电到基准电位；偏置施加单元，在数据写入的置位时在上述电阻变化型存储元件的第一节点和第二节点的一个节点上施加设定高电位，并且在另一个节点上施加设定低电位，在数据写入的复位时在上述电阻变化型存储元件的上述一个节点上施加上述设定低电位，并且在上述另一个节点上施加上述设定高电位；以及读出单元，在数据读出时，在上述电阻变化型存储元件的第一节点和第二节点上施加上述基准电位。
技术方案2的发明，其特征在于，在上述技术方案1的半导体存储器件中，上述读出单元，在上述电阻变化型存储元件的第二节点或第一节点上施加比上述设定低电位或比上述基准电位高出数据读出所需电位的电位。
技术方案3的发明，其特征在于，在上述技术方案1的半导体存储器件中，上述基准电位是比上述设定高电位低的电位。
技术方案4的发明，是一种半导体集成电路系统，包含上述技术方案1的半导体存储器件，其特征在于，具有对内部电路供给电压的系统用低电压源、和使用于数据输入输出的数据输入输出用高电压源，使用于上述半导体存储器件的上述基准电位与上述系统用低电压源的电源电位相同，使用于上述半导体存储器件的上述设定高电位与上述数据输入输出用高电压源的电源电位相同，使用于上述半导体存储器件的上述设定低电位是接地电位。
技术方案5的发明，其特征在于，在上述技术方案1的半导体存储器件中，具有包括多个上述电阻变化型存储元件的存储单元阵列，上述偏置施加单元，被分为在上述电阻变化型存储元件的第一节点上施加偏置电压的第一偏置施加单元、和在第二节点上施加偏置电压的第二偏置施加单元，上述第一偏置施加单元配置在上述存储单元阵列的一端，上述第二偏置施加单元配置在上述存储单元阵列的另一端。
技术方案6的发明，其特征在于，在上述技术方案5的半导体存储器件中，上述第一偏置施加单元和第二偏置施加单元，由偏置电压施加用的同一控制信号共同地控制。
技术方案7的发明的半导体存储器件，包括：具有第一节点和第二节点的电阻变化型存储元件、连接到上述电阻变化型存储元件的第一节点的第一选择线、以及连接到上述电阻变化型存储元件的第二节点的第二选择线，其中，上述电阻变化型存储元件，在上述第一节点和第二节点间施加正向和反向的偏置电压，进行数据的置位和复位，该半导体存储器件的特征在于，还包括：读出放大器，放大设定参考电位和根据上述电阻变化型存储元件的电阻值而生成的电位之间的电位差；放大控制单元，在上述数据写入时，使上述读出放大器始终进行放大工作；写入单元，在上述数据写入的置位时或复位时，开始向上述电阻变化型存储元件的数据的置位或复位工作，并且，接收上述读出放大器的输出信号，根据该接收的输出信号停止上述数据的置位和复位工作。
技术方案8的发明，其特征在于，在上述技术方案7的半导体存储器件中，上述读出放大器，兼用在数据读出时使用的数据读出用读出放大器，还包括置位用、复位用以及数据读出用的参考电位生成单元，将上述设定参考电位分别生成为数据写入时的置位用的参考电位、复位用的参考电位、以及数据读出时的参考电位。
技术方案9的发明，其特征在于，在技术方案8的半导体存储器件中，上述写入单元，根据上述数据读出用读出放大器的输出信号停止上述数据的置位和复位工作。
技术方案10的发明，其特征在于，在上述技术方案8的半导体存储器件中，具有读出数据输出电路，将上述数据读出用读出放大器的输出信号向外部输出，上述写入单元，经由上述读出数据输出电路接收上述数据读出用读出放大器的输出信号，在数据写入的置位和复位时，上述数据读出用读出放大器和上述读出数据输出电路，在与数据读出工作相同的时刻启动。
技术方案11的发明，其特征在于，在上述技术方案8的半导体存储器件中，上述数据写入的置位用、复位用以及数据读出用的3个参考电位生成单元，在数据写入的置位时、复位时以及数据读出时，具有与其数据写入或读出对象的电阻变化型存储元件中流过的电流路径相同的电流路径，并且，在其电流路径具有电压分压用的多个电阻元件，根据置位指令、复位指令以及读出指令进行选择。
技术方案12的发明，其特征在于，在上述技术方案7的半导体存储器件中，还包括发生上述设定参考电位的参考电位发生电路，上述参考电位发生电路包括：第一P沟道晶体管，其源极连接到使用于数据写入的电源；第二P沟道晶体管，其源极连接到使用于数据读出的电源；电压分压用的多个电阻元件，共同连接到上述第一P沟道晶体管和第二P沟道晶体管；以及选择单元，选择上述第一P沟道晶体管和第二P沟道晶体管中的一个。
如上所述，在技术方案1～12的发明中，在将数据写入所需的电位取为设定电压Vd的情况下，将电阻变化型存储元件的第一节点和第二节点间的电位差固定为+Vd或-Vd时，各节点的电压振幅仅为施加于位线的设定电压Vd，因此，不必额外生成写入电压。并且，在准备时，电阻变化型存储元件的第一节点和第二节点被预充电到预定电位，因此不用施加未准备的偏置电压，就能够有效地抑制由Disturb等引起的电阻变化的发生，并且，在从准备时转变到数据读出时的时候，预充电电位原样成为数据读出电位，因此，与将不同于预充电电位的电位设定为数据读出电位的情况相比较，不必在第一节点和第二节点上施加额外的偏置电压，能使读出工作高速化，并且控制也变得简单。
特别地，在技术方案2的发明中，例如在数据写入的置位时在电阻变化型存储元件的第一节点和第二节点间施加正向的偏置电压而设定为高电阻值的情况下，保持其电阻变化型存储元件的高电阻值的状态在可靠性方面较为困难，在这种情况下，在数据读出时在电阻变化型存储元件的两节点间施加正向的偏置电压，可进行数据读出，因此，能够较高地保持可靠性。在保持数据写入的复位状态、即电阻变化型存储元件的低电阻值的状态在可靠性方面较为困难的情况下，也能在数据读出时，对该电阻变化型存储元件施加与数据写入的复位时相同方向的偏置电压，因此，能够确保高可靠性。
此外，在技术方案3的发明中，不必将数据读出时施加在电阻变化型存储元件的两节点间的偏置电压提高到数据写入所需的偏置电压，因此容易控制。
并且，在技术方案4的发明中，能使用半导体集成电路系统的数据输入输出用高电压源进行半导体存储器件的电阻变化型存储元件的数据写入，因此，不必像以往那样在数据写入中使用2Vd的升压电压源，作为数据写入用的电压源，能够确保高的电流供给能力，并且，作为进行数据写入的置位和复位工作的偏置施加单元等的电路的构成晶体管，能够以低电位使用，因而能采用面积小的晶体管。而且，作为半导体集成电路系统，不必另行设置半导体存储器件用的电源端子。
另外，在技术方案5的发明中，在数据写入的置位和复位时，无论作为其写入对象的电阻变化型存储元件的位置如何，都能够使电流路径的长短没有变化，因此能够抑制偏置电压的偏差，能良好地进行置位和复位工作。
另外，在技术方案6的发明中，由同一控制信号共同控制位于存储单元阵列的一端和另一端的第一偏置施加单元和第二偏置施加单元，因此，能够在同一时刻对作为数据写入对象的电阻变化型存储元件的两节点施加偏置电压。
另外，在技术方案7的发明中，在数据写入时，使读出放大器始终进行放大工作，根据基于作为数据写入对象的电阻变化型存储元件的电阻值变化的读出放大器的输出变化，停止其数据写入工作，因此，能够在数据写入结束的同时停止其数据写入工作，能够缩短数据写入时间。而且，在像多值等那样对电阻变化型存储元件的数据擦除后的电阻值要求精度等的情况下，能够容易并自动地进行其电阻值的电平控制。
另外，在技术方案8的发明中，不必另行准备数据写入结束检测用的读出放大器，对缩小面积有贡献。并且，能够将对应于置位和复位的各指令的读出放大器的参考电位供给到在列方向所选择的激活位中的行方向的指定位。
另外，在技术方案9的发明中，使用数据读出用读出放大器的输出信号进行数据写入工作的停止控制，因此，不必生成其停止控制用的新的信号。
另外，在技术方案10的发明中，将已具备的数据读出用读出放大器和读出数据输出电路利用于数据写入结束的检测时，将其数据写入时的启动时刻设定为与读出时刻相同的时刻，因此，不必增加与时刻发生相关的多余的电路。
另外，在技术方案11的发明中，对写入或读出对象的电阻变化型存储元件进行写入或读出时，能够根据其写入或读出电压的变动使读出放大器的参考电位可变，因此，能够消除位于在其电阻变化型存储元件中流过的电流的路径的晶体管的制造过程的偏差。
另外，在技术方案12的发明中，根据写入电压和读出电压的电压差使读出放大器的参考电位发生相对变化，因此，能够以更简单的结构发生读出放大器的参考电位。
如以上所说明的，根据技术方案1～6的发明，在具有电阻变化型存储元件的半导体存储器件中，将数据写入的置位和复位所需的写入电压抑制得比以往低，能够不需要生压电源或不需要负电压发生电路，并且，能够谋求数据读出工作的高速化和数据可靠性的提高。
此外，根据技术方案7～12的发明的半导体存储器件，能够在数据写入结束的同时停止其数据写入工作，能够谋求数据写入时间的缩短。
附图说明
图1是表示本发明的第1实施方式的半导体存储器件具有的电阻变化型存储元件及其偏置电位的图。
图2是表示对以往的电阻变化型存储元件的偏置电位的图。
图3是表示本发明的半导体存储器件的整个块结构的图。
图4是本发明的第1实施方式的半导体集成电路的读出放大器周边的结构图。
图5是本发明的第2实施方式的半导体集成电路的读出放大器周边的结构图。
图6是表示本发明的第3实施方式的半导体集成电路的主要部分的结构的框图。
图7是表示该半导体集成电路所具有的参考电位发生电路的结构的图。
图8是表示该参考电位发生电路的变形例的图。
图9是表示该半导体集成电路所具有的写入/读出电路的内部结构的图。
图10是表示本发明的第1实施方式的半导体集成电路的复位指令时的各种波形的图。
图11是表示本发明的第1实施方式的半导体集成电路的置位指令时的各种波形的图。
图12是表示本发明的第1实施方式的半导体集成电路的数据读出时的各种波形的图。
图13是表示本发明的第3实施方式的半导体集成电路的置位指令时的各种波形的图。
图14是表示本发明的第3实施方式的半导体集成电路的复位指令时的各种波形的图。
具体实施方式
以下，参照附图说明本发明的实施方式。
另外，为了便于说明，定义以下事项。在以下的说明中，所谓置位，是指使电阻变化型存储元件的电阻值上升，输出Low电平作为非易失性半导体存储器件的输出的工作，所谓复位，是指使电阻变化型存储元件的电阻值下降，输出High电平作为半导体存储器件的输出的工作。此外，将电阻变化型存储元件的连接在位线侧的端子为高电位的情况称为置位，而将电阻变化型存储元件的连接在位线侧的端子为低电位的情况称为复位。并且，将用于数据写入的电位取为设定值Vd、将使用于读出的电位取为读出电位Vp来进行记述。
(第1实施方式)
以下，说明本发明的第1实施方式的半导体存储器件。
在本实施方式中，首先，说明在向电阻变化型存储元件进行数据写入时的置位工作和复位工作。
图1表示本半导体存储装置所具有的电阻变化型存储元件、及其在写入工作时的偏置电压的施加状态。在该图中，103表示电阻变化型存储元件，101表示上述电阻变化型存储元件103的一个端子(第1节点)，102表示上述电阻变化型存储元件103的另一个端子(第2节点)，104表示在对该存储元件103的数据写入的置位时施加了正向的偏置电压的施加状态，105表示在对该存储元件103的数据写入的复位时施加了反向的偏置电压的施加状态。
在图1的电阻变化型元件103中，当将数据写入所需的两端子101、102间的电位差取为设定值+Vd时，准备时(在本实施方式中，包括具有多个电阻变化型存储元件的存储单元阵列内的全部电阻变化型存储元件未被选择的状态，和关注的电阻变化型存储元件未被选择而其他的电阻变化型存储元件被选择了的非选择时的状态)，两端子101、102被预充电到比设定值Vd小的基准电位Vp。在置位时，使端子101为设定值Vd，使另一个端子102为GND电位，由此，以另一个端子102的GND电位为基准在存储元件103的两端子间施加设定电压Vd的正向的偏置电压。而在复位时，与上述置位时相反，使端子101为GND电位，将另一个端子102设定为设定值Vd，由此，以端子102的设定电压Vd为基准在存储元件103的两端子间施加负值的设定电压-Vd即反向的偏置电压。
图4表示本实施方式的半导体集成电路的主要部分的结构。在该图中，作为1个存储单元的电阻变化型存储元件403，由电阻值根据偏置电压的正向施加或反向施加而变化的存储元件主体M、和由取字线(行选择线)WL的电位为栅极电位的Nch晶体管构成的选择晶体管Ts连接而成。上述电阻变化型存储元件403连接在位线(列选择线)BL上，并且选择晶体管Ts的源极与源极线SL连接。该电阻变化型存储元件403，在该图中仅图示1个，但在字线WL和位线BL方向配置有多行和多列。
在图4中，401表示位线写入偏置电路，402表示位线预充电电路，407表示源极线写入偏置发生电路，406表示源极线预充电电路，405表示读出偏置发生电路。404表示读出放大器，根据读出放大器启动信号SAE来放大设定参考电位Vref和电阻变化型存储元件403的输出电位的电位差，将输出信号IDO输出。上述位线预充电电路402和源极线预充电电路406构成预充电单元420。此外，由上述位线写入偏置发生电路401和源极线写入偏置发生电路407构成偏置施加单元421，由上述位线预充电电路402和读出偏置电路405构成读出单元422。
在图10中示出上述图4的电路的复位工作时的波形图。在该图中，Stanby时，互补的信号ST、/ST分别是Low、High电平，其他的互补信号RST、/RST分别处于Low、High电平，位线写入偏置电路401和位线写入偏置发生电路407停止在切断状态。另一方面，2个信号BLP、SLP是Low电平，位线预充电电路402和源极线预充电电路406，内部的Pch晶体管进行导通工作，将位线BL和源极线SL的各电位预充电到预充电电位Vp。
然后，当复位时，图4的互补信号RST、/RST，信号RST呈High电平，其反相信号/RST呈Low电平。并且，2个信号BLP、SLP呈High电平。由此，2个预充电电路402、406停止。而且，字线WL的电位上升，选择晶体管Ts导通，形成在电阻变化型存储元件403的两端子施加偏置电压的状态。位线写入偏置发生电路401，因为信号RTS呈High电平，所以使位线BL的电位为Low电平(GND电平)。另一方面，源极线写入偏置发生电路407，因为信号/RTS呈Low电平，所以使源极线SL的电位上升为设定值Vd。因此，电阻变化型存储元件403的位线BL侧呈GND电平，源极线SL侧呈设定值Vd，电阻变化型存储元件403的存储元件主体M的电阻值变低。然后，即使解除位线BL侧为GND电平和源极线SL侧为设定电位Vd这样的偏置状态，存储元件主体M的低电阻状态也能被保持。
在图11中示出上述图4的电路的置位工作时的波形图。在该图中，与图10所示的复位时相反，关于互补的信号ST、/ST，信号ST呈High电平，其反相信号/ST呈Low电平，并且，2个信号BLP、SLP都呈High电平。由此，2个预充电电路402、406停止。而且，字线WL的电位上升，形成在电阻变化型存储元件403的两端子施加偏置电压的状态。位线写入偏置发生电路402，因为信号/ST呈Low电平，所以使位线BL的电位上升为设定值Vd。另一方面，源极线写入偏置发生电路407，因为信号ST呈High电平，所以使源极线SL的电位下降为Low电平(GND电平)。上述位线写入偏置发生电路401的设定电压Vd是向电阻变化型存储元件403写入数据所需的电位。结果，电阻变化型存储元件403的位线BL侧呈设定电位Vd，源极线SL侧呈GND电平，电阻变化型存储元件403的存储元件主体M的电阻值变高。然后，即使解除位线BL侧为设定电位Vd和源极线SL侧为GND电平这样的偏置状态，存储元件主体M的高电阻状态也能被保持。
接下来，在图12中示出图4的电路的读出工作时的波形图。在该图所示的读出工作中，互补信号ST、/ST分别被设定为Low、High电平，其他的互补信号RST、/RST也分别被设定为Low、High电平。因此，2个偏置发生电路401、407停止。并且，信号BLP与stanby时同样地被保持为Low电平，位线BL的电位被设定为预充电电位Vp。此外，在本实施方式中，在该读出时也兼用了位线预充电电路402，但当在该读出工作时与预充电时之间有电压变化的速度差异时，另行添加与位线预充电电路402同样结构的读出用电路即可。信号SLP转移至High电平，源极线预充电电路406停止。进而，读出信号RD呈High电平，源极线SL降低为Low电平。同时，字线WL转移至High电平。结果，电阻变化型存储元件403的位线侧处于与stanby时同样的施加了预充电电位Vp的状态，同时，其源极线侧降低为GND电平。在此，预充电电位Vp设定得比设定电压Vd低。因此，当比较在数据写入中的置位时的偏置关系，即比较电阻变化型存储元件403的位线侧为设定电压Vd、其源极线侧为GND电位的偏置关系时，因为位线BL侧为预充电电位Vp(＜Vd)，并且低于设定电压，所以不在电阻变化型存储元件403的两端子间施加置位时的偏置电压以上的偏置电压，因此，能良好地维持电阻变化型存储元件403的高电阻状态的同时读出数据。
在此，设写入所需的电位为设定电压Vd时，在电阻变化型存储元件403的各端子施加的电压，在置位时和复位时的任何情况下都是+Vd或GND，在各端子的电压变化(振幅)被限制为+Vd，能够与向位线BL施加的设定电压Vd相等。因此，不像以往那样需要负电位发生电路，不需要额外的写入电压的发生电路，可使本实施方式良好地应用于使用了双阱等的半导体装置的半导体集成电路中。
此外，在具有的所有电阻变化型存储元件403未被选择的狭义的Stanby时、连接在1条位线BL上的电阻变化型存储元件403未被选择的非选择时，那些电阻变化型存储元件403的两端被预充电到比上述设定电压Vd低的预定电位Vp(Vp＜Vd)，因此，不必在这些电阻变化型存储元件403的两端施加未准备的偏置电压，就能够抑制在这些电阻变化型存储元件403的两端发生由Disturb等引起的电阻值变化。
此外，从狭义的Stanby状态或非选择状态读出时，在其狭义的Stanby状态或非选择状态下的预充电电位Vp立刻呈读出电位，因此，与在该读出时将与预充电电位不同的电位设定为读出电位相比，不必等到额外的偏置电压的施加结束，就能实现简单的控制。
另外，在本实施方式中，在读出时，分别在位线BL施加了预充电电位Vp，在源极线SL施加了GND电位，该电压施加状态(对电阻变化型存储元件403的偏置电压的施加条件)，是与置位时相同的电压施加状态，在置位时，在位线BL施加设定电位Vd、在源极线SL施加GND电位。因此，即使是从可靠性方面讲很难保持电阻变化型存储元件403置位时的高电阻值，并且由于长年使用造成其高电阻值渐渐降低的情况下，也能够使在电阻变化型存储元件403的两端施加的电压关系与置位时相同，而良好地保持其高电阻值。此外，在复位状态下的电阻变化型存储元件403的低电阻值的保持能力弱的情况下，也可以与本实施方式相反地，在读出时使源极线预充电电路406工作，将源极线SL的电位设定为预充电电位Vp，并且，在位线BL侧配置读出偏置发生电路405并使之工作，或者设位线BL的电位为预充电电位Vp，并且向源极线SL施加比预充电电位Vp高出数据读出所需的电压大小的电位。
并且，在具有该半导体存储器件的半导体集成电路系统中，具有在其半导体集成电路系统内进行低电压工作的半导体装置(内部电路)，在内装使这些半导体装置工作的低电压的系统核心电源(系统用低电压源)和与外部的数据输入输出用的高电压的数据输入输出用高电压源的情况下，构成为从上述数据输入输出用高压源供给本实施方式的半导体存储器件的设定电压Vd、并且从上述系统核心电源供给上述预充电电压Vp，由此能提高电流供给能力，并且，不需要设定电压Vd生成用的内部升压电路。
(第2实施方式)
图5是表示本发明的第2实施方式的半导体存储器件的主要部分的结构的图。对与图4相同的结构要素标记有与图4相同的符号。
在图5的半导体存储器件中，与图4的半导体存储器件不同的是，改变源极线写入偏置发生电路(第2偏置施加单元)407、源极线预充电电路406、读出偏置发生电路405的配置位置，在上述图4的半导体集成电路中配置在与位线写入偏置电路(第1偏置施加单元)401和位线预充电电路402相同的一侧(图4左侧的一端)，但在本实施方式中，是配置在其相反侧、即配置在由在行方向和列方向配置了多个电阻变化型存储元件403构成的存储单元阵列408的图5右侧(另一端)的结构。控制信号的信号线ST、/ST、RST、/RST是在存储单元阵列408的上方沿横方向全局走线的相同控制信号线，因此即使采用这样的配置也没问题。另外，置位时、复位时以及读出时的各信号的施加波形也与第1实施方式相同。
一般来说，在如上述第1实施方式那样，在存储单元阵列408的一端配置位线写入偏置电路401和源极线写入偏置电路407，将位线预充电电路402和读出偏置电路405也配置在同一侧的情况下，置位时、复位时或读出时，当在位线BL、电阻变化型存储元件403以及源极线SL的串联电路中流过电流时，根据成为置位、复位或读出的对象的电阻变化型存储元件403的配置位置，电流路径的长度发生变化，在存在于离上述偏置电路401等远的位置的电阻变化型存储元件403中，其电流路径长，在位于附近的电阻变化型存储元件403中的电流路径短。其结果，依赖于构成位线BL和源极线SL的金属布线的电阻值，而对各电阻变化型存储元件403施加的偏压电压值产生偏差。
但是，在本实施方式中，无论成为置位、复位或读出的对象的电阻变化型存储元件403的配置位置如何，由位线BL和源极线SL的金属布线电阻引起的电压降在位线BL侧和源极线SL侧相抵消，因此，在单元阵列内的施加偏置电压值的偏差能被自动地调整。
因此，在本实施方式中，无论存储单元阵列408内的电阻变化型存储元件403的配置位置如何，都能够将要施加在其各电阻变化型存储元件403的两端的偏置电压大致保持为作为预定值的固定值，而在各电阻变化型存储元件403间均匀地进行各电阻变化型存储元件403的置位、复位、数据读出。
(第3实施方式)
接下来，说明本发明的第3实施方式。
图6是表示本发明的第3实施方式的半导体存储器件的整体结构的图。对与图4相同的结构要素标记有与图4相同的符号。
在图6中，602表示在内部含有写入缓冲器的写入/读出电路，603表示将电阻变化型存储元件403在行方向和列方向内装多个的存储单元阵列，604表示读出放大器块，在其内部包括图4所示的读出放大器404、位线和源极线的预充电电路402、406、位线和源极线的各写入偏置发生电路401、407、以及读出偏置电路405。该读出放大器块604在字线WL的方向具有多个而构成读出放大器串605。上述读出放大器块604的电路工作已经叙述过。另外，601是生成参考电位Vref并供给到读出放大器块604的参考电位生成电路。
以下，说明使读出放大器块604工作的块结构。在图6中，写入/读出电路602被从外部输入读出控制信号RD、写入控制信号WT、输入数据D，并且从读出放大器块604输入输出信号IDO。该写入/读出电路602将输出数据DO输出，并且根据所输入的写入控制信号WT和输入数据DI向读出放大器块604输出、供给置位信号(ST、/ST)和复位信号(RST、/RST)。这些置位信号和复位信号中的信号ST、RST以及读出控制信号RD，被供给到参考电位生成电路601，该参考电位生成电路601根据这些输入信号生成参考电位Vref并供给到上述读出放大器块604。
使用图7说明上述参考电位生成电路601。该参考电位生成电路601作为置位时、复位时以及读出时分别生成参考电位Vref的结构，包括置位用生成电路(置位用参考电位生成单元)601s、复位用生成电路(复位用参考电位生成单元)601r、读出用生成电路(读出用参考电位生成单元)601R。这些生成电路601s～601R的结构，具有与在数据写入的置位时、复位时以及读出时分别形成流过电阻变化型存储元件403的电流路径的结构大致相同的结构。即、在置位用生成电路601s中，Pch晶体管705相当于图4的位线写入偏置发生电路401的Pch晶体管，Nch晶体管702相当于电阻变化型存储元件403内的选择晶体管Ts，Nch晶体管703相当于源极线写入偏置发生电路407的Nch晶体管，作为选择信号采用置位信号(置位指令)ST。同样，在复位用生成电路601r中，Pch晶体管711相当于图4的源极线写入偏置发生电路407的Pch晶体管，Nch晶体管710相当于电阻变化型存储元件403内的选择晶体管Ts，Nch晶体管709相当于位线写入偏置发生电路401的Nch晶体管，作为选择信号采用复位信号(复位指令)RST。并且，在读出用生成电路601R中，Pch晶体管701相当于图4的位线预充电电路402的Pch晶体管，Nch晶体管702相当于电阻变化型存储元件403内的选择晶体管Ts，Nch晶体管703相当于读出偏置电路405的Nch晶体管，作为选择信号采用读出控制信号(读出指令)RD。
通过这样构成，能够消除位于电流路径的晶体管的影响，并根据每2个电阻元件(Rc、Rd)、(Re、Rf)、(Ra、Rb)的电阻分配生成置位时、复位时以及读出时的各参考电位Vref。
此外，在将对应于电阻变化型存储元件403的电阻值的位线BL的电位唯一地固定为读出时的参考电位，利用数据的读出电压和写入电压的相对变化进行数据写入和读出的情况下，能够使用图8所示的参考电位发生电路601’。
在图8的参考电位发生电路601’中，当输入控制信号ST、RST中的任意信号时，经由NOR电路(选择单元)803，第1P沟道晶体管801进行导通工作，将连接在其源极上的用于数据写入的电压源的设定电压Vd供给到2个串联连接的电压分压用的电阻Rg、Rh，将根据其电阻分割所得的电位作为参考电位Vref输出，另一方面，在不是置位或复位时的时候，即读出时，使另一个P沟道晶体管802进行导通工作，根据预充电电位Vp，根据上述2个电阻Rg、Rh的电阻分配生成读出时的参考电位Vref。
以上参考电位生成电路601、601’，也可以根据1个数据输入在每1条位线BL上配置1个，也可以这样构成，即、共用1个，由选择信号选择传输门使之工作，选择多条位线BL中的预定的1条。
接下来，在图9示出上述写入/读出电路(写入单元)602的内部结构例，在图13和图14示出其工作时的信号波形。该写入/读出电路602，简而言之是这样构成的，即、在数据写入工作时，根据放大工作中的读出放大器的输出信号的变化来停止其数据写入工作。以下，具体地进行说明。
在图9的写入/读出电路602中，901表示读放大器(读出数据输出电路)，输入来自图6所示的读出放大器块604的输出信号IDO，向外部输出输出信号DO。该读放大器901的输出信号DO，与来自读出放大器块604的输出信号IDO有预定的相位差关系。
这里，在数据写入时，图6所示的读出放大器块604内的读出放大器(参照图4的符号404)，与数据读出时相同，在与其数据读出时的启动时刻相同的启动时刻从放大控制电路(放大控制单元)606接收读出放大器启动信号SAE，进行控制使得该数据写入时的期间始终进行放大工作。
上述读放大器901，接收延迟调整电路902的输出信号作为读放大器启动信号RAEN而被激活，其中，上述延迟调整电路902使读出指令RD或写入指令WT的设定时间延迟。因此，读放大器901，在由延迟调整电路902进行了设定延迟时间量的延迟后启动，其中，上述延迟调整电路902在基于写入指令WT的写入工作时和基于读出指令RD的读出工作中共用，因此，读放大器901的写入工作时的启动时刻与在读出工作时的启动时刻相同。
来自上述延迟调整电路902的读放大器启动信号RAEN，由另一个延迟调整电路903延迟预定时间。该延迟时间大于或等于直到由读放大器启动信号RAEN确定读放大器901的输出信号的值为止的期间。直到确定该延迟调整电路903的输出为止的期间，由充电电路905，将节点A、节点B预充电到高电平的设定电压Vdd。该状态是等待写入指令WT输入的状态。
此外，在图9中，解码电路906，内装2个NAND电路906a、906b，并且根据输入数据DI和写入指令WT将置位状态和复位状态解码。置位/复位指令发生电路907内装2个NAND电路907a、907b，根据来自上述解码电路906的解码信号、节点A和节点B的High(Vdd)预充电状态，确定对应于输入数据DI的置位指令SC或复位指令RC。该置位指令SC或复位指令RC，在电位反相的同时由电平移位电路908进行了电平移位后，根据该指令SC、RC生成上述2种互补的信号(ST、/ST)、(RST、/RST)。当如上所述图4的电阻可变型存储元件403的电阻值根据这2种互补信号变化时，读出放大器404的输出值变化。当激活上述读放大器启动信号RAEN，确定接收了上述读出放大器404的输出信号IDO的读放大器901的输出信号DO时，传输门904将上述读放大器90 1的输出信号DO传输到置位/复位指令发生电路907，使在该置位/复位指令发生电路907发生的置位指令SC或复位指令RC停止。
以下，使用图13的信号波形具体地说明从发生置位指令SC至其置位指令SC自动停止的过程。在写入指令WT转变为High，输入数据DI为Low电平的情况下，在解码电路906中，互补信号ST、/ST侧的NAND电路906b工作，输出要成为High信号的置位指令的解码结果。节点A被预充电到High(Vdd)，因此，在置位/复位指令发生电路907中，互补信号ST、/ST侧的NAND电路907b工作，发生High信号的置位指令SC，信号ST转变为High输出，信号/ST转变为Low输出。该状态维持到读放大器启动信号RAEN启动。然后，当该放大器启动信号RAEN处于激活状态时，读放大器901的输出信号DO，在作为数据写入对象的电阻变化型存储元件403的初始状态为复位状态的情况下，初始为High电平，但当作为该数据写入对象的电阻变化型存储元件403变化为置位状态时，呈Low电平。该Low电平的输出信号DO经由传输门904传输到节点A，该节点A的电位呈Low电平，因此，在置位/复位指令发生电路907中，互补信号ST、/ST侧的NAND电路907b的输出从High电平变化成Low电平，而停止置位指令SC的输出。此外，在作为数据写入对象的电阻变化型存储元件403的初始状态为置位状态的情况下，在读放大器901的激活时其读放大器901的输出立即呈Low电平，因此，节点A呈Low电平，置位/复位指令发生电路907的置位指令SC立即自动停止。
接下来，用图14的信号波形说明从发生复位指令RC至其复位指令RC自动停止的过程。在写入指令WT转变为High，输入数据DI为High电平的情况下，在解码电路906中，互补信号RST、/RST侧的NAND电路906a工作，输出要成为High信号的复位指令的解码结果。节点B被预充电到High(Vdd)，因此，在置位/复位指令发生电路907中，互补信号RST、/RST侧的NAND电路907a工作，发生High信号的复位指令RC，信号RST转变为High输出，信号/RST转变为Low输出。该状态维持到读放大器启动信号RAEN启动。然后，当该放大器启动信号RAEN处于激活状态时，读放大器901的输出信号DO，在作为数据写入对象的电阻变化型存储元件403的初始状态为置位状态的情况下，初始为Low电平，但当作为该数据写入对象的电阻变化型存储元件403变化为复位状态时，呈High电平。该High电平的输出信号DO经由传输门904传输到节点B，该节点B的电位呈Low电平，因此，在置位/复位指令发生电路907中，来自互补信号RST、/RST侧的NAND电路907a的High输出变化成Low输出，停止复位指令RC。此外，在作为数据写入对象的电阻变化型存储元件403的初始状态为复位状态的情况下，在读放大器901被激活时其读放大器901的输出立即呈Low电平，因此，节点B呈Low电平，置位/复位指令发生电路907的复位指令RC立即自动停止。
另一方面，在数据读出时，写入指令WT呈Low电平，因此，在解码电路906中2个NAND电路906a、906b的输出呈Low电平，在置位/复位指令发生电路907中，2个NAND电路907a、907b的输出呈Low电平，置位指令SC和复位指令RC不被输出。
如上所述，在本实施方式中，根据输入数据DI和写指令WT发生置位指令SC或复位指令RC，将电阻变化型存储元件403控制在置位或复位状态，并且根据上述输入数据DI和写指令WT可变地设定读出放大器块604内的读出放大器404的参考电位Vref，同时等待伴随着上述电阻变化型存储元件403的置位或复位状态的转移的上述读出放大器404的输出信号IDO的变化，根据该输出信号IDO自动地使置位SC或复位指令RC停止，因此，构成可高精度地进行电阻变化型存储元件403的电阻调整的半导体存储器件，同时，其置位或复位指令SC、RC的自动停止使用通常的数据读出用的读出放大器404和读放大器901，不必单独准备特殊的电路，就能够使半导体存储器件的结构简单，能进一步实现低成本。
接下来，在图3中示出作为核心构成了以上所说明的一系列电路的情况的框图。
在该图中，进行数据输入输出、指令输入以及地址信号输入的数据输入输出电路301，将地址信号传送到地址发生电路307，地址发生电路307进一步将上述地址信号传送至行解码电路305，生成字线WL的选择信号。输入到数据输入输出电路301的指令，被传送至指令发生电路306，指令发生电路306，将其被传送的指令传送至行解码器305、读出放大器303、参考电位发生电路308、写入/读出电路302。被输入到数据输入输出电路301的数据被传送至写入/读出电路302之后，由读出放大器303放大，并写入到具有多个电阻变化型存储元件403的存储单元阵列304。
此外，在本实施方式中，作为在数据写入时始终进行放大工作的读出放大器，兼用了数据读出用的读出放大器404，但也可以另行设置数据写入专用的读出放大器。
并且，在上述第1～第3实施方式中，作为电阻变化型存储元件403，采用了由连接到位线(列选择线)BL的存储元件主体M、和字线(行选择线)WL连接到栅极的选择晶体管Ts的串联电路构成的结构，但本发明并不限于此，除此之外，显然也可以采用在1条列选择线和1条行选择线之间直接、或经由二极管连接的电阻变化型存储元件。
[工业可利用性]
如以上所说明的，本发明能将施加在电阻变化型存储元件的各端子的偏置振幅电压抑制得较小，并且，将在准备时施加在电阻变化型存储元件的两端的预充电电压作为读出电压，因此，能够不需要负电位发生电路，并且，能够谋求数据读出的高速化，作为使用了电阻变化型存储元件的半导体存储器件在实用方面是有效的。

Claims (6)

1.一种半导体存储器件，包括：
具有第一节点和第二节点的电阻变化型存储元件；
连接到上述电阻变化型存储元件的第一节点上的第一选择线；以及
连接到上述电阻变化型存储元件的第二节点上的第二选择线，
其中，上述电阻变化型存储元件在上述第一节点和上述第二节点之间施加正向和反向的偏置电压来进行数据的置位和复位，
该半导体存储器件的特征在于，还包括：
预充电单元，在准备时将上述电阻变化型存储元件的第一节点和第二节点分别预充电到基准电位；
偏置施加单元，在数据写入的置位时在上述电阻变化型存储元件的第一节点和第二节点的一个节点上施加设定高电位，并且在另一个节点上施加接地电位，在数据写入的复位时在上述电阻变化型存储元件的上述一个节点上施加上述接地电位，并且在上述另一个节点上施加上述设定高电位；以及
读出单元，在数据读出时在上述电阻变化型存储元件的第一节点和第二节点上施加上述基准电位。
2.根据权利要求1所述的半导体存储器件，其特征在于，
上述读出单元在上述电阻变化型存储元件的第二节点或第一节点上施加比上述接地电位或上述基准电位高出数据读出所需电位的电位。
3.根据权利要求1所述的半导体存储器件，其特征在于，
上述基准电位是比上述设定高电位低的电位。
4.根据权利要求1所述的半导体存储器件，其特征在于，
具有包括多个上述电阻变化型存储元件的存储单元阵列，
上述偏置施加单元被分为在上述电阻变化型存储元件的第一节点上施加偏置电压的第一偏置施加单元、和在第二节点上施加偏置电压的第二偏置施加单元，
上述第一偏置施加单元配置在上述存储单元阵列的一端，上述第二偏置施加单元配置在上述存储单元阵列的另一端。
5.根据权利要求4所述的半导体存储器件，其特征在于，
上述第一偏置施加单元和第二偏置施加单元，由偏置电压施加用的相同控制信号公共地控制。
6.一种半导体集成电路系统，包含权利要求1所述的半导体存储器件，其特征在于，
具有对内部电路供给电压的系统用低电压源、和使用于数据输入输出的数据输入输出用高电压源，
使用于上述半导体存储器件的上述基准电位与上述系统用低电压源的电源电位相同，
使用于上述半导体存储器件的上述设定高电位与上述数据输入输出用高电压源的电源电位相同。
CN2007100861195A 2006-03-01 2007-03-01 半导体存储器件及半导体集成电路系统 Active CN101030448B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006055110A JP2007234133A (ja) 2006-03-01 2006-03-01 半導体記憶装置及び半導体集積回路システム
JP055110/2006 2006-03-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201110219399.9A Division CN102354529B (zh) 2006-03-01 2007-03-01 半导体存储器件

Publications (2)

Publication Number Publication Date
CN101030448A CN101030448A (zh) 2007-09-05
CN101030448B true CN101030448B (zh) 2011-09-07

Family

ID=38471291

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201110219399.9A Active CN102354529B (zh) 2006-03-01 2007-03-01 半导体存储器件
CN2007100861195A Active CN101030448B (zh) 2006-03-01 2007-03-01 半导体存储器件及半导体集成电路系统

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201110219399.9A Active CN102354529B (zh) 2006-03-01 2007-03-01 半导体存储器件

Country Status (3)

Country Link
US (1) US7518903B2 (zh)
JP (1) JP2007234133A (zh)
CN (2) CN102354529B (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
JP5159224B2 (ja) * 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
KR100895387B1 (ko) * 2007-10-16 2009-04-30 주식회사 하이닉스반도체 상 변화 메모리 장치
WO2009084514A1 (ja) * 2007-12-27 2009-07-09 Nec Corporation 記憶素子、半導体記憶装置、および情報読み出し方法
EP2107571B1 (en) 2008-04-03 2012-04-25 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
KR101453969B1 (ko) * 2008-07-31 2014-10-22 삼성전자주식회사 저항성 메모리 장치 및 그것의 쓰기 방법
JP5354391B2 (ja) * 2008-09-30 2013-11-27 日本電気株式会社 磁気ランダムアクセスメモリ及び磁気ランダムアクセスメモリの動作方法
JP5287197B2 (ja) * 2008-12-09 2013-09-11 ソニー株式会社 半導体装置
JP2010157567A (ja) * 2008-12-26 2010-07-15 Funai Electric Advanced Applied Technology Research Institute Inc メモリセルアレイ
JP5549105B2 (ja) * 2009-04-15 2014-07-16 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
KR101057724B1 (ko) * 2009-05-13 2011-08-18 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
CN102117644B (zh) * 2009-12-30 2013-09-11 中国科学院微电子研究所 一种存储器读出电路
JP5521850B2 (ja) * 2010-07-21 2014-06-18 ソニー株式会社 抵抗変化型メモリデバイスおよびその駆動方法
KR101736383B1 (ko) 2010-08-03 2017-05-30 삼성전자주식회사 메모리 장치, 이의 프리차지 제어 방법, 및 이를 포함하는 장치들
CN101916590B (zh) * 2010-08-19 2013-01-09 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出方法及读出电路
CN101976578B (zh) * 2010-10-09 2013-10-02 中国科学院上海微系统与信息技术研究所 相变存储单元的数据读出电路及读出方法
CN102479546B (zh) * 2010-11-30 2014-05-14 中国科学院微电子研究所 一种对电阻存储器进行编程的电路
CN103339680B (zh) * 2011-02-01 2016-04-13 松下电器产业株式会社 非易失性半导体存储装置
KR20120097998A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 집적 회로
US9570164B2 (en) 2011-08-24 2017-02-14 Rambus Inc. System and method for performing memory operations on RRAM cells
JP5642649B2 (ja) 2011-10-07 2014-12-17 シャープ株式会社 半導体記憶装置及び半導体装置
KR101813182B1 (ko) * 2011-11-16 2017-12-29 삼성전자주식회사 비휘발성 메모리 소자를 포함하는 다치 논리 장치
JPWO2013179593A1 (ja) * 2012-05-29 2016-01-18 株式会社ソシオネクスト 半導体記憶装置および半導体記憶装置を搭載した半導体装置
JP2014017042A (ja) * 2012-07-11 2014-01-30 Toppan Printing Co Ltd 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリ
US9183929B2 (en) * 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
US8902636B2 (en) 2013-03-22 2014-12-02 Akira Katayama Resistance change memory
JP2014229758A (ja) * 2013-05-22 2014-12-08 ソニー株式会社 半導体装置およびその製造方法
US9987842B2 (en) 2014-10-29 2018-06-05 Hewlett-Packard Development Company, L.P. Printhead with a number of memristors and inverters
CN105702290B (zh) * 2014-11-25 2019-08-30 亿而得微电子股份有限公司 低成本电子抹除式可复写只读存储器数组的操作方法
CN106033679B (zh) * 2015-03-12 2019-03-08 华邦电子股份有限公司 电阻式存储器及量测该电阻式存储器的量测系统
US9728253B2 (en) * 2015-11-30 2017-08-08 Windbond Electronics Corp. Sense circuit for RRAM
KR102514045B1 (ko) * 2016-04-21 2023-03-24 삼성전자주식회사 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
KR102570472B1 (ko) * 2017-01-10 2023-08-25 에스케이하이닉스 주식회사 반도체 장치
US10998044B2 (en) 2017-01-20 2021-05-04 Hefei Reliance Memory Limited RRAM write using a ramp control circuit
US10236053B1 (en) * 2017-10-17 2019-03-19 R&D 3 Llc Method and circuit device incorporating time-to-transition signal node sensing
US10762960B2 (en) * 2017-11-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
JP2019164875A (ja) 2018-03-16 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10818327B2 (en) * 2018-06-29 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
JP2020077445A (ja) * 2018-11-07 2020-05-21 ソニーセミコンダクタソリューションズ株式会社 記憶制御装置、記憶装置、および、情報処理システム
CN110223725B (zh) * 2019-05-22 2022-03-22 北京航空航天大学 一种非易失性随机存储器数据读取电路、存储器及方法
US11223360B2 (en) * 2019-07-23 2022-01-11 Cirrus Logic, Inc. Control of semiconductor devices
US11651819B2 (en) * 2020-07-24 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating the same
US12087359B2 (en) * 2022-06-13 2024-09-10 Applied Materials, Inc. Memory cell selector for high-voltage set and reset operations
CN115240733B (zh) * 2022-09-23 2023-01-03 浙江力积存储科技有限公司 减小读出放大器面积的方法、电路及dram存储装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1071093A2 (en) * 1999-07-19 2001-01-24 Fujitsu Limited Semiconductor memory
CN1505052A (zh) * 2002-12-04 2004-06-16 ������������ʽ���� 半导体存储装置和存储单元的写入以及擦除方法
WO2004051668A1 (en) * 2002-12-05 2004-06-17 Koninklijke Philips Electronics N.V. Programmable non-volatile semiconductor memory device
CN1225738C (zh) * 2002-07-24 2005-11-02 松下电器产业株式会社 半导体存储器装置以及半导体集成电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4218527B2 (ja) * 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
JP2004158119A (ja) 2002-11-06 2004-06-03 Sharp Corp 不揮発性半導体記憶装置
JP4205938B2 (ja) * 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置
JP4113493B2 (ja) * 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
EP1511042B1 (en) * 2003-08-27 2012-12-05 STMicroelectronics Srl Phase-change memory device with biasing of deselected bit lines
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
JP4063239B2 (ja) * 2004-04-16 2008-03-19 ソニー株式会社 データ読出し回路及びこの回路を有する半導体装置
JP2006134398A (ja) * 2004-11-04 2006-05-25 Sony Corp 記憶装置及び半導体装置
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1071093A2 (en) * 1999-07-19 2001-01-24 Fujitsu Limited Semiconductor memory
CN1225738C (zh) * 2002-07-24 2005-11-02 松下电器产业株式会社 半导体存储器装置以及半导体集成电路
CN1505052A (zh) * 2002-12-04 2004-06-16 ������������ʽ���� 半导体存储装置和存储单元的写入以及擦除方法
WO2004051668A1 (en) * 2002-12-05 2004-06-17 Koninklijke Philips Electronics N.V. Programmable non-volatile semiconductor memory device

Also Published As

Publication number Publication date
CN102354529B (zh) 2014-03-26
JP2007234133A (ja) 2007-09-13
US7518903B2 (en) 2009-04-14
CN101030448A (zh) 2007-09-05
CN102354529A (zh) 2012-02-15
US20070206403A1 (en) 2007-09-06

Similar Documents

Publication Publication Date Title
CN101030448B (zh) 半导体存储器件及半导体集成电路系统
JP5233815B2 (ja) 抵抗変化型メモリデバイスおよびその動作方法
JP5521612B2 (ja) 不揮発性半導体メモリデバイス
JP5284225B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
CN105378845B (zh) 阻变存储器
JP2007234133A5 (zh)
CN104835519B (zh) 存储器电路及相关方法
CN109243507B (zh) 页缓冲器、感测存储单元的方法以及非易失性存储器件
CN104900261B (zh) 可变电阻式存储器及其写入方法
US20180268878A1 (en) Non-volatile semiconductor memory device
JP2011258288A (ja) 半導体記憶装置
CN105976854A (zh) 半导体存储装置及其驱动方法
CN111755045A (zh) 半导体存储装置
US7701747B2 (en) Non-volatile memory including sub cell array and method of writing data thereto
US9443585B2 (en) Resistance change memory
JP2020155168A (ja) 半導体記憶装置
JP5774154B1 (ja) 抵抗変化型メモリ
CN105304129B (zh) 电阻可变型存储器及其写入方法
JP2012221525A (ja) 半導体装置
JP2011204358A (ja) 半導体記憶装置
TWI620180B (zh) 半導體記憶裝置
KR102374096B1 (ko) 이중 더미 워드라인을 활용한 크로스 포인트 어레이 메모리 장치
US11514965B2 (en) Resistive memory device
WO2014168144A1 (ja) 半導体装置
KR20230040436A (ko) 증폭 전압에 기초하여 동작하는 컬럼 선택 회로 및 이를 포함하는 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200527

Address after: 617-8520, shizushao, Nagaoka, Kyoto, Japan

Patentee after: Panasonic semiconductor solutions Co., Ltd

Address before: Osaka Japan

Patentee before: Panasonic Corp.

TR01 Transfer of patent right