JP2016062957A - 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】積層体に貫通ホールを形成する際に、積層体の上部で隣接する貫通ホールが繋がることを防止する不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】第１絶縁膜４及び第１電極膜ＷＬが交互に積層され積層方向に延びる第１貫通ホールＭＨ１が形成された積層体ＳＴ１と、積層体上に設けられ積層方向に延び第１貫通ホールＭＨ１に連通された第２貫通ホールＭＨ２が形成された第２電極膜ＳＧと、第２電極膜上に設けられ積層方向に延び第２貫通ホールＭＨ２に連通された第３貫通ホールＭＨ３が形成された第２絶縁膜６とを備える。第１及び第２の貫通ホールの内面上に設けられた半導体膜１０と、第１電極膜ＷＬと半導体膜１０との間に設けられたメモリ膜７と、第２電極膜ＳＧと半導体膜１０との間に設けられたゲート絶縁膜とを備える。第３貫通ホールＭＨ３は、積層方向の上部が狭く下方にいくほど広くなるように形成されている。
【選択図】図２

Description

本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
不揮発性半導体記憶装置の大容量化及び低コスト化を図る方法として、一括加工型の積層メモリが提案されている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体に貫通ホールを形成し、貫通ホール内にブロック層、電荷蓄積層及びトンネル層をこの順に堆積させ、貫通ホール内にシリコンピラーを埋め込む。次いで、ソース線及びビット線となるメタル配線を形成する。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。
上記積層体に貫通ホールを形成する場合、通常、ＲＩＥ（reactive ion etching）法を用いて高アスペクト比の貫通ホールを積層体に開口する。ＲＩＥ法でホールを形成すると、通常、ホール上部の孔径寸法がホール下部の孔径寸法よりも大きくなる形状、即ち、テーパー形状が形成される。上記貫通ホールがテーパー形状であると、積層体の上部において隣接する貫通ホールが近づくことから、繋がる部分ができることがあり、この部分でビット線リークが発生するという問題がある。
特開２０１３−６９８３１号公報 特開２００９−１４６９５４号公報
そこで、積層体に貫通ホールを形成する際に、積層体の上部で隣接する貫通ホールが繋がることを防止できる不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供する。
本実施形態の不揮発性半導体記憶装置は、それぞれ複数の第１絶縁膜及び第１電極膜が交互に積層され、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールが形成された積層体を備える。そして、前記積層体上に設けられ、前記積層方向に延び前記第１貫通ホールに連通された第２貫通ホールが形成された第２電極膜と、前記第２電極膜上に設けられ、前記積層方向に延び前記第２貫通ホールに連通された第３貫通ホールが形成された第２絶縁膜とを備える。更に、前記第１及び第２の貫通ホールの内面上に設けられた半導体膜と、前記第１電極膜と前記半導体膜との間に設けられたメモリ膜と、前記第２電極膜と前記半導体膜との間に設けられたゲート絶縁膜とを備える。また、前記第３貫通ホールは、前記積層方向の上部が狭く下方にいくほど広くなるように形成されており、前記第３貫通ホール内には、半導体部材が設けられている。
本実施形態の不揮発性半導体記憶装置の製造方法は、それぞれ複数の第１絶縁膜及び第１電極膜を交互に積層することにより、積層体を形成する工程と、前記積層体上に第２電極膜を形成する工程と、前記第２電極膜上に第２絶縁膜を形成する工程とを備える。そして、前記第２絶縁膜、前記第２電極膜及び前記積層体に、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる貫通ホールを形成する工程と、前記貫通ホールの内面上にメモリ膜を形成する工程と、前記メモリ膜上に半導体膜を形成する工程とを備える。更に、前記第２絶縁膜に前記貫通ホールを形成する工程において、前記貫通ホールは、前記積層方向の上部が狭く下方にいくほど広くなるように形成されることを特徴とする。
第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図 選択ゲート部分の模式的拡大断面図 メモリセル部分の模式的拡大断面図 メモリストリングの回路図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図 製造方法を例示する模式的断面図
以下、実施形態について、図面を参照して説明する。尚、実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。図１では、不揮発性半導体記憶装置の一部を破断した模式的斜視図を表している。また、図１では、図を見やすくするために、絶縁部分の一部の図示を省略している。図２は、選択ゲート部分の模式的拡大断面図である。図３は、メモリセル部分の模式的拡大断面図である。図４は、メモリストリングの回路図である。
本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板２の主面３に対して平行な方向であって相互に直交する２軸に沿った方向をＸ軸方向及びＹ軸方向とし、これらＸ軸方向及びＹ軸方向の双方に対して直交する軸に沿った方向をＺ軸方向とする。Ｚ軸に沿って基板２の主面３から離れる方向を上（上側）、その反対を下（下側）とする。図１に表す一部の破断面は、Ｙ軸方向の断面に対応する。
次に、不揮発性半導体記憶装置１の具体的構成例について、図１ないし図３を参照して説明する。図１に示すように、基板２上には、図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加された導電性を有するシリコン層である。
バックゲートＢＧ上には、複数の絶縁層４（図３参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓとが、それぞれ交互に積層されている。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、同じ階層に設けられ、下から４層目の電極層を表す。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ軸方向に分断されている。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、及び電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図１０及び図１１に示す絶縁膜５が設けられている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
電極層の層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓを総称して、単に電極層ＷＬと表すこともある。電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。電極層ＷＬは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。絶縁層４は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートＳＧＤは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。ソース側選択ゲートＳＧＳは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ軸方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ上には、絶縁膜６が形成されている。絶縁膜６は、例えばシリコン酸化物を含むＴＥＯＳ膜である。
ソース側選択ゲートＳＧＳの上方には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば、金属層である。ドレイン側選択ゲートＳＧＤ及びソース線ＳＬの上方には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ軸方向に延びている。
上記構成の場合、電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓと絶縁膜４ｔとから第１積層体ＳＴ１（図１参照）が構成されている。そして、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳと絶縁膜６とから第２積層体ＳＴ２（図２参照）が構成されている。
バックゲートＢＧ、このバックゲートＢＧ上の第１積層体ＳＴ１及び第１積層体ＳＴ１上の第２積層体ＳＴ２には、Ｕ字状のメモリホールＭＨが複数形成されている。メモリホールＭＨは、図２または図１４に示すように、第１部分ＭＨ１、第２部分ＭＨ２及び第３部分ＭＨ３を有する。第１部分ＭＨ１は、第１積層体ＳＴ１を貫通する部分である。第２部分ＭＨ２は、第１部分ＭＨ１と連通し、選択ゲートＳＧを貫通する部分である。第３部分ＭＨ３は、第２部分ＭＨ２と連通し、絶縁膜６を貫通する部分である。
第１部分ＭＨ１、第２部分ＭＨ２及び第３部分ＭＨ３の形状は、Ｚ方向（積層方向）から見て、例えば円形である。即ち、第１部分ＭＨ１、第２部分ＭＨ２及び第３部分ＭＨ３の積層方向に直交する面の断面形状は、円形である。第３部分ＭＨ３は、図２に示すように、上部が狭く下方にいくほど広くなるように形成されている。第１部分ＭＨ１及び第２部分ＭＨ２は、下方へ向けてほぼまっすぐに延びるように、または、下方にいくほど若干広くなるように、または、下方にいくほど若干細くなるように形成されている。第１部分ＭＨ１の下端部はバックゲートＢＧに到達している。バックゲートＢＧの上層部分には、１本の第１部分ＭＨ１の下端部を、この第１部分ＭＨ１から見てＹ方向に１列分離隔した他の１本の第１部分ＭＨ１の下端部に連通させるように、連通孔部ＭＨＣ（図１４参照）が形成されている。
メモリホールＭＨの第１部分ＭＨ１、第２部分ＭＨ２及び連通孔部ＭＨＣの内面上には、メモリ膜７が設けられている。このメモリ膜７は、図３に示すように、外側から順に、絶縁性のブロック層７ａ、電荷蓄積層７ｂ及び絶縁性のトンネル層７ｃが積層されて構成されている。ブロック層７ａは、不揮発性半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。電荷蓄積層７ｂは、電荷をトラップする能力がある層であり、例えば、シリコン窒化物により形成されている。トンネル層７ｃは、通常は絶縁性であるが、不揮発性半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えばシリコン酸化物により形成されている。即ち、メモリ膜７の膜構成は、例えばＯＮＯ（Oxide Nitride Oxide：酸化物−窒化物−酸化物）構成である。
メモリ膜７の内面上には、例えばポリシリコンからなるチャネル膜１０が形成されている。チャネル膜１０の内部には、例えばシリコン酸化物またはシリコン窒化物からなるコア部材１１が埋め込まれている。尚、コア部材１１で埋め込む代わりに、コア部材１１に空洞部が残るように構成してもよい。また、チャネル膜１０に空洞部が残るように構成してもよい。また、メモリホールＭＨ内をチャネル膜１０で埋めるように構成しても良い。
また、メモリホールＭＨの第３部分ＭＨ３（絶縁膜９に対応する部分）の内部には、例えばシリコンからなる導電性部材１２が埋め込まれている。
上記構成の場合、Ｕ字状のチャネル膜１０の１対のピラー部のうち、一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続されている。従って、チャネル膜１０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。Ｕ字状のチャネル膜１０と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字状のチャネル膜１０に属する１対のピラー部は、相互に異なる電極層ＷＬ（制御ゲート電極ＣＧ）を貫いている。
そして、不揮発性半導体記憶装置１においては、チャネル膜１０のピラー部がチャネルとして機能し、電極層ＷＬがゲート電極として機能することにより、チャネル膜１０と電極層ＷＬとの交差部分に、縦型のメモリセルトランジスタＭＣが形成される。各メモリセルトランジスタＭＣは、チャネル膜１０と電極層ＷＬとの間に配置されたメモリ膜７の電荷蓄積層７ｂに電子を蓄積することにより、メモリセルトランジスタＭＣとして機能する。第１積層体ＳＴ１内には、複数本のピラー部が、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリセルトランジスタＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
また、チャネル膜１０のピラー部とドレイン側選択ゲート電極ＳＧＤとの交差部分には、ピラー部をチャネルとし、ドレイン側選択ゲート電極ＳＧＤをゲート電極とし、メモリ膜７をゲート絶縁膜としたドレイン側選択トランジスタＳＴＤが形成される。チャネル膜１０のピラー部とソース側選択ゲート電極ＳＧＳとの交差部分には、ピラー部をチャネルとし、ソース側選択ゲート電極ＳＧＳをゲート電極とし、メモリ膜７をゲート絶縁膜としたソース側選択トランジスタＳＴＳが形成される。これら選択トランジスタも、上述のメモリセルトランジスタと同様に、縦型トランジスタである。
更に、チャネル膜１０の一対のピラー部の下端部を接続する接続部とバックゲートＢＧとの間には、接続部をチャネルとし、バックゲートＢＧをゲート電極とし、メモリ膜７をゲート絶縁膜としたバックゲートトランジスタＢＧＴが形成される。すなわち、バックゲートＢＧは、電界によってチャネル膜１０の接続部の導通状態を制御する電極として機能する。
上記構成の場合、ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルトランジスタＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルトランジスタＭＣが複数設けられている。それら複数のメモリセルトランジスタＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴ及びソース側選択トランジスタＳＴＳは、チャネル膜１０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
図４に示すように、１つのメモリストリングＭＳは、ソース線ＳＬとビット線ＢＬとの間に複数のメモリセルＭＣが直列接続された回路構成を有する。ソース線ＳＬとソース線側のメモリセルＭＣとの間にはソース側選択トランジスタＳＴＳが接続される。ビット線ＢＬとビット線側のメモリセルＭＣとの間にはドレイン側選択トランジスタＳＴＤが接続される。Ｕ字状のメモリストリングＭＳの中央には、バックゲートトランジスタＢＧＴが接続される。
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体（例えば、第１積層体ＳＴ１）の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ軸方向及びＹ軸方向に複数配列されていることにより、複数のメモリセルＭＣがＸ軸方向、Ｙ軸方向及びＺ軸方向に３次元的に設けられている。
複数のメモリストリングＭＳは、基板２におけるメモリセルアレイ領域に設けられている。基板２におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。
次に、本実施形態に係る不揮発性半導体記憶装置１の製造方法について、図５ないし図１８を参照して説明する。図５ないし図１８は、不揮発性半導体記憶装置１の製造方法を例示する模式的断面図である。基板２上に、図示しない絶縁層を介してバックゲートＢＧを設ける。バックゲートＢＧは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。上記バックゲートＢＧ上に、図５に示すように、レジスト１５を形成する。レジスト１５は、パターニングされ、選択的に形成された開口１５ａを有する。
次に、図６に示すように、レジスト１５をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、バックゲートＢＧに凹部１６が形成される。続いて、図７に示すように、凹部１６に犠牲膜１７を埋め込む。犠牲膜１７は、例えばシリコン窒化膜またはノンドープシリコン膜である。その後、図８に示すように、犠牲膜１７を全面エッチングして、凹部１６間のバックゲートＢＧの表面を露出させる。
次いで、図９に示すように、バックゲートＢＧ上に絶縁膜１８を形成した後、その上に、複数の電極層ＷＬ及び複数の絶縁層４を含む第１積層体ＳＴ１を形成する。電極層ＷＬと絶縁層４とは交互に積層され、絶縁層４は電極層ＷＬ間に介在される。最上層の電極層ＷＬ上には、絶縁膜１９が形成される。なお、便宜上、第１積層体ＳＴ１は、絶縁膜１８及び絶縁膜１９を含んでいても良い。尚、絶縁層４、１８、１９は、例えばシリコン酸化物を含むＴＥＯＳ層で構成される。
この後、フォトリソグラフィ及びエッチングにより、第１積層体ＳＴ１を分断し、絶縁膜１８に達する溝を形成した後、その溝を、図１０に示すように、絶縁膜５で埋め込む。そして、溝を絶縁膜５で埋め込んだ後、全面エッチングにより絶縁膜１９を露出させる。
次に、図１１に示すように、絶縁膜１９上に、絶縁膜２０を形成する。更に、絶縁膜２０上に、選択ゲートＳＧ及び絶縁層６を含む第２積層体ＳＴ２が形成される。絶縁膜２０上に選択ゲートＳＧが形成され、選択ゲートＳＧ上に絶縁層６が形成される。なお、便宜上、第２積層体ＳＴ２は、絶縁膜６を含んでいても良い。また、選択ゲートＳＧは、複数の導電膜が絶縁膜を介して積層された構造になっていても良い。
この後、図１２に示すように、絶縁層６上にレジスト２３を形成する。レジスト２３は、パターニングされ、選択的に形成された開口２３ａを有する。次いで、図１３に示すように、レジスト２３をマスクにして、バックゲートＢＧ上の第１積層体ＳＴ１及び第２積層体ＳＴ２を例えばＲＩＥ（Reactive Ion Etching）法を用いてエッチングして、ホールｈを形成する。
この場合、ホールｈの上部ｈ１、即ち、絶縁層６に対応する部分ｈ１の形状は、Ｚ方向から見て、例えば円形であると共に、上部が狭く下方にいくほど広くなるように形成されている。ホールｈの残りの部分ｈ２、即ち、選択ゲートＳＧ及び第１積層体ＳＴ１に対応する部分ｈ２の形状は、下方へ向けてほぼまっすぐに延びるように（または、下方にいくほど若干広くなるように、または、下方にいくほど若干細くなるように）形成されている。ホールｈの部分ｈ１を上記したような形状に加工するに際しては、ＲＩＥのエッチング条件を上記形状の加工が可能なエッチング条件に設定する。また、ホールｈの部分ｈ２を上記したような形状に加工するに際しては、ＲＩＥのエッチング条件を上記形状の加工が可能なエッチング条件に設定する。
また、上記エッチングにより、ホールｈの下部は、犠牲膜１７に達しており、ホールｈの底部に犠牲膜１７が露出している。犠牲膜１７のほぼ中央に位置する絶縁膜１８を挟むように、一対のホールｈが１つの犠牲膜１７上に位置する。
次に、図１４に示すように、犠牲膜１７を例えばウェットエッチングによりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いる。
上記犠牲膜１７の除去により、バックゲートＢＧに凹部１６が形成される。１つの凹部１６につき、一対のホールｈがつながっている。即ち、一対のホールｈのそれぞれの下端が１つの共通の凹部１６とつながり、１つのＵ字状のメモリホールＭＨが形成される。
次に、図１５に示すように、メモリホールＭＨの内面及び絶縁層６の上面の上に、メモリ膜７を形成する。このメモリ膜７としては、図３にも示すように、例えばＣＶＤ法を用いて、外側から順に、シリコン酸化物からなるブロック層７ａ、シリコン窒化物からなる電荷蓄積層７ｂ、及び、シリコン酸化物からなるトンネル層７ｃをこの順に積層形成する。この後、メモリ膜７の上に、チャネル膜１０を形成する。チャネル膜１０は、例えば多結晶シリコン膜であり、ＣＶＤ法を用いて形成される。次いで、図１６に示すように、チャネル膜１０の内部に、例えばＣＶＤ法を用いて、例えばシリコン酸化物またはシリコン窒化物からなるコア部材１１を埋め込む。
この後、コア部材１１をエッチバックして、コア部材１１の上面の高さが、図１７に示す位置Ｐ１に位置するようにする。更に、チャネル膜１０及びメモリ膜７をエッチバックして、チャネル膜１０及びメモリ膜７の上面の高さが、図１７に示す位置Ｐ２に位置するようにする。これにより、絶縁層６の上部に凹部２４を形成する。
次に、図１８に示すように、上記凹部２４内に導電性部材１２を埋め込む。導電性部材１２は、不純物がドープされた半導体材料、例えば多結晶シリコン膜であり、例えばＣＶＤ法を用いて形成される。更に、導電性部材１２をエッチバックして、絶縁層６の表面が露出するようにする。これにより、図１８に示す構成が得られる。この状態で、加熱して、導電性部材１２中の不純物をチャネル膜１０へ拡散させる。これによって、導電性部材１２とチャネル膜１０とのコンタクトが確実になる。
この後、図２に示すように、導電性部材１２の上に、金属配線であるソース線ＳＬまたはビット線ＢＬを形成する。
上記した構成の本実施形態によれば、メモリホールＭＨの第３部分ＭＨ３の形状を、図２に示すように、上部が狭く下方にいくほど広くなるように形成したので、絶縁膜６（第２積層体ＳＴ２）にメモリホールＭＨを形成する際に、絶縁膜６の上部で隣接するメモリホールＭＨが繋がることを防止できる。この結果、ビット線リークが発生することを防止できる。
また、上記実施形態では、メモリホールＭＨの第３部分ＭＨ３の内部に、例えばシリコンからなる導電性部材１２を埋め込んだ後、加熱して、導電性部材１２中の不純物をチャネル膜１０へ拡散させるように構成したので、導電性部材１２とチャネル膜１０とのコンタクトを確実にすることができる。
（その他の実施形態）
以上説明した実施形態に加えて以下のような構成を採用しても良い。
上記した実施形態では、メモリストリングＭＳをＵ字状に構成したが、これに限られるものではなく、メモリストリングを例えばＩ字状に構成しても良い。
以上のように、本実施形態の不揮発性半導体記憶装置によると、積層体に貫通ホールを形成する際に、積層体の上部で隣接する貫通ホールが繋がることを防止できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１は不揮発性半導体記憶装置、２はシリコン基板、４は絶縁膜、５は絶縁膜、６は絶縁膜、７はメモリ膜、１０はチャネル膜、１１はコア部材、１２は導電性部材、１８は絶縁膜、１９は絶縁膜、２０は絶縁膜である。

Claims (6)

  1. それぞれ複数の第１絶縁膜及び第１電極膜が交互に積層され、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールが形成された積層体と、
    前記積層体上に設けられ、前記積層方向に延び前記第１貫通ホールに連通された第２貫通ホールが形成された第２電極膜と、
    前記第２電極膜上に設けられ、前記積層方向に延び前記第２貫通ホールに連通された第３貫通ホールが形成された第２絶縁膜と、
    前記第１及び第２の貫通ホールの内面上に設けられた半導体膜と、
    前記第１電極膜と前記半導体膜との間に設けられたメモリ膜と、
    前記第２電極膜と前記半導体膜との間に設けられたゲート絶縁膜と、
    を備え、
    前記第３貫通ホールは、前記積層方向の上部が狭く下方にいくほど広くなるように形成されており、
    前記第３貫通ホール内には、前記半導体膜に接続された導電性部材が設けられていることを特徴とする不揮発性半導体記憶装置。
  2. 前記半導体膜には、中空部が形成され、
    前記中空部内には、絶縁部材が設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記半導体膜及び前記ゲート絶縁膜の前記積層方向の上部の位置は、前記第２絶縁膜の前記積層方向の下面の位置よりも上に位置していることを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記第２貫通ホール及び前記第１貫通ホールは、前記積層方向の下方にいくほど細くなるように形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記第３貫通ホール、前記第２貫通ホール及び前記第１貫通ホールの前記積層方向に直交する面の断面形状は、円形であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  6. それぞれ複数の第１絶縁膜及び第１電極膜を交互に積層することにより、積層体を形成する工程と、
    前記積層体上に第２電極膜を形成する工程と、
    前記第２電極膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜、前記第２電極膜及び前記積層体に、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる貫通ホールを形成する工程と、
    前記貫通ホールの内面上にメモリ膜を形成する工程と、
    前記メモリ膜上に半導体膜を形成する工程と、
    を備え、
    前記第２絶縁膜に前記貫通ホールを形成する工程において、前記貫通ホールは、前記積層方向の上部が狭く下方にいくほど広くなるように形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
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JP5504053B2 (ja) * 2010-05-27 2014-05-28 株式会社東芝 半導体装置及びその製造方法
JP2013069751A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US9142298B2 (en) * 2013-02-11 2015-09-22 Sandisk Technologies Inc. Efficient smart verify method for programming 3D non-volatile memory

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