JP2003318365A - 磁気ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】 【課題】 ＭＲＡＭのＴＭＲ素子に書き込み磁界を効率
よく作用させる。 【解決手段】 ＴＭＲ素子２３の直下には、書き込みワ
ード線２０Ｂが配置される。書き込みワード線２０Ｂ
は、Ｘ方向に延び、その側面及び下面は、高透磁率を有
するヨーク材２５Ｂにより覆われている。ヨーク材２５
Ｂは、書き込みワード線２０Ｂの上面よりも上部に突出
している。ＴＭＲ素子２３の直上には、データ選択線
（読み出し／書き込みビット線）２４が配置される。デ
ータ選択線２４は、Ｘ方向に交差するＹ方向に延び、そ
の上面は、高透磁率を有するヨーク材２７により覆われ
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トンネル型磁気抵
抗(Tunneling Magneto Resistive)効果により“１”，
“０”−情報を記憶するＴＭＲ素子を利用してメモリセ
ルを構成した磁気ランダムアクセスメモリ（MRAM: Magn
etic Random Access Memory）に関する。

【０００２】

【従来の技術】近年、新たな原理により情報を記憶する
メモリが数多く提案されているが、そのうちの一つに、
Roy Scheuerlein et.al.によって提案されたトンネル型
磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと
表記する。) 効果を利用したメモリがある（例えば、IS
SCC2000 Technical Digest p.128「A 10ns Read and Wr
ite Non-Volatile Memory Array Using a Magnetic Tun
nel Junction and FET Switch in each Cell」を参
照）。

【０００３】磁気ランダムアクセスメモリは、ＴＭＲ素
子により“１”，“０”−情報を記憶する。ＴＭＲ素子
は、図８９に示すように、２つの磁性層（強磁性層）に
より絶縁層（トンネルバリア）を挟んだ構造を有する。
ＴＭＲ素子に記憶される情報は、２つの磁性層のスピン
の向きが平行か又は反平行かによって判断される。

【０００４】ここで、図９０に示すように、平行とは、
２つの磁性層のスピンの向き（磁化の方向）が同じであ
ることを意味し、反平行とは、２つの磁性層のスピンの
向きが逆向きであることを意味する（矢印の向きがスピ
ンの向きを示している。）。

【０００５】なお、通常、２つの磁性層の一方側には、
反強磁性層が配置される。反強磁性層は、一方側の磁性
層のスピンの向きを固定し、他方側のスピンの向きのみ
を変えることにより情報を容易に書き換えるための部材
である。

【０００６】スピンの向きが固定された磁性層は、固定
層又はピン層と呼ばれる。また、書き込みデータに応じ
て、スピンの向きを自由に変えることができる磁性層
は、自由層又は記憶層と呼ばれる。

【０００７】図９０に示すように、２つの磁性層のスピ
ンの向きが平行となった場合、これら２つの磁性層に挟
まれた絶縁層（トンネルバリア）のトンネル抵抗は、最
も低くなる。この状態が“１”−状態である。また、２
つの磁性層のスピンの向きが反平行となった場合、これ
ら２つの磁性層に挟まれた絶縁層（トンネルバリア）の
トンネル抵抗は、最も高くなる。この状態が“０”−状
態である。

【０００８】次に、図９１を参照しつつ、ＴＭＲ素子に
対する書き込み動作原理について簡単に説明する。

【０００９】ＴＭＲ素子は、互いに交差する書き込みワ
ード線とデータ選択線（読み出し／書き込みビット線）
との交点に配置される。そして、書き込みは、書き込み
ワード線及びデータ選択線に電流を流し、両配線に流れ
る電流により作られる磁界を用いて、ＴＭＲ素子のスピ
ンの向きを平行又は反平行にすることにより達成され
る。

【００１０】例えば、ＴＭＲ素子の磁化容易軸がＸ方向
であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直
交するＹ方向にデータ選択線が延びている場合、書き込
み時には、書き込みワード線に、一方向に向かう電流を
流し、データ選択線に、書き込みデータに応じて、一方
向又は他方向に向かう電流を流す。

【００１１】データ選択線に一方向に向かう電流を流す
とき、ＴＭＲ素子のスピンの向きは、平行（“１”−状
態）となる。一方、データ選択線に他方向に向かう電流
を流すとき、ＴＭＲ素子のスピンの向きは、反平行
（“０”−状態）となる。

【００１２】ＴＭＲ素子のスピンの向きが変わるしくみ
は、次の通りである。

【００１３】図９２のＴＭＲ曲線に示すように、ＴＭＲ
素子の長辺（Easy-Axis）方向に磁界Ｈｘをかけると、
ＴＭＲ素子の抵抗値は、例えば、１７％程度変化する。
この変化率、即ち、変化の前後の抵抗値の比は、ＭＲ比
と呼ばれる。

【００１４】なお、ＭＲ比は、磁性層の性質により変化
する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得
られている。

【００１５】ＴＭＲ素子には、Easy-Axis方向の磁界Ｈ
ｘとHard-Axis方向の磁界Ｈｙとの合成磁界がかかる。
図９３の実線に示すように、Hard-Axis方向の磁界Ｈｙ
の大きさによって、ＴＭＲ素子の抵抗値を変えるために
必要なEasy-Axis方向の磁界Ｈｘの大きさも変化する。
この現象を利用することにより、アレイ状に配置される
メモリセルのうち、選択された書き込みワード線及び選
択されたデータ選択線の交点に存在するＴＭＲ素子のみ
にデータを書き込むことができる。

【００１６】この様子をさらに図９３のアステロイド曲
線を用いて説明する。ＴＭＲ素子のアステロイド曲線
は、例えば、図９３の実線で示すようになる。即ち、Ea
sy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの
合成磁界の大きさがアステロイド曲線（実線）の外側
（例えば、黒丸の位置）にあれば、磁性層のスピンの向
きを反転させることができる。

【００１７】逆に、Easy-Axis方向の磁界ＨｘとHard-Ax
is方向の磁界Ｈｙとの合成磁界の大きさがアステロイド
曲線（実線）の内側（例えば、白丸の位置）にある場合
には、磁性層のスピンの向きを反転させることはできな
い。

【００１８】従って、Easy-Axis方向の磁界Ｈｘの大き
さとHard-Axis方向の磁界Ｈｙの大きさを変え、合成磁
界の大きさのＨｘ−Ｈｙ平面内における位置を変えるこ
とにより、ＴＭＲ素子に対するデータの書き込みを制御
できる。

【００１９】なお、読み出しは、選択されたＴＭＲ素子
に電流を流し、そのＴＭＲ素子の抵抗値を検出すること
により容易に行うことができる。

【００２０】例えば、ＴＭＲ素子に直列にスイッチ素子
を接続し、選択された読み出しワード線に接続されるス
イッチ素子のみをオン状態として電流経路を作る。その
結果、選択されたＴＭＲ素子のみに電流が流れるため、
そのＴＭＲ素子のデータを読み出すことができる。

【００２１】

【発明が解決しようとする課題】磁気ランダムアクセス
メモリにおいては、上述ように、データ書き込みは、書
き込みワード線とデータ選択線（読み出し／書き込みビ
ット線）に，それぞれ、書き込み電流を流し、これによ
り発生する合成磁界をＴＭＲ素子に作用させることによ
り行う。

【００２２】従って、データ書き込みを効率よく行うた
めには、この合成磁界を、効率よく、ＴＭＲ素子に与え
ることが重要となる。合成磁界が効率よくＴＭＲ素子に
印加されれば、書き込み動作の信頼性が向上し、さら
に、書き込み電流を減らし、低消費電力化を実現するこ
とができる。

【００２３】しかし、書き込みワード線及びデータ選択
線にそれぞれ流れる書き込み電流により発生する合成磁
界を、効率よく、ＴＭＲ素子に作用させるために有効な
デバイス構造については、十分に検討されていない。即
ち、このようなデバイス構造は、実際に、合成磁界が効
率よくＴＭＲ素子に加わることはもちろん、簡単に製造
できるか否かという製造プロセスの面からも検討される
必要がある。

【００２４】本発明は、このような問題を解決するため
になされたもので、その目的は、磁気ランダムアクセス
メモリにおいて、書き込み動作時、合成磁界を、効率よ
く、ＴＭＲ素子に作用させることができるデバイス構造
及びその製造方法を提案することにある。

【００２５】

【課題を解決するための手段】(1) 本発明の磁気ラ
ンダムアクセスメモリは、半導体基板の上部に形成さ
れ、磁気抵抗効果を利用してデータを記憶するメモリセ
ルと、前記メモリセルの直下に配置され、第１方向に延
びる第１書き込み線と、前記メモリセルの直上に配置さ
れ、前記第１方向に交差する第２方向に延びる第２書き
込み線と、前記第１書き込み線の側面を覆い、前記第１
書き込み線の上面よりも上部に突出している第１ヨーク
材とを備える。

【００２６】前記第１ヨーク材は、前記第１書き込み線
の側面のみを覆っている。前記第１ヨーク材は、前記第
１書き込み線の下面を覆っている。

【００２７】本発明の磁気ランダムアクセスメモリは、
前記第２書き込み線の表面の一部を覆う第２ヨーク材を
さらに備える。前記第２ヨーク材は、前記第２書き込み
線の上面及び側面を覆っている。前記第２ヨーク材は、
前記第２書き込み線の上面のみを覆っている。前記第２
ヨーク材は、前記第２書き込み線の側面のみを覆ってい
る。

【００２８】前記第１及び第２書き込み線のうちの１つ
は、前記メモリセルに電気的に接続され、読み出しビッ
ト線としても機能する。

【００２９】 本発明の磁気ランダムアクセスメモリ
は、半導体基板の上部に形成され、磁気抵抗効果を利用
してデータを記憶するメモリセルと、前記メモリセルの
直下に配置され、第１方向に延びる第１書き込み線と、
前記メモリセルの直上に配置され、前記第１方向に交差
する第２方向に延びる第２書き込み線と、前記第２書き
込み線の側面を覆い、前記第２書き込み線の下面よりも
下部に突出している第１ヨーク材とを備える。

【００３０】前記第１ヨーク材は、前記第２書き込み線
の側面のみを覆っている。前記第１ヨーク材は、前記第
２書き込み線の上面を覆っている。

【００３１】本発明の磁気ランダムアクセスメモリは、
前記第１書き込み線の表面の一部を覆う第２ヨーク材を
さらに備える。前記第２ヨーク材は、前記第１書き込み
線の下面及び側面を覆っている。前記第２ヨーク材は、
前記第１書き込み線の下面のみを覆っている。前記第２
ヨーク材は、前記第１書き込み線の側面のみを覆ってい
る。

【００３２】前記第１及び第２書き込み線のうちの１つ
は、前記メモリセルに電気的に接続され、読み出しビッ
ト線としても機能する。

【００３３】 本発明の磁気ランダムアクセスメモリ
は、半導体基板の上部に積み重ねられ、磁気抵抗効果を
利用してデータを記憶する第１及び第２メモリセルと、
前記第１及び第２メモリセルの間に配置され、第１方向
に延びる第１書き込み線と、前記第１書き込み線の側面
のみを覆い、前記第１書き込み線の上面よりも上部に突
出し、前記第１書き込み線の下面よりも下部に突出して
いる第１ヨーク材とを備える。

【００３４】前記第２メモリセルは、前記第１メモリセ
ルよりも上に配置される。本発明の磁気ランダムアクセ
スメモリは、前記第１メモリセルの直下に配置され、前
記第１方向に交差する第２方向に延びる第２書き込み線
と、前記第２メモリセルの直上に配置され、前記第２方
向に延びる第３書き込み線とをさらに備える。

【００３５】本発明の磁気ランダムアクセスメモリは、
前記第２書き込み線の側面のみを覆い、前記第２書き込
み線の上面よりも上部に突出している第２ヨーク材と、
前記第３書き込み線の側面のみを覆い、前記第３書き込
み線の下面よりも下部に突出している第３ヨーク材とを
さらに備える。

【００３６】前記第１書き込み線は、前記第１及び第２
メモリセルから離れている。前記第１書き込み線は、前
記第１及び第２メモリセルに接触している。

【００３７】 本発明の磁気ランダムアクセスメモリ
は、半導体基板の上部において前記半導体基板の表面に
平行な方向に並んで配置され、磁気抵抗効果を利用して
データを記憶する複数のメモリセルと、前記複数のメモ
リセルに共有され、第１方向に延びる第１書き込み線
と、前記複数のメモリセルに個別に設けられ、前記第１
方向に交差する第２方向に延びる複数の第２書き込み線
と、前記第１書き込み線の側面のみを覆い、前記第１書
き込み線の前記複数のメモリセル側の面よりも前記複数
のメモリセル側に突出している第１ヨーク材と、前記複
数の第２書き込み線の側面のみを覆い、前記第２書き込
み線の前記複数のメモリセル側の面よりも前記複数のメ
モリセル側に突出している第２ヨーク材とを備える。

【００３８】前記第１書き込み線は、前記複数のメモリ
セルの直上に配置され、前記複数のメモリセルの一端に
接触している。前記複数のメモリセルの他端は、共通接
続されている。前記複数の第２書き込み線は、前記複数
のメモリセルの直下に配置され、前記複数のメモリセル
から離れている。

【００３９】前記第１書き込み線は、前記複数のメモリ
セルの直上に配置され、前記複数のメモリセルから離れ
ている。前記複数の第２書き込み線は、前記複数のメモ
リセルの直下に配置され、前記複数のメモリセルの一端
に接触している。前記複数のメモリセルの他端は、共通
接続されている。

【００４０】(2) 本発明の磁気ランダムアクセスメ
モリの製造方法は、半導体基板の上部に絶縁層を形成す
る工程と、前記絶縁層に配線溝を形成する工程と、前記
配線溝の底部及び側壁部にヨーク材を形成すると共に、
前記配線溝内に表面が前記絶縁層の表面よりも下部に存
在する導電材を満たして書き込み線を形成する工程と、
前記書き込み線の直上にＴＭＲ素子を形成する工程とを
備える。

【００４１】前記ヨーク材は、ＣＶＤ法により、前記絶
縁層上並びに前記配線溝の底部上及び側壁部上に形成さ
れた後、ＣＭＰ法により、前記配線溝の底部及び側壁部
に残存させられる。

【００４２】前記導電材は、ＣＶＤ法により、前記絶縁
層上及び前記配線溝内に形成された後、ＣＭＰ法によ
り、前記配線溝内のみに残存させられる。

【００４３】 本発明の磁気ランダムアクセスメモリ
の製造方法は、半導体基板の上部に絶縁層を形成する工
程と、前記絶縁層に配線溝を形成する工程と、前記配線
溝の側壁部のみにヨーク材を形成する工程と、前記配線
溝内に表面が前記絶縁層の表面よりも下部に存在する導
電材を満たして書き込み線を形成する工程と、前記書き
込み線の直上にＴＭＲ素子を形成する工程とを備える。

【００４４】前記ヨーク材は、ＣＶＤ法により、前記絶
縁層上並びに前記配線溝の底部上及び側壁部上に形成さ
れた後、ＲＩＥ法により、前記配線溝の側壁部のみに残
存させられる。

【００４５】前記導電材は、ＣＶＤ法により、前記絶縁
層上及び前記配線溝内に形成された後、ＣＭＰ法によ
り、前記配線溝内のみに残存させられる。

【００４６】 本発明の磁気ランダムアクセスメモリ
の製造方法は、半導体基板の上部にＴＭＲ素子を形成す
る工程と、前記ＴＭＲ素子の側面を覆い、上面が前記Ｔ
ＭＲ素子の上面に一致する絶縁層を形成する工程と、前
記ＴＭＲ素子上に導電材を形成する工程と、前記導電材
をエッチングして書き込み線を形成すると共に、前記絶
縁層の上面の一部をエッチングして前記絶縁層に側壁部
を形成する工程と、前記書き込み線の側面及び前記絶縁
層の側壁部に第１ヨーク材を形成する工程とを備える。

【００４７】本発明の磁気ランダムアクセスメモリの製
造方法は、前記導電材を形成する工程の後、前記書き込
み線を形成する工程の前に、前記導電材上に第２ヨーク
材を形成する工程と、前記第２ヨーク材をエッチングす
る工程とをさらに備える。

【００４８】前記第２ヨーク材及び前記導電材は、共
に、ＲＩＥ法によりエッチングされ、前記第２ヨーク材
は、前記導電材の上面のみに残存する。

【００４９】前記第１ヨーク材は、ＣＶＤ法により、前
記書き込み線の側面並びに前記絶縁層の上面及び側壁部
に形成された後、ＲＩＥ法により、前記書き込み線の側
面及び前記絶縁層の側壁部のみに残存させられる。

【００５０】前記絶縁層の上面のエッチング量は、前記
第１ヨーク材の下面が前記ＴＭＲ素子の上面と下面との
間に配置されることを条件に決定される。

【００５１】

【発明の実施の形態】以下、図面を参照しながら、本発
明の磁気ランダムアクセスメモリの例について詳細に説
明する。

【００５２】１． 参考例１ まず、本発明の磁気ランダムアクセスメモリの例を説明
するに当たり、その前提となるデバイス構造について説
明する。

【００５３】なお、このデバイス構造は、本発明の磁気
ランダムアクセスメモリの例を簡単に説明することを目
的に示すもので、本発明が、このデバイス構造に限定さ
れるというものではない。

【００５４】図１及び図２は、それぞれ、本発明の磁気
ランダムアクセスメモリの例の前提となるデバイス構造
を示している。

【００５５】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチ（例えば、ＭＯＳトランジス
タ、ダイオードなど）が形成される素子領域となる。

【００５６】図１のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【００５７】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【００５８】図２のデバイス構造では、読み出し選択ス
イッチは、ダイオードから構成される。半導体基板１１
内には、カソード領域（例えば、ｎ型拡散層）１６ａ及
びアノード領域（例えば、ｐ型拡散層）１６ｂが形成さ
れる。

【００５９】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂ（図１の場合）又は読み出しワード線１８Ｂ（図２
の場合）として機能する。

【００６０】図１のデバイス構造の場合、中間層１８Ａ
は、コンタクトプラグ１７Ａにより、読み出し選択スイ
ッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに
電気的に接続される。ソース線１８Ｂは、コンタクトプ
ラグ１７Ｂにより、読み出し選択スイッチのソース領域
１６−Ｓに電気的に接続される。ソース線１８Ｂは、ゲ
ート電極（読み出しワード線）１４と同様に、Ｘ方向に
延びている。

【００６１】図２のデバイス構造の場合、中間層１８Ａ
は、コンタクトプラグ１７Ａにより、読み出し選択スイ
ッチ（ダイオード）のアノード領域１６ｂに電気的に接
続される。読み出しワード線１８Ｂは、コンタクトプラ
グ１７Ｂにより、読み出し選択スイッチのカソード領域
１６ａに電気的に接続される。読み出しワード線１８Ｂ
は、Ｘ方向に延びている。

【００６２】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、Ｘ方向に延
びている。

【００６３】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【００６４】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【００６５】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図８９に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【００６６】ＴＭＲ素子２３の強磁性層としては、特に
制限はないが、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はこれらの
合金、スピン分極率の大きいマグネタイト、ＣｒＯ_２，
ＲＸＭｎＯ_３−ｙ（Ｒ： 希土類、Ｘ： Ｃａ，Ｂａ，Ｓ
ｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂな
どのホイスラー合金などを用いることができる。

【００６７】強磁性層には、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，
Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐ
ｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多
少含まれていても、強磁性を失わないかぎり、全く問題
ない。

【００６８】強磁性層の厚さは、あまりに薄いと、超常
磁性となってしまう。そこで、強磁性層の厚さは、少な
くとも超常磁性とならない程度の厚さが必要である。具
体的には、強磁性層の厚さは、０．１ｎｍ以上、好まし
くは、０．４ｎｍ以上１００ｎｍ以下に設定される。

【００６９】ＴＭＲ素子２３の反磁性層としては、例え
ば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ
−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ_２Ｏ_３などを用いる
ことができる。

【００７０】ＴＭＲ素子２３の絶縁層(トンネルバリア)
としては、例えば、Ａｌ_２Ｏ_３，ＳｉＯ_２，ＭｇＯ，Ａ
ｌＮ，Ｂｉ_２Ｏ_３，ＭｇＦ_２，ＣａＦ_２，ＳｒＴｉ
Ｏ_２，ＡｌＬａＯ_３などの誘電体を使用することができ
る。これらは、酸素欠損、窒素欠損、フッ素欠損などが
存在していてもかまわない。

【００７１】絶縁層（トンネルバリア）の厚さは、でき
るだけ薄い方がよいが、特に、その機能を実現するため
の決まった制限はない。但し、製造上、絶縁層の厚さ
は、１０ｎｍ以下に設定される。

【００７２】２． 参考例２ 次に、参考例１のデバイス構造に対して、ＴＭＲ素子に
磁界を効率よく集中させるために提案されたデバイス構
造について説明する。

【００７３】図３乃至図６は、本発明の磁気ランダムア
クセスメモリの例の前提となるデバイス構造を示してい
る。なお、図３及び図５は、Ｙ方向の断面であり、図４
は、図３のＴＭＲ素子部のＸ方向の断面であり、図６
は、図５のＴＭＲ素子部のＸ方向の断面である。Ｘ方向
とＹ方向は、互いに直交する。

【００７４】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチ（例えば、ＭＯＳトランジス
タ）が形成される素子領域となる。

【００７５】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【００７６】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【００７７】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【００７８】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【００７９】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【００８０】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面及び側面は、高い透磁
率を有する材料、即ち、ヨーク材（ yoke material ）
２５Ａ，２５Ｂにより覆われている。ここで使用される
ヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定
される。

【００８１】磁束は、高い透磁率を有する材料に集中す
る性質があるため、この高い透磁率を有する材料を磁力
線の牽引役として使用すれば、書き込み動作時、書き込
みワード線２０Ｂに流れる書き込み電流により発生する
磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させる
ことができる。

【００８２】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面及び側面を覆っていれ
ば、十分である。但し、実際は、ヨーク材は、中間層２
０Ａの下面及び側面にも形成される。これは、第２金属
配線層としての中間層２０Ａ及び書き込みワード線２０
Ｂが同時に形成されることに起因する。

【００８３】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【００８４】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【００８５】本例のデバイス構造では、データ選択線２
４の上面及び側面は、高い透磁率を有する材料、即ち、
ヨーク材２６，２７により覆われている。ここで使用さ
れるヨーク材２６，２７としては、図３及び図４に示す
ように、導電性を有する材料から構成することができる
し、また、図５及び図６に示すように、絶縁性を有する
材料から構成することもできる。

【００８６】磁束は、上述のように、高い透磁率を有す
る材料に集中する性質があるため、この高い透磁率を有
する材料を磁力線の牽引役として使用すれば、書き込み
動作時、データ選択線２４に流れる書き込み電流により
発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集
中させることができる。

【００８７】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図８９に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【００８８】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂが形成
される。また、ＴＭＲ素子２３の直上に配置されるデー
タ選択線（読み出し／書き込みビット線）２４に対して
は、その上面及び側面にヨーク材２２６，２７が形成さ
れる。

【００８９】この場合、書き込みワード線２０Ｂ及びヨ
ーク材２５Ｂは、ダマシンプロセス（ damascene proce
ss ）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive IonEtching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【００９０】一方、データ選択線２４及びヨーク材２
６，２７は、ダマシンプロセス及びＲＩＥプロセスのい
ずれを採用してもよい。

【００９１】３． 実施例１ 図７乃至図１０は、本発明の磁気ランダムアクセスメモ
リの実施例１に関わるデバイス構造を示している。な
お、図７及び図９は、Ｙ方向の断面であり、図８は、図
７のＴＭＲ素子部のＸ方向の断面であり、図１０は、図
９のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方
向は、互いに直交する。

【００９２】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭ
Ｒ素子２３の直上に配置されるデータ選択線（読み出し
／書き込みビット線）２４に関しては、その上面及び側
面をヨーク材２６，２７で覆った点にある。

【００９３】さらに、ＴＭＲ素子２３の直下に配置され
る書き込みワード線２０Ｂの側面に配置されるヨーク材
２５Ｂに関しては、書き込み線２０Ｂの上面よりも上部
に突出する構造を有する点に特徴を有する。

【００９４】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【００９５】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【００９６】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【００９７】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【００９８】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【００９９】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１００】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面及び側面は、高い透磁
率を有する材料、即ち、ヨーク材（ yoke material ）
２５Ａ，２５Ｂにより覆われている。ここで使用される
ヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定
される。

【０１０１】また、中間層２０Ａ及び書き込みワード線
２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関
しては、中間層２０Ａ及び書き込みワード線２０Ｂの上
面よりも上部に突出している。つまり、ヨーク材２５
Ａ，２５Ｂの突出部をＴＭＲ素子２３に近付けることが
できる。

【０１０２】なお、磁束は、高い透磁率を有する材料に
集中する性質があるため、この高い透磁率を有する材料
を磁力線の牽引役として使用すれば、書き込み動作時、
書き込みワード線２０Ｂに流れる書き込み電流により発
生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中
させることができる。

【０１０３】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面及び側面を覆っていれ
ば、十分である。但し、実際は、ヨーク材は、中間層２
０Ａの下面及び側面にも形成される。これは、第２金属
配線層としての中間層２０Ａ及び書き込みワード線２０
Ｂが同時に形成されることに起因する。

【０１０４】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１０５】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１０６】本例のデバイス構造では、データ選択線２
４の上面及び側面は、高い透磁率を有する材料、即ち、
ヨーク材２６，２７により覆われている。ここで使用さ
れるヨーク材２６，２７としては、図７及び図８に示す
ように、導電性を有する材料から構成することができる
し、また、図９及び図１０に示すように、絶縁性を有す
る材料から構成することもできる。

【０１０７】なお、磁束は、上述のように、高い透磁率
を有する材料に集中する性質があるため、この高い透磁
率を有する材料を磁力線の牽引役として使用すれば、書
き込み動作時、データ選択線２４に流れる書き込み電流
により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よ
く、集中させることができる。

【０１０８】ＴＭＲ素子２３の構造に関しては、特に、
限定されない。図８９に示すような構造であってもよい
し、その他の構造であってもよい。また、ＴＭＲ素子２
３は、複数ビットのデータを記憶できる多値記憶型であ
っても構わない。

【０１０９】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂが形成
される。また、ＴＭＲ素子２３の直上に配置されるデー
タ選択線（読み出し／書き込みビット線）２４に対して
は、その上面及び側面にヨーク材２６，２７が形成され
る。さらに、書き込みワード線２０Ｂの側面のヨーク材
２５Ｂについては、書き込みワード線２０Ｂの上面より
も上部に突出している。

【０１１０】従って、書き込みワード線２０Ｂ及びデー
タ選択線２４に流れる書き込み電流により発生する磁界
を、効率よく、ＴＭＲ素子２３に印加することができ
る。

【０１１１】なお、本例では、データ選択線２４に対し
ては、その上面及び側面にヨーク材２６，２７を形成し
たが、これに限られず、以下のようにしても構わない。

【０１１２】例えば、データ選択線２４に対しては、図
１１乃至図１４に示すように、その上面のみにヨーク材
２７を形成してもよいし、また、図１５乃至図１８に示
すように、その側面のみにヨーク材２６を形成してもよ
い。

【０１１３】また、書き込みワード線２０Ｂ及びヨーク
材２５Ｂは、ダマシンプロセス（ damascene process
）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive Ion Etching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０１１４】また、データ選択線２４及びヨーク材２
６，２７については、ダマシンプロセス及びＲＩＥプロ
セスのいずれを採用してもよい。

【０１１５】４． 実施例２ 図１９乃至図２２は、本発明の磁気ランダムアクセスメ
モリの実施例２に関わるデバイス構造を示している。な
お、図１９及び図２１は、Ｙ方向の断面であり、図２０
は、図１９のＴＭＲ素子部のＸ方向の断面であり、図２
２は、図２１のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１１６】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭ
Ｒ素子２３の直上に配置されるデータ選択線（読み出し
／書き込みビット線）２４に関しては、その上面及び側
面をヨーク材２６，２７で覆った点にある。

【０１１７】さらに、ＴＭＲ素子２３の直上に配置され
るデータ選択線２４の側面に配置されるヨーク材２６に
関しては、データ選択線２４の下面よりも下部に突出す
る構造を有する点に特徴を有する。

【０１１８】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１１９】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１２０】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１２１】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１２２】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１２３】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１２４】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面及び側面は、高い透磁
率を有する材料、即ち、ヨーク材（ yoke material ）
２５Ａ，２５Ｂにより覆われている。ここで使用される
ヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定
される。

【０１２５】なお、磁束は、高い透磁率を有する材料に
集中する性質があるため、この高い透磁率を有する材料
を磁力線の牽引役として使用すれば、書き込み動作時、
書き込みワード線２０Ｂに流れる書き込み電流により発
生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中
させることができる。

【０１２６】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面及び側面を覆っていれ
ば、十分である。但し、実際は、ヨーク材は、中間層２
０Ａの下面及び側面にも形成される。これは、第２金属
配線層としての中間層２０Ａ及び書き込みワード線２０
Ｂが同時に形成されることに起因する。

【０１２７】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１２８】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１２９】本例のデバイス構造では、データ選択線２
４の上面及び側面は、高い透磁率を有する材料、即ち、
ヨーク材２６，２７により覆われている。ここで使用さ
れるヨーク材２６，２７としては、図１９及び図２０に
示すように、導電性を有する材料から構成することがで
きるし、また、図２１及び図２２に示すように、絶縁性
を有する材料から構成することもできる。

【０１３０】また、データ選択線２４の側面に配置され
るヨーク材２６に関しては、データ選択線２４の下面よ
りも下部に突出している。つまり、ヨーク材２６の突出
部をＴＭＲ素子２３に近付けることができる。

【０１３１】なお、磁束は、上述のように、高い透磁率
を有する材料に集中する性質があるため、この高い透磁
率を有する材料を磁力線の牽引役として使用すれば、書
き込み動作時、データ選択線２４に流れる書き込み電流
により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よ
く、集中させることができる。

【０１３２】ＴＭＲ素子２３の構造に関しては、特に、
限定されない。図８９に示すような構造であってもよい
し、その他の構造であってもよい。また、ＴＭＲ素子２
３は、複数ビットのデータを記憶できる多値記憶型であ
っても構わない。

【０１３３】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂが形成
される。また、ＴＭＲ素子２３の直上に配置されるデー
タ選択線（読み出し／書き込みビット線）２４に対して
は、その上面及び側面にヨーク材２６，２７が形成され
る。さらに、データ選択線２４の側面のヨーク材２６に
ついては、データ選択線２４の下面よりも下部に突出し
ている。

【０１３４】従って、書き込みワード線２０Ｂ及びデー
タ選択線２４に流れる書き込み電流により発生する磁界
を、効率よく、ＴＭＲ素子２３に印加することができ
る。

【０１３５】なお、本例では、書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂを形成
したが、これに限られず、以下のようにしても構わな
い。

【０１３６】例えば、書き込みワード線２０Ｂに対して
は、図２３乃至図２６に示すように、その下面のみにヨ
ーク材２５Ｂを形成してもよいし、また、図２７乃至図
３０に示すように、その側面のみにヨーク材２５Ｂを形
成してもよい。

【０１３７】また、書き込みワード線２０Ｂ及びヨーク
材２５Ｂは、ダマシンプロセス（ damascene process
）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive Ion Etching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０１３８】また、データ選択線２４及びヨーク材２
６，２７については、ＲＩＥプロセスを採用して形成す
るのが好都合である。逆に言うと、データ選択線２４及
びヨーク材２６，２７を、ダマシンプロセスを採用して
形成することは、プロセスが非常に複雑となるため、現
実的に不可能となる。

【０１３９】つまり、図１９乃至図２２に示すようなデ
バイス構造を実現する製造方法に関しては、書き込みワ
ード線２０Ｂ及びヨーク材２５Ｂをダマシンプロセスで
形成すると共に、データ選択線２４及びヨーク材２６，
２７をＲＩＥプロセスで形成する、という製造方法が主
として採用される。

【０１４０】５． 実施例３ 図３１乃至図３４は、本発明の磁気ランダムアクセスメ
モリの実施例３に関わるデバイス構造を示している。な
お、図３１及び図３３は、Ｙ方向の断面であり、図３２
は、図３１のＴＭＲ素子部のＸ方向の断面であり、図３
４は、図３３のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１４１】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭ
Ｒ素子２３の直上に配置されるデータ選択線（読み出し
／書き込みビット線）２４に関しては、その上面及び側
面をヨーク材２６，２７で覆った点にある。

【０１４２】さらに、ＴＭＲ素子２３の直下に配置され
る書き込みワード線２０Ｂの側面に配置されるヨーク材
２５Ｂに関しては、書き込み線２０Ｂの上面よりも上部
に突出する構造を有する点、また、ＴＭＲ素子２３の直
上に配置されるデータ選択線２４の側面に配置されるヨ
ーク材２６に関しては、データ選択線２４の下面よりも
下部に突出する構造を有する点に特徴を有する。

【０１４３】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１４４】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１４５】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１４６】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１４７】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１４８】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１４９】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面及び側面は、高い透磁
率を有する材料、即ち、ヨーク材（ yoke material ）
２５Ａ，２５Ｂにより覆われている。ここで使用される
ヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定
される。

【０１５０】また、中間層２０Ａ及び書き込みワード線
２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関
しては、中間層２０Ａ及び書き込みワード線２０Ｂの上
面よりも上部に突出している。つまり、ヨーク材２５
Ａ，２５Ｂの突出部をＴＭＲ素子２３に近付けることが
できる。

【０１５１】なお、磁束は、高い透磁率を有する材料に
集中する性質があるため、この高い透磁率を有する材料
を磁力線の牽引役として使用すれば、書き込み動作時、
書き込みワード線２０Ｂに流れる書き込み電流により発
生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中
させることができる。

【０１５２】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面及び側面を覆っていれ
ば、十分である。但し、実際は、ヨーク材は、中間層２
０Ａの下面及び側面にも形成される。これは、第２金属
配線層としての中間層２０Ａ及び書き込みワード線２０
Ｂが同時に形成されることに起因する。

【０１５３】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１５４】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１５５】本例のデバイス構造では、データ選択線２
４の上面及び側面は、高い透磁率を有する材料、即ち、
ヨーク材２６，２７により覆われている。ここで使用さ
れるヨーク材２６，２７としては、図３１及び図３２に
示すように、導電性を有する材料から構成することがで
きるし、また、図３３及び図３４に示すように、絶縁性
を有する材料から構成することもできる。

【０１５６】また、データ選択線２４の側面に配置され
るヨーク材２６に関しては、データ選択線２４の下面よ
りも下部に突出している。つまり、ヨーク材２６の突出
部をＴＭＲ素子２３に近付けることができる。

【０１５７】なお、磁束は、上述のように、高い透磁率
を有する材料に集中する性質があるため、この高い透磁
率を有する材料を磁力線の牽引役として使用すれば、書
き込み動作時、データ選択線２４に流れる書き込み電流
により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よ
く、集中させることができる。

【０１５８】ＴＭＲ素子２３の構造に関しては、特に、
限定されない。図８９に示すような構造であってもよい
し、その他の構造であってもよい。また、ＴＭＲ素子２
３は、複数ビットのデータを記憶できる多値記憶型であ
っても構わない。

【０１５９】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂが形成
される。また、ＴＭＲ素子２３の直上に配置されるデー
タ選択線（読み出し／書き込みビット線）２４に対して
は、その上面及び側面にヨーク材２６，２７が形成され
る。さらに、書き込みワード線２０Ｂの側面のヨーク材
２５Ｂについては、書き込みワード線２０Ｂの上面より
も上部に突出し、データ選択線２４の側面のヨーク材２
６については、データ選択線２４の下面よりも下部に突
出している。

【０１６０】従って、書き込みワード線２０Ｂ及びデー
タ選択線２４に流れる書き込み電流により発生する磁界
を、効率よく、ＴＭＲ素子２３に印加することができ
る。

【０１６１】なお、書き込みワード線２０Ｂ及びヨーク
材２５Ｂは、ダマシンプロセス（ damascene process
）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive Ion Etching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０１６２】また、データ選択線２４及びヨーク材２
６，２７については、ＲＩＥプロセスを採用して形成す
るのが好都合である。逆に言うと、データ選択線２４及
びヨーク材２６，２７を、ダマシンプロセスを採用して
形成することは、プロセスが非常に複雑となるため、現
実的に不可能となる。

【０１６３】つまり、図３１乃至図３４に示すようなデ
バイス構造を実現する製造方法に関しては、書き込みワ
ード線２０Ｂ及びヨーク材２５Ｂをダマシンプロセスで
形成すると共に、データ選択線２４及びヨーク材２６，
２７をＲＩＥプロセスで形成する、という製造方法が主
として採用される。

【０１６４】６． 実施例４ 図３５乃至図３８は、本発明の磁気ランダムアクセスメ
モリの実施例４に関わるデバイス構造を示している。な
お、図３５及び図３７は、Ｙ方向の断面であり、図３６
は、図３５のＴＭＲ素子部のＸ方向の断面であり、図３
８は、図３７のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１６５】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その側面のみをヨーク材２５Ｂで覆い、ＴＭＲ素
子２３の直上に配置されるデータ選択線（読み出し／書
き込みビット線）２４に関しては、その上面及び側面を
ヨーク材２６，２７で覆った点にある。

【０１６６】さらに、ＴＭＲ素子２３の直下に配置され
る書き込みワード線２０Ｂの側面に配置されるヨーク材
２５Ｂに関しては、書き込み線２０Ｂの上面よりも上部
に突出する構造を有する点に特徴を有する。

【０１６７】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１６８】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１６９】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１７０】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１７１】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１７２】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１７３】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの側面は、高い透磁率を有す
る材料、即ち、ヨーク材（ yoke material ）２５Ａ，
２５Ｂにより覆われている。ここで使用されるヨーク材
２５Ａ，２５Ｂは、図３５及び図３６に示すように、導
電性を有する材料から構成することができるし、また、
図３７及び図３８に示すように、絶縁性を有する材料か
ら構成することもできる。

【０１７４】また、中間層２０Ａ及び書き込みワード線
２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関
しては、中間層２０Ａ及び書き込みワード線２０Ｂの上
面よりも上部に突出している。つまり、ヨーク材２５
Ａ，２５Ｂの突出部をＴＭＲ素子２３に近付けることが
できる。

【０１７５】なお、磁束は、高い透磁率を有する材料に
集中する性質があるため、この高い透磁率を有する材料
を磁力線の牽引役として使用すれば、書き込み動作時、
書き込みワード線２０Ｂに流れる書き込み電流により発
生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中
させることができる。

【０１７６】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの側面を覆っていれば、十分で
ある。但し、実際は、ヨーク材は、中間層２０Ａの側面
にも形成される。これは、第２金属配線層としての中間
層２０Ａ及び書き込みワード線２０Ｂが同時に形成され
ることに起因する。

【０１７７】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１７８】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１７９】本例のデバイス構造では、データ選択線２
４の上面及び側面は、高い透磁率を有する材料、即ち、
ヨーク材２６，２７により覆われている。ここで使用さ
れるヨーク材２６，２７としては、図３５及び図３６に
示すように、導電性を有する材料から構成することがで
きるし、また、図３７及び図３８に示すように、絶縁性
を有する材料から構成することもできる。

【０１８０】なお、磁束は、上述のように、高い透磁率
を有する材料に集中する性質があるため、この高い透磁
率を有する材料を磁力線の牽引役として使用すれば、書
き込み動作時、データ選択線２４に流れる書き込み電流
により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よ
く、集中させることができる。

【０１８１】ＴＭＲ素子２３の構造に関しては、特に、
限定されない。図８９に示すような構造であってもよい
し、その他の構造であってもよい。また、ＴＭＲ素子２
３は、複数ビットのデータを記憶できる多値記憶型であ
っても構わない。

【０１８２】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その側面にヨーク材２５Ｂが形成される。
また、ＴＭＲ素子２３の直上に配置されるデータ選択線
（読み出し／書き込みビット線）２４に対しては、その
上面及び側面にヨーク材２６，２７が形成される。さら
に、書き込みワード線２０Ｂの側面のヨーク材２５Ｂに
ついては、書き込みワード線２０Ｂの上面よりも上部に
突出している。

【０１８３】従って、書き込みワード線２０Ｂ及びデー
タ選択線２４に流れる書き込み電流により発生する磁界
を、効率よく、ＴＭＲ素子２３に印加することができ
る。

【０１８４】なお、本例では、データ選択線２４に対し
ては、その上面及び側面にヨーク材２６，２７を形成し
たが、これに限られず、以下のようにしても構わない。

【０１８５】例えば、データ選択線２４に対しては、図
３９乃至図４２に示すように、その上面のみにヨーク材
２７を形成してもよいし、また、図４３乃至図４６に示
すように、その側面のみにヨーク材２６を形成してもよ
い。

【０１８６】また、書き込みワード線２０Ｂ及びヨーク
材２５Ｂは、ダマシンプロセス（ damascene process
）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive Ion Etching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０１８７】また、データ選択線２４及びヨーク材２
６，２７については、ダマシンプロセス及びＲＩＥプロ
セスのいずれを採用してもよい。

【０１８８】７． 実施例５ 図４７乃至図５０は、本発明の磁気ランダムアクセスメ
モリの実施例５に関わるデバイス構造を示している。な
お、図４７及び図４９は、Ｙ方向の断面であり、図４８
は、図４７のＴＭＲ素子部のＸ方向の断面であり、図５
０は、図４９のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１８９】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭ
Ｒ素子２３の直上に配置されるデータ選択線（読み出し
／書き込みビット線）２４に関しては、その側面のみを
ヨーク材２６で覆った点にある。

【０１９０】さらに、ＴＭＲ素子２３の直上に配置され
るデータ選択線２４の側面に配置されるヨーク材２６に
関しては、データ選択線２４の下面よりも下部に突出す
る構造を有する点に特徴を有する。

【０１９１】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１９２】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１９３】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１９４】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１９５】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１９６】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１９７】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面及び側面は、高い透磁
率を有する材料、即ち、ヨーク材（ yoke material ）
２５Ａ，２５Ｂにより覆われている。ここで使用される
ヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定
される。

【０１９８】なお、磁束は、高い透磁率を有する材料に
集中する性質があるため、この高い透磁率を有する材料
を磁力線の牽引役として使用すれば、書き込み動作時、
書き込みワード線２０Ｂに流れる書き込み電流により発
生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中
させることができる。

【０１９９】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面及び側面を覆っていれ
ば、十分である。但し、実際は、ヨーク材は、中間層２
０Ａの下面及び側面にも形成される。これは、第２金属
配線層としての中間層２０Ａ及び書き込みワード線２０
Ｂが同時に形成されることに起因する。

【０２００】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０２０１】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０２０２】本例のデバイス構造では、データ選択線２
４の側面は、高い透磁率を有する材料、即ち、ヨーク材
２６により覆われている。ここで使用されるヨーク材２
６としては、図４７及び図４８に示すように、導電性を
有する材料から構成することができるし、また、図４９
及び図５０に示すように、絶縁性を有する材料から構成
することもできる。

【０２０３】また、データ選択線２４の側面に配置され
るヨーク材２６に関しては、データ選択線２４の下面よ
りも下部に突出している。つまり、ヨーク材２６の突出
部をＴＭＲ素子２３に近付けることができる。

【０２０４】なお、磁束は、上述のように、高い透磁率
を有する材料に集中する性質があるため、この高い透磁
率を有する材料を磁力線の牽引役として使用すれば、書
き込み動作時、データ選択線２４に流れる書き込み電流
により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よ
く、集中させることができる。

【０２０５】ＴＭＲ素子２３の構造に関しては、特に、
限定されない。図８９に示すような構造であってもよい
し、その他の構造であってもよい。また、ＴＭＲ素子２
３は、複数ビットのデータを記憶できる多値記憶型であ
っても構わない。

【０２０６】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂが形成
される。また、ＴＭＲ素子２３の直上に配置されるデー
タ選択線（読み出し／書き込みビット線）２４に対して
は、その側面のみにヨーク材２６が形成される。さら
に、データ選択線２４の側面のヨーク材２６について
は、データ選択線２４の下面よりも下部に突出してい
る。

【０２０７】従って、書き込みワード線２０Ｂ及びデー
タ選択線２４に流れる書き込み電流により発生する磁界
を、効率よく、ＴＭＲ素子２３に印加することができ
る。

【０２０８】なお、本例では、書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂを形成
したが、これに限られず、以下のようにしても構わな
い。

【０２０９】例えば、書き込みワード線２０Ｂに対して
は、図５１乃至図５４に示すように、その下面のみにヨ
ーク材２５Ｂを形成してもよいし、また、図５５乃至図
５８に示すように、その側面のみにヨーク材２５Ｂを形
成してもよい。

【０２１０】また、書き込みワード線２０Ｂ及びヨーク
材２５Ｂは、ダマシンプロセス（ damascene process
）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive Ion Etching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０２１１】また、データ選択線２４及びヨーク材２６
については、ＲＩＥプロセスを採用して形成するのが好
都合である。逆に言うと、データ選択線２４及びヨーク
材２６を、ダマシンプロセスを採用して形成すること
は、プロセスが非常に複雑となるため、現実的に不可能
となる。

【０２１２】つまり、図４７乃至図５０に示すようなデ
バイス構造を実現する製造方法に関しては、書き込みワ
ード線２０Ｂ及びヨーク材２５Ｂをダマシンプロセスで
形成すると共に、データ選択線２４及びヨーク材２６を
ＲＩＥプロセスで形成する、という製造方法が主として
採用される。

【０２１３】８． 実施例６ 図５９乃至図６２は、本発明の磁気ランダムアクセスメ
モリの実施例６に関わるデバイス構造を示している。な
お、図５９及び図６１は、Ｙ方向の断面であり、図６０
は、図５９のＴＭＲ素子部のＸ方向の断面であり、図６
２は、図６１のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０２１４】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その側面のみをヨーク材２５Ｂで覆い、ＴＭＲ素
子２３の直上に配置されるデータ選択線（読み出し／書
き込みビット線）２４に関しては、その側面のみをヨー
ク材２６で覆った点にある。

【０２１５】さらに、ＴＭＲ素子２３の直下に配置され
る書き込みワード線２０Ｂの側面に配置されるヨーク材
２５Ｂに関しては、書き込み線２０Ｂの上面よりも上部
に突出する構造を有する点、また、ＴＭＲ素子２３の直
上に配置されるデータ選択線２４の側面に配置されるヨ
ーク材２６に関しては、データ選択線２４の下面よりも
下部に突出する構造を有する点に特徴を有する。

【０２１６】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０２１７】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０２１８】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０２１９】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０２２０】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０２２１】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０２２２】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの側面は、高い透磁率を有す
る材料、即ち、ヨーク材（ yoke material ）２５Ａ，
２５Ｂにより覆われている。ここで使用されるヨーク材
２５Ａ，２５Ｂは、図５９及び図６０に示すように、導
電性を有する材料から構成することができるし、また、
図６１及び図６２に示すように、絶縁性を有する材料か
ら構成することもできる。

【０２２３】また、中間層２０Ａ及び書き込みワード線
２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関
しては、中間層２０Ａ及び書き込みワード線２０Ｂの上
面よりも上部に突出している。つまり、ヨーク材２５
Ａ，２５Ｂの突出部をＴＭＲ素子２３に近付けることが
できる。

【０２２４】なお、磁束は、高い透磁率を有する材料に
集中する性質があるため、この高い透磁率を有する材料
を磁力線の牽引役として使用すれば、書き込み動作時、
書き込みワード線２０Ｂに流れる書き込み電流により発
生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中
させることができる。

【０２２５】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの側面を覆っていれば、十分で
ある。但し、実際は、ヨーク材は、中間層２０Ａの側面
にも形成される。これは、第２金属配線層としての中間
層２０Ａ及び書き込みワード線２０Ｂが同時に形成され
ることに起因する。

【０２２６】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０２２７】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０２２８】本例のデバイス構造では、データ選択線２
４の側面は、高い透磁率を有する材料、即ち、ヨーク材
２６により覆われている。ここで使用されるヨーク材２
６としては、図５９及び図６０に示すように、導電性を
有する材料から構成することができるし、また、図６１
及び図６２に示すように、絶縁性を有する材料から構成
することもできる。

【０２２９】また、データ選択線２４の側面に配置され
るヨーク材２６に関しては、データ選択線２４の下面よ
りも下部に突出している。つまり、ヨーク材２６の突出
部をＴＭＲ素子２３に近付けることができる。

【０２３０】なお、磁束は、上述のように、高い透磁率
を有する材料に集中する性質があるため、この高い透磁
率を有する材料を磁力線の牽引役として使用すれば、書
き込み動作時、データ選択線２４に流れる書き込み電流
により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よ
く、集中させることができる。

【０２３１】ＴＭＲ素子２３の構造に関しては、特に、
限定されない。図８９に示すような構造であってもよい
し、その他の構造であってもよい。また、ＴＭＲ素子２
３は、複数ビットのデータを記憶できる多値記憶型であ
っても構わない。

【０２３２】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その側面のみにヨーク材２５Ｂが形成され
る。また、ＴＭＲ素子２３の直上に配置されるデータ選
択線（読み出し／書き込みビット線）２４に対しては、
その側面のみにヨーク材２６が形成される。さらに、書
き込みワード線２０Ｂの側面のヨーク材２５Ｂについて
は、書き込みワード線２０Ｂの上面よりも上部に突出
し、データ選択線２４の側面のヨーク材２６について
は、データ選択線２４の下面よりも下部に突出してい
る。

【０２３３】従って、書き込みワード線２０Ｂ及びデー
タ選択線２４に流れる書き込み電流により発生する磁界
を、効率よく、ＴＭＲ素子２３に印加することができ
る。

【０２３４】なお、書き込みワード線２０Ｂ及びヨーク
材２５Ｂは、ダマシンプロセス（ damascene process
）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive Ion Etching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０２３５】また、データ選択線２４及びヨーク材２６
については、ＲＩＥプロセスを採用して形成するのが好
都合である。逆に言うと、データ選択線２４及びヨーク
材２６を、ダマシンプロセスを採用して形成すること
は、プロセスが非常に複雑となるため、現実的に不可能
となる。

【０２３６】つまり、図５９乃至図６２に示すようなデ
バイス構造を実現する製造方法に関しては、書き込みワ
ード線２０Ｂ及びヨーク材２５Ｂをダマシンプロセスで
形成すると共に、データ選択線２４及びヨーク材２６を
ＲＩＥプロセスで形成する、という製造方法が採用され
る。

【０２３７】９． 実施例７〜１２ 次に、実施例４〜６に関わるデバイス構造の改良例とし
ての実施例７〜１２について説明する。

【０２３８】これら実施例７〜１２のデバイス構造の特
徴は、ＴＭＲ素子を複数段に積み重ねた場合（実施例７
〜１０）又は複数個のＴＭＲ素子を横方向に並べた場合
（実施例１１，１２）に、複数のＴＭＲ素子で１つの書
き込み線を共有し、かつ、その書き込み線の側面を高透
磁率を有するヨーク材で覆った点にある。

【０２３９】(1) 実施例７ 図６３及び図６４は、本発明の磁気ランダムアクセスメ
モリの実施例７に関わるデバイス構造を示している。

【０２４０】本例のデバイス構造では、半導体基板１１
上に、２つのＴＭＲ素子２３が積み重ねられており、こ
れら２つのＴＭＲ素子２３は、１つのデータ選択線（読
み出し／書き込みビット線）２４を共有している。

【０２４１】データ選択線２４は、２つのＴＭＲ素子の
間に配置され、Ｙ方向に延びている。また、１つのＴＭ
Ｒ素子２３は、データ選択線２４の下面に接触し、他の
１つのＴＭＲ素子２３は、データ選択線２４の上面に接
触している。データ選択線２４の側面は、高透磁率を有
するヨーク材２６により覆われている。

【０２４２】ヨーク材２６は、データ選択線２４の上面
よりも上部に突出し、かつ、データ選択線２４の下面よ
りも下部に突出している。

【０２４３】書き込み動作時には、データ選択線２４に
書き込み電流が流れる。この書き込み電流により発生し
た磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子
２３に印加される。

【０２４４】ＴＭＲ素子２３の直下又は直上には、Ｙ方
向に直交するＸ方向に延びる書き込みワード線２０Ｂが
配置される。書き込みワード線２０Ｂの側面は、高透磁
率を有するヨーク材２５Ｂにより覆われている。

【０２４５】ヨーク材２５Ｂは、書き込みワード線２０
Ｂの上面よりも上部に突出し、かつ、書き込みワード線
２０Ｂの下面よりも下部に突出している。

【０２４６】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２４７】なお、ヨーク材２５Ｂ，２６は、図６３に
示すように、導電材から構成されていてもよいし、図６
４に示すように、絶縁材から構成されていてもよい。

【０２４８】(2) 実施例８ 図６５及び図６６は、本発明の磁気ランダムアクセスメ
モリの実施例８に関わるデバイス構造を示している。

【０２４９】本例のデバイス構造では、半導体基板１１
上に、４つのＴＭＲ素子２３が積み重ねられている。こ
れらＴＭＲ素子２３のうちの２つは、１つの書き込みワ
ード線２０Ｂ、又は、１つのデータ選択線（読み出し／
書き込みビット線）２４を共有している。

【０２５０】データ選択線２４は、２つのＴＭＲ素子２
３の間に配置され、Ｙ方向に延びている。また、１つの
ＴＭＲ素子２３は、データ選択線２４の下面に接触し、
他の１つのＴＭＲ素子２３は、データ選択線２４の上面
に接触している。データ選択線２４の側面は、高透磁率
を有するヨーク材２６により覆われている。

【０２５１】ヨーク材２６は、データ選択線２４の上面
よりも上部に突出し、かつ、データ選択線２４の下面よ
りも下部に突出している。

【０２５２】書き込み動作時には、データ選択線２４に
書き込み電流が流れる。この書き込み電流により発生し
た磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子
２３に印加される。

【０２５３】上段のデータ選択線２４の下面に接触して
いるＴＭＲ素子２３と下段のデータ選択線２４の上面に
接触しているＴＭＲ素子２３との間には、Ｙ方向に直交
するＸ方向に延びる１つの書き込みワード線２０Ｂが配
置される。この書き込みワード線２０Ｂは、これら２つ
のＴＭＲ素子に共有される。書き込みワード線２０Ｂの
側面は、高透磁率を有するヨーク材２５Ｂにより覆われ
ている。

【０２５４】また、上段のデータ選択線２４の上面に接
触しているＴＭＲ素子２３の直上及び下段のデータ選択
線２４の下面に接触しているＴＭＲ素子２３の直下に
は、それぞれ、Ｘ方向に延びる書き込みワード線２０Ｂ
が配置される。書き込みワード線２０Ｂの側面は、高透
磁率を有するヨーク材２５Ｂにより覆われている。

【０２５５】ヨーク材２５Ｂは、書き込みワード線２０
Ｂの上面よりも上部に突出し、かつ、書き込みワード線
２０Ｂの下面よりも下部に突出している。

【０２５６】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２５７】なお、ヨーク材２５Ｂ，２６は、図６５に
示すように、導電材から構成されていてもよいし、図６
６に示すように、絶縁材から構成されていてもよい。

【０２５８】(3) 実施例９ 図６７乃至図７０は、本発明の磁気ランダムアクセスメ
モリの実施例９に関わるデバイス構造を示している。

【０２５９】本例のデバイス構造では、半導体基板１１
上に、直列接続された４つのＴＭＲ素子２３が積み重ね
られている。これら直列接続されたＴＭＲ素子２３の一
端は、読み出し選択スイッチＲＳＷに接続され、他端
は、読み出しビット線ＢＬに接続される。これらＴＭＲ
素子２３のうちの２つは、１つの書き込みワード線２０
Ｂ、又は、１つの書き込みビット線２４を共有してい
る。

【０２６０】書き込みビット線２４は、２つのＴＭＲ素
子２３の間に配置され、Ｙ方向に延びている。書き込み
ビット線２４の側面は、高透磁率を有するヨーク材２６
により覆われている。ヨーク材２６は、書き込みビット
線２４の上面よりも上部に突出し、かつ、書き込みビッ
ト線２４の下面よりも下部に突出している。

【０２６１】書き込み動作時には、書き込みビット線２
４に書き込み電流が流れる。この書き込み電流により発
生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ
素子２３に印加される。

【０２６２】書き込みワード線２０Ｂは、２つのＴＭＲ
素子２３の間に配置され、Ｙ方向に直交するＸ方向に延
びている。書き込みワード線２０Ｂの側面は、高透磁率
を有するヨーク材２５Ｂにより覆われている。また、書
き込みワード線２０Ｂは、ＴＭＲ素子２３の直下又は直
上に配置され、Ｘ方向に延びている。書き込みワード線
２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂによ
り覆われている。

【０２６３】ヨーク材２５Ｂは、書き込みワード線２０
Ｂの上面よりも上部に突出し、かつ、書き込みワード線
２０Ｂの下面よりも下部に突出している。

【０２６４】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２６５】なお、ヨーク材２５Ｂ，２６は、図６７及
び図６８に示すように、導電材から構成されていてもよ
いし、図６９及び図７０に示すように、絶縁材から構成
されていてもよい。

【０２６６】(4) 実施例１０ 図７１乃至図７４は、本発明の磁気ランダムアクセスメ
モリの実施例１０に関わるデバイス構造を示している。

【０２６７】本例のデバイス構造では、半導体基板１１
上に、並列接続された４つのＴＭＲ素子２３が積み重ね
られている。これら並列接続されたＴＭＲ素子２３の一
端は、読み出し選択スイッチＲＳＷに接続され、他端
は、読み出しビット線ＢＬに接続される。これらＴＭＲ
素子２３のうちの２つは、１つの書き込みワード線２０
Ｂ、又は、１つの書き込みビット線２４を共有してい
る。

【０２６８】書き込みビット線２４は、２つのＴＭＲ素
子２３の間に配置され、Ｙ方向に延びている。書き込み
ビット線２４の側面は、高透磁率を有するヨーク材２６
により覆われている。ヨーク材２６は、書き込みビット
線２４の上面よりも上部に突出し、かつ、書き込みビッ
ト線２４の下面よりも下部に突出している。

【０２６９】書き込み動作時には、書き込みビット線２
４に書き込み電流が流れる。この書き込み電流により発
生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ
素子２３に印加される。

【０２７０】書き込みワード線２０Ｂは、２つのＴＭＲ
素子２３の間に配置され、Ｙ方向に直交するＸ方向に延
びている。書き込みワード線２０Ｂの側面は、高透磁率
を有するヨーク材２５Ｂにより覆われている。また、書
き込みワード線２０Ｂは、ＴＭＲ素子２３の直下又は直
上に配置され、Ｘ方向に延びている。書き込みワード線
２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂによ
り覆われている。

【０２７１】ヨーク材２５Ｂは、書き込みワード線２０
Ｂの上面よりも上部に突出し、かつ、書き込みワード線
２０Ｂの下面よりも下部に突出している。

【０２７２】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２７３】なお、ヨーク材２５Ｂ，２６は、図７１及
び図７２に示すように、導電材から構成されていてもよ
いし、図７３及び図７４に示すように、絶縁材から構成
されていてもよい。

【０２７４】(5) 実施例１１ 図７５及び図７６は、本発明の磁気ランダムアクセスメ
モリの実施例１１に関わるデバイス構造を示している。

【０２７５】本例のデバイス構造では、半導体基板１１
上において、横方向（半導体基板の表面に平行な方向）
に複数（本例では、４つ）のＴＭＲ素子２３が配置され
ている。これらＴＭＲ素子２３の一端は、読み出し選択
スイッチＲＳＷに共通に接続され、他端は、データ選択
線（読み出し／書き込みビット線）２４に共通に接続さ
れる。これらＴＭＲ素子２３は、１つのデータ選択線
（読み出し／書き込みビット線）２４を共有している。

【０２７６】データ選択線２４は、複数のＴＭＲ素子２
３の直上に配置され、Ｙ方向に延びている。データ選択
線２４の側面は、高透磁率を有するヨーク材２６により
覆われている。ヨーク材２６は、データ選択線２４の下
面よりも下部に突出している。書き込み動作時には、デ
ータ選択線２４に書き込み電流が流れる。この書き込み
電流により発生した磁界は、ヨーク材２６により、効率
よく、ＴＭＲ素子２３に印加される。

【０２７７】書き込みワード線２０Ｂは、ＴＭＲ素子２
３の直下に配置され、Ｙ方向に直交するＸ方向に延びて
いる。書き込みワード線２０Ｂの側面は、高透磁率を有
するヨーク材２５Ｂにより覆われている。ヨーク材２５
Ｂは、書き込みワード線２０Ｂの上面よりも上部に突出
している。

【０２７８】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２７９】なお、ヨーク材２５Ｂ，２６は、図７５に
示すように、導電材から構成されていてもよいし、図７
６に示すように、絶縁材から構成されていてもよい。

【０２８０】(6) 実施例１２ 図７７及び図７８は、本発明の磁気ランダムアクセスメ
モリの実施例１２に関わるデバイス構造を示している。

【０２８１】本例のデバイス構造では、半導体基板１１
上において、横方向（半導体基板の表面に平行な方向）
に複数（本例では、４つ）のＴＭＲ素子２３が配置され
ている。これらＴＭＲ素子２３の一端は、読み出し選択
スイッチＲＳＷに共通に接続され、他端は、それぞれ独
立に、データ選択線（読み出しビット線／書き込みワー
ド線）２０Ｂに接続される。

【０２８２】これらＴＭＲ素子２３は、１つの書き込み
ビット線２４を共有している。書き込みビット線２４
は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に
延びている。書き込みビット線２４の側面は、高透磁率
を有するヨーク材２６により覆われている。ヨーク材２
６は、データ選択線２４の下面よりも下部に突出してい
る。書き込み動作時には、書き込みビット線２４に書き
込み電流が流れる。この書き込み電流により発生した磁
界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３
に印加される。

【０２８３】データ選択線２０Ｂは、ＴＭＲ素子２３の
直下に配置され、Ｙ方向に直交するＸ方向に延びてい
る。データ選択線２０Ｂの側面は、高透磁率を有するヨ
ーク材２５Ｂにより覆われている。ヨーク材２５Ｂは、
書き込みワード線２０Ｂの上面よりも上部に突出してい
る。

【０２８４】書き込み動作時には、データ選択線２０Ｂ
に書き込み電流が流れる。この書き込み電流により発生
した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ
素子２３に印加される。

【０２８５】なお、ヨーク材２５Ｂ，２６は、図７７に
示すように、導電材から構成されていてもよいし、図７
８に示すように、絶縁材から構成されていてもよい。

【０２８６】１０． メモリセルアレイ構造 参考例１，２及び実施例１〜１２に関わるデバイス構造
により実現されるメモリセルアレイ構造（回路構造）の
例について説明する。

【０２８７】図７９は、磁気ランダムアクセスメモリの
メモリセルアレイ構造の主要部を示している。

【０２８８】このセルアレイ構造は、ＴＭＲ素子の磁化
容易軸がＹ方向を向いていることを前提とするため、書
き込みワード線に流れる書き込み電流の向きが、書き込
みデータに応じて変化する。

【０２８９】制御信号φ１，φ３１，φ３２，φ３３
は、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ３１，
ＱＮ３２，ＱＮ３３のオン／オフを制御して、データ選
択線（読み出し／書き込みビット線）ＢＬ１，ＢＬ２，
ＢＬ３に電流を流すか否かを決定する。データ選択線Ｂ
Ｌ１，ＢＬ２，ＢＬ３の一端（ＮチャネルＭＯＳトラン
ジスタＱＮ１側）には、電流駆動電源４０が接続され
る。電流駆動電源４０は、データ選択線ＢＬ１，ＢＬ
２，ＢＬ３の一端の電位をＶｙにする。

【０２９０】ＮチャネルＭＯＳトランジスタＱＮ３１，
ＱＮ３２，ＱＮ３３は、データ選択線ＢＬ１，ＢＬ２，
ＢＬ３の他端と接地点Ｖｓｓとの間に接続される。

【０２９１】書き込み動作時においては、制御信号φ１
が“Ｈ”レベルとなり、かつ、制御信号φ３１，φ３
２，φ３３のうちの１つが“Ｈ”レベルとなる。例え
ば、メモリセルＭＣ１のＴＭＲ素子に対してデータ書き
込みを行う場合には、図８０のタイミングチャートに示
すように、制御信号φ１，φ３１が“Ｈ”レベルとなる
ため、データ選択線ＢＬ１に電流が流れる。この時、制
御信号φ４１，φ４２，φ４３は、“Ｌ”レベルとなっ
ている。

【０２９２】また、Ｖｘ１は、“１”−書き込みのため
の電流駆動電源電位であり、Ｖｘ２は、“０”−書き込
みのための電流駆動電源電位である。

【０２９３】例えば、“１”−書き込み時には、図８０
に示すように、制御信号φ５，φ１１が“Ｈ”レベルに
なる。この時、制御信号φ６，φ１２は、“Ｌ”レベル
となっている。このため、書き込みワード線ＷＷＬ１に
は、左から右（電流駆動電源４１から接地点）に向かっ
て電流が流れる。従って、データ選択線ＢＬ１と書き込
みワード線ＷＷＬ１の交点に配置されるメモリセルＭＣ
１のＴＭＲ素子に“１”−データが書き込まれる。

【０２９４】また、“０”−書き込み時には、図８０に
示すように、制御信号φ６，φ１１が“Ｈ”レベルにな
る。この時、制御信号φ５，φ１２は、“Ｌ”レベルと
なっている。このため、書き込みワード線ＷＷＬ１に
は、右から左（接地点Ｖｓｓから電流駆動電源４２）に
向かって電流が流れる。従って、データ選択線ＢＬ１と
書き込みワード線ＷＷＬ１の交点に配置されるメモリセ
ルＭＣ１のＴＭＲ素子に“０”−データが書き込まれ
る。

【０２９５】このように、書き込み動作時において、制
御信号φ１は、全てのデータ選択線に駆動電流を供給す
るために用いられ、制御信号φ３１，φ３２，φ３３
は、駆動電流を流すデータ選択線を選択するために用い
られる。なお、本例では、データ選択線に流れる駆動電
流の向きは、一定である。制御信号φ５，φ６は、書き
込みワード線に流れる電流の向き（書き込みデータに対
応）を制御するために用いられ、制御信号φ１１，φ１
２は、駆動電流を流す書き込みワード線を選択するため
に用いられる。

【０２９６】本例では、説明を簡単にするため、３×２
のメモリセルアレイを前提としている。書き込みワード
線ＷＷＬ１，ＷＷＬ２とデータ選択線ＢＬ１，ＢＬ２，
ＢＬ３の交点には、それぞれ、メモリセル（ＴＭＲ素
子）が配置される。ここで、メモリセルＭＣ１に記憶さ
れたデータを読み出すためには、制御信号φ２１，φ２
２，φ４１，φ４２，φ４３を、以下のように制御す
る。

【０２９７】即ち、読み出し動作時には、読み出しワー
ド線ＲＷＬ１に与える制御信号φ２１を“Ｈ”レベルに
し、読み出しワード線ＲＷＬ１に繋がるＮチャネルＭＯ
Ｓトランジスタをオン状態とする。この時、他の読み出
しワード線ＲＷＬ２に与える制御信号φ２２は、“Ｌ”
レベルとなっている。

【０２９８】また、制御信号φ４１を“Ｈ”レベルと
し、他の制御信号φ４２，φ４３を“Ｌ”レベルとする
と、読み出し電源４３から、メモリセルＭＣ１（Ｎチャ
ネルＭＯＳトランジスタ及びＴＭＲ素子）、データ選択
線ＢＬ１、ＮチャネルＭＯＳトランジスタＱＮ４１及び
検出抵抗Ｒｓを経由して、接地点に向かって、駆動電流
が流れる。

【０２９９】このため、検出抵抗Ｒｓの両端には、メモ
リセルＭＣ１のデータ値に応じた検出電圧Ｖｏが発生す
る。この検出電圧Ｖｏを、例えば、センスアンプＳ／Ａ
により検出することにより、メモリセル（ＴＭＲ素子）
のデータを読み出すことができる。

【０３００】１１． 製造方法 次に、参考例１，２及び実施例１〜１２に関わるデバイ
ス構造のうち、主なものについて、その製造方法を詳細
に説明する。

【０３０１】(1) 実施例３に関わるデバイス構造の製
造方法 まず、図８１に示すように、ＰＥＰ( Photo Engraving
Process )法、ＣＶＤ(Chemical Vapour Deposition )
法、ＣＭＰ( Chemical Mechanical Polishing )法など
の周知の方法を用いて、半導体基板１１内に、ＳＴＩ構
造の素子分離絶縁層１２を形成する。

【０３０２】また、素子分離絶縁層１２に取り囲まれた
素子領域内に、読み出し選択スイッチとしてのＭＯＳト
ランジスタを形成する。

【０３０３】ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ
法及びＲＩＥ( Reactive Ion Etching )法により、ゲー
ト絶縁層１３及びゲート電極（読み出しワード線）１４
を形成した後、イオン注入法により、ソース領域１６−
Ｓ及びドレイン領域１６−Ｄを形成することにより、容
易に形成できる。なお、ゲート電極１４の側壁部には、
ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成し
てもよい。

【０３０４】この後、ＣＶＤ法により、ＭＯＳトランジ
スタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭ
Ｐ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳ
トランジスタのソース拡散層１６−Ｓ及びドレイン拡散
層１６−Ｄに達するコンタクトホールを形成する。

【０３０５】スパッタ法により、絶縁層２８Ａ上及びコ
ンタクトホールの内面上に、バリアメタル（例えば、Ｔ
ｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続
けて、絶縁層２８Ａ上に、コンタクトホールを完全に満
たす導電材（例えば、不純物を含む導電性ポリシリコン
膜、金属膜など）を形成する。そして、ＣＭＰ法によ
り、導電材及びバリアメタル５１を研磨し、コンタクト
プラグ１７Ａ，１７Ｂを形成する。

【０３０６】ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶
縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層２８Ｂ上及び配線溝の内面上に、バリア
メタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）
５２を形成する。続けて、スパッタ法により、絶縁層２
８Ｂ上に、配線溝を完全に満たす導電材（例えば、アル
ミニウム、銅などの金属膜）を形成する。この後、ＣＭ
Ｐにより、導電材及びバリアメタル５２を研磨し、中間
層１８Ａ及びソース線１８Ｂを形成する。

【０３０７】続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ
上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法
を用いて、絶縁層２８Ｃ内に、バイアホール（via hol
e）を形成する。スパッタ法により、絶縁層２８Ｃ上及
びバイアホールの内面上に、バリアメタル（例えば、Ｔ
ｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続
けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホ
ールを完全に満たす導電材（例えば、アルミニウム、銅
などの金属膜）を形成する。この後、ＣＭＰ法により、
導電材及びバリアメタル５３を研磨し、バイアプラグ１
９を形成する。

【０３０８】次に、図８２に示すように、ＣＶＤ法を用
いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を
形成する。スパッタ法を用いて、絶縁層２９上及び配線
溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦ
ｅ）２５を、約２０ｎｍの厚さで形成する。

【０３０９】スパッタ法により、絶縁層２９上及び配線
溝内に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれ
らの積層など）５４を形成する。続けて、スパッタ法を
用いて、配線溝を完全に満たす導電材（例えば、アルミ
ニウム、銅などの金属膜）２０を形成する。

【０３１０】この後、ＣＭＰにより、導電材２０及びバ
リアメタル５４を研磨すると、中間層２０Ａ及び書き込
みワード線２０Ｂが形成される（図８３を参照）。

【０３１１】ここで、本例では、図８３に示すように、
導電材２０Ａ，２０Ｂは、その上面が絶縁層２９の上面
よりも下部に配置されるような条件で研磨される。即
ち、例えば、ヨーク材２５がマスクとなるような条件
で、図８２の導電材２０を研磨し、その後、絶縁層２９
上のヨーク材２５を除去する。このような工程を経るこ
とにより、書き込みワード線２０Ｂの上面よりも上部に
突き出たヨーク材２５が形成される。

【０３１２】次に、図８３に示すように、ＣＶＤ法を用
いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイア
ホールを形成する。スパッタ法により、絶縁層３０Ａ上
及びバイアホールの内面上に、バリアメタル（例えば、
ＴｉＮ(10nm)）５５を形成する。続けて、ＣＶＤ法によ
り、絶縁層３０Ａ上に、バイアホールを完全に満たす導
電材（例えば、タングステンなどの金属膜）を形成す
る。この後、ＣＭＰ法により、導電材及びバリアメタル
５５を研磨し、バイアプラグ２１を形成する。

【０３１３】ここで、絶縁層３０Ａの厚さ（又はバイア
プラグ２１の高さ）は、書き込みワード線２０ＢとＴＭ
Ｒ素子２３との距離を決定する。磁界の強さは、距離に
反比例して減少していくため、ＴＭＲ素子を書き込みワ
ード線２０Ｂにできるだけ近づけ、小さな駆動電流によ
りデータの書き換えが行えるようにすることが望まし
い。よって、絶縁層３０Ａの厚さは、できるだけ薄くす
る。

【０３１４】ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶
縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電
材（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さ
で形成する。この後、ＣＭＰにより、導電材を研磨し、
ローカルインターコネクト線（ＴＭＲ素子の下部電極）
２２を形成する。

【０３１５】ＣＶＤ法を用いて、ローカルインターコネ
クト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、Ｉｒ
Ｍｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ
（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ
（約１５ｎｍ）を、順次、形成する。この後、これら積
層膜をパターニングし、ＴＭＲ素子２３を形成する。

【０３１６】また、ＣＶＤ法を用いて、ＴＭＲ素子２３
を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法に
よりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶
縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにす
る。

【０３１７】次に、図８４に示すように、スパッタ法に
より、絶縁層３０Ｃ上に、バリアメタル（例えば、Ｔ
ｉ、ＴｉＮ又はこれらの積層など）５６を形成する。続
けて、スパッタ法を用いて、バリアメタル５６上に導電
材を形成する。さらに、例えば、ＣＶＤ法により、導電
材上にヨーク材（例えば、ＮｉＦｅ）２７を、約５０ｎ
ｍの厚さで形成する。

【０３１８】この後、ＰＥＰ法及びＲＩＥ法を用いて、
ヨーク材２７、導電材及びバリアメタル５６をパターニ
ングし、データ選択線（読み出し／書き込みビット線）
２４を形成する。

【０３１９】ここで、ＲＩＥにより、導電材をエッチン
グした後、続けて、例えば、ＲＩＥにより、絶縁層３０
Ｃの上面を所定量だけエッチングする。その結果、絶縁
層３０Ｃには、凹部（データ選択線２４の側面に連続す
る絶縁層３０Ｃの側壁）が形成される。

【０３２０】この後、ＣＶＤ法により、絶縁層３０Ｃ
上、データ選択線２４の側面上及びヨーク材２７上に、
ヨーク材（例えば、ＮｉＦｅ）２６を、約５０ｎｍの厚
さで形成する。そして、ＲＩＥ法を用いて、ヨーク材２
６をエッチングし、ヨーク材２６をデータ選択線２４の
側面上及び絶縁層３０Ｃの側壁上のみに残存させる。こ
のような工程を経ることにより、データ選択線２４の下
面よりも下部に突き出たヨーク材２６が形成される。

【０３２１】以上の工程により、実施例３（図１５及び
図１６）に関わる磁気ランダムアクセスメモリが完成す
る。

【０３２２】なお、本例の製造方法では、金属配線２０
Ａ，２０Ｂは、ダマシンプロセスにより形成されたが、
例えば、ＲＩＥプロセスにより、金属配線２０Ａ，２０
Ｂを形成することも可能である。

【０３２３】また、本例の製造方法では、ヨーク材２５
Ａ，２５Ｂを形成した後にバリアメタル５４を形成した
が、これに代えて、例えば、バリアメタル５４を形成し
た後にヨーク材２５Ａ，２５Ｂを形成してもよい。

【０３２４】(2) 実施例６に関わるデバイス構造の製
造方法 まず、図８５に示すように、ＰＥＰ( Photo Engraving
Process )法、ＣＶＤ(Chemical Vapour Deposition )
法、ＣＭＰ( Chemical Mechanical Polishing )法など
の周知の方法を用いて、半導体基板１１内に、ＳＴＩ構
造の素子分離絶縁層１２を形成する。

【０３２５】また、素子分離絶縁層１２に取り囲まれた
素子領域内に、読み出し選択スイッチとしてのＭＯＳト
ランジスタを形成する。

【０３２６】ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ
法及びＲＩＥ( Reactive Ion Etching )法により、ゲー
ト絶縁層１３及びゲート電極（読み出しワード線）１４
を形成した後、イオン注入法により、ソース領域１６−
Ｓ及びドレイン領域１６−Ｄを形成することにより、容
易に形成できる。なお、ゲート電極１４の側壁部には、
ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成し
てもよい。

【０３２７】この後、ＣＶＤ法により、ＭＯＳトランジ
スタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭ
Ｐ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳ
トランジスタのソース拡散層１６−Ｓ及びドレイン拡散
層１６−Ｄに達するコンタクトホールを形成する。

【０３２８】スパッタ法により、絶縁層２８Ａ上及びコ
ンタクトホールの内面上に、バリアメタル（例えば、Ｔ
ｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続
けて、スパッタ法により、絶縁層２８Ａ上に、コンタク
トホールを完全に満たす導電材（例えば、不純物を含む
導電性ポリシリコン膜、金属膜など）を形成する。そし
て、ＣＭＰ法により、導電材及びバリアメタル５１を研
磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。

【０３２９】ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶
縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層２８Ｂ上及び配線溝の内面上に、バリア
メタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）
５２を形成する。続けて、スパッタ法により、絶縁層２
８Ｂ上に、配線溝を完全に満たす導電材（例えば、アル
ミニウム、銅などの金属膜）を形成する。この後、ＣＭ
Ｐにより、導電材及びバリアメタル５２を研磨し、中間
層１８Ａ及びソース線１８Ｂを形成する。

【０３３０】続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ
上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法
を用いて、絶縁層２８Ｃ内に、バイアホール（via hol
e）を形成する。スパッタ法により、絶縁層２８Ｃ上及
びバイアホールの内面上に、バリアメタル（例えば、Ｔ
ｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続
けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホ
ールを完全に満たす導電材（例えば、アルミニウム、銅
などの金属膜）を形成する。この後、ＣＭＰ法により、
導電材及びバリアメタル５３を研磨し、バイアプラグ１
９を形成する。

【０３３１】次に、図８６に示すように、ＣＶＤ法を用
いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を
形成する。スパッタ法を用いて、絶縁層２９上及び配線
溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦ
ｅ）２５Ａ，２５Ｂを、約２０ｎｍの厚さで形成する。
この後、ＲＩＥ法を用いて、ヨーク材２５Ａ，２５Ｂを
エッチングすると、このヨーク材２５Ａ，２５Ｂは、配
線溝の側壁部のみに残存する。

【０３３２】また、スパッタ法を用いて、絶縁層２９上
及び配線溝内に、バリアメタル（例えば、Ｔｉ(10nm)と
ＴｉＮ(10nm)の積層）５４を形成する。続けて、スパッ
タ法を用いて、配線溝を完全に満たす導電材（例えば、
ＡｌＣｕ）２０を形成する。この後、ＣＭＰにより、導
電材２０及びバリアメタル５４を研磨すると、中間層２
０Ａ及び書き込みワード線２０Ｂが形成される（図８７
を参照）。

【０３３３】ここで、本例では、図８７に示すように、
導電材２０Ａ，２０Ｂは、その上面が絶縁層２９の上面
よりも下部に配置されるような条件で研磨される。即
ち、例えば、絶縁層２９がマスクとなるような条件で、
図８６の導電材２０を研磨する。このような工程を経る
ことにより、書き込みワード線２０Ｂの上面よりも上部
に突き出たヨーク材２５が形成される。

【０３３４】次に、図８７に示すように、ＣＶＤ法を用
いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイア
ホールを形成する。スパッタ法により、絶縁層３０Ａ上
及びバイアホールの内面上に、バリアメタル（例えば、
ＴｉＮ(10nm)）５５を形成する。続けて、ＣＶＤ法によ
り、絶縁層３０Ａ上に、バイアホールを完全に満たす導
電材（例えば、タングステンなどの金属膜）を形成す
る。この後、ＣＭＰ法により、導電材及びバリアメタル
５５を研磨し、バイアプラグ２１を形成する。

【０３３５】ここで、絶縁層３０Ａの厚さ（又はバイア
プラグ２１の高さ）は、書き込みワード線２０ＢとＴＭ
Ｒ素子２３との距離を決定する。磁界の強さは、距離に
反比例して減少していくため、ＴＭＲ素子を書き込みワ
ード線２０Ｂにできるだけ近づけ、小さな駆動電流によ
りデータの書き換えが行えるようにすることが望まし
い。よって、絶縁層３０Ａの厚さは、できるだけ薄くす
る。

【０３３６】ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶
縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電
材（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さ
で形成する。この後、ＣＭＰにより導電材を研磨し、ロ
ーカルインターコネクト線（ＴＭＲ素子の下部電極）２
２を形成する。

【０３３７】ＣＶＤ法を用いて、ローカルインターコネ
クト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、Ｉｒ
Ｍｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ
（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ
（約１５ｎｍ）を、順次、形成する。この後、これら積
層膜をパターニングし、ＴＭＲ素子２３を形成する。

【０３３８】また、ＣＶＤ法を用いて、ＴＭＲ素子２３
を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法に
よりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶
縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにす
る。

【０３３９】次に、図８８に示すように、スパッタ法を
用いて、絶縁層３０Ｃ上に、バリアメタル（例えば、Ｔ
ｉ(25nm)とＴｉＮ(25nm)の積層）５６を形成する。続け
て、スパッタ法を用いて、バリアメタル５６上に導電材
を形成する。ＰＥＰ法及びＲＩＥ法を用いて、導電材及
びバリアメタル５６をパターニングし、データ選択線
（読み出し／書き込みビット線）２４を形成する。

【０３４０】ここで、ＲＩＥにより、導電材及びバリア
メタル５６をエッチングした後、続けて、例えば、ＲＩ
Ｅにより、絶縁層３０Ｃの上面を所定量だけエッチング
する。その結果、絶縁層３０Ｃには、凹部（データ選択
線２４の側面に連続する絶縁層３０Ｃの側壁）が形成さ
れる。

【０３４１】この後、ＣＶＤ法により、絶縁層３０Ｃ
上、並びに、データ選択線２４上及びその側面上に、ヨ
ーク材（例えば、ＮｉＦｅ）２６を、約２０ｎｍの厚さ
で形成する。そして、ＲＩＥ法を用いて、ヨーク材２６
をエッチングし、ヨーク材２６をデータ選択線２４の側
面上及び絶縁層３０Ｃの側壁上のみに残存させる。この
ような工程を経ることにより、データ選択線２４の下面
よりも下部に突き出たヨーク材２６が形成される。

【０３４２】以上の工程により、実施例６（図５９及び
図６０）に関わる磁気ランダムアクセスメモリが完成す
る。

【０３４３】なお、本例の製造方法では、金属配線２０
Ａ，２０Ｂは、ダマシンプロセスにより形成されたが、
例えば、ＲＩＥプロセスにより、金属配線２０Ａ，２０
Ｂを形成することも可能である。

【０３４４】また、本例の製造方法では、ヨーク材２５
Ａ，２５Ｂを形成した後にバリアメタル５４を形成した
が、これに代えて、例えば、バリアメタル５４を形成し
た後にヨーク材２５Ａ，２５Ｂを形成してもよい。

【０３４５】１２． その他 参考例１，２及び実施例１−６並びに製造方法の説明に
おいては、１つのＴＭＲ素子と１つの読み出し選択スイ
ッチ（ＭＯＳトランジスタ）によりメモリセルが構成さ
れ、書き込みワード線とデータ選択線（読み出し／書き
込みビット線）を有する磁気ランダムアクセスメモリを
例に説明した。

【０３４６】しかし、本発明は、当然に、このようなセ
ルアレイ構造の磁気ランダムアクセスメモリに限定され
るものではなく、例えば、実施例７−１２にも示したよ
うに、それらのデバイス構造も含めて、全ての磁気ラン
ダムアクセスメモリに適用可能である。

【０３４７】例えば、読み出し選択スイッチを有しない
磁気ランダムアクセスメモリ、読み出しビット線と書き
込みビットを別々に設けた磁気ランダムアクセスメモ
リ、１つのＴＭＲ素子に複数ビットを記憶させるように
した磁気ランダムアクセスメモリなどにも適用できる。

【０３４８】

【発明の効果】以上、説明したように、本発明の磁気ラ
ンダムアクセスメモリによれば、書き込みワード線及び
書き込みビット線の表面の一部に、高透磁率を有するヨ
ーク材を設け、かつ、そのヨーク材をＴＭＲ素子側に突
出させたことにより、反転電流の発生を抑制でき、書き
込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用
させることができる。

【図面の簡単な説明】

【図１】本発明の磁気ランダムアクセスメモリの参考例
１を示す断面図。

【図２】本発明の磁気ランダムアクセスメモリの参考例
１を示す断面図。

【図３】本発明の磁気ランダムアクセスメモリの参考例
２を示す断面図。

【図４】本発明の磁気ランダムアクセスメモリの参考例
２を示す断面図。

【図５】本発明の磁気ランダムアクセスメモリの参考例
２を示す断面図。

【図６】本発明の磁気ランダムアクセスメモリの参考例
２を示す断面図。

【図７】本発明の磁気ランダムアクセスメモリの実施例
１を示す断面図。

【図８】本発明の磁気ランダムアクセスメモリの実施例
１を示す断面図。

【図９】本発明の磁気ランダムアクセスメモリの実施例
１を示す断面図。

【図１０】本発明の磁気ランダムアクセスメモリの実施
例１を示す断面図。

【図１１】実施例１の変形例を示す断面図。

【図１２】実施例１の変形例を示す断面図。

【図１３】実施例１の変形例を示す断面図。

【図１４】実施例１の変形例を示す断面図。

【図１５】実施例１の変形例を示す断面図。

【図１６】実施例１の変形例を示す断面図。

【図１７】実施例１の変形例を示す断面図。

【図１８】実施例１の変形例を示す断面図。

【図１９】本発明の磁気ランダムアクセスメモリの実施
例２を示す断面図。

【図２０】本発明の磁気ランダムアクセスメモリの実施
例２を示す断面図。

【図２１】本発明の磁気ランダムアクセスメモリの実施
例２を示す断面図。

【図２２】本発明の磁気ランダムアクセスメモリの実施
例２を示す断面図。

【図２３】実施例２の変形例を示す断面図。

【図２４】実施例２の変形例を示す断面図。

【図２５】実施例２の変形例を示す断面図。

【図２６】実施例２の変形例を示す断面図。

【図２７】実施例２の変形例を示す断面図。

【図２８】実施例２の変形例を示す断面図。

【図２９】実施例２の変形例を示す断面図。

【図３０】実施例２の変形例を示す断面図。

【図３１】本発明の磁気ランダムアクセスメモリの実施
例３を示す断面図。

【図３２】本発明の磁気ランダムアクセスメモリの実施
例３を示す断面図。

【図３３】本発明の磁気ランダムアクセスメモリの実施
例３を示す断面図。

【図３４】本発明の磁気ランダムアクセスメモリの実施
例３を示す断面図。

【図３５】本発明の磁気ランダムアクセスメモリの実施
例４を示す断面図。

【図３６】本発明の磁気ランダムアクセスメモリの実施
例４を示す断面図。

【図３７】本発明の磁気ランダムアクセスメモリの実施
例４を示す断面図。

【図３８】本発明の磁気ランダムアクセスメモリの実施
例４を示す断面図。

【図３９】実施例４の変形例を示す断面図。

【図４０】実施例４の変形例を示す断面図。

【図４１】実施例４の変形例を示す断面図。

【図４２】実施例４の変形例を示す断面図。

【図４３】実施例４の変形例を示す断面図。

【図４４】実施例４の変形例を示す断面図。

【図４５】実施例４の変形例を示す断面図。

【図４６】実施例４の変形例を示す断面図。

【図４７】本発明の磁気ランダムアクセスメモリの実施
例５を示す断面図。

【図４８】本発明の磁気ランダムアクセスメモリの実施
例５を示す断面図。

【図４９】本発明の磁気ランダムアクセスメモリの実施
例５を示す断面図。

【図５０】本発明の磁気ランダムアクセスメモリの実施
例５を示す断面図。

【図５１】実施例５の変形例を示す断面図。

【図５２】実施例５の変形例を示す断面図。

【図５３】実施例５の変形例を示す断面図。

【図５４】実施例５の変形例を示す断面図。

【図５５】実施例５の変形例を示す断面図。

【図５６】実施例５の変形例を示す断面図。

【図５７】実施例５の変形例を示す断面図。

【図５８】実施例５の変形例を示す断面図。

【図５９】本発明の磁気ランダムアクセスメモリの実施
例６を示す断面図。

【図６０】本発明の磁気ランダムアクセスメモリの実施
例６を示す断面図。

【図６１】本発明の磁気ランダムアクセスメモリの実施
例６を示す断面図。

【図６２】本発明の磁気ランダムアクセスメモリの実施
例６を示す断面図。

【図６３】本発明の磁気ランダムアクセスメモリの実施
例７を示す断面図。

【図６４】本発明の磁気ランダムアクセスメモリの実施
例７を示す断面図。

【図６５】本発明の磁気ランダムアクセスメモリの実施
例８を示す断面図。

【図６６】本発明の磁気ランダムアクセスメモリの実施
例８を示す断面図。

【図６７】本発明の磁気ランダムアクセスメモリの実施
例９を示す断面図。

【図６８】本発明の磁気ランダムアクセスメモリの実施
例９を示す断面図。

【図６９】本発明の磁気ランダムアクセスメモリの実施
例９を示す断面図。

【図７０】本発明の磁気ランダムアクセスメモリの実施
例９を示す断面図。

【図７１】本発明の磁気ランダムアクセスメモリの実施
例１０を示す断面図。

【図７２】本発明の磁気ランダムアクセスメモリの実施
例１０を示す断面図。

【図７３】本発明の磁気ランダムアクセスメモリの実施
例１０を示す断面図。

【図７４】本発明の磁気ランダムアクセスメモリの実施
例１０を示す断面図。

【図７５】本発明の磁気ランダムアクセスメモリの実施
例１１を示す断面図。

【図７６】本発明の磁気ランダムアクセスメモリの実施
例１１を示す断面図。

【図７７】本発明の磁気ランダムアクセスメモリの実施
例１２を示す断面図。

【図７８】本発明の磁気ランダムアクセスメモリの実施
例１２を示す断面図。

【図７９】本発明の磁気ランダムアクセスメモリのセル
アレイの構造例を示す回路図。

【図８０】図７９のセルアレイの動作波形を示す図。

【図８１】実施例３のデバイス構造の製造方法の一工程
を示す断面図。

【図８２】実施例３のデバイス構造の製造方法の一工程
を示す断面図。

【図８３】実施例３のデバイス構造の製造方法の一工程
を示す断面図。

【図８４】実施例３のデバイス構造の製造方法の一工程
を示す断面図。

【図８５】実施例６のデバイス構造の製造方法の一工程
を示す断面図。

【図８６】実施例６のデバイス構造の製造方法の一工程
を示す断面図。

【図８７】実施例６のデバイス構造の製造方法の一工程
を示す断面図。

【図８８】実施例６のデバイス構造の製造方法の一工程
を示す断面図。

【図８９】ＴＭＲ素子の構造例を示す図。

【図９０】ＴＭＲ素子の２つの状態を示す図。

【図９１】磁気ランダムアクセスメモリの書き込み動作
原理を示す図。

【図９２】ＴＭＲ曲線を示す図。

【図９３】アステロイド曲線を示す図。

【符号の説明】

１１ ：半導体基板、 １２ ：素子分離絶縁層、 １３ ：ゲート絶縁層、 １４ ：ゲート電極（読み出しワー
ド線）、 １５ ：側壁絶縁層、 １６−Ｓ ：ソース領域、 １６−Ｄ ：ドレイン領域、 １７Ａ，１７Ｂ ：コンタクトプラグ、 １８Ａ，２０Ａ ：中間層、 １８Ｂ ：ソース線（読み出しワード
線）、 １９，２１ ：バイアプラグ、 ２０Ｂ ：書き込みワード線、 ２２ ：下部電極、 ２３ ：ＴＭＲ素子、 ２４ ：データ選択線（読み出し／
書き込みビット線）、 ２５，２５Ａ，２５Ｂ，２６，２７ ：ヨーク材、 ２８Ａ〜２８Ｃ，２９，３０Ａ〜３０Ｃ ：絶縁層、 ４０，４１，４２ ：電流駆動電源、 ４３ ：読み出し電源、 ４４ ：検出回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１５年４月２２日（２００３．４．２
２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

フロントページの続き (72)発明者 斉藤 好昭 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 與田 博明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 上田 知正 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 天野 実 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 高橋 茂樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 岸 達也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F083 FZ10 JA36 JA37 JA39 JA40 MA06 MA16 MA19 PR40

Claims (40)

【特許請求の範囲】
1. 【請求項１】 半導体基板の上部に形成され、磁気抵抗
   効果を利用してデータを記憶するメモリセルと、前記メ
   モリセルの直下に配置され、第１方向に延びる第１書き
   込み線と、前記メモリセルの直上に配置され、前記第１
   方向に交差する第２方向に延びる第２書き込み線と、前
   記第１書き込み線の側面を覆い、前記第１書き込み線の
   上面よりも上部に突出している第１ヨーク材とを具備す
   ることを特徴とする磁気ランダムアクセスメモリ。
2. 【請求項２】 前記第１ヨーク材は、前記第１書き込み
   線の側面のみを覆っていることを特徴とする請求項１記
   載の磁気ランダムアクセスメモリ。
3. 【請求項３】 前記第１ヨーク材は、前記第１書き込み
   線の下面を覆っていることを特徴とする請求項１記載の
   磁気ランダムアクセスメモリ。
4. 【請求項４】 前記第２書き込み線の表面の一部を覆う
   第２ヨーク材をさらに具備することを特徴とする請求項
   １記載の磁気ランダムアクセスメモリ。
5. 【請求項５】 前記第２ヨーク材は、前記第２書き込み
   線の上面及び側面を覆っていることを特徴とする請求項
   ４記載の磁気ランダムアクセスメモリ。
6. 【請求項６】 前記第２ヨーク材は、前記第２書き込み
   線の上面のみを覆っていることを特徴とする請求項４記
   載の磁気ランダムアクセスメモリ。
7. 【請求項７】 前記第２ヨーク材は、前記第２書き込み
   線の側面のみを覆っていることを特徴とする請求項４記
   載の磁気ランダムアクセスメモリ。
8. 【請求項８】 前記第１及び第２書き込み線のうちの１
   つは、前記メモリセルに電気的に接続され、読み出しビ
   ット線としても機能することを特徴とする請求項１記載
   の磁気ランダムアクセスメモリ。
9. 【請求項９】 半導体基板の上部に形成され、磁気抵抗
   効果を利用してデータを記憶するメモリセルと、前記メ
   モリセルの直下に配置され、第１方向に延びる第１書き
   込み線と、前記メモリセルの直上に配置され、前記第１
   方向に交差する第２方向に延びる第２書き込み線と、前
   記第２書き込み線の側面を覆い、前記第２書き込み線の
   下面よりも下部に突出している第１ヨーク材とを具備す
   ることを特徴とする磁気ランダムアクセスメモリ。
10. 【請求項１０】 前記第１ヨーク材は、前記第２書き込
    み線の側面のみを覆っていることを特徴とする請求項９
    記載の磁気ランダムアクセスメモリ。
11. 【請求項１１】 前記第１ヨーク材は、前記第２書き込
    み線の上面を覆っていることを特徴とする請求項９記載
    の磁気ランダムアクセスメモリ。
12. 【請求項１２】 前記第１書き込み線の表面の一部を覆
    う第２ヨーク材をさらに具備することを特徴とする請求
    項９記載の磁気ランダムアクセスメモリ。
13. 【請求項１３】 前記第２ヨーク材は、前記第１書き込
    み線の下面及び側面を覆っていることを特徴とする請求
    項１２記載の磁気ランダムアクセスメモリ。
14. 【請求項１４】 前記第２ヨーク材は、前記第１書き込
    み線の下面のみを覆っていることを特徴とする請求項１
    ２記載の磁気ランダムアクセスメモリ。
15. 【請求項１５】 前記第２ヨーク材は、前記第１書き込
    み線の側面のみを覆っていることを特徴とする請求項１
    ２記載の磁気ランダムアクセスメモリ。
16. 【請求項１６】 前記第１及び第２書き込み線のうちの
    １つは、前記メモリセルに電気的に接続され、読み出し
    ビット線としても機能することを特徴とする請求項９記
    載の磁気ランダムアクセスメモリ。
17. 【請求項１７】 半導体基板の上部に積み重ねられ、磁
    気抵抗効果を利用してデータを記憶する第１及び第２メ
    モリセルと、前記第１及び第２メモリセルの間に配置さ
    れ、第１方向に延びる第１書き込み線と、前記第１書き
    込み線の側面のみを覆い、前記第１書き込み線の上面よ
    りも上部に突出し、前記第１書き込み線の下面よりも下
    部に突出している第１ヨーク材とを具備することを特徴
    とする磁気ランダムアクセスメモリ。
18. 【請求項１８】 前記第２メモリセルは、前記第１メモ
    リセルよりも上に配置されることを特徴とする請求項１
    ７記載の磁気ランダムアクセスメモリ。
19. 【請求項１９】 前記第１メモリセルの直下に配置さ
    れ、前記第１方向に交差する第２方向に延びる第２書き
    込み線と、前記第２メモリセルの直上に配置され、前記
    第２方向に延びる第３書き込み線とをさらに具備するこ
    とを特徴とする請求項１８記載の磁気ランダムアクセス
    メモリ。
20. 【請求項２０】 前記第２書き込み線の側面のみを覆
    い、前記第２書き込み線の上面よりも上部に突出してい
    る第２ヨーク材と、前記第３書き込み線の側面のみを覆
    い、前記第３書き込み線の下面よりも下部に突出してい
    る第３ヨーク材とをさらに具備することを特徴とする請
    求項１９記載の磁気ランダムアクセスメモリ。
21. 【請求項２１】 前記第１書き込み線は、前記第１及び
    第２メモリセルから離れていることを特徴とする請求項
    １７記載の磁気ランダムアクセスメモリ。
22. 【請求項２２】 前記第１書き込み線は、前記第１及び
    第２メモリセルに接触していることを特徴とする請求項
    １７記載の磁気ランダムアクセスメモリ。
23. 【請求項２３】 半導体基板の上部において前記半導体
    基板の表面に平行な方向に並んで配置され、磁気抵抗効
    果を利用してデータを記憶する複数のメモリセルと、前
    記複数のメモリセルに共有され、第１方向に延びる第１
    書き込み線と、前記複数のメモリセルに個別に設けら
    れ、前記第１方向に交差する第２方向に延びる複数の第
    ２書き込み線と、前記第１書き込み線の側面のみを覆
    い、前記第１書き込み線の前記複数のメモリセル側の面
    よりも前記複数のメモリセル側に突出している第１ヨー
    ク材と、前記複数の第２書き込み線の側面のみを覆い、
    前記第２書き込み線の前記複数のメモリセル側の面より
    も前記複数のメモリセル側に突出している第２ヨーク材
    とを具備することを特徴とする磁気ランダムアクセスメ
    モリ。
24. 【請求項２４】 前記第１書き込み線は、前記複数のメ
    モリセルの直上に配置され、前記複数のメモリセルの一
    端に接触していることを特徴とする請求項２３記載の磁
    気ランダムアクセスメモリ。
25. 【請求項２５】 前記複数のメモリセルの他端は、共通
    接続されていることを特徴とする請求項２４記載の磁気
    ランダムアクセスメモリ。
26. 【請求項２６】 前記複数の第２書き込み線は、前記複
    数のメモリセルの直下に配置され、前記複数のメモリセ
    ルから離れていることを特徴とする請求項２３記載の磁
    気ランダムアクセスメモリ。
27. 【請求項２７】 前記第１書き込み線は、前記複数のメ
    モリセルの直上に配置され、前記複数のメモリセルから
    離れていることを特徴とする請求項２３記載の磁気ラン
    ダムアクセスメモリ。
28. 【請求項２８】 前記複数の第２書き込み線は、前記複
    数のメモリセルの直下に配置され、前記複数のメモリセ
    ルの一端に接触していることを特徴とする請求項２３記
    載の磁気ランダムアクセスメモリ。
29. 【請求項２９】 前記複数のメモリセルの他端は、共通
    接続されていることを特徴とする請求項２８記載の磁気
    ランダムアクセスメモリ。
30. 【請求項３０】 半導体基板の上部に絶縁層を形成する
    工程と、前記絶縁層に配線溝を形成する工程と、前記配
    線溝の底部及び側壁部にヨーク材を形成すると共に、前
    記配線溝内に表面が前記絶縁層の表面よりも下部に存在
    する導電材を満たして書き込み線を形成する工程と、前
    記書き込み線の直上にＴＭＲ素子を形成する工程とを具
    備することを特徴とする磁気ランダムアクセスメモリの
    製造方法。
31. 【請求項３１】 前記ヨーク材は、ＣＶＤ法により、前
    記絶縁層上並びに前記配線溝の底部上及び側壁部上に形
    成された後、ＣＭＰ法により、前記配線溝の底部及び側
    壁部に残存させられることを特徴とする請求項３０記載
    の磁気ランダムアクセスメモリの製造方法。
32. 【請求項３２】 前記導電材は、ＣＶＤ法により、前記
    絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法に
    より、前記配線溝内のみに残存させられることを特徴と
    する請求項３０記載の磁気ランダムアクセスメモリの製
    造方法。
33. 【請求項３３】 半導体基板の上部に絶縁層を形成する
    工程と、前記絶縁層に配線溝を形成する工程と、前記配
    線溝の側壁部のみにヨーク材を形成する工程と、前記配
    線溝内に表面が前記絶縁層の表面よりも下部に存在する
    導電材を満たして書き込み線を形成する工程と、前記書
    き込み線の直上にＴＭＲ素子を形成する工程とを具備す
    ることを特徴とする磁気ランダムアクセスメモリの製造
    方法。
34. 【請求項３４】 前記ヨーク材は、ＣＶＤ法により、前
    記絶縁層上並びに前記配線溝の底部上及び側壁部上に形
    成された後、ＲＩＥ法により、前記配線溝の側壁部のみ
    に残存させられることを特徴とする請求項３３記載の磁
    気ランダムアクセスメモリの製造方法。
35. 【請求項３５】 前記導電材は、ＣＶＤ法により、前記
    絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法に
    より、前記配線溝内のみに残存させられることを特徴と
    する請求項３３記載の磁気ランダムアクセスメモリの製
    造方法。
36. 【請求項３６】 半導体基板の上部にＴＭＲ素子を形成
    する工程と、前記ＴＭＲ素子の側面を覆い、上面が前記
    ＴＭＲ素子の上面に一致する絶縁層を形成する工程と、
    前記ＴＭＲ素子上に導電材を形成する工程と、前記導電
    材をエッチングして書き込み線を形成すると共に、前記
    絶縁層の上面の一部をエッチングして前記絶縁層に側壁
    部を形成する工程と、前記書き込み線の側面及び前記絶
    縁層の側壁部に第１ヨーク材を形成する工程とを具備す
    ることを特徴とする磁気ランダムアクセスメモリの製造
    方法。
37. 【請求項３７】 前記導電材を形成する工程の後、前記
    書き込み線を形成する工程の前に、前記導電材上に第２
    ヨーク材を形成する工程と、前記第２ヨーク材をエッチ
    ングする工程とを具備することを特徴とする請求項３６
    記載の磁気ランダムアクセスメモリの製造方法。
38. 【請求項３８】 前記第２ヨーク材及び前記導電材は、
    共に、ＲＩＥ法によりエッチングされ、前記第２ヨーク
    材は、前記導電材の上面のみに残存することを特徴とす
    る請求項３７記載の磁気ランダムアクセスメモリの製造
    方法。
39. 【請求項３９】 前記第１ヨーク材は、ＣＶＤ法によ
    り、前記書き込み線の側面並びに前記絶縁層の上面及び
    側壁部に形成された後、ＲＩＥ法により、前記書き込み
    線の側面及び前記絶縁層の側壁部のみに残存させられる
    ことを特徴とする請求項３６記載の磁気ランダムアクセ
    スメモリの製造方法。
40. 【請求項４０】 前記絶縁層の上面のエッチング量は、
    前記第１ヨーク材の下面が前記ＴＭＲ素子の上面と下面
    との間に配置されることを条件に決定されることを特徴
    とする請求項３６記載の磁気ランダムアクセスメモリの
    製造方法。