JP5288529B2 - 磁気メモリ素子 - Google Patents

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Description

本発明は磁気メモリ素子に関するものであって、特に、磁気ランダム・アクセス・メモリに関するものであるが、これに限られるわけではない。また本発明は磁気メモリ素子に書き込む方法に関する。
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）の出現は長期および短期のデータ記憶装置の開発において有望なステップである。ＭＲＡＭの利点は、不揮発性であることと共に、フラッシュ・メモリに比べてエネルギー消費が少なくまた読取りおよび書込み速度が大きいことである。また、ＭＲＡＭは一般に用いられる揮発性メモリであるダイナミックＲＡＭ（ＤＲＡＭ）およびスタティックＲＡＭ（ＳＲＡＭ）よりエネルギー消費が少なく、またＤＲＡＭより読取りおよび書込み速度が大きい。
従来のＭＲＡＭセルは、非磁性層で分離された強磁性自由層および強磁性ピン層（ｐｉｎｎｅｄ ｌａｙｅｒ）を有する磁気要素を含む。ピン層は比較的高い保磁力を有するので、書込み磁界が与えられたときその磁化は固定されたままである。自由層は比較的低い保磁力を有するので、書込み磁界が与えられたときその磁化は変化してよい。
ＭＲＡＭセルに書き込むには、書込み磁界を与えて、自由層の磁化をピン層に平行または逆平行になるように切り換える。自由層は磁化ヒステリシスを示すので、磁界を取り除いたときに磁化は変化しない。これにより不揮発性メモリが得られる。
ＭＲＡＭセルの状態を読み取るには、磁気要素の中に小さな電流を流す。磁気要素の磁気抵抗は、自由層およびピン層の磁化が平行のときより自由層およびピン層の磁化が逆平行のときの方が高い。したがって、磁気要素の状態はその抵抗を測定することにより決定することができる。
従来のＭＲＡＭについては、Ｓ．Ｔｅｈｒａｎｉ他の「磁気トンネル接合ＭＲＡＭの最近の発展（Ｒｅｃｅｎｔ Ｄｅｖｅｌｏｐｍｅｎｔｓ ｉｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ＭＲＡＭ）、２７５２−２７５７ページ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ、Ｖｏｌ．３６、Ｎｏ．５（２０００年９月）に述べられている。
かかる従来のＭＲＡＭの欠点は、ＭＲＡＭセルの寸法が小さくなるに従って自由層の磁化を切り換えるのに必要な磁界が大きくなることである。したがって、セルの寸法が小さくなるに従って素子の電力消費が大きくなる。
磁気要素に書き込むのに用いられる別の技術はスピン・トランスファ・トルク（ＳＴＴ）切換えである。ＳＴＴ切換えについては、Ｊ．Ｃ．Ｓｌｏｎｃｚｅｗｓｋｉの「磁気多層の電流駆動励磁（Ｃｕｒｒｅｎｔ−ｄｒｉｖｅｎ Ｅｘｃｉｔａｔｉｏｎ ｏｆ Ｍａｇｎｅｔｉｃ Ｍｕｌｔｉｌａｙｅｒｓ）」、９３５３ページ、Ｐｈｙｓ．Ｒｅｖ．Ｂ、Ｖｏｌ．５４（１９９６年）に述べられている。自由層の磁化を切り換えるのに、磁界を与えるのではなく、自由層およびピン層の平面に垂直に、磁化要素に電流を流す。これにより、電流を自由層からピン層に流すときは電子がピン層の中を流れることにより、または電流をピン層から自由層に流すときは電子がピン層８５から散乱することにより、スピン偏極された（ｓｐｉｎ−ｐｏｌａｒｉｓｅｄ）電子が自由層内に注入される。
スピン偏極された電子が自由層内に注入されると、そのスピン角運動量は自由層内の磁気モーメントと相互作用する。電子はその角運動量の一部を自由層に移転する。したがって、スピン偏極された電流が十分大きいとき自由層の磁化が切り換えられる。
ＳＴＴ切換えを用いるＭＲＡＭについては、Ｗ．Ｃ．Ｊｅｏｎｇ他の「磁界支援電流に誘導された切換えを用いる拡張性の高いＭＲＡＭ（Ｈｉｇｈｌｙ ｓｃａｌａｂｌｅ ＭＲＡＭ ｕｓｉｎｇ ｆｉｅｌｄ ａｓｓｉｓｔｅｄ ｃｕｒｒｅｎｔ ｉｎｄｕｃｅｄ ｓｗｉｔｃｈｉｎｇ）」、１８４ページ、２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、に記述されている。
ＳＴＴ切換えに必要な電流は、セルの寸法が小さくなるに従って小さくなる。したがって、ＳＴＴ切換えを用いると高密度ＭＲＡＭを実現することができる。ＤＣ電流では、ＳＴＴ切換えのしきい値電流密度は、飽和磁化、ギルバートの減衰係数、ピン層および自由層のスピン偏極などの材料定数に依存する。しかし、ナノ秒のパルスでは、必要な電流はＤＣしきい値電流よりはるかに大きい。ナノ秒領域で必要な電流は
Figure 0005288529
で与えられることが分かっている。ただし、Ｃは定数、Ｉｃ０はＤＣしきい値電流である。上の式（１）によると、１ｎｓのパルスで磁化を切り換えるのに必要な電流はＤＣしきい値電流の４倍である。したがって、高速で書き込むことのできるＳＴＴ切換えＭＲＡＭは電力消費が大きい。
別のＭＲＡＭがＭ．Ｈｏｓｏｍｉ他の「スピン・トルク・トランスファ磁化切換えによる新規な不揮発性メモリ： スピンＲＡＭ（Ａ Ｎｏｖｅｌ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｓｐｉｎ Ｔｏｒｑｕｅ Ｔｒａｎｓｆｅｒ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ： Ｓｐｉｎ−ＲＡＭ）」、１９．１ページ、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００５年、に述べられており、ＳＴＴ切換えに必要な電流がナノ秒領域で大幅に増えることを示している。
Ｔ．Ｄｅｖｏｌｄｅｒ他の「ナノ秒以下のスピン・トランスファ切換えを促進する予備充電方式（Ｐｒｅｃｈａｒｇｉｎｇ ｓｔｒａｔｅｇｙ ｔｏ ａｃｃｅｌｅｒａｔｅ ｓｐｉｎ−ｔｒａｎｓｆｅｒ ｓｗｉｔｃｈｎｇ ｂｅｌｏｗ ｔｈｅ ｎａｎｏｓｅｃｏｎｄ）」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔｅｒ．，８６，ｐｐ．０６２５０５（２００５年）は、短いＲＦ電流パルスに加えてＤＣバイアス電流を与えるＭＲＡＭについて述べている。これによると、ナノ秒領域でのＳＴＴ切換えに必要な電流を減らすことができる。しかしＤＣバイアス電流を用いるのでＭＲＡＭの電力消費が大幅に増える。
更に、ＳＴＴ切換えを用いるＭＲＡＭの切換え電流は本質的な確率分布を有する。その原因は、熱変動のために自由層の最初の磁化方向に分布があるからである。誤りなく切換えを行うために、全てのＭＲＡＭセルで切換え電流が大きくなる。更に、書込み電流と読取り電流との差が小さくなる。
本発明は上に述べた問題の少なくともいくつかを改善することを目指すものである。
本発明の第１の態様では磁気メモリ素子に書き込む方法を提供する。磁気メモリ素子は、第１および第２のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、所定の継続時間および大きさのパルスに応じて第１の状態から第２の状態に切り換えることが可能であり、前記パルスの大きさは多層構造を切り換えるのに必要な最小電流の大きさでありかつパルスの継続時間に依存するしきい値電流の大きさである、磁気抵抗多層構造とを備え、前記方法は、前記しきい値電流の大きさより小さな第１の大きさの電流を多層構造の中に流し、多層構造の中を流れる電流を増やすことにより、前記前記しきい値電流の大きさより小さな第２の一層高い大きさの電流を流すことを含む。
かかる方法により、多層構造を切り換えるのに必要な電流を大幅に小さくすることができる。またこれは、メモリ素子の全電力消費を大幅に増やすことなく達成することができる。
電流を多層構造の中に流すことは、所定の継続時間より短い継続時間中、前記しきい値電流の大きさより小さな第１の大きさの電流を多層構造の中に流すことを含む。
電流を多層構造の中に流すことは、前記しきい値電流の大きさの０．１から０．５の間の第１の大きさの電流を多層構造の中に流すことを含む。
第１の大きさの電流を多層構造の中に流すことは、所定の継続時間の０．１から０．４の間、電流を多層構造の中に流すことを含んでよい。所定の継続時間は１０ｎｓより短くてよい。
第１の大きさの電流を多層構造の中に流すことは、継続時間中、固定のレベルの電流を多層構造の中に流すことを含んでよい。
電流を多層構造の中に流すことは、多層構造を切り換えるのに必要な最小ＤＣ電流であるＤＣしきい値電流以下の第１の大きさの電流を多層構造の中に流すことを含んでよい。
電流を多層構造の中に流すことは、１ｎｓから２ｎｓの間の継続時間中、前記しきい値電流の大きさより小さな第１の大きさの電流を多層構造の中に流すことを含んでよい。
電流を増やすことは、電流を前記しきい値電流の大きさの０．３から０．５の間の第２の大きさに増やすことを含んでよい。
電流を増やすことは、電流を予め定められたレベルまで増やし、所定の継続時間より短い期間中、電流をそのレベルに保持することを含んでよい。
電流を増やすことは、電流を予め定められたレベルまで増やし、所定の継続時間の０．１から０．４の間の期間中、電流をそのレベルに保持することを含んでよい。所定の継続時間は１０ｎｓより短くてよい。
電流を増やすことは、電流を予め定められたレベルまで増やし、電流を或る固定のレベルに保持することを含んでよい。
この方法は、電流を或る基準電流レベルから或る予め定められた電流レベルまで一定の割合で増やすことを更に含んでよい。
この方法は、電流をゼロ電流レベルから或る予め定められた電流レベルまで一定の割合で増やすことを更に含んでよい。
この方法は、電流を予め定められた電流レベルから第２の一層高い大きさの電流のレベルまで一定の割合で増やすことを更に含んでよい。
この方法は、電流を第２の一層高い大きさの電流のレベルから或る一層低いレベルまで一定の割合で減らすことを更に含んでよい。
この方法は、電流を第２の一層高い大きさの電流のレベルから基準レベルまで一定の割合で減らすことを更に含んでよい。
多層構造を切り換えるのに必要なしきい値電流の大きさＩは
Figure 0005288529
である。ただし、ＩＣ０は多層構造を切り換えるのに必要な最小ＤＣ電流であるＤＣしきい値電流、Ｃは定数、ｔｐはパルスの継続時間である。
本発明の第２の態様ではメモリを提供する。メモリは、磁気メモリ素子であって、第１および第２のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、所定の継続時間および大きさのパルスに応じて第１の状態から第２の状態に切り換えることが可能であり、前記パルスの大きさは多層構造を切り換えるのに必要な最小電流の大きさでありかつパルスの継続時間に依存するしきい値電流の大きさである、磁気抵抗多層構造と、を備える磁気メモリ素子と、前記方法を実行するよう構成された磁気メモリ素子を制御するための回路と、を備える。
かかる磁気メモリ素子では、一層低い切換え電流を用いることができる。また、切換え電流の確率分布を小さくすることができる。
従来のＭＲＡＭ
素子のレイアウト
図１は従来のＭＲＡＭアレイの略図を示す。ＭＲＡＭアレイは、複数のビット線３の１つとビット線３に垂直に配置された複数のディジット線５の１つとの各交点の間に磁気トンネル接合（ＭＴＪ）１を持つ交差点構造に配置される。したがって、アレイの各行はビット線３により定義され、アレイの各列はディジット線５により定義される。
ＭＴＪ１はビット線３と電気的に接触する。しかし、ＭＴＪ１はディジット線５から絶縁マトリクス１８により電気的に絶縁される。
ＭＴＪ１はＭＴＪ１の平面（ここではｘ−ｙ平面と定義する）内に磁化容易軸および磁化困難軸を有する。この例では、磁化容易軸はｘ軸に平行と定義し、磁化困難軸はｙ軸に平行と定義する。ビット線３はＭＴＪ１の磁化容易軸に平行に（すなわち、ｘ軸に平行に）整列する。ディジット線５はＭＴＪ１の磁化困難軸に平行に（すなわち、ｙ軸に平行に）整列する。
各ＭＴＪ１は底部電極７の上に設けられる。各底部電極７は絶縁トランジスタ９，９ａ，９ｂに接続される。各絶縁トランジスタ９，９ａ，９ｂはセンス線（図示せず）に接続される。ワード線１１がディジット線５に平行に（すなわち、ｙ軸に平行に）走る。各ワード線１１は１つの列内の全てのトランジスタ９，９ａ，９ｂのゲートに接続される。
図２は、ＭＲＡＭアレイの或る行の隣接する２つのメモリ・セルを通る、線Ａ−Ａ’に沿う断面図である。各メモリ・セル１３ａ，１３ｂは１つのトランジスタ９ａ，９ｂと１つのＭＴＪ１ａ，１ｂとで形成される。セルの面積をできるだけ小さくするために、各絶縁トランジスタ９ａ，９ｂのソース１５は隣接するセル１３ａ，１３ｂの間で共用される。センス線１７が絶縁トランジスタ９ａ，９ｂのソース１５に接続される。
上に述べたように、ＭＴＪ１ａ，１ｂは共にビット線３に接続される。各ＭＴＪ１ａ，１ｂはそれぞれの底部電極７ａ，７ｂを介してトランジスタ９ａ，９ｂのドレン１９ａ，１９ｂに接続される。ワード線１１ａ，１１ｂは各トランジスタ９ａ，９ｂのゲート２１ａ，２１ｂに接続される。ディジット線５ａ，５ｂは各ＭＴＪ１ａ，１ｂの下を走る。ディジット線５ａ，５ｂは底部電極７ａ，７ｂから絶縁マトリクス１８により分離される。
各ＭＴＪ１ａ，１ｂは、自由層２３と、ピン層２５と、自由層２３とピン層２５との間の薄い誘電障壁２７とを含む。ピニング層（Ｐｉｎｎｉｎｇ ｌａｙｅｒ）２９がピン層２５に結合される。自由層２３は比較的低い保磁力を有する強磁性層である。ピン層２５は比較的高い保磁力を有する強磁性層である。誘電障壁２７は電子がトンネリングできる厚さを有する。ピニング層２９は反強磁性層で、ピン層２５の磁化が切り換わるのを妨げる。
誘電障壁２７は酸化アルミニウム（ＡｌＯｘ）で構成し、約２０Åの厚さを有する。自由層２３およびピン層２５はニッケル鉄（ＮｉＦｅ）で形成される。ピニング層２９は鉄マンガン（ＦｅＭｎ）またはイリジウム・マンガン（ＩｒＭｎ）で形成してよい。
素子の動作
従来のメモリ・セルの読取りおよび書込みについて以下に説明する。
メモリ・セル１３ａに書き込むときは、ワード線１１ａにバイアスを与えない。したがって、トランジスタ９ａはオフであり、ＭＴＪ１ａの中を電流が流れない。次にビット線３に電流を流すと、ＭＴＪ１ａおよびＭＴＪ１ｂの両方の磁化困難軸に沿って磁界Ｈ１が発生する。また、ディジット線５ａに電流を流すと、ＭＴＪ１ａの磁化容易軸に沿って磁界Ｈ２が発生する。
ビット線３により生成される磁界Ｈ１は自由層２３の磁化を切換えるのに必要な磁界の約半分である。ディジット線５ａにより生成される磁界Ｈ２も自由層２３の磁化を切換えるのに必要な磁界の約半分である。２つの磁界Ｈ１とＨ２の和は自由層２３の切換えしきい値をちょうど超える。
したがって、ＭＴＪ１ｂの回りに生成される磁界は自由層２３を切り換えるには不十分であるが、ＭＴＪ１ａの回りに生成される磁界は自由層２３を切り換えるのに十分である。このように、ＭＴＪ１ａの行に対応するビット線３とＭＴＪ１ａの列に対応するディジット線５ａとに電流を流すことにより、１つのＭＴＪ１ａだけが切り換えられる。
磁界Ｈ１とＨ２の和はピン層２５を切り換えるには不十分である。
メモリ・セル１３ａを読み取るときは、ワード線１１ａにバイアスを与える。したがってトランジスタ９ａはオンになり、ＭＴＪ１ａの中を電流が流れる。また、電流はアレイの同じ列内の全てのＭＴＪの中を流れる。次にビット線３にもバイアスを与える。したがって、ワード線１１ａにより定義される列およびビット線３により定義される行の中のＭＴＪ１ａの中を電流が流れる。
ＭＴＪ１ａの磁気抵抗は自由層２３の磁化の方向に依存する。自由層２３の磁化がピン層２５の磁化に平行に配置されているときは、スピンアップ電子とスピンダウン電子について誘電障壁２７の両側の状態の密度は等しい。このため障壁２７をトンネリングする確率が高くなり、低い抵抗状態になる。自由層２３の磁化がピン層２５の磁化に逆平行に配置されているときは、スピンアップ電子とスピンダウン電子について誘電障壁２７の両側の状態の密度は等しくない。このため障壁２７をトンネリングする確率が低くなり、高い抵抗状態になる。
メモリ・セル１３ａの抵抗と関連する基準メモリ・セル（図示せず）の抵抗とをセンス回路（図示せず）で比較する。これにより、メモリ・セル１３ａの状態を決定することができる。
上に述べたメモリ・セル１３ａの寸法は利用可能な電力により制限される。その理由は、ＭＴＪの寸法が小さくなるに従って自由層２３の保磁力が大きくなるので、メモリ・セル１３ａを切り換えるためにビット線３およびディジット線５の中に流す必要のある電流が増えるからである。また、書き込むとき、半分選択されたＭＴＪ（すなわち、選択されたディジット線の列または選択されたビット線の行の中のＭＴＪ）の磁気逆エネルギー障壁は低い。このためその自由層の熱安定性が低下する。また、自由層の形が変わると、この書込み方法では書込み余裕が小さくなる。
上に述べたように、ＳＴＴ切換えＭＲＡＭは所定のセル寸法について必要な電力を減らすことができる。しかし、ナノ秒領域での書込みに必要な電流はＤＣしきい値電流より何倍も大きくなることがある。
第１の実施の形態
素子のレイアウト
図３Ａから３Ｄはメモリ・アレイの第１の実施の形態を示す。メモリ・アレイは磁気ランダム・アクセス・メモリ（ＭＲＡＭ）である。
特に図３Ａを参照すると、メモリ・アレイは、アレイの第１の次元（この例ではアレイの列）を定義する複数のワード線５３と、ワード線５３の上にあってこれに垂直な、アレイの第２の次元（この例ではアレイの行）を定義する複数のビット線３１から成る。スタック化された層を有する複数の磁気トンネル接合（ＭＴＪ）３７が各ビット線３１の下側の、ワード線５３の間の空間内に接続される。
ビット線３１は第１の方向（ここではｘ軸と定義する）に配置される。ワード線５３は第２の方向（ここではｙ軸と定義する）に配置される。
図３Ａに示すように、各ＭＴＪ３７は側壁３８により定義される柱に形成され、短軸Ｌ１および長軸Ｌ２を有する楕円形ベースを有する。この例では、柱はその高さまで均一の断面（すなわち、ｘ−ｙ平面内で均一な断面）を有する。長軸Ｌ２と短軸Ｌ１の長さの差により磁気的形状異方性が形成される。この例では、短軸Ｌ１の長さと長軸Ｌ２の長さとの比は１：１．５である。したがって、各ＭＴＪ３７は長軸に平行な（すなわち、ｘ軸に平行な）磁化容易軸と、短軸に平行な（すなわち、ｙ軸に平行な）磁化困難軸とを有する。
特に図３Ｂを参照すると、各ＭＴＪ３７の上側はビット線３１の下側に接続される。各ＭＴＪ３７の下側は底部電極３９に接続される。各底部電極３９を基板４５内の活動領域４３にビア（ｖｉａ）４１が接続する。活動領域４３は、基板４５内で電荷キャリアの拡散が起こり得る領域を定義する。
活動領域４３は浅い溝絶縁（ＳＴＩ）領域４７により基板４５内で互いに絶縁される。
特に図３Ｃを参照すると、各ビット線３１に平行にその下にセンス線４９が走る。センス線４９は、ビット線３１、底部電極３９、およびビア４１から絶縁マトリクス５０により分離される。各活動領域４３をその上のセンス線４９にビア（ｖｉａ）５１が接続する。
ワード線５３は基板４５上に設けられ、ゲート酸化物５３ａにより基板４５から絶縁される。ワード線５３は、ビット線３１およびセンス線４９に垂直に配置される。ワード線５３はセンス線４９から絶縁マトリクス５５により分離される。
特に図３Ａを参照すると、アレイの各行で、ＭＴＪ３７はワード線５３の隣接する対の間に１つおきに設けられる。例えば、第１のビット線３１１では、第１のＭＴＪ３７１が第１のワード線（図示せず）と第２の隣接するワード線５３２との間に設けられ、第２のＭＴＪ３７２が第３のワード線５３３と第４のワード線５３４との間に設けられ、第３のＭＴＪ３７が第５のワード線５３５と第６のワード線５３６との間に設けられる。第２のビット線３１２（第１のビット線３１に隣接する）では、第４のＭＴＪ３７４が第２のワード線５３２と第３のワード線５３３との間に設けられ、第５のＭＴＪ３７５が第４のワード線５３４と第５のワード線５３５との間に設けられ、第６のＭＴＪ３７６が第６のワード線５３６と第７の隣接するワード線（図示せず）との間に設けられる。各ビット線３１上の隣接するＭＴＪ３７は、対５９で配置される。
特に図３Ｄを参照すると、ＭＴＪ５９の各対は２つのＭＴＪ３７ａ，３７ｂのそれぞれのビア４１１，４１２の間を走る活動領域４３１を有する。ＳＴＩ領域４７は各対５９の活動領域４３１を分離する。活動領域４３１をセンス線４９に接続するビア５１１が、対５９により定義される領域内にあるワード線５３２，５３３の間に設けられる。
更に図３Ｄを参照すると、底部電極３９を活動領域４３に接続する各ビア４１の下の活動領域４３内にソース領域６１が設けられる。センス線４９を活動領域４３に接続する各ビア５１１の下の活動領域４３内にドレン領域６３が設けられる。したがって、各活動領域４３は２つのソース領域６１と１つのドレン領域６３とを備える。各ソース領域６１とドレン領域６３との間の導通は前記領域の間のワード線５３を通して起こる。したがって、前記ワード線５３は絶縁トランジスタ８１のゲート６５として働き、ＭＴＪ３７毎に１つの絶縁トランジスタ８１が設けられる。
図３Ａおよび図３Ｄを参照すると、メモリ・セル６６は１つのＭＴＪ３７とそれぞれのトランジスタにより定義される。トランジスタのドレン領域６３は隣接するメモリ・セル６６の間で共用される。メモリ・セル６６の面積は８Ｆ２である。メモリ・アレイの特徴寸法Ｆは１００ｎｍ以下でよい。
ビット線３１は銅またはタングステンなどの導電材料で作られる。
図４はＭＴＪ３７の層構造を示す。
ＭＴＪ３７は、キャッピング層８２、自由層８３、トンネル障壁層８４、ピン層８５、ピニング層８７、およびバッファ層８９を含む一連の層で構成する。この例では、キャッピング層８２が基板４５から最も遠く、バッファ層８９が基板４５に最も近い。
自由層８３は強磁性材料で形成される。自由層８３は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層８４は酸化マグネシウム（ＭｇＯ）などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層８５は合成反強磁性（ＳＡＦ）である。ＳＡＦ８５は、第１の磁化を有する第１の強磁性副層９１と、反強磁性層９５により分離された、第２の磁化を有する第２の強磁性副層９３とで構成する。第１の磁化と第２の磁化の大きさは等しくなく、互いに逆平行である。この例では、第２の強磁性副層９３は第１の強磁性副層９１より厚いので、第２の磁化の大きさは第１の磁化の大きさより大きい。
反強磁性層９５は第１の強磁性副層９１と第２の強磁性副層９３とを結合する。第１の磁化および第２の磁化はＭＴＪ３７の磁化容易軸に平行に（すなわち、ｘ軸に平行に）整列する。したがって、ＳＡＦはｘ方向に小さな正味の磁化を有する。ピン層８５は比較的高い保磁力を有する。
ピニング層８７は反強磁性材料で構成する。ピニング層８７はピン層８５の磁化をピン留めして、磁界または切換え電流を与えたときにピン層８５の磁化が切り換わるのを妨げる。
自由層８３の磁化がピン層８５の第１の強磁性副層９１の磁化に平行のとき、ＭＴＪ３７は比較的低い磁気抵抗を有する。自由層８３の磁化がピン層８５の第１の強磁性副層９１の磁化に逆平行のとき、ＭＴＪ３７は比較的高い磁気抵抗を有する。
この例では、キャッピング層８２は非磁性材料（例えば、銅（Ｃｕ）またはタンタル（Ｔａ））で形成され、約１０ｎｍの厚さを有する。別の例では、キャッピング層８２は、１０ｎｍの厚さを有する銅の層により分離されたそれぞれが５ｎｍの厚さを有するタンタルの２つの層で形成してよい。すなわち、Ｔａ（５ｎｍ）／Ｃｕ（１０ｎｍ）／Ｔａ（５ｎｍ）である。
この例では、自由層８３はコバルト鉄ホウ素（ＣｏＦｅＢ）で形成され、約３ｎｍの厚さを有する。
この例では、トンネル障壁層８４は酸化マグネシウム（ＭｇＯ）で形成される。しかし、他の誘電材料（酸化アルミニウム（ＡｌＯｘ）、二酸化珪素（ＳｉＯ２）、および窒化アルミニウム（ＡｌＮ）など）を用いてよい。この例では、トンネル障壁層８４は２ｎｍの厚さを有する。他の例では、トンネル障壁層８４の厚さは１ｎｍから２ｎｍの範囲でよい。
第１の強磁性副層９１はコバルト鉄ホウ素（ＣｏＦｅＢ）で形成され、約４ｎｍの厚さを有する。結合層９５はルテニウム（Ｒｕｔｈｅｎｉｕｍ）（Ｒｕ）で形成され、約０．８ｎｍの厚さを有する。第２の強磁性副層９３はコバルト鉄（ＣｏＦｅ）で形成され、約６ｎｍの厚さを有する。
この例では、ピニング層は白金マンガン（ＰｔＭｎ）で構成され、約１５ｎｍの厚さを有する。ＰｔＭｎが好ましい理由は、高いブロッキング温度（ｂｌｏｃｋｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ）と高い交換バイアシング・フィールド（ｅｘｃｈａｎｇｅ ｂｉａｓｉｎｇ ｆｉｅｌｄ）とを有して、ＭＴＪ３７の熱安定性を向上させるからである。しかし他の反強磁性材料（イリジウム・マンガン（ＩｒＭｎ）、ニッケル・マンガン（ＮｉＭｎ），およびパラジウム・マンガン（ＰｄＭｎ）など）を用いてよい。
バッファ層８９は少なくとも１つの非磁気伝導層で形成され、１０ｎｍから２０ｎｍの間の厚さを有する。例えば、バッファ層８９は１０ｎｍの厚さを有する銅の層で分離されたそれぞれが５ｎｍの厚さを有するタンタルの２つの層と、タンタル層の１つで銅の層から分離された５ｎｍの厚さを有するニッケル鉄の上側の層とで形成してよい。すなわち、Ｔａ（５ｎｍ）／Ｃｕ（１０ｎｍ）／Ｔａ（５ｎｍ）／ＮｉＦｅ（５ｎｍ）である。または、１０ｎｍの厚さを有する金の層で２つのタンタル層を分離してよい。すなわち、Ｔａ（５ｎｍ）／Ａｕ（１０ｎｍ）／Ｔａ（５ｎｍ）／ＮｉＦｅ（５ｎｍ）である。別の例では、バッファ層８９は５ｎｍの厚さを有するタンタルの層と５ｎｍの厚さを有するニッケル鉄の層とで形成してよい。すなわち、Ｔａ（５ｎｍ）／ＮｉＦｅ（５ｎｍ）である。上の例では、ニッケル鉄の層はピニング層８７のシード層である。
ｘ−ｙ平面内のＭＴＪ３７の楕円形断面の長軸および短軸はそれぞれ９９ｎｍおよび６６ｎｍの大きさを有する。
上に述べたＭＴＪ３７では、比較的高い抵抗状態と比較的低い抵抗状態の磁気抵抗の比は３：１に近くてよい。これにより高い信号対雑音比を有するＭＲＡＭが得られる。
図５はメモリ・アレイの制御回路を示す。
メモリ・アレイの行毎に書込みドライバ６７およびセンス増幅器６８が設けられる。各ビット線３１は各書込みドライバ６７の第１の出力６９に接続される。各センス線４９は各書込みドライバ６７の第２の出力７０に接続される。各ビット線３１は各センス増幅器６８の第１の入出力ポート７１にも接続される。
センス増幅器６８の第２の出力と各書込みドライバ６７の第１の入力との間に接続７２が設けられる。
書込みドライバ６７は、書込み増幅器可能（ＷＡＥ）電圧を受けるための第２の入力７３を有する。
センス増幅器６８は、センス増幅器可能（ＳＡＥ）電圧を受けるための第２の入力７４を有する。センス増幅器６８はセンス増幅器入出力（ＳＡＩＯ）電圧を与えるための第３の入出力ポート７５を有する。
単一のワード線ドライバ８０が設けられる。各ワード線５３はワード線ドライバ８０の各出力に接続される。
各ＭＴＪ３７は、単一の絶縁トランジスタ８１を介してビット線３１を同じ行内のセンス線４９に接続する。絶縁トランジスタ８１のベースは１本のワード線５３に接続される。ＭＴＪ３７の列を定義するワード線５３にバイアスを与え、かつＭＴＪ３７の行を定義するビット線３１またはセンス線４９にバイアスを与えると、ＭＴＪ３７の中を電流が流れる。このようにして、各ＭＴＪ３７は１本のワード線５３と１本のビット線３１またはセンス線４９とによりアドレス指定することができる。
素子の動作
図４，５，６を参照して、メモリ・アレイ内のメモリ・セル６６の読取りおよび書込みについて以下に説明する。
図６は読取りサイクル中にメモリ・アレイに与えられて測定されたバイアスを示す。
第１のプロット１０１はワード線バイアスを時間に対して示す。第２のプロット１０３はセンス増幅器６８の第２の入力７４に与えられるセンス増幅器可能（ＳＡＥ）バイアスを時間に対して示す。第３のプロット１０５１および第４のプロット１０５２は、自由層８３の磁化とピン層８５の磁化とが平行のときの、ビット線３１上の電圧応答を時間に対して、またセンス増幅器入出力（ＳＡＩＯ）バイアスを時間に対してそれぞれ示す。第５のプロット１０７１および第６のプロット１０７２は、自由層８３の磁化とピン層８５の磁化とが逆平行のときの、ビット線３１上の電圧応答を時間に対して、またＳＡＩＯバイアスを時間に対してそれぞれ示す。
第１のプロット１０１に示すように、時刻ｔＲ１に、ワード線ドライバ８０はメモリ・セル６６の列に対応するワード線（ＷＬ）５３にバイアスＶＷを与える。ＶＷは１Ｖから３Ｖの範囲でよい。これによりアレイのその列内の絶縁トランジスタ８１が開く。
第３のプロット１０５１および第５のプロット１０７１に示すように、時刻ｔＲ２に、書込みドライバ６７はメモリ・セルの行に対応するビット線（ＢＬ）３１にバイアスＶＢを与える。この例では、ＶＢは約０．４Ｖである。メモリ・セルのその行に対応するセンス線（ＳＬ）４９は接地に保たれる。時刻ｔＲ３に、バイアスＶＢは除かれる。
第３のプロット１０５１に示すように、この例ではビット線３１上の電圧応答は約１ｎｓで接地まで減少する。その理由は、自由層８３の磁化とピン層８５の磁化とが平行のときは、ＭＴＪ３７の磁気抵抗（したがって、測定された電圧応答）が比較的低いために、電圧応答が比較的速いからである。
第５のプロット１０７１に示すように、この例ではビット線３１上の電圧応答は約２ｎｓから３ｎｓで接地まで減少する。その理由は、自由層８３の磁化とピン層８５の磁化とが逆平行のときは、ＭＴＪ３７の磁気抵抗（したがって、測定された電圧応答）が比較的高いために、電圧応答が比較的遅いからである。
第２のプロット１０３に示すように、後の時刻ｔＲ４に、メモリ・セルのその行に対応するセンス増幅器６８にＳＡＥバイアスが与えられる。センス増幅器６８が可能になると、ビット線３１上の電圧応答が基準電圧Ｖｒｅｆより低いかどうか検知する。ＶｒｅｆはＶＢの約半分でよい。この例では、Ｖｒｅｆは０．２Ｖである。
第３のプロット１０５１に示すように、自由層８３の磁化とピン層８５の磁化とが平行のとき、時刻ｔＲ４までにビット線３１上の電圧応答はＶｒｅｆより低くなる。センス増幅器６８はこれを検知する。したがって、センス増幅器６８の第３の入出力ポート７５でのセンス増幅器入出力（ＳＡＩＯ）はローに設定される。
第５のプロット１０７１に示すように、自由層８３の磁化とピン層８５の磁化とが逆平行のとき、時刻ｔＲ４までにビット線３１上の電圧応答はＶｒｅｆより低くならない。センス増幅器６８はこれを検知する。したがって、センス増幅器６８の第３の入出力ポート７５でのＳＡＩＯはハイに設定される。
時刻ｔＲ５に、ＳＡＥバイアスは除かれる。時刻ｔＲ６に、ＷＬバイアスは除かれる。
この例では、ｔＲ１は１ｎｓ、ｔＲ２は２．５ｎｓ、ｔＲ３は３．５ｎｓ、ｔＲ４は７．５ｎｓ、ｔＲ５は９ｎｓ、ｔＲ６は１０ｎｓである。
このようにして、自由層８３の磁化の方向はセンス増幅器６８の第３の入出力ポート７５の出力を決定する。自由層８３がピン層８５に平行の場合は、センス増幅器６８の出力は「０」である。自由層８３がピン層８５に逆平行の場合は、センス増幅器６８の出力は「１」である。
図７は、本発明に係る書込みサイクル中にメモリ・アレイに与えられるバイアスを示す。
第７のプロット１１１はワード線（ＷＬ）バイアスを時間に対して示す。第８のプロット１１３は書込み増幅器可能（ＷＡＥ）バイアスを時間に対して示す。第９のプロット１１５および第１０のプロット１１７は、自由層８３の磁化をピン層８５の磁化に逆平行からピン層８５の磁化に平行に切り換えるとき（ＡＰからＰへの切換え）、メモリ・セル６６に与えられるＳＡＩＯバイアスを時間に対して、またビット線（ＢＬ）およびセンス線（ＳＬ）に与えられるバイアスを時間に対してそれぞれ示す。第１１のプロット１１９および第１２のプロット１２１は、自由層８３の磁化をピン層８５の磁化に平行からピン層８５の磁化に逆平行に切り換えるとき（ＰからＡＰへの切換え）、メモリ・セル６６に与えられるＳＡＩＯバイアスを時間に対して、またビット線（ＢＬ）およびセンス線（ＳＬ）に与えられるバイアスを時間に対してそれぞれ示す。
第７のプロット１１１を参照すると、メモリ・セル６６にデータを書き込むには、時刻ｔＷ１に、ワード線ドライバ８０はメモリ・セル６６の列に対応するワード線５３にＷＬバイアスＶＷを与える。ＶＷは１Ｖから３Ｖの範囲でよい。これにより、アレイのその列内の絶縁トランジスタ８１が開く。
時刻ｔＷ１に、メモリ・セル６６の行に対応するセンス増幅器６８の第３の入出力ポート７５にＳＡＩＯバイアスが与えられる。第９のプロット１１５に示すように、ＡＰからＰへの切換えではＳＡＩＯバイアスは接地に保持される。第１１のプロット１１９に示すように、ＰからＡＰへの切換えではＳＡＩＯバイアスはＶＳに保持される。接続７２はこの信号をセンス増幅器６８の第２の出力から書込みドライバ６７の第１の入力に送る。
第８のプロット１１３を参照すると、時刻ｔＷ２に、メモリ・セル６６のその行に対応する書込みドライバ６７にＷＡＥバイアスが与えられる。これにより書込みドライバ６７は、センス増幅器６８の出力ＳＡＩＯに依存して、ビット線３１またはセンス線４９にバイアスを与えることができる。
第１０のプロット１１７を参照すると、ＳＡＩＯが接地に保持されているとき、時刻ｔＷ２に書込みドライバ６７はビット線３１に予備充電バイアスＶＰ１を与え、センス線４９は接地に保持される。したがって、書込みドライバ６７はセンス線４９からビット線３１に電流を流す。ＶＰ１は０．５から１の間の値をＲ１・ＩＣ０に掛けた値でよい。ただし、Ｒ１はＡＰ状態でのＭＴＪ３７の抵抗、ＩＣ０はＤＣしきい値電流である。
時刻ｔＷ４に、ビット線３１に与えたバイアスをＶＢ１に増やす。ＶＢ１はＳＴＴ切換えを起こすように十分大きい。ＶＢ１の値は日常の実験で見つけることができる。一般にＶＢ１は、予備充電バイアスＶＰ１を与えないときに同じパルス継続時間でＳＴＴ切換えを起こすのに必要なバイアスの０．３から０．５の間である。
第１２のプロット１２１を参照すると、ＳＡＩＯがＶＳに保持されているとき、時刻ｔＷ２に書込みドライバ６７はセンス線４９に予備充電バイアスＶＰ２を与え、ビット線３１は接地に保持される。したがって、書込みドライバ６７はビット線３１からセンス線４９に電流を流す。ＶＰ２は０．５から１の間の値をＲ２・ＩＣ０に掛けた値でよい。ただし、Ｒ２はＰ状態でのＭＴＪ３７の抵抗、ＩＣ０はＤＣしきい値電流である。
時刻ｔＷ４に、ビット線３１に与えたバイアスをＶＢ２に増やす。ＶＢ２はＳＴＴ切換えを起こすように十分大きい。ＶＢ２の値は日常の実験で見つけることができる。一般にＶＢ２は、予備充電バイアスＶＰ２を与えないときに同じパルス継続時間でＳＴＴ切換えを起こすのに必要なバイアスの０．３から０．５の間である。
時刻ｔＷ１０に、ＢＬまたはＳＬバイアスを取り除く。時刻ｔＷ１１に、ＷＬバイアスを取り除く。
好ましくは、ｔｗ１は１ｎｓ、ｔｗ２は２ｎｓ、ｔｗ３は３．５３５ｎｓ、ｔｗ４は４ｎｓ、ｔｗ５は４．２ｎｓ、ｔｗ６は４．２３ｎｓ、ｔｗ７は４．８８５ｎｓ、ｔｗ８は５．０７ｎｓ、ｔｗ９は５．２８５ｎｓ、ｔｗ１０は５．７ｎｓ、ｔｗ１１は５．９ｎｓである。
図８は、ＰからＡＰへの切換えについて、書込みサイクル中の各時刻にＭＴＪ３７の中を流れる電流ＩＭＴＪの第１２のプロット１２５である。比較のために、従来の書込みサイクルで用いられた電流の第１３プロット１２７を示す。
図９Ａから９Ｆは、ＰからＡＰへの切換えについて、書込みサイクル中の自由層８３内の磁化のシミュレーションを示す。図９Ａから９Ｆでは、３ｎｍｘ３ｎｍの区分で表示した自由層８３の磁化１２９をプロットする。
図８および図９Ａを参照すると、時刻ｔＷ１に、ＩＭＴＪは０であって、自由層８３は最初の磁化構成を有する。この場合、磁化１２９は全て同じ方向に整列し、ピン層８５（図４）の磁化に平行である。
図４および図８を参照すると、時刻ｔＷ２に、センス線４９（図５）からビット線３１（図５）に予備充電電流ＩＰを流す。従って、電流はピン層８５および自由層８３の平面に垂直に、ピン層８５から自由層８３に流れ、電子は自由層８３からピン層８５に流れる。これにより、スピン偏極された電子はピン層８５から逆に散乱して自由層８３内に注入される。
電流ＩＰはＳＴＴ切換えのためのＤＣしきい値電流に等しい。この例では、ＤＣしきい値は約１ｍＡである。上に述べたように、ナノ秒領域では、ＳＴＴ切換えを起こすのに必要な電流はＤＣしきい値電流よりはるかに大きい。したがって、ＩＰはＳＴＴ切換えを起こすには十分大きくない。しかし、ＩＰは自由層８３内にアンペア・フィールドを誘導する。
図９Ｂ参照すると、時刻ｔＷ３に、自由層８３内のアンペア・フィールドＨＰにより第１の中間磁化構成が形成される。アンペア・フィールドＨＰは自由層８３内にＣ字状の磁化１２９の曲がりを誘導し、Ｃ字状の領域構造を形成する。Ｃ字状の領域構造では、自由層８３の短軸Ｌ１に沿う磁化１２９は最初の磁化構成の方向に平行のままである。短軸Ｌ１の第１の側１３１（左側と定義する）の磁化１２９は時計回りに回転し、中心線から遠いほど大きく回転する。短軸Ｌ１の第２の側１３３（右側と定義する）の磁化１２９は反時計回りに回転し、短軸Ｌ１から遠いほど大きく回転する。このため、磁化１２９は「Ｃ」型に整列する。
Ｃ字状の領域構造は自由層８３内に磁化の歳差運動を励起する。したがって、自由層８３の磁化１２９は最初の磁化構成（例えば、図９Ａに示すもの）内の磁化１２９と、第１の中間磁化構成（例えば、図９Ｂに示すもの）内の自由層の磁化１２９との間に振動する。振動の周波数は１ＧＨｚ程度である。
図８を参照すると、時刻ｔＷ４に電流ＩＭＴＪを増やし、時刻ｔＷ５に電流はＩＢに到達する。この例では、ＩＢは３ｍＡである。
図９Ｃは時刻ｔＷ６の第２の中間磁化構成を示す。増加したアンペア・フィールドＨＢはＣ字状の曲がりを拡大し、左側１３１の磁化１２９は更に時計回りに回転し、右側１３３の磁化１２９は更に反時計回りに回転する。時刻ｔＷ５に、自由層８３の磁化１２９はまだ図９Ｃに示す磁化１２９と図９Ａに示す磁化１２９との間に振動する。
図９Ｄは時刻ｔＷ７の第３の中間磁化構成を示す。Ｃ字状の領域構造の対称性は壊れている。
図９Ｅは時刻ｔＷ８の第４の中間磁化構成を示す。Ｃ字状の曲がり構造はもう存在せず、代わりに一層複雑な領域構造が形成される。全自由層８３の正味の磁化は最初の磁化構造（例えば、図９Ａに示すもの）から反時計回りに回転した。
図９Ｆは時刻ｔＷ９の最終の磁化構成を示す。磁化１２９の大部分は最初の磁化構成の磁化に逆平行に（すなわち、ピン層８５に逆平行に）整列している。時刻ｔＷ８には、自由層８３の磁化１２９はもう振動しない。
時刻ｔＷ９と時刻ｔＷ１０との間に、電流ＩＭＴＪはゼロまで一定の割合で減少する。
ＡＰからＰへの切換えでは、同じ電流パルスが与えられるが電流は逆の方向に流れる。したがって、電流は自由層８３からピン層８５に流れる。したがって、電子はピン層８５から自由層８３に流れる。ピン層８５の中を流れる電子はスピン偏極されて自由層８３の中に注入される。
ＡＰからＰへの切換えでは、一層低い電流を与えてよい。その理由は、電子をピン層８５の中で駆動して直接に自由層８３の中に注入する方が、電子をピン層８５から散乱させて自由層８３の中に注入するより効率が高いからである。ＡＰからＰへの切換えでは、この例では、ＩＰは０．４ｍＡであり、ＩＢは１．２ｍＡである。
図８を参照すると、一般的な従来の書込みサイクルは、電流１２７をＩＰＲまで一定の割合で増加させ、所定の時間電流をこの値に保ち、次に電流１２７をゼロまで一定の割合で減少させる。図８に示すように、予備充電電流を与えたときにＳＴＴ切り替えを起こすのに必要な電流ＩＢは、均一な電流パルス１２７に必要な電流ＩＰＲよりはるかに少ない。その理由は、Ｃ字状の領域構造が自由層８３内の磁化歳差運動を励起するからである。上に述べた方法を用いてＳＴＴ切り替えを起こすのに必要な電流ＩＢは、均一な電流パルスを用いてＳＴＴ切り替えを起こすのに必要な電流ＩＰＲより低くてその３０％から４０％程度である。
図１０Ａと図１０Ｂは、予備充電電流がある場合とない場合のＳＴＴ切換えのそれぞれのシミュレーション結果を示す。シミュレーションは温度３００ＫでのＳＴＴ切換えのものである。シミュレーション結果は、ＳＴＴ切換えに必要な正規化された電流Ｉ／ＩＣＯ−１を、パルス継続時間の逆ｔｐ −１に対して示す。
特に図１０Ａを参照すると、ＡＰからＰへの切換えでは、２ｎｓの継続時間でＤＣしきい値の大きさの予備充電電流パルスをＭＴＪの中に流したときの所定のパルス継続時間中の切換え電流１２９は、予備充電電流パルスを用いないときの切換え電流１３１より最大で３０％少なくなる。
特に図１０Ｂを参照すると、ＰからＡＰへの切換えでは、２ｎｓの継続時間でＤＣしきい値の大きさの予備充電電流パルスをＭＴＪの中に流したときの所定のパルス継続時間中の切換え電流１３３は、予備充電電流パルスを用いないときに必要な切換え電流１３５より、やはり最大で３０％少なくなる。
更に、予備充電電流を用いるとナノ秒領域での確率分布が大幅に減少する。したがって、ＭＲＡＭ内の書込み電流余裕を大きくすることができる。
素子の製造
図１１Ａから１１Ｈを参照して、図３Ａから３Ｄに示すメモリ・アレイを製造する方法を以下に説明する。図１１Ａ，１１Ｃ，１１Ｅ，および１１Ｇは製造プロセスの各段階での図３Ａに示すメモリ・アレイの、線Ｂ−Ｂ’に沿う断面を示す。図１１Ｂ，１１Ｄ，１１Ｆ，および１１Ｈは製造プロセスの各段階での図３Ａに示すメモリ・アレイの、線Ｃ−Ｃ’に沿う断面を示す。
まず図１１Ａおよび１１Ｂでは、ＳＴＩエッチ・プロセスを用いてシリコン基板４５内に浅い溝４７を作り、これを誘電材料で充填する。ＳＴＩ領域を含まない基板の部分は活動領域４３を定義する。
ゲート絶縁層５３ａおよびワード線５３を順に積み重ねて、基板およびＳＴＩ領域上にゲート・スタックを形成する。ゲート・スタックの側壁上および頂部にゲート・スペーサ５３ｂを形成する。基板４５内に不純物イオンを注入して、絶縁トランジスタのソース領域６１およびドレン領域６３を形成する。
次に図１１Ｃおよび１１Ｄでは、基板の全表面上に第１の絶縁マトリクス５５を形成する。第１の絶縁マトリクス５５を順にパターン化し、エッチして、各ドレン領域６３の一部を露出させるビア５１を開く。次に基板上に１つ以上の導電層を形成してビア５１を充填する。次に、一般に平面化プロセスを用いて導電層の上部を取り除いて、ビア５１内に形成されたものを除いて全ての導電層を取り除き、第１の絶縁マトリクス５５の頂部表面を露出させる。
次に第１の絶縁マトリクス５５の上に別の導電層を形成する。この導電層をパターン化し、エッチして、センス線４９を形成する。センス線４９はワード線に垂直に走り、ビア５１内の導電層と接触する。次に基板上に第２の絶縁マトリクス５０を形成する。ビア５１に関して上に説明したのと同じ方法で、第１の絶縁マトリクスおよび第２の絶縁マトリクス内にビア４１を形成して各ソース領域６１の表面と接触させる。
次に図１１Ｅおよび１１Ｆでは、基板上に導電層を形成する。次にこの導電層をパターン化し、エッチして、ビア４１と接触する底部電極３９を形成する。
次に以下のステップに従ってＭＴＪ３７を製造する。
バッファ層８９および反強磁性のピニング層８７を順に堆積させる。加熱しかつ外部磁界を与えることによりピニング層８７の磁化をセットし、ピニング層８７の冷却中これを維持する。次にピニング層８７の上に、第１の強磁性副層９１、反強磁性結合層９５、第２の強磁性副層９３を連続して堆積させる。
次に障壁材料を堆積させる。これは、材料をｒ−ｆスパッタリングすることにより、またはマグネシウムを堆積させた後にプラズマ酸化などのプロセスを用いてマグネシウムを酸化させることにより行う。
次に強磁性自由層８３を堆積させる。強磁性自由層８３の上にキャッピング層８２を堆積させる。
次に、得られたスタックをパターン化してセルにしてＭＴＪ３７を形成する。パターン化は、保護キャッピング層の上にフォトレジストの層を堆積させ、フォトリソグラフィを用いてフォトレジストをパターン化し、保護されていない材料を取り除くことにより行う。
次に図１１Ｇおよび１１Ｈでは、ＭＴＪ３７を含む基板の上面の上に第３の絶縁マトリクス１２３を形成する。第３の絶縁マトリクス１２３をパターン化して、キャッピング層８２の表面を露出させるビット線接触穴１２５を形成する。次に基板上およびビット線接触穴１２５内に導電層を形成する。次にこの導電層をパターン化し、エッチして、ビット線３１を形成する。ビット線３１はビット線接触穴１２５を覆い、またセンス線４９に平行である。
上に説明した製造プロセスでは、導電層は周知の方法（化学蒸着、物理蒸着、プラズマ強化化学蒸着、またはスパッタリングなど）を用いて形成してよい。
第２の実施の形態
素子のレイアウト
図１２Ａから１２Ｃは、メモリ・アレイの第２の実施の形態を示す。メモリ・アレイはＭＲＡＭである。
特に図１２Ａを参照すると、複数のビット線２０１が第１の方向（ここではｘ軸と定義する）に配置される。ビット線２０１はアレイの第１の次元（この例ではアレイの行）を定義する。
複数のＭＴＪ２０７が設けられる。ＭＴＪ２０７は、第１の実施の形態に関して上に説明したＭＴＪ３７と同じ構造を有する。ＭＴＪ２０７は磁化容易軸がビット線２０１に平行に（すなわち、ｘ軸に平行に）なるように配置される。
特に図１２Ｂを参照すると、各ＭＴＪ２０７はビット線２０１の下側に接続される。したがって、ＭＴＪ２０７は支援電流線２０３から電気的に絶縁される。
特に図１２Ａを参照すると、各ＭＴＪは底部電極２０９に接続される。底部電極２０９は長辺および短辺を有するｘ−ｙ平面内の長方形である。底部電極２０９の長辺および短辺はＭＴＪ２０７の長辺および短辺とほぼ同じ寸法である。
特に図１２Ｂを参照すると、各底部電極２０９を基板２１５上の活動領域２１３にビア２１１が接続する。
活動領域２１３はＳＴＩ領域２１６により基板２１５上で互いに電気的に絶縁される。
特に図１２Ｂを参照すると、各ビット２０１線の下にセンス線２１７が走る。センス線２１７は、ビット線２０１、ＭＴＪ、または底部電極２０９と接触しない。センス線２１７を活動領域２１３にビア２１９が接続する。
特に図１２Ａを参照すると、各センス線２１７は長手方向軸の回りを端から端にジグザグに進む。長手方向軸はｘ軸に平行である。各活動領域２１３もｘ軸に平行な長手方向軸の回りを端から端にジグザグに進む。
センス線２１７のジグザグのピッチは活動領域２１３のジグザグのピッチと同じである。各ジグザグは位相が１８０°ずれていて、センス線２１７のジグザグと活動領域２１３のジグザグとはビア２１９で一致して接触する。
センス線２１７と活動領域２１３とが互いから最も離れたところに、底部電極２０９を活動領域２１３に接続するビア２１１が設けられる。したがって、センス線２１７は底部電極２０９を活動領域２１３に接続するビア２１１から間隔をあける。
特に図１２Ｃを参照すると、基板２１５上に複数のワード線２２１が設けられて、ゲート酸化物２２１ａにより基板２１５から絶縁される。ワード線２２１はビット線２０１に垂直である。ワード線２２１は第２の方向（ここではｙ軸と定義する）に配置される。ワード線２２１は絶縁マトリクス２２３によりセンス線２１７から絶縁される。各ワード線２２１は、センス線２１７を活動領域２１３に接続するビア２１９と、底部電極２０９を活動領域２１３に接続するビア２１１との間に設けられる。
ワード線２２１はアレイの第２の次元（この例では、アレイの列）を定義する。ＭＴＪ２０７毎に２本のワード線２２１が設けられる。したがって、アレイの各列はＭＴＪ２０７の列の両側の２本のワード線２２１により定義される。
特に図１２Ｃを参照すると、底部電極２０９を活動領域２１３に接続する各ビア２１１の下の活動領域２１３内にソース領域２２７が設けられる。センス線２１７を活動領域２１３に接続する各ビア２１９の下の活動領域２１３内にドレン領域２２９が設けられる。各ソース領域２２７とドレン領域２２９との間の伝導は前記領域の間のワード線２２１を通して起こる。したがって、前記ワード線２２１は絶縁トランジスタ２３３のゲート２３１として働く。
ＭＴＪ２０７毎に２つのトランジスタ２３３が設けられる。したがって、各メモリ・セル２３５は１つのＭＴＪ２０７と２つのトランジスタ２３３とにより定義される。各トランジスタ２３３のドレン領域２２９は隣接するメモリ・セル２３５の間で共用される。各メモリ・セル２３５の面積は８Ｆ２である。
メモリ・アレイの特徴寸法Ｆは５０ｎｍから１００ｎｍの間である。
図１３はメモリ・アレイの制御回路を示す。
メモリ・アレイの行毎に書込みドライバ２３６およびセンス増幅器２３７が設けられる。各ビット線２０１は各書込みドライバ２３６の第１の出力２３８に接続される。各センス線２１７は各書込みドライバ２３６の第２の出力２３９に接続される。各ビット線２０１は各センス増幅器２３７の第１の入出力ポート２４０にも接続される。
センス増幅器２３７の第２の出力と各書込みドライバ２３６の第１の入力との間に接続２４１が設けられる。
書込みドライバ２３６は書込み増幅器可能（ＷＡＥ）電圧を受けるための第２の入力２４２を有する。
センス増幅器２３７はセンス増幅器可能（ＳＡＥ）電圧を受けるための第２の入力２４３を有する。センス増幅器２３７はセンス増幅器入出力（ＳＡＩＯ）電圧を与えるための第３の入出力ポート２４４を有する。
単一のワード線ドライバ２４５が設けられる。各ワード線２１１はワード線ドライバ２４５の各出力に接続される。
各ＭＴＪ２０７は、ＭＴＪ２０７の両側の２つの絶縁トランジスタ２３３の一方を通して、ビット線２０１を同じ行内のセンス線２１７に接続する。各絶縁トランジスタ２３３のベースは１本のワード線２２１に接続される。メモリ・セル２３５の列を定義するワード線２２１の両方にバイアスを与え、かつメモリ・セル２３５の行を定義するビット線２０１またはセンス線２０３にバイアスを与えると、ＭＴＪ２０７の中を電流が流れる。このようにして、各ＭＴＪ２０７は２本のワード線２２１と１本のビット線２０１またはセンス線２１７とによりアドレス指定することができる。
２本のワード線２２１を用いて各ＭＴＪ２０７をアドレス指定すると絶縁トランジスタ２３３の中を流れる電流が減少する。これは利点である。なぜなら、ＳＴＴ切換えに用いてよい電流の上限は絶縁トランジスタ２３３の最大通過電流により決まるからである。
素子の動作
図１２Ａから１２Ｃに示すメモリ・セルの読取りおよび書込みは、図３Ａから３Ｄに示すメモリ・セルに関して前に述べたものと同じである。
素子の製造
図１２Ａから１２Ｃに示すメモリ・セルの製造プロセスのステップは、図３Ａから３Ｄに示すメモリ・セルに関して前に述べたものと同じである。
代替的なＭＴＪ構造
図１４は代替的なＭＴＪ２４７のｘ−ｚ平面に沿う断面を示す。ＭＴＪ２４７は、第１の実施の形態のＭＴＪ３７または第２の実施の形態のＭＴＪ２０７の代わりに用いることができる。
ＭＴＪ２４７は、自由層２４９、トンネル障壁層２５１、およびピン層２５３を含む一連の層で構成する。この例では、自由層が基板から最も遠く、ピン層が基板に最も近い。
自由層２４９は強磁性材料で構成する。自由層２４９は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層２５１は酸化マグネシウム（ＭｇＯ）などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層２５３は強磁性材料で構成する。ピン層２５３は自由層２４９より厚い。このため、自由層２４９より高い保磁力を有する。したがって、自由層２４９は切換え電流および支援磁界を与えると切り換えることができるが、ピン層２５３は切換え電流および支援磁界を与えても切り換えることはできない。
図１５は別の代替的なＭＴＪ２５５のｘ−ｚ平面に沿う断面を示す。ＭＴＪ２５５も、第１の実施の形態のＭＴＪ３７または第２の実施の形態のＭＴＪ２０７の代わりに用いることができる。
ＭＴＪ２５５は、自由層２５７、トンネル障壁層２５９、ピン層２６１、およびピニング層２６３を含む一連の層で構成する。この例では、自由層が基板から最も遠く、ピニング層が基板に最も近い。
自由層２５７は強磁性材料で構成する。自由層２５７は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層２５９は酸化マグネシウム（ＭｇＯ）などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層２６１は強磁性材料で構成する。ピン層２６１は比較的高い保磁力を有するので、切換え電流または磁界を与えても切り換えることができない。
ピニング層２６３は反強磁性材料で構成する。ピニング層２６３はピン層２６１の磁化をピン留めして、磁界または切換え電流を与えたときにピン層２６１の磁化が切り換わるのを妨げる。
代替的なＭＴＪ２４７，２５５の利点は、第１の実施の形態に用いられるＭＴＪ３７または第２の実施の形態に用いられるＭＴＪ２０７より構造が簡単であるということである。したがって、代替的なＭＴＪ２４７，２５５は一層簡単に製造することができる。しかし、代替的なＭＴＪ２４７，２５５はＭＴＪ３７およびＭＴＪ２０７ほど高い磁気抵抗比を示さない。
別の例（図示せず）では、ＭＴＪは自由層の上に追加の強磁性層を備える。追加の強磁性層は前記強磁性層から非磁性導体により分離される。追加の強磁性層により、電流がピン層から自由層に流れるときに自由層内に注入されるスピン偏極された電子の割合を増やすことができる。
更に別の例（図示せず）では、ＭＴＪの代わりにスピン・バルブが設けられる。スピン・バルブは、強磁性自由層と、非磁性導体により分離された強磁性ピン層とを含む一連の層で構成する。
認識されるように、上に述べた実施の形態に多くの変更を行ってよい。
例えば、電流パルスの予備充電部分の継続時間および値はＭＴＪの構成に依存して調整してよい。必要な電流パルスの予備充電部分の継続時間は自由層のギルバート減衰定数に関係する。
更に、ビット線およびセンス線に関するＭＴＪの方向は変えてよい。
ＭＴＪの次元も変えてよい。しかし、楕円形断面を持つＭＴＪは、与えられた磁気形状異方性のために優れた熱安定性を有する。
例として添付の図面の図３Ａから１５を参照して本発明を説明する。
従来の磁気ランダム・アクセス・メモリ（ＭＲＡＭ）アレイの略図である。 ２つの隣接する従来のＭＲＡＭセルの、線Ａ−Ａ’に沿う断面である。 本発明に係る磁気メモリ素子の或る実施の形態を含むメモリ・アレイの平面図である。 図３Ａに示すメモリ・アレイの、線Ｂ−Ｂ’に沿う断面図である。 図３Ａに示すメモリ・アレイの、線Ｃ−Ｃ’に沿う断面図である。 図３Ａに示すメモリ・アレイの一部の側面図である。 図３Ａに示すメモリ・アレイに用いられる磁気トンネル接合の断面図である。 図３Ａに示すメモリ・アレイの制御回路を示す。 読取りサイクル中に図３Ａに示すメモリ・アレイに与えられるバイアスを示す。 書込みサイクル中に図３Ａに示すメモリ・アレイに与えられるバイアスを示す。 書込みサイクル中に図３Ａに示すメモリ・アレイの中を流れる電流を示す。 書込みサイクルの種々の時刻での、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。 書込みサイクルの種々の時刻での、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。 書込みサイクルの種々の時刻での、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。 書込みサイクルの種々の時刻での、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。 書込みサイクルの種々の時刻での、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。 書込みサイクルの種々の時刻での、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。 ＳＴＴ切換え電流の、パルス継続時間に対するプロットである。 ＳＴＴ切換え電流の、パルス継続時間に対するプロットである。 図３Ａに示す素子を製造する方法を示す。 図３Ａに示す素子を製造する方法を示す。 図３Ａに示す素子を製造する方法を示す。 図３Ａに示す素子を製造する方法を示す。 図３Ａに示す素子を製造する方法を示す。 図３Ａに示す素子を製造する方法を示す。 図３Ａに示す素子を製造する方法を示す。 図３Ａに示す素子を製造する方法を示す。 本発明に係る磁気メモリ素子の或る実施の形態を含むメモリ・アレイの平面図である。 図１２Ａに示すメモリ・アレイの、線Ｄ−Ｄ’に沿う断面図である。 図１２Ａに示すメモリ・アレイの、線Ｅ−Ｅ’に沿う断面図である。 図１２Ａに示すメモリ・アレイの制御回路を示す。 本発明に係る別の磁気トンネル接合の断面図を示す。 本発明に係る別の磁気トンネル接合の断面図を示す。
符号の説明
３１ ビット線
３７ 磁気トンネル接合
４９ センス線
８１ 絶縁トランジスタ
１２５ 本発明に係るＭＴＪ内を流れる２段階の電流パルス
１２７ 従来のＭＴＪ内を流れる均一な電流パルス

Claims (20)

  1. 磁気メモリ素子に書き込む方法であって、前記磁気メモリ素子は、第１（３１；２０１）および第２（４９，２１７）のリードと、磁気抵抗多層構造（３７；２０７；２４７；２５５）であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、所定の継続時間および大きさのパルスに応じて前記第１の状態から第２の状態に切り換えることが可能であり、前記パルスの大きさは前記多層構造を切り換えるのに必要な最小電流の大きさでありかつパルスの継続時間に依存するしきい値電流の大きさである、磁気抵抗多層構造とを備え、前記方法は、
    前記しきい値電流の大きさより小さな第１の大きさの電流を所定期間前記多層構造の中に流し、
    前記多層構造の中を流れる電流を増やすことにより、前記しきい値電流の大きさより小さな第２の一層高い大きさの電流を所定期間流す、
    ことを含む、磁気メモリ素子に書き込む方法。
  2. 電流を多層構造（３７；２０７；２４７；２５５）の中に流すことは、
    所定の継続時間より短い継続時間中、前記しきい値電流の大きさより小さな第１の大きさの電流を前記多層構造の中に流す、
    ことを含む、請求項１記載の磁気メモリ素子に書き込む方法。
  3. 電流を多層構造（３７；２０７；２４７；２５５）の中に流すことは、
    前記しきい値電流の大きさの０．１から０．５の間の第１の大きさの電流を前記多層構造の中に流す、
    ことを含む、請求項１又は２の何れかに記載の磁気メモリ素子に書き込む方法。
  4. 第１の大きさの電流を多層構造（３７；２０７；２４７；２５５）の中に流すことは、
    所定の継続時間の０．１から０．４の間、電流を前記多層構造の中に流す、
    ことを含む、請求項１から３の何れかに記載の磁気メモリ素子に書き込む方法。
  5. 前記所定の継続時間は１０ｎｓより短い、請求項４記載の磁気メモリ素子に書き込む方法。
  6. 第１の大きさの電流を多層構造（３７；２０７；２４７；２５５）の中に流すことは、
    前記継続時間中、固定のレベルの電流を前記多層構造の中に流す、
    ことを含む、請求項１から５の何れかに記載の磁気メモリ素子に書き込む方法。
  7. 電流を多層構造（３７；２０７；２４７；２５５）の中に流すことは、
    前記多層構造を切り換えるのに必要な最小ＤＣ電流であるＤＣしきい値電流以下の第１の大きさの電流を前記多層構造の中に流す、
    ことを含む、請求項１から６の何れかに記載の磁気メモリ素子に書き込む方法。
  8. 電流を多層構造（３７；２０７；２４７；２５５）の中に流すことは、
    １ｎｓから２ｎｓの間の継続時間中、前記しきい値電流の大きさより小さな第１の大きさの電流を前記多層構造の中に流す、
    ことを含む、請求項１から７の何れかに記載の磁気メモリ素子に書き込む方法。
  9. 前記電流を増やすことは、
    電流を前記しきい値電流の大きさの０．３から０．５の間の第２の大きさに増やす、
    ことを含む、請求項１から８の何れかに記載の磁気メモリ素子に書き込む方法。
  10. 前記電流を増やすことは、
    電流を予め定められたレベルまで増やし、前記所定の継続時間より短い期間中、電流をそのレベルに保持する、
    ことを含む、請求項１から９の何れかに記載の磁気メモリ素子に書き込む方法。
  11. 前記電流を増やすことは、
    電流を或る予め定められたレベルまで増やし、前記所定の継続時間の０．１から０．４の間の期間中、電流をそのレベルに保持する、
    ことを含む、請求項１から１０の何れかに記載の磁気メモリ素子に書き込む方法。
  12. 前記所定の継続時間は１０ｎｓより短い、請求項１１記載の磁気メモリ素子に書き込む方法。
  13. 前記電流を増やすことは、
    電流を或る予め定められたレベルまで増やし、電流を或る固定のレベルに保持する、
    ことを含む、請求項１から１２の何れかに記載の磁気メモリ素子に書き込む方法。
  14. 電流を或る基本電流レベルから或る予め定められた電流レベルまで一定の割合で増やす、
    ことを更に含む、請求項１から１３の何れかに記載の磁気メモリ素子に書き込む方法。
  15. 電流をゼロ電流レベルから或る予め定められた電流レベルまで一定の割合で増やす、
    ことを更に含む、請求項１から１３の何れかに記載の磁気メモリ素子に書き込む方法。
  16. 電流を前記予め定められた電流レベルから第２の一層高い大きさの電流のレベルまで一定の割合で増やす、
    ことを更に含む、請求項１から１５の何れかに記載の磁気メモリ素子に書き込む方法。
  17. 電流を第２の一層高い大きさの電流のレベルから或る一層低いレベルまで一定の割合で減らす、
    ことを更に含む、請求項１から１６の何れかに記載の磁気メモリ素子に書き込む方法。
  18. 電流を第２の一層高い大きさの電流のレベルから基準レベルまで一定の割合で減らす、
    ことを更に含む、請求項１４記載の磁気メモリ素子に書き込む方法。
  19. 前記多層構造を切り換えるのに必要なしきい値電流の大きさＩは
    Figure 0005288529
    ただし、ＩＣ０は前記多層構造を切り換えるのに必要な最小ＤＣ電流であるＤＣしきい値電流、Ｃは定数、ｔｐはパルスの継続時間である、
    請求項１から１８の何れかに記載の磁気メモリ素子に書き込む方法。
  20. メモリであって、
    磁気メモリ素子であって、
    第１（３１；２０１）および第２（４９；２１７）のリードと、
    磁気抵抗多層構造（３７；２０７；２４７；２５５）であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、所定の継続時間および大きさのパルスに応じて第１の状態から第２の状態に切り換えることが可能であり、前記パルスの大きさは前記多層構造を切り換えるのに必要な最小電流の大きさでありかつ前記パルスの継続時間に依存するしきい値電流の大きさである、磁気抵抗多層構造と、
    を備える磁気メモリ素子と、
    請求項１から１９の何れかに記載の方法を実行するよう構成された磁気メモリ素子を制御するための回路と、
    を備えるメモリ。
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