KR100902696B1 - 스핀 주입 ram 및 그 기록방식 - Google Patents

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히로사마 다카하시
타카유키 가와하라
리이치로 다케무라
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

자기 메모리 장치는 강자성의 후리 레이어(free layer)를 가지는 자기 터널 접합(MTJ)을 포함하고, 상대적으로 더 높은 저항상태인 제1 및 상대적으로 더 낮은 저항상태인 제2 크기를 나타낸다. 상기 자기 메모리 장치에 기록하기 위하여, 전류 IMTJ(125)는 상기 MTJ를 통하여 이동된다. 제1 지속시간동안, 상기 전류는 제1 상태와 제2 상태사이에 멀티레이어 구조를 스위칭하는데 요구되는 DC전류인 DC쓰레숄드 전류와 동일하다. 이는 후리 레이어에서의 도메인 구조처럼 C를 유도한다. 제2 지속시간동안, 상기 전류 IMTJ는상기 DC쓰레숄드 전류보다 더 크다. 이는 상기 MTJ가 상태들을 스위칭하는 것을 유발시킨다. 스위칭을 유발시키는데 요구되는 상기 전류는 단일한 전류 펄스(127)를 사용하여 요구되는 것보다 더 작다.
후리 레이어, 자기 터널, 자화, 쓰레숄드, 전류 펄스

Description

스핀 주입 RAM 및 그 기록방식{SPIN INJECTION RAM AND METHOD OF RECORDING}
도1은 종래기술에 따른 자기 랜덤 엑세스 메모리(MRAM)배열의 개략도,
도2는 라인A-A'에 따라서 두 개의 인접하는 종래 기술에 따른 MRAM 셀들의 단면도,
도3a는 자기 메모리 장치의 실시예를 포함한 메모리 배열의 평면도,
도3b는 라인 B-B'에 따라서 도3a에 나타난 메모리 배열의 단면도,
도3c는 라인 C-C'에 따라서 도3a에 나타난 메모리 배열의 단면도,
도3d는 도3a에 나타난 메모리 배열의 부분의 측면도,
도4는 도3a에 나타난 메모리 배열에 사용된 자기 터널 접합의 단면도,
도5는 도3a에 나타난 메모리 배열에 대한 제어회로를 설명하는 도,
도6은 판독주기 동안 도3a에 나타난 메모리 배열에 적용된 바이어스들을 설명하는 도,
도7은 본원발명에 대응하여 기록주기동안 도3a에 나타난 메모리 배열에 적용된 바이어스들을 설명하는 도,
도8은 기록주기동안 도3a에 나타난 메모리 배열을 통한 전류를 설명하는 도,
도9a 내지 도9f는 기록주기의 여러 가지 시간대에서, 도3a에 나타난 메모리 배열에서 후리 레이어와 고정된 레이어의 자화들의 개략적인 도들,
도10a 및 도10b는 펄스 지속시간에 대하여 STT 스위칭 전류의 경로들의 도들,
도11a 내지 도11h는 도3a에 나타난 장치를 제조하는 방법을 나타낸 도,
도12a는 자기 메모리 장치의 실시예를 포함한 메모리 배열의 평면도,
도12b는 라인D-D'를 따라서 도9a에 나타난 메모리 배열의 단면도,
도12c는 라인E-E'를 따라서 도9a에 나타난 메모리 배열의 단면도,
도13은 도9a에 나타난 메모리 배열에 대한 제어회로를 나타낸 도,
도14 및 15는 본원발명에 대응하여, 다른 자기 터널 접합들의 단면도들을 나타낸 것이다.
본원발명은 자기 메모리 장치, 특히 독점적인 것은 아닐지라도, 자기 랜덤 엑세스 메모리(magnetic random access memory)에 관한 발명이다. 본원발명은, 또한 자기 메모리 장치에 기록하는 방법에 관한 발명이다.
자기 랜덤 엑세스 메모리(MRAM)의 출현은 장기 및 단기 데이터 저장 모두의 발달을 위한 전도 유망한 단계이다. MRAM은 불휘발성이라는 이점을 가지고 있는 동시에, 플래쉬 메모리보다 더 낮은 에너지 소비와 빠른 판독 및 기록시간을 가지고 있다. MRAM은, DRAM보다 더 빠른 판독 및 기록 시간을 가지고, 또한 통상적으로 사용되는 휘발성 메모리들인 동적인 RAM(DRAM)과 정적인 RAM(SRAM)보다 더 낮은 에너지 소비를 가지고 있다.
일반적인 MRAM 셀은 비 마그네틱 레이어에 의하여 분리된 강자성의 후리 레이어 및 강자성의 고정된(pinned) 레이어를 가지는 자기 소자를 포함한다. 상기 고정된 레이어는 상대적으로 높은 보자력(保磁力)을 가지고 있어서, 그것의 자화(磁化)가 기록 자기 필드의 어플리케이션을 고정되게 유지한다. 상기 후리 레이어는 상대적으로 낮은 보자력을 가지고 있어서, 그것의 자화가 기록자기 필드의 어플리케이션을 변화될 수 있게 한다.
상기 MRAM셀에 기록하기 위하여, 상기 기록 자기 필드는 상기 후리 레이어의 자화가 상기 고정된 레이어에 대해 같은 방향이거나 혹은 다른 방향이 되게 스위칭하도록 적용된다. 상기 후리레이어는 자기이력(磁氣履歷)을 나타내고, 그리하여 그것의 자화가 자기장이 제거된 때 변화하지 않은 채로 유지된다. 이는 불휘발성 메모리라는 결론에 다다르게 한다.
상기 MRAM셀의 상태를 판독하기 위하여, 작은 전류가 자기 소자를 통하여 이동된다. 상기 자기소자의 자기저항은, 상기 후리레이어와 고정된 레이어의 자화들이 같은 방향일 때보다, 상기 후리레이어와 고정된 레이어의 자화들이 같은 방향이 아닐 때에 더 높을 것이다. 이런 방식으로 상기 자기 소자의 상태가 그 저항을 측정함으로서 결정될 수 있다.
일반적인 MRAM는 “자기 터널 접합 MRAM에서 최근 발달들(Recent Developments in Magnetic Tunnel Junction MRAM), 저자 S. Tehrani et al., p.2752-2757, IEEE Transactions on Magnetics, Vol.36, No. 5(2000년 9월)”에 설명되어 있다.
그러한 일반적인 MRAM은, 상기 MRAM셀의 크기가 작아짐으로서, 상기 후리 레이어의 자화를 스위칭하는데 요구되는 상기 자기장이 증가하는 단점을 안고 있다. 그러므로, 상기 장치의 전력소비가 상기 셀 크기가 감소할 때에 증가하게 된다.
자기 소자에 기록하는데 사용되는 다른 하나의 기술은 스핀 전달 토크(spin-transfer-torque, STT) 스위칭이다. STT스위칭은 “자기의 멀티 레이어들의 전류 구동 여기(Current-driven Excitation of Magnetic Multilayers), 저자 J.C.Slonczewski, p.9353, Phys.Rev.B,Vol. 54(1996)”에 설명되어 있다. 상기 후리 레이어의 자화를 스위칭하기 위하여, 자기장을 적용하는 대신에, 전류가 상기 후리 및 고정된 레이어들에 수직한 상기 전기소자를 통하여 이동된다. 이것은, 전류가 상기 후리레이어로부터 상기 고정된 레이어층으로 이동된 때 상기 고정된 레이어를 통과하여 흐르는 전자들에 의하여, 혹은 전류가 상기 고정된 레이어로부터 상기 후리 레이어로 이동된 때 상기 고정된 레이어(85)로부터 흩어지는 전자들에 의하여, 상기 후리 레이어로 스핀 평탄화 전자들의 투입의 결과를 가져올 수 있다.
스핀 평탄화 전자들이 상기 후리 레이어로 투입된 때, 그들의 스핀 각 운동량은 상기 후리 레이어에서의 자기 모멘트(magnetic moment)와 상호작용한다. 전자들은 그들의 일부 각 운동량을 상기 후리 레이어로 전달한다. 이는 상기 스핀 평탄화 전류가 충분히 클 때, 상기 후리 레이어의 자화를 스위칭하는 결과를 초래한다.
STT스위칭을 이용하는 MRAM은 “전류 유도 스위칭을 돕는 필드를 이용한 높게 스케일을 조정할 수 있는 MRAM(Highly scalable MRAM using field assisted current induced switching), 저자 W.C.Jeong et al., p.184, 2005 Symposium on VLSI Technology Digest of Technical Papers”에 설명되어 있다.
STT스위칭을 위하여 요구되는 전류는 상기 셀 크기가 작아짐에 따라 감소한다. 그러므로, 고밀도 MRAM은 STT스위칭으로 실현화될 수 있다. DC전류에 대하여, STT스위칭을 대한 쓰레숄드 전류 밀도는 포화 자화, 길버트의 감쇠상수, 그리고 고정된 또는 후리 레이어 둘의 스핀 평탄화현상들 같은 물질상수들에 의존한다. 그러나, 나노 세컨드 펄스(nano second pulse)를 위해 요구된 전류는 DC쓰레숄드 전류보다 훨씬 크다. 그것은 나노 세컨드 방식에서 요구된 전류는,
I=Ic0(1+C·tp -1) (식1)
에 의하여 주어진다.
여기서, C는 상수, 그리고 Ic0는 DC쓰레숄드 전류이다. 위의 식(1)에 따라서, 1ns 펄스동안 자화를 스위칭하는 요구되는 전류는 상기 DC쓰레숄드 전류의 네배이다. 그러므로, 빠른 기록 시간을 가지는 MRAM들을 스위칭하는 STT는 큰 전력소비를 가질 것이다.
다른 MRAM은 “스핀 토크 전달 자화 스위칭을 가지는 새로운 불휘발성 메모리(A Novel Non-volatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM, 저자 M.Hosomi et al., p.19.1, IEEE International Electronic Device Meeting 2005, 이는 STT 스위칭을 위해 요구되는 전류가 나노 세컨드 체계에서 중요하게 증가하는 것을 보여줌)”에 설명되어 있다.
“나노 세컨드아래에서 스핀 전달 스위칭을 미리 충전하는 전략(Precharging strategy to accelerate spin-transfer switching below the nanosecond, 저자 T. Devolder et al., Appl. Phys. Lett., pp.062505(2005))”에서, MRAM는 DC바이어스 전류가 짧은 RF전류 펄스에 부가하여 적용된 것이 설명된다. 이는 나노 세컨드 체제에서 STT스위칭을 위하여 요구되는 전류를 감소시킬 수 있다. 그러나, DC바이어스 전류를 사용하는 것은 그것으로 상기 MRAM의 전체 전력 소비를 증가시킨다.
게다가, STT스위칭을 사용한 MRAM들은 스위칭전류에서 고유한 확률분포를 가진다. 이는 열적 변동들로 인하여 상기 후리 레이어의 초기 자화 방향의 분포에 의해 야기된다. 잘못된 후리 스위칭을 안전하게 하기 위하여, 모든 MRAM 셀에서, 스위칭 전류가 증가된다. 또한, 기록전류와 판독전류사이에 차이가 감소된다.
본원발명은 적어도 몇 개의 상기 거론된 문제들을 개선하고자 고안된 것이다.
장치 레이아웃
도1에 대하여, 종래기술 MRAM 배열의 구조가 도시된다. 상기 MRAM 배열은, 복수의 비트라인들(3)중 하나의 각 교차와 상기 비트 라인들(3)에 수직으로 배열된 복수의 디지트(digit) 라인들(5)중 하나 사이에 자기 터널 접합을 가진, 교차점 구조내에 배열된다. 그러므로, 상기 배열의 각 열은 비트 라인(3)에 의해 제한되고, 상기 배열의 각 행은 디지트 라인(5)에 의해 제한된다.
MTJ(1)은 상기 비트라인(3)과 전기적으로 접속한다. 그러나, 상기 MTJ(1)는 절연매트릭스(18)에 의하여 상기 디지트 라인(5)으로부터 전기적으로 분리된다.
상기 MTJ(1)는 상기 MTJ(1)의 평면에 자기의 이지 축선(magnetic easy axis)을 가지고(여기서는 x-y 평면으로 정의된), 상기 MTJ(1)의 평면에 자기의 하드 축선(magnetic hard axis)을 가진다. 이 실예에서, 상기 자기의 이지 축선은 x축에 나란하게 있는 것으로 정의되고, 그리고 자기의 하드 축선은 y축에 나란하게 있는 것으로 정의된다. 상기 비트 라인(3)은 상기 MTJ(1)의 쉬운 축선에 동일방향으로 배열되고, 즉 x축에 동일방향으로 배열된다. 상기 디지트 라인(5)은 상기 MTJ(1)의 하드 축선에 동일방향으로 배열되고, 즉, y축에 동일방향으로 배열된다.
각 MTJ(1)는 하부 전극(7)상에 배치된다. 각각의 하부 전극(7)은 분리 트랜지스터(9, 9a, 9b)에 연결된다. 각 분리 트랜지스터(9, 9a, 9b)는 센스 라인(미도시)에 연결된다. 워드 라인들(11)은 상기 디지트 라인들(5), 즉, y축에 동일방향하게 뻗어있다. 각각의 워드라인(11)은 단독의 행에서 모든 트랜지스터들(9, 9a, 9b)의 게이트에 연결된다.
도2는 라인 A-A'를 따라서, MRAM 배열의 열중 두개의 이웃하는 메모리 셀들을 통과하는 단면도이다. 각각의 메모리 셀(13a, 13b)은 하나의 트랜지스터(9a, 9b)와 하나의 MTJ(1a, 1b)로 형성된다. 셀 영역을 최소화하기 위하여, 각 분리 트랜지스터(9a, 9b)의 소스전극(15)은 이웃하는 셀들(13a, 13b)사이에 공유된다. 센스 라인(17)은 분리 트랜지스터(9a, 9b)의 소스(15)전극으로 연결된다.
위에서 설명한 바와 같이, 두개의 MTJ들(1a, 1b)은 상기 비트 라인(3)에 연결된다. 각각의 MTJ(1a, 1b)는 각각의 하부 전극(7a, 7b)을 통하여 상기 트랜지스터(9a, 9b)의 드레인 전극(19a, 19b)으로 연결된다. 워드 라인(11a, 11b)은 상기 트랜지스터(9a, 9b)의 게이트 전극(21a, 21b)으로 연결된다. 디지트 라인(5a, 5b)은 각각의 MTJ(1a, 1b)아래로 뻗어있다. 상기 디지트 라인(5a, 5b)은 절연매트릭스(18)에 의해 하부 전극(7a, 7b)으로부터 분리된다.
각각의 MTJ(11a, 11b)는 후리 레이어(23), 고정된 레이어(25), 및 상기 후리 레이어(23)와 상기 고정된 레이어(25)사이에 얇은 유전체 격벽(27)을 포함한다. 고정하는 레이어(29)가 상기 고정된 레이어(25)에 연결된다. 상기 후리 레이어(23)는 상대적으로 낮은 보자력을 가지는 강자성의 레이어이다. 상기 고정된 레이어(25)는 상대적으로 높은 보자력을 가지는 강자성의 레이어이다. 상기 유전체 격벽(27)은 얇아서 전자들이 그것을 통하여 관통할 수 있다. 상기 고정하는 레이어(29)은 반강자성(anti ferromagnatic) 레이어이고, 스위칭으로부터 상기 고정된 레이어(25)의 자화를 방지한다.
상기 유전체 격벽(27)은 알루미늄 옥사이드(ALOx)를 포함하고, 약 20Å의 두께를 가진다. 상기 후리 레이어(23) 및 상기 고정된 레이어(25)는 니켈 아이언(NiFe)으로 형성된다. 상기 고정하는 레이어(29)는 아이언 망가니즈(FeMn) 또는 이리듐 망가니즈(IrMn)로 형성될 수 있다.
장치의 동작
종래기술의 메모리 셀의 판독 및 기록이 설명될 것이다.
메모리 셀(13a)에 기록하기 위하여, 어떤 바이어스도 워드 라인(11a)에 적용되지 않아서, 트랜지스터(9a)는 스위칭되지 않는다. 그러므로, 어떤 전류도 MTJ(1a)를 통하여 흐를 수 없다. 전류는 그 후에 비트라인(3)을 통하여 이동된다. 이것은 두개의 MTJ(1a, 1b)의 자기의 단단한 축선을 따라서, 자기장(magnetic field, H1)을 발생시킨다. 전류는 또한 디지트 라인(5a)를 통하여 이동된다. 이것은 상기 MTJ(1a)의 자기의 쉬운 축선을 따라서 자기장(H2)을 발생시킨다.
상기 비트라인(3)에 의하여 발생된 상기 필드H1은 상기 후리 레이어(23)의 자화를 스위칭하는데 필요한 필드의 약 반(1/2)정도이다. 상기 디지트 라인(5a)에 의하여 발생된 상기 필드H2는 상기 후리 레이어(23)의 자화를 스위칭하는데 필요한 필드의 약 반(1/2)정도이다. 상기 두 자기장 H1과 H2의 합은 단지 상기 후리 레이어(23)의 스위칭 쓰레숄드 이상이다.
그러므로, MTJ(1b)근처에서 발생하는 자기장은 상기 후리 레이어(23)의 스위칭을 유발시키기에는 불충분하다. 그러나, MTJ(1a)근처에서 발생하는 자기장은 상기 후리 레이어(23)의 스위칭을 유발시키는데 충분하다. 이런 방식으로, 단지 단독의 MTJ(1a)는 상기 MTJ(1a)의 열에 해당하는 상기 비트라인(3)을 통하여, 그리고 MTJ(1a)의 행에 해당하는 상기 디지트 라인(5a)을 통하여 전류를 이동시킴으로써 스위칭된다.
상기 자기장들(H1 및 H2)의 합은 상기 고정된 레이어(25)의 스위칭을 유발시키기에는 불충분하다.
상기 메모리 셀(13a)을 판독하기 위하여, 바이어스는 워드라인(11a)에 적용되어서, 트랜지스터(9a)가 온(on)으로 스위칭된다. 그러므로, 전류가 MTJ(1a)를 통하여 흐를 수 있고, 그리고 전류는 또한 상기 배열의 동일한 행에서 모든 MTJ들을 통하여 흐를 수 있다. 그 후, 바이어스는 또한 비트라인(3)에 적용된다. 그러므로, 전류는 워드라인(11a)에 의해 정의된 행 및 비트라인(3)에 의해 정의된 열에서 MTJ(1a)를 통하여 흐른다.
상기 MTJ(1a)의 자기 저항은 상기 후리 레이어(23)의 자화의 방향에 의존한다. 상기 후리 레이어(23)의 자화가 고정된 레이어(25)의 자화에 동일방향으로 배열된 때, 스핀 업(spin-up) 및 스핀 다운(spin-down) 전자들에 대하여 유전체 격벽(27)을 횡단하여 상태들의 동일한 밀도가 존재한다. 이는 결론적으로 상기 격벽(27)을 따라 관통하는 높은 확률이 되고, 낮은 저항 상태가 되게 한다. 상기 후리 레이어(23)의 자화가 상기 고정된 레이어(25)의 자화에 역방향으로 배열된 때, 상기 격벽(27)을 횡단하는 상태들의 밀도는 스핀 업(spin-up) 및 스핀 다운(spin-down) 전자들에 대하여 동일하지 않다. 이것은 상기 격벽(27)을 횡단하여 관통하는 확률을 감소시켜, 결과적으로 고저항상태에 있게 한다.
상기 메모리셀(13a)의 저항은 센스 회로(미도시)를 통하여 해당 관련 메모리셀(미도시)과 비교된다. 이런 방식으로, 상기 메모리셀(13a)의 상태는 결정될 수 있다.
위에서 설명된 메모리셀(13a)의 크기는 허용전력(available power)에 의해 제한된다. 이는, 상기 MTJ의 크기가 감소됨에 따라서, 상기 후리 레이어(23)의 보자력이 증가하기 때문에, 상기 비트라인들(3)과 상기 디지트 라인들(5)을 통하여 상기 메모리셀(13a)을 스위칭하는 데 요구되는 전류를 증가하고 있는 것이다. 게다가, 기록할 때, 반만 선택된 MTJ들(즉, 선택된 디지트 라인의 행 혹은 선택된 비트라인의 열내의 MTJ)이 감소된 자화 반전 에너지 격벽(magnetic reversal energy barrier)을 가진다. 이는 그들의 후리레이어들의 열적 안정성을 감소시킨다. 또한, 이것의 기록 방법은 상기 후리 레이어내에서의 형상 변화들에 기인하여 작은 기록 마진으로부터 해를 입는다.
위에서 설명한 바와 같이, MRAM들을 스위칭하는 STT는 주어진 셀 크기에 대해 요구된 전력을 감소시킬 수 있다. 그러나, 나노 세컨드 체제안에서 기록하는데 요구되는 전류가 DC쓰레숄드 전류보다 몇 배 더 커질 수 있다.
자기 메모리 장치
본원발명의 제1 측면에 따르면, 제1(31; 201) 및 제2(49; 217) 리드들, 및 상기 리드들 사이에 배치된 자기저항의 멀티 레이어 구조를 포함하는 자기 메모리 장치에 기록하는 방법이 제공되고, 상기 멀티레이어 구조는 상대적으로 높은 저항 상태인 제1 리드와 상대적으로 낮은 저항 상태인 제2 리드를 나타내며, 상기 멀티 레이어 구조는 펄스의 주어진 지속시간과 크기에 반응하여 제1 상태로부터 제2 상태로 바꿀수 있고, 상기 펄스 크기는 상기 멀티 레이어 구조를 스위칭하는데 필요한 최소한의 전류 크기이고 상기 펄스의 지속시간에 좌우되는 전류 쓰레숄드이며, 상기 방법은, 제1 크기의 멀티 레이어 구조를 통하여 상기 쓰레숄드 전류 크기보다 작은 전류를 통과하여주는 단계 및 상기 멀티레이어 구조를 통하여 전류를 증가시켜줌으로써, 상기 쓰레숄드 전류 크기보다 작지만 보다 큰 크기의 두번째의 전류를 통과시켜주는 단계를 포함하여 구성된다.
그러한 방법은 상기 멀티 레이어 구조를 스위치하는데 요구되는 전류를 크게 감소시킬 수 있고, 이는 상기 메모리 장치의 전체 전력소비를 상당히 증가시킴이 없이 달성될 수 있다.
상기 멀티 레이어 구조를 통하여 전류를 통과하는 단계는, 제1 크기의 상기 멀티 레이어 구조를 통하여 상기 주어진 지속 시간보다 작은 지속시간동안 상기 쓰레숄드 전류크기보다 작은 전류를 통과시켜주는 단계를 포함해도 좋다.
상기 멀티 레이어 구조를 통하여 전류를 통과하는 단계는, 제1 크기의 멀티레이어 구조를 통하여 상기 전류 쓰레 숄드 크기중 0.1 및 0.5사이에서 전류를 통과시켜주는 단계를 포함해도 좋다.
상기 멀티 레이어 구조를 통하여 전류를 통과하는 단계는, 멀티레이어 구조를 통하여 상기 주어진 지속 시간중 0.1 및 0.4사이에서 전류를 통과시켜주는 단계 를 포함해도 좋다. 상기 주어진 지속시간은 10ns보다 작아도 좋다.
상기 멀티 레이어 구조를 통하여 전류를 통과하는 단계는, 상기 멀티 레이어 구조를 통하여 상기 지속시간동안 고정된 레벨에서 전류를 통과시켜주는 단계를 포함해도 좋다.
상기 멀티 레이어 구조를 통하여 전류를 통과하는 단계는, 제1 크기의 상기 멀티 레이어 구조를 통하여 상기 멀티 레이어 구조를 스위칭하는데 필요한 최소한의 DC전류인 DC 쓰레숄드 전류보다 작거나 동일한 전류를 통과시켜주는 단계를 포함해도 좋다.
상기 멀티 레이어 구조(37; 207; 247; 255)를 통하여 전류를 통과하는 단계는, 제1 크기의 상기 멀티 레이어 구조를 통하여 1ns와 2ns사이에 지속시간동안 상기 쓰레숄드 전류 크기보다 적은 전류를 통과시켜주는 단계를 포함해도 좋다.
전류를 증가시켜주는 단계는, 상기 전류를 상기 쓰레숄드 크기의 0.3과 0.5사이에서 제2 크기로 증가시켜주는 단계를 포함해도 좋다.
전류를 증가시켜주는 단계는, 상기 전류를 주어진 레벨로 증가시켜주고, 상기 전류를 상기 주어진 지속시간보다 작은 한주기동안 그 레벨에서 유지시켜주는 단계를 포함해도 좋다.
전류를 증가시켜주는 단계는, 상기 전류를 주어진 레벨로 증가시켜주고, 상기 전류를 상기 주어진 지속시간중 0.1과 0.4사이에서 한주기동안 그 레벨에서 유지시켜주는 단계를 포함해도 좋다. 상기 주어진 지속시간은 10ns보다 작아도 좋다.
상기 전류를 증가시켜주는 단계는, 상기 전류를 주어진 레벨로 증가시켜주 고, 상기 전류를 고정된 레벨에서 유지시켜주는 단계를 포함해도 좋다.
상기 방법은, 상기 전류를 베이스 전류 레벨에서부터 주어진 전류레벨로 등가속시켜주는 단계를 더 포함해도 좋다.
상기 방법은, 상기 전류를 0 전류레벨에서부터 주어진 전류레벨로 등가속시켜주는 단계를 더 포함해도 좋다.
상기 방법은, 상기 전류를 주어진 전류레벨로부터 제2 크기까지, 더 높은 크기의 전류레벨로 등가속시켜주는 단계를 더 포함해도 좋다.
상기 방법은, 상기 전류를 제2, 더 높은 크기의 전류 레벨로부터 더 낮은 레벨로 등가속시켜주는 단계를 더 포함해도 좋다.
상기 방법은, 상기 전류를 제2, 더 높은 크기의 전류레벨로부터 베이스 레벨로 등가속시켜주는 단계를 더 포함해도 좋다.
상기 멀티레이어 구조를 스위칭하는데 필요한 상기 전류 쓰레숄드 크기 I는,
I=Ic0(1+C·tp -1) 이어도 좋다.
여기서, Ic0는 멀티레이어 구조를 스위칭하는데 필요한 최소한의 DC전류가 되는 DC쓰레숄드 전류이고, C는 상수, tp는 펄스의 지속시간이다.
본원발명의 제2 측면에 따르면, 제1 및 제2 리드들과, 상기 리드들사이에 배열된 자기저항의 멀티 레이어 구조(37; 207; 247; 255)를 포함하고, 상기 멀티레이어 구조는 상대적으로 높은 저항 상태인 제1 리드와 상대적으로 낮은 저항 상태인 제2 리드를 나타내며, 상기 멀티 레이어 구조는 펄스의 주어진 지속시간과 크기에 반응하여 제1 상태로부터 제2 상태로 바꿀수 있고, 상기 펄스 크기는 상기 멀티 레이어 구조를 스위치하는데 필요한 최소한의 전류 크기이고 상기 펄스의 지속시간에 좌우되는 전류 쓰레숄드인 자기 메모리 장치를 포함하고, 상기 방법을 수행하기 위하여 설계된 자기 메모리 장치를 제어하기 위한 회로를 제공한다.
그러한 자기 메모리 장치에서, 더 낮은 스위칭 전류가 사용될 수 있다. 또한, 상기 스위칭 전류의 확률은 감소될 수 있다.
본원발명의 실시예들은, 보기들에 의하여, 아래에 수반하는 도면3A 내지 15를 참조하여 설명될 것이다.
제1 실시예
장치 레이아웃
도3a 내지 3d에 따르면, 메모리 배열의 제1 실시예가 도시되어 있다. 상기 메모리 배열은 자화 랜덤 엑세스 메모리(MRAM)이다.
특히 도3a에 따르면, 상기 메모리 배열은, 상기 배열중의 이 보기 행들내에서, 상기 배열의 제1 차원을 정의하는 복수의 워드 라인들(53), 그리고 덮여있고, 상기 배열중의 이 보기 열들내에서, 상기 배열의 제2 차원을 정의하는 워드라인들(53)에 수직인 복수의 비트라인들(31)로 구성된다. 적층된 층들을 복수의 자화 터널 접합들(MTJ들)은, 워드라인들(53)사이에서의 공간에서, 각각의 비트 라인(31)의 하부측에 연결된다.
상기 비트 라인들(31)은, 여기서 x축 방향으로 정의된 제1 방향으로 배열된 다. 상기 워드 라인들(53)은, 여기서 y축 방향으로 정의된 제2 방향으로 배열된다.
도3a에 나타난 바와 같이, 각 MTJ(37)는 사이드 벽들(38)에 의해 정의된 기둥(pillar)안에 형성되고, 짧은 축(L1)과 긴 축(L2)을 가지는 타원형의 베이스를 가진다. 이 예에서, 상기 기둥은 그것의 높이 위에 균일한 단면, 즉 x-y 평면내에 균일한 단면을 가진다. 긴 축(L2)과 짧은 축(L1)사이에 길이의 차이는 자화 형태의 이방성(anisotropy)을 가진다. 이 예에서, 긴 축(L2) 길이에 대한 짧은 축(L1)의 길이의 비는 1:1.5이다. 그러므로, 각 MTJ(37)는 긴 축에 동일방향한, 즉 x-축에 동일방향한 자화 쉬운 축선과 짧은 축에 동일방향한, 즉 y-축에 동일방향한 자화 단단한 축선을 가진다.
특히 도3b에 따르면, 각 MTJ(37)의 상부측은 비트라인(31)의 하부측에 연결된다. 각 MTJ(37)의 하부측은 하부 전극(39)에 연결된다. 41을 경유한 A는 각 하부 전극(39)를 기판(45)에서의 활성영역(43)으로 연결시킨다. 상기 활성영역들(43)은 전하 캐리어들의 확산이 상기 기판(45)에서 발생할 수 있는 영역 내부를 정의한다.
상기 활성 영역들(43)은 쉘로우 트렌치(shallow trench) 분리(STI) 영역들(47)에 의하여 상기 기판(45)내에서 서로로부터 분리된다.
특히 도면 3c에 따르면, 센스 라인(49)은 각 비트 라인(31)에 및 아래에 동일방향으로 확장된다. 상기 센스라인들(49)은 절연 매트릭스(50)에 의하여 상기 비트 라인들(31), 상기 하부전극들(39), 및 바이어들(41)로부터 분리된다. 바이어(51)는 각 활성 영역(43)을 그 위의 센스 라인(49)에 연결시킨다.
워드 라인들(53)은 기판(45)상에 제공되어 게이트 옥사이드(gate oxide, 53a)에 의하여 그 것들로부터 분리된다. 상기 워드라인들(53)은 비트 라인들(51)과 센스 라인들(49)에 수직으로 배열된다. 상기 워드라인들(53)은 절연매트릭스(55)에 의하여 상기 센스 라인들(49)로부터 분리된다.
특히 도3a에 따르면, 상기 배열의 각 열상에, MTJ(37)들은 이웃하는 워드라인들(53)사이에 번갈아가며 제공된다. 예를 들면, 제1 비트 라인(311)에 대하여, 제1 MTJ(371)는 제1 워드라인(미도시)과 제2, 인접한 워드라인(532)사이에 제공되고, 제2 MTJ(372)는 제3 과 제4 워드라인들(533, 534)사이에 제공되며, 제3 MTJ(373)은 제5 와 제6 워드라인들(535, 536)사이에 제공된다. 제2 비트 라인(312)(인접한 제1 비트 라인(311))에 대하여, 제4 MTJ(374)는 제2와 제3 워드 라인들(532, 533)사이에 제공되고, 제5 MTJ(375)는 제4와 제5 비트라인들(534, 535)사이에 제공되며, 제6 MTJ(376)는 제6 워드 라인(536)과 제7, 인접 워드라인(미도시)사이에 제공된다. 각 비트라인(31)상에 인접하는 MTJ들(37)은 쌍들(59)로 배열된다.
특히 도3d에 따르면, MTJ들(59)의 각 쌍은 두개의 MTJ들(37a, 37b)들중 각각의 바이어들(411, 412)사이에 뻗어있는 활성영역(431)을 가진다. STI영역들(47)은 각 쌍(59)에 대하여 상기 활성 영역(431)을 분리한다. 상기 활성영역(431)을 상기 센스 라인(49)로 연결하는 바이어(511)는 쌍(59)으로 정의된 영역내에 있는 워드라 인들(532, 533)사이에 제공된다.
여전히 도3d에 따르면, 소스 영역(61)은 하부 전극(39)을 활성영역(43)으로 연결하는 각 바이어(41)아래에서의 활성영역(43)내에 제공된다. 드레인 영역(63)은 센스 라인(49)을 활성 영역(43)으로 연결하는 각 바이어(51)아래의 활성 영역(43)내에 제공된다. 그러므로, 각 활성 영역(43)은 두개의 소스 영역들(61)과 하나의 드레인 영역(63)을 제공한다. 각 소스 영역(61)과 드레인 영역(63)사이에 전도는 상기 영역들사이에 워드 라인(53)을 통하여 발생한다. 그러므로, 상기 워드 라인(53)이 분리 트랜지스터(81)의 게이트(65)로서 제공하고, 그리고 하나의 분리 트랜지스터(81)는 각 MTJ(37)를 위하여 제공된다.
도면 3a 및 도면 3d에 따르면, 메모리셀(66)은 하나의 MTJ(37) 및 각각의 트랜지스터에 의하여 정의된다. 상기 트랜지스터의 드레인 영역(63)은 이웃하는 메모리 셀들(66)사이에 공유된다. 상기 메모리 셀(66)은 8F2영역을 가진다. 상기 메모리 배열의 특성 크기F는 100nm 혹은 그보다 작다.
상기 비트 라인(31)은 구리(copper) 또는 텅스텐(tungsten)과 같이, 도전적 물질로 제조된다.
도4에 따르면, 상기 MTJ(37)의 레이어 구조가 도시된다.
상기 MTJ(37)는, 캐핑 레이어(capping layer, 82), 후리 레이어(free layer, 83), 터널 격벽 레이어(tunnel barrier layer, 84), 고정된 레이어(pinned layer, 85), 고정하는 레이어(pinning layer, 87), 및 버퍼 레이어(buffer layer, 89)를 포함한 일련의 레이어들로 구성된다. 이 예에서, 상기 캐핑 레이어(82)는 상기 기판(45)로부터 가장 멀고, 상기 버퍼 레이어(89)는 상기 기판(45)으로부터 가장 가깝다.
상기 후리 레이어(83)는 강자성의 물질로 형성된다. 상기 후리 레이어(83)는 상대적으로 낮은 보자력을 가져서, 스위칭 전류 혹은 자기장의 어플리케이션(application)상에 스위칭될 수 있다.
상기 터널 격벽 레이어(84)는 산화 마그네슘(MgO; magnesium oxide)같은 절연물질로 형성되고, 전자들이 그것을 통하여 통과할 수 있도록 충분히 얇다.
상기 고정된 레이어(85)는 합성의 반강자성체(SAF)이다. 상기 SAF(85)는 제1 자화를 가지는 제1 강자성 부(sub)레이어(91), 및 반강자성 레이어(95)에 의하여 분리된 제2 자화를 가지는 제2 강자성 부(sub)레이어(93)를 포함한다. 제1 자화 및 제2 자화는 크기가 동일하지 않고, 그리고 상호간에 같은 방향이 아니다. 이 예에서, 상기 제2 강자성 부레이어(93)는 상기 제1 강자성 부레이어(91)보다 두껍고, 따라서 상기 제2 자화는 제1 자화보다 더 큰 크기를 가진다.
상기 반강자성 레이어(95)는 상기 제1 강자성 부레이어(91)와 제2 강자성 부레이어(93)을 결합한다. 상기 제1 자화와 제2 자화는 상기 MTJ(37)의 쉬운 축선에 동일방향에, 즉 x-축에 동일방향으로 배열된다. 그러므로, 상기 SAF는 x방향으로 작은 넷 자화(net magnetisation)를 가진다. 상기 고정된 레이어(85)는 상대적으로 높은 보자력을 가진다.
상기 고정된 레이어(87)는 반강자성의 물질을 포함한다. 상기 고정된 레이 어(87)는, 자기장 혹은 스위칭 전류의 어플리케이션상에서 스위칭되는 것으로부터 상기 고정된 레이어(85)의 자화를 방지하기 위하여, 상기 고정된 레이어(85)의 자화를 고정시킨다.
상기 후리 레이어(83)의 자화가 상기 고정된 레이어(85)의 제1 강자성 부레이어(91)의 자화와 대등할 때, 상기 MTJ(37)는 상대적으로 낮은 자기저항을 가진다. 상기 후리 레이어(83)의 자화가 상기 고정된 레이어(85)의 제1 강자성 부레이어(91)의 자화와 대등하지 않을 때, 상기 MTJ(37)는 상대적으로 높은 자기 저항을 가진다.
이 예에서, 상기 캐핑 레이어(82)는 비 자성 물질(예를 들면, 구리(copper) 혹은 탄탈룸(tantalum))로 형성되고, 약 10nm의 두께를 가진다. 또 다른 예에 따르면, 상기 캐핑 레이어(82)는, 각각 10nm의 두께를 가지는 구리의 레이어에 의하여 분리된 5nm의 두께를 가지는(즉, Ta(5nm)/Cu(10nm)/Ta(5nm)) 탄탈룸의 두개의 레이어로 형성된다.
이 예에서, 상기 후리 레이어(83)은 코발트 아이언 보론(CoFeB)으로 형성되고, 약 3nm의 두께를 가진다.
이 예에서, 상기 터널 격벽 레이어(84)는 산화 마그네슘(MgO)로 형성된다. 그러나, 알루미늄 옥사이드(AlOx), 실리콘 디옥사이드(SiO2), 및 알루미늄 니트리드(AlN)와 같은 다른 유전 물질들이 사용될 수 있다.이 예에서, 상기 터널 격벽 레이어(84)는 2nm의 두께를 가진다. 다른 예들에 따르면, 상기 터널 격벽 레이어(84) 의 두께는 1nm에서 2nm범위이내에 있을 수 있다.
제1 강자성 부(sub) 레이어(91)는 코발트 아이언 보론(CoFeB)으로 형성되고, 약 4nm의 두께를 가진다. 상기 커플링 레이어(95)는 루비듐(Ru)으로 형성되고, 약 0.8nm의 두께를 가진다. 제2 강자성 부 레이어(93)는 코발트 아이언(CoFe)으로 형성되고, 약 6nm의 두께를 가진다.
이 예에서, 상기 고정하는 레이어는 플래티넘 망가니즈(PtMn)를 포함하고, 약 15nm의 두께를 가진다. PtMn은 높은 저항온도와 높은 교환 바이어스 필드를 가지므로 선호되고, 상기 MTJ(37)의 열적안정성을 향상시킨다. 그러나, 이리듐 망간니즈(IrMn), 니켈 망가니즈(NiMn), 및 팰러듐 망가니즈(PdMn)와 같은 다른 반강자성 물질들이 사용될 수 있다.
상기 버퍼 레이어(89)는 적어도 하나의 비자기 전도레이어(non-magnetic conductive layer)를 형성하고, 10nm와 20nm사이의 두께를 가진다. 예를 들면, 상기 버퍼 레이어(89)는 각각이 10nm의 두께를 가지는 구리의 레이어에 의해 분리된 5nm의 두께를 가지는 탄탈룸의 두 레이어들, 및 탄탈룸 레이어들중 하나(즉, Ta(5nm)/ Cu(10nm)/ Ta(5nm)/ NiFe(5nm))에 의해 상기 구리 레이어로부터 분리된 5nm두께를 가지는 니켈 아이언의 위를 덮는 레이어로 형성될 수 있다. 선택적으로, 상기 두개의 탄탈룸 레이어들은 10nm 두께를 가지는 골드 레이어(gold layer)(즉, Ta(5nm)/ Au(10nm)/ Ta(5nm)/ NiFe(5nm))에 의하여 분리될 수 있다. 또 다른 예에 따르면, 상기 버퍼 레이어(89)는 5nm의 두께를 가지는 탄탈룸 레이어와 5nm의 두께를 가지는 니켈 아이언 레이어(즉, Ta(5nm)/NiFe(5nm))로 형성될 수 있다. 위의 예 들에 따르면, 상기 니켈 아이언 레이어는 상기 고정하는 레이어(87)에 대하여 시드 레이어(seed layer)이다.
x-y 평면에서 상기 MTJ(37)의 타원형의 횡단면의 길고 짧은 축선들은 각각 99nm 및 66nmnm의 차원들을 가진다.
상대적으로 높은 저항상태와 상대적으로 낮은 저항 상태에 대한 자기저항의 비율은 위에서 설명된 MTJ(37)에 대하여 3:1에 도달할 수 있다. 이는 높은 신호대 잡음비를 가지는 MRAM를 제공할 수 있다.
도5에 따르면, 메모리 배열에 대한 제어회로가 나타내어진다.
기록 드라이버(67)와 센스 증폭기(68)는 메모리 배열의 각 열을 위하여 제공된다. 각각의 비트 라인(31)은 각각의 기록 드라이버(67)의 제1 출력부(69)에 연결된다. 각각의 센스라인(49)은 각각의 기록 드라이버(67)의 제2 출력부(70)에 연결된다. 각각의 비트 라인(31)은 또한 각각의 센스 증폭기(68)의 제1입력/출력부(71)에 연결된다.
연결부(72)는 센스 증폭기(68)의 제2 출력부와 각각의 기록 드라이버(67)의 제1 입력부사이에 제공된다.
상기 기록 드라이버(67)는 기록 증폭기 가능 전압(write amplifier enable(WAE) voltage)을 적용하기 위하여 제2 입력부(73)를 가진다.
상기 센스 증폭기(68)는 센스 증폭기 가능 전압(sense amplifier enable(SAE) voltage)을 받기 위하여 제2 입력부(74)를 가진다. 상기 센스 증폭기(68)는 센스 증폭기 입력/출력 전압(sense amplifier input/output(SAIO) voltage)을 적용하기 위하여 제3 입력/출력부를 가진다.
단독 워드 라인 드라이버(80)가 제공된다. 각 워드 라인(53)은 워드 라인 드라이버(80)의 각 출력부에 연결된다.
각 MTJ(37)는, 단독 분리 트랜지스터(81)를 통하여, 비트라인(31)을 동일 열에서의 센스 라인(49)에 연결된다. 상기 분리 트랜지스터(81)의 베이스 전극은 단독 워드 라인(53)에 연결된다. 전류는, 바이어스가 상기 MTJ(37)의 행을 정의하는 워드라인(53)에 적용될 때, 그리고 바이어스가 상기 MTJ(37)의 열을 정의하는 비트라인(31) 혹은 센스 라인(49)에 적용될 때, 상기 MTJ(37)를 통하여 흐를 것이다. 이 방식에서, 각각의 MTJ(37)는 단독 워드 라인(53)과 단독 비트라인(31) 또는 센스 라인(49)에 의하여 주소가 지정될 수 있다.
도4, 5, 및 6에 따르면, 메모리 배열에서의 메모리셀(66)의 판독 및 기록이 설명되어질 것이다.
도6은 판독 싸이클동안 메모리 배열에서의 적용되고 측정된 바이어스들을 설명한다.
첫번째 도(101)는 시간에 대한 워드 라인 바이어스이다. 제2 도(103)는 시간에 대한 센스 증폭기(68)의 제2 입력부(74)에 적용된 센스 증폭기 가능(SAE) 바이어스이다. 제3 도(1051) 및 제4 도(1052)는, 후리 레이어(83)의 자화 및 고정된 레이어(85)의 자화가 같은 방향일 경우, 각각 시간에 대한 비트라인(31)상에서의 전압반응과 시간에 대한 센스 증폭기 입력/출력부(SAIO) 바이어스이다. 제5 도(1071) 와 제6도(1072)는, 후리 레이어(83)의 자화 및 고정된 레이어(85)의 자화가 같은 방향이 아닐 경우, 각각 시간에 대한 비트라인(31)상에서의 전압반응 및 시간에 대한 SAIO 바이어스이다.
첫번째 도(101)에서 나타난 바와 같이, tR1에서, 바이어스 VW는 워드라인 드라이버(80)에 의하여 메모리 셀(66)의 행에 해당하는 워드라인WL(53)에 적용된다. VW는 1V에서 3V범위내에 있다. 이는 상기 배열의 행내부에서 분리 트랜지스터(81)들을 개방시킨다.
세번째 도(1051) 및 다섯번째 도(1071)에 나타난 바와 같이, tR2에서, 바이어스 VB는 기록 드라이버(67)에 의하여 상기 메모리 셀의 열에 해당하는 비트 라인(BL)(31)에 적용된다. 이 예에서, VB는 약 0.4V이다. 메모리 셀의 열에 해당하는 센스라인SL(49)은 그라운드에 유지된다. tR3에서, 바이어스VB는 제거된다.
세번째 도(1051)에 나타난 바와 같이, 이 예에서 비트라인(31)상에서의 전압반응은 약 1ns내에 그라운드로 감소된다. 이는, 후리 레이어(83)의 자화와 고정된 레이어(85)의 자화가 같은 방향일 경우, 상기 MTJ(37)의 자기저항(및 이로 인하여 측정된 전압반응)이 상대적으로 낮기 때문에, 이로 인하여 전압반응이 상대적으로 빠르다.
다섯번째 도(1071)에 나타난 바와 같이, 이 예에서 상기 비트라인(31)에서의 전압반응이 약 2ns 내지 3ns에서 그라운드로 감소한다. 이는, 후리 레이어(83)의 자화 및 고정된 레이어(85)의 자화가 같은 방향이 아닐 경우, 상기 MTJ(37)의 자기 저항(및 이로 인하여 측정된 전압반응)이 상대적으로 높기 때문에, 그로 인하여 전압반응이 상대적으로 느리다.
두번째 도(103)에 나타난 바와 같이, 그 후 tR4에서, SAE 바이어스는 메모리 셀(66)의 열에 해당하는 센스 증폭기(68)에 적용된다. 상기 센스 증폭기(68)가 동작되었을 경우, 상기 비트라인(31)상에서의 전압반응이 기준전압Vref아래인지 여부를 감지한다. Vref는 약 VB의 반일 수 있다. 이 예에서, Vref는 0.2V이다.
세번째 도(1051)에 나타난 바와 같이, 후리 레이어(83)의 자화 및 고정된 레이어(85)의 자화가 같은 방향일 경우, tR4까지 상기 비트라인(31)상에서의 전압반응이 Vref이하로 떨어진다. 이는 센스 증폭기(68)에 의하여 감지된다. 그러므로, 상기 센스 증폭기(68)의 제3 입력/출력부(75)에서 센스 증폭기 입력/출력(SAIO)가 낮게 되도록 맞춰진다.
다섯번째 도(1072)에 나타난 바와 같이, 후리 레이어(83) 및 고정된 레이어(85)가 같은 방향이 아닐 경우, tR4까지 상기 비트라인(31)상에서의 전압반응이 Vref이하로 떨어지지 않는다. 이는 센스 증폭기(68)에 의하여 감지된다. 그러므로, 상기 센스 증폭기(68)의 제3 입력/출력부(75)에서 SAIO가 높게 되도록 맞춰진다.
tR5에서, SAE 바이어스는 제거된다. tR6에서, WL바이어스는 제거된다.
이 예에서, tR1은 1ns, tR2는 2.5ns, tR3는 3.5ns, tR4는 7.5ns, tR5는 9ns, 그리고 tR6는 10ns이다.
이 방식에서, 후리 레이어(83)의 자화의 방향은 센스 증폭기(68)의 제3 입력/출력부의 출력을 결정한다. 만약, 상기 후리 레이어(83)가 상기 고정된 레이어(85)에 같은 방향이라면, 상기 센스 증폭기(68)의 출력은 ‘0’이다. 만약, 상기 후리 레이어(83)가 상기 고정된 레이어(85)에 같은 방향이 아니라면, 상기 센스 증폭기(68)의 출력은 ‘1’이다.
도7은 본원발명에 따른 1기록 싸이클동안 메모리 배열에 적용되는 바이어스들을 설명한다.
일곱번째 도(111)는 시간에 대한 워드라인(WL) 바이어스이다. 여덟번째 도(113)는 시간에 대한 기록 증폭기 가능(WAE)바이어스이다. 아홉번째 도(115) 및 열번째 도(117)는, 후리 레이어(83)의 자화가 고정된 레이어(85)의 자화에 역방향(anti-parallel)으로부터 상기 고정된 레이어(85)의 자화에 동일방향(parallel)일 때까지 스위칭할 때(AP 내지 P 스위칭), 각각 시간에 대한 메모리 셀(66)에 적용된 SAIO바이어스이고, 시간에 대한 비트라인(BL) 및 센스라인(SL)에 적용된 바이어스들이다. 열한번째 도(119) 및 열두번째 도(121)는, 후리 레이어(83)의 자화가 고정된 레이어(85)의 자화에 동일방향(parallel)으로부터 상기 고정된 레이어(85)의 자화에 역방향(anti-parallel)일 때까지 스위칭할 때(P 내지 AP 스위칭), 각각 시간에 대한 메모리 셀(66)에 적용된 SAIO바이어스이고, 시간에 대한 비트라인(BL) 및 센스라인(SL)에 적용된 바이어스들이다.
일곱번째 도(111)에 따르면, 메모리 셀(66)에 데이터를 기록하기 위하여, tW1에서 WL바이어스 VW는 상기 메모리 셀(66)의 행에 해당하는 워드라인(53)에 워드 라인 드라이어(80)에 의하여 적용된다. VW는 1V 내지 3V 범위에 있을 것이다. 이는 배역의 행내에서 분리 트랜지스터들(81)을 개방시킨다.
tW1에서, SAIO바이어스는 상기 메모리셀(66)의 열에 해당하는 센스 증폭기(68)의 제3 입력/출력부(75)에 적용된다. 아홉번째 도(115)에 나타난 바와 같이, AP 내지 P 스위칭을 하기 위하여 상기 SAIO 바이어스는 그라운드에 유지된다. 열한번째 도(119)에 나타난 바와 같이, P 내지 AP 스위칭을 하기 위하여 상기 SAIO 바이어스는 VS에 유지된다. 연결부(72)는 이 신호를 센스 증폭기(68)의 제2 출력부로부터 기록 드라이버(67)의 제1 입력부로 전송한다.
여덟번째 도(113)에 따르면, tW2에서, WAE바이어스는 상기 메모리 셀(66)의 열에 해당하는 기록 드라이버(67)에 적용된다. 이는, 센스 증폭기(68)의 출력SAIO에 의존하여, 상기 기록 드라이버(67)가 바이어스를 비트라인(31) 혹은 센스 라인(49)로 적용할 수 있게 한다.
열번째 도(117)에 따르면, SAIO가 그라운드에 유지된 때, tW2에서, 기록 드라이버(67)가 기충전 바이어스(pre-charging bias)Vp1을 비트라인(31)에 공급하고, 그리고, 센스라인(49)은 그라운드에 유지된다. 그러므로, 상기 기록 드라이버(67) 가 센스라인(49)으로부터 비트라인(31)으로 전류를 이동한다. Vp1은 0.5 내지 1 시간들 사이에 R1·Ico일 것이고, 여기서, R1은 AP상태에서의 MTJ(37)의 저항이고, 그리고, Ico는 DC쓰레숄드 전류이다.
tW4에서, 비트라인(31)에 공급되는 바이어스는 VB1으로 증가된다. VB1은 STT 스위칭을 유발시킬수 있을 정도로 충분하다. VB1의 값은 경로 실험에 의해 인지할 수 있다. 전형적으로, VB1은 0.3 과 0.5 사이에, 기충전(pre-charge) 바이어스VP1이 공급되지 않을 때, 동일한 펄스 지속시간동안 STT 스위칭을 유발시키는데 요구되는 바이어스이다.
열두번째 도(121)에 따르면, SAIO가 VS에 유지된 때, tW2에서, 기록 드라이버(67)가 기충전 바이어스(pre-charging bias)Vp2를 센스라인(49)에 공급하고, 그리고, 비트라인(31)은 그라운드에 유지된다. 그러므로, 상기 기록 드라이버(67)가 비트라인(31)으로부터 센스라인(49)으로 전류를 이동한다. Vp2는 0.5 내지 1 시간들 사이에 R2·Ico일 것이고, 여기서, R2는 P상태에서의 MTJ(37)의 저항이고, 그리고, Ico는 DC쓰레숄드 전류이다.
tW4에서, 비트라인(31)에 적용되는 바이어스는 VB2로 증가된다. VB2는 STT 스위칭을 유발시킬수 있을 정도로 충분하다. VB2의 값은 경로 실험에 의해 인지할 수 있다. 전형적으로, VB2는 0.3 과 0.5 사이에, 기충전(pre-charge) 바이어스VP2가 공급되지 않을 때, 동일한 펄스 지속시간동안 STT 스위칭을 유발시키는데 요구되는 바이어스이다.
tW10에서, BL 혹은 SL 바이어스는 제거된다. tW11에서, WL바이어스는 제거된다.
가급적이면, tW1은 1ns, tW2는 2ns, tW3는 3.535ns, tW4는 4ns, tW5는 4.2ns, tW6는 4.23ns, tW7는 4.885ns, tW8는 5.07ns, tW9는 5.285ns, tW10은 5.7ns, 그리고, tW11은 5.9ns이다.
도8은 P 내지 AP스위칭에 대한 기록 싸이클동안에 상기 MTJ(37)를 통하는 전류IM TJ에 대한 제12 도(125)이다. 종래기술분야에 사용된 전류의 제13 도(127)는 비교를 위하여 나타내어진다.
도면들 9a 및 도9f에 따르면, P 내지 AP스위칭을 위하여 기록 싸이클동안 후리레이어(83)내부에 자화(磁化)들의 동작이 나타내어진다. 도면들 9a 내지 도9f에 따르면, 후리레이어(83)의 3nm x 3nm 영역들내에서 대표적인 자화들이 도시된다.
도면8 및 9a에 따르면, tW1에서, 전류IMTJ는 0이고, 후리 레이어(83)는 초기 자화 구조를 가지는데, 상기 자화들(129)은 동일 방향으로 모두 정렬되고, 그리고, 고정된 레이어(85)(도면4)의 자화에 대해서는 동일방향하다.
도4 및 도8에 따르면, tW2에서, 기 충전전류 Ip는 센스라인(49)(도5)으로부터 비트라인(31)(도5)으로 이동된다. 그러므로, 전류는 고정된 레이어(85)와 후리 레이어(83)에 수직하여, 고정된 레이어(85)로부터 후리 레이어(83)로 흐르고, 그리고, 전자들은 상기 후리 레이어(83)로부터 고정된 레이어(85)로 흐른다. 이것이, 스핀-극성의 전자들이 고정된 레이어(85)로부터 뒤로 확산되고, 후리 레이어(83)로 투입되도록, 유발시킨다.
전류Ip는 STT 스위칭을 위하여 DC 쓰레숄드 전류와 동일하다. 이 예에서, 상기 DC쓰레숄드 전류는 약 1mA이다. 위에 설명된 바와 같이, 나노초(nanosecond) 체계안에서, STT스위칭을 유발시키는 데 요구되는 전류는 상기 DC쓰레숄드 전류보다 더 크다. 그러므로, Ip는 STT스위칭을 유발시킬 수 있을 정도로 충분히 크지 않다. 그러나, 상기 전류 Ip는 후리 레이어(83)내부에 암페어 필드(Ampere field)를 유도한다.
도9b에 따르면, tW3에서 후리 레이어(83)내에 상기 암페어 필드Hp는 제1 중간 자화 구조가 된다. 상기 암페어 필드Hp는 후리 레이어(83)내에 자화들(129)의 C모양의 벤딩(bending)을 유도하여, C모양의 도메인 구조가 된다. 상기 C모양의 도메인 구조에서, 후리 레이어(83)의 짧은 축L1을 따른 자화들(129)은 초기의 자화 구조에서 그들의 방향에 동일방향을 유지한다. 짧은 축L1의 좌측에 위치하도록 제한된 제1 측면상(131)에서의 자화들(129)은 시계방향으로 회전하여, 그 중심라인으로부터 더 떨어져 더 큰 양만큼 회전한다. 짧은 축L1의 우측에 위치하도록 제한된 제2 측면 상(133)에서의 자화들(129)은 시계반대방향으로 회전하여, 그 중심라인으로부터 더 떨어져 더 큰 양만큼 또한 회전한다. 이것이 ‘C’형상으로 정렬한 자화들이 되게 된다.
C모양의 도메인 구조는 후리 레이어(83)에서 자화 행렬을 일으킨다. 그러므로, 후리 레이어(83)의 자화들(129)은, 예컨대 도9a에 나타난 바와 같이, 후리 레이어(83)의 자화들(129)이 초기의 자화 구조, 및 예컨대 도9b에 나타난 바와 같이, 제1 중간 자화 구조에서 후리 레이어의 자화들에서의 그들사이에서 발진한다. 발진들의 주파수는 1 Ghz차수이다.
도8에 따르면, tW4에서, 전류IMTJ는 증가되고, 그리고 전류는 tW5에서 IB에 도달한다. 이 예에서 IB는 3mA이다.
도9c에 따르면, tW6에서 제2 중간 자화 구조가 나타나게 된다. 증가하는 암페어 필드 HB는 C형상의 벤딩을 증폭하고, 그리고 좌측(131)상에 자화들(129)이 시계방향으로 회전되고, 반면에 우측(133)상에 자화들(129)은 시계반대방향으로 회전된다. tW5에서, 후리 레이어(83)의 자화들(129)이 도9c에 나타난 자화들(129)과 도 9a에 나타난 자화들(129)사이에 여전히 발진하고 있는 중이다.
도9d에 따르면, tW7에서, 제3 중간 자화 구조가 나타난다. C형상의 도메인 구조의 대칭성은 깨진다.
도9e에 따르면, tW8에서, 제4 중간 자화 구조가 나타난다. C형상의 벤딩 구 조는 더 이상 나타나지 않고, 그리고 대신에 더 복잡한 도메인 구조가 있다. 전체의 후리 레이어(83)의 넷(net) 자화는, 예컨대 도9a에 나타난 바와 같이, 초기의 자화 구조로부터 시계반대방향으로 회전한다.
도9f에 따르면, tW9에서, 마지막 자화 구조가 나타난다. 대부분의 자화들(129)은 초기 자화 구조는 그들에 반대방향으로(즉, 고정된 레이어(85)에 반대방향으로) 정렬된다. tW8에서, 후리 레이어(83)의 자화들(129)이 더 이상 발진하지 않는다.
tW9와 tW10사이에, 전류 IMTJ는 ‘0’으로 감소되게 된다.
AP 내지 P 스위칭에 대하여, 동일한 전류 펄스가 공급되나, 상기 전류는 반대방향으로 흐른다. 그러므로, 전류는 후리 레이어(83)로부터 고정된 레이어(85)로 흐른다. 이것은, 전자들이 고정된 레이어(85)로부터 후리 레이어(83)로 흐르는 것을 야기시킨다. 고정된 레이어(85)로부터 이동된 전자들이 스핀 극성화되고, 후리 레이어(83)로 투입된다.
AP 내지 P 스위칭에 대하여, 더 낮은 전류들이 공급될 수 있다. 이는, 고정된 레이어(85)를 통하여 전자들을 이동하는 것과, 그들을 직접 후리 레이어(83)로 투입시키는 것이, 고정된 레이어(85)로부터 전자들을 확산시킨 다음 그들을 후리 레이어(83)로 투입시키는 것보다 효율적이기 때문이다. AP 내지 P스위칭에 대하여, 이 예에서, Ip는 0.4mA, 그리고 IB는 1.2mA이다.
도8에 따르면, 전형적인 종래 기술분야의 기록 싸이클은 전류(127)를 IPR값으로 가속하고, 이 값에서 주어진 지속시간동안 전류를 유지하며, 그리고 상기 전류(127)를 0으로 감속하는 것을 포함한다. 도8에 나타난 바와 같이, 기 충전 전류가 적용되는 때에 STT스위칭을 유발시키는 데 요구되는 전류IB는, 균일한 전류 펄스(127)를 위하여 요구되는 전류 IPR보다 더 낮다. 이는 C형상의 도메인 구조가 후리 레이어(83)내에 자화 행렬을 일으키게 되기 때문이다. 위에서 설명된 방법을 사용하여 STT스위칭을 유발하는데 요구되는 상기 전류IB는, 균일한 전류 펄스를 사용하여 STT스위칭을 유발시키는 데 요구되는 전류 IPR의 30% 내지 40%만큼 작을 수 있다.
도면들 10a 및 도10b에 따르면, 기 충전 전류를 가지고 또는 가지지 않고 STT스위칭에 대한 각각의 동작 결과들이 나타내져 있다. 동작은 OK의 온도에서 STT 스위칭이 있다. 상기 동작결과들은 펄스 지속시간의 역수(tp -1)에 대하여 STT스위칭을 위하여 요구되는 정상화된 전류(I/Ico-1)를 보여준다.
특히, 도10a에 따르면, AP 내지 P스위칭을 하기 위하여, 지속시간 2ns의 기 충전 전류 펄스와 DC쓰레숄드의 크기가 MTJ를 통하여 통과된 때 주어진 펄스 지속시간동안 스위칭 전류(129)는, 기충전 전류 펄스가 사용되지 않을 때 스위칭 전류(133)보다 작은 30%까지 상승할 수 있다.
특히, 도10b에 따르면, P 내지 AP스위칭에 대하여, 지속시간 2ns의 기충전 전류펄스 및 DC쓰레숄드의 크기가 MTJ를 통하여 통과된 때, 주어진 펄스 지속시간동안 스위칭 전류(113)는 또한, 기충전 전류 펄스가 사용되지 않은 때 요구되는 스위칭 전류(135)보다 작은 30%까지 상승할 수 있다.
게다가, 중요하게 기충전전류를 사용하는 것은 나노초 체계에서 확률분포를 감소한다. 그러므로, MRAM들에서 기록 전류 마진은 확장될 수 있다.
장치 제조
도면들 11a 내지 11g에 따르면, 도면들 3a 내지 3d에 나타난 메모리 배열을 제조하는 방법이 설명될 것이다. 도면들 11a, 11c, 11e 및 11g는 제조공정의 단계들동안 B-B'라인을 따른 도3a에서 나타난 메모리 배열의 횡단면을 나타낸다. 도면들 11b, 11d, 11f 및 11h는 제조공정의 단계들동안 메모리 배열이 C-C'라인을 따른 도3a의 횡단면을 나타낸다.
우선 도면들 11a와 11b에 따르면, STI 에칭 과정은 유전체 물질로 가득찬 실리콘 기판(45)내에 얕은 홈(shallow trench)들을 제작하는 데 사용된다. STI영역들을 포함하지 않는 기판의 영역들이 활성영역들(43)을 정의한다.
게이트 절연 레이어들(53a) 및 워드라인들(53)은 기판 및 STI영역들상에 게이트 적체들을 형성하기 위하여 순차적으로 적체된다. 게이트 스페이서들(53b)은 측벽들상에, 그리고 게이트 적체의 상부에 형성된다. 불순물 이온들이 분리 트랜지스터들에 대하여 소스 영역(61)과 드레인 영역들(63)을 형성하기 위하여 기판으로 주입된다.
도면들 11c 및 11d에 따르면, 제1 절연매트릭스(55)가 기판의 전체 표면상에 형성된다. 제1 절연매트릭스(55)는 연속적으로 패턴되고, 각 드레인 영역(63)의 부분을 노출시키는 바이어들(vias, 51)을 개방하기 위하여 에칭된다. 하나 또는 그 이상의 전도 레이더들은 그 다음 기판상에 형성되고, 상기 바이어들(51)을 채운다. 전도 레이어의 상위 부분은 그 다음에, 상기 바이어들(51)내에 형성되는 것을 제외한 모든 전도 레이어를 제거하고, 그리고 제1 절연 매트릭스(55)의 상위 표면을 노출시키기 위하여, 전형적으로 평탄화공정을 사용하여, 제거된다.
또 다른 전도 레이어는 그 다음 제1 절연 매트릭스(55)상에 형성된다. 상기 전도 레이어는 패터닝되고 그 다음, 워드라인들에 수직으로 뻗어있고 바이어(51)내에 전도 레이어를 접촉하는 센스라인들을 형성하도록, 에칭된다. 제2 절연매트릭스(50)는 그 다음 구조상에 형성된다. 바이어들(51)에 대하여 위에 설명된 것과 비슷한 방식으로, 바이어들(41)은 각각의 소스 영역(61)의 표면을 접촉하기 위한 제1 절연매트릭스 및 제2 절연매트릭스내에 형성된다.
도면들 11e 및 11f에 따르면, 전도 레이어는 기판상에 형성된다. 상기 전도 레이어는 그 다음 패터닝되고, 바이어들(41)을 접촉하는 하부 전극들(39)을 형성하기 위해 에칭된다.
MTJ(37)들은 그 다음 아래 단계들에 따라서 제조된다.
버퍼레이어(89)와 반강자성의 고정하는 레이어(87)는 일련으로 배치된다. 상기 고정하는 레이어(87)의 자화는 그것에 열을 가하고, 외부자기장을 그것에 적용 함으로써 구비되며, 고정하는 레이어(87)가 차가워지는 것과 같이 유지된다. 상기 제1 강자성 부(sub) 레이어(91), 반강자성의 커플링 레이어(95) 및 제2 강자성 부레이어(93)가 그 다음 고정하는 레이어위에 일련으로 배치된다.
격벽 물질은 그 다음 배치된다. 그것은 물질을 r-f 스퍼터링 하거나, 마그네슘을 배치하고 플라즈마 산화 같은 과정으로 마그네슘을 산화하여 줌으로써, 달성될 수 있다.
강자성의 후리 레이어(83)는 그 다음 배치된다. 캐핑 레이어(82)는 강자성 후리 레이어(83) 상에 배치된다.
결국의 적층은 그 다음 상기 MTJ(37)들을 형성하기 위하여 셀들로 패터닝된다. 패터닝은 피복 캐핑 레이어상에 포토레지스트(photoresist)의 패터닝하기 위하여 포토 리소그래피(photolithography)를 사용하여 포토레지스트의 레이어를 배치시킴으로써, 그리고 피복되지 않는 물질을 제거하여줌으로써 이행될 수 있다.
도11g 및 도11h에 따르면, 제3 절연매트릭스(123)는 그 다음 상기 MTJ(37)를 포함하는 기판의 상부표면위에 형성된다. 상기 제3 절연매트릭스(123)는 캐핑 레이어들(82)의 표면들을 노출시키는 비트 라인 접촉 홀들(125)을 형성하도록 패터닝된다. 전도 레이어는 그 다음 기판상에, 그리고 비트 라인 접촉 홀들(125)내부에 형성된다. 상기 전도 레이어는 그 다음 패터닝되고, 상기 비트 라인 접촉 홀들(125)을 덮고 센스 라인들(49)에 동일방향한 비트 라인들(31)을 형성하기 위하여 에칭된다.
위에 설명된 제조과정에서, 전도 레이어들은 화학적 증기 증착(chemical vapour deposition), 물리적 증기 증착(physical vapour deposition), 플라즈마 강화 화학적 증기 증착(plasma enhanced chemical vapour deposition), 또는 스퍼터링과 같은 기술분야에서 잘 알려진 방법을 사용하여 형성될 수 있다.
제2 실시예
장치 레이아웃
도면들 12a 내지 12c에 따르면, 메모리 배열의 제2 실시예가 나타난다. 상기 메모리 배열은 MRAM이다.
특히 도12a에 따르면, 복수의 비트 라인들(201)은 x축으로 정의되는 제1 방향으로 정렬된다. 상기 비트라인들(201)은, 이 예에서 상기 배열의 열들인, 상기 배열의 제1 차원으로 정의한다.
복수의 MTJ들(207)이 제공된다. 상기 MTJ들(207)은 MTJ들(207)이 제1 실시예에 대하여 위에서 설명된 것과 같이 같은 구조를 가진다. 상기 MTJ들(207)은 상기 비트 라인들(201)에 동일방향한, 즉 x축과 동일방향인 자기의 쉬운 축으로 정렬된다.
특히, 도12b에 따르면, 각각의 MTJ(207)는 비트라인(201)의 하부측에 연결된다. 그리하여,상기 MTJ들(207)은 전기적으로 보조 전류 라인들(203)로부터 분리된다.
특히, 도12a에 따르면, 각 MTJ는 하부전극(209)으로 연결된다. 상기 하부전극(209)은 길고 짧은 측면들을 가지는 x-y평면에서 사각형이다. 상기 하부전 극(209)의 길고 짧은 측면들은 거의 상기 MTJ(207)의 길고 짧은 축들만큼 같은 크기를 가진다.
특히, 도12b에 따르면, 바이어(211)는 각각의 하부 전극(209)을 기판(215)상에 활성영역(213)으로 연결한다.
상기 활성영역들(213)은 STI 영역들(216)에 의하여 기판(215)상에서 서로로부터 전기적으로 분리된다.
특히, 도11b에 따르면, 센스라인(217)은 각 비트라인 아래로 뻗어있다. 상기 센스라인(217)은 비트라인들(201), MTJ들 또는 하부 전극들(209)를 접촉하지 않는다. 바이어(219)는 센스라인(217)을 활성영역(213)으로 연결한다.
특히, 도12a에 따르면, 각 센스라인(217)은 종축(longitudinal axis)에 대하여 좌우로 조직된다. 상기 종축은 x축에 대하여 동일방향이다. 각 활성 영역(213)은 또한 x축에 동일방향인 종축에 대하여 좌우로 조직된다.
센스 라인(217)의 조직의 피치(pitch)는 활성 영역(213)의 조직의 피치와 동일하다. 상기 조직들은 상기 센스 라인(217)의 조직 및 상기 활성영역(213)의 조직은 일치하고, 바이어들(219)에 의하여 접촉되도록 하는 단계에서 180°이다.
센스 라인(217) 및 활성영역(213)은 상호간에 멀리 떨어져 있으며, 하부 전극들(209)을 상기 활성영역(213)에 연결하는 바이어들(211)이 제공된다. 그러므로, 상기 센스라인(217)이 상기 하부전극(209)을 상기 활성 영역(213)으로 연결하는 상기 바이어들(211)로부터 공간적으로 분리된다.
특히, 도12c에 따르면, 복수의 워드라인들(221)은 기판(215)상에 제공되고, 게이트 옥사이드(221a)에 의하여 그로부터 분리된다. 상기 워드라인들(221)은 비트 라인들(201)에 수직이다. 상기 워드라인들(221)은 y축으로 정의된 제2 방향으로 정렬된다. 상기 워드라인들(221)은 절연매트릭스(223)에 의하여 상기 센스라인들로부터 분리된다. 각각의 워드라인(221)은 상기 센스라인(217)을 상기 활성영역(213)으로 연결하는 바이어들(219)과 상기 하부전극(209)을 상기 활성영역(213)으로 연결하는 바이어들(211)사이에 제공된다.
워드라인들(221)은, 이 예에서 배열의 행들인, 상기 배열의 제2 차원을 정의한다. 두개의 워드 라인들(221)은 각 MTJ(207)를 위하여 제공된다. 그러므로, 상기 배열의 각 행은 MTJ들(207)중 행의 한 측면상에 두개의 워드라인들(221)에 의하여 정의된다.
특히 도12c에 따르면, 소스영역(227)은 하부전극(209)을 활성 영역(213)으로 연결하는 각각의 바이어(211)아래에서 상기 활성영역(213)내에 제공된다. 드레인 영역(229)은 센스라인(217)을 상기 활성영역(213)으로 연결하는 각각의 바이어(219)아래에서 상기 활성영역(213)내에 제공된다. 각 소스 영역(227)과 드레인 영역(229)사이에 전도는 상기 영역들사이에 워드라인(221)을 통하여 발생한다. 그러므로, 상기 워드라인(221)은 분리 트랜지스터(223)의 게이트(231)로서 제공한다.
두 개의 트랜지스터(223)들은 각 MTJ(207)를 위하여 제공되고, 그러므로 각각의 메모리 셀(235)은 하나의 MTJ(207)와 두개의 트랜지스터들(233)에 의해 정의된다. 각 트랜지스터(233)의 드레인 영역(229)은 이웃하는 메모리 셀들(235)사이에 공유된다. 각 메모리 셀(235)의 영역은 8F2이다.
메모리 배열의 특징적 크기F는 50nm 및 100nm이다.
도13에 따르면, 메모리 배열을 위한 제어회로가 나타난다.
기록 드라이버(236)와 센스 증폭기(237)는 메모리 배열의 각 열을 위하여 제공된다. 각 비트 라인(201)은 각각의 기록 드라이버(236)의 제1 출력부(238)에 연결된다. 각 센스 라인(217)은 상기 각각의 기록 드라이버(237)의 제2 출력부(239)에 연결된다. 각 비트 라인(201)은 또한 각각의 센스 증폭기(237)의 제1 입력/출력부분(240)에 연결된다.
연결부(241)는 센스 증폭기(237)의 제2 출력부와 각각의 기록 드라이버(236)의 제1 입력부사이에 제공된다.
기록 드라이버(236)는 기록 증폭기 가능(WAE) 전압을 적용하기 위하여 제2 입력부(242)를 가진다.
센스 증폭기(237)는 센스 증폭기 가능(SAE) 전압을 적용하기 위하여 제2 입력부(243)를 가진다. 상기 센스 증폭기(237)는 센스 증폭기 입력/출력(SAIO) 전압을 적용하기 위한 제3 입력/출력부분(244)을 가진다.
단독 워드 라인 드라이버(245)가 제공된다. 각 워드라인(221)은 워드 라인 드라이버(245)의 각각의 출력부에 연결된다.
각각의 MTJ(207)는, 상기 MTJ(207)의 한쪽 측면에 두 개의 트랜지스터들(223)중 하나를 통하여, 동일 열에서 비트 라인(201)을 센스라인(217)으로 연결 한다. 각 분리 트랜지스터(233)의 베이스는 단독 워드 라인(221)에 연결된다. 전류는, 바이어스가 메모리 셀(235)의 행을 정의하는 두 개의 워드라인들(221)에 적용된 때, 그리고, 바이어스가 상기 MTJ(207)의 열을 정의하는 비트 라인(201) 혹은 센스 라인(203)에 적용된 때, 상기 MTJ(207)를 통하여 흐를 것이다. 이런 방식으로, 각 MTJ(207)는 두 개의 워드라인들(221)과 단독의 비트 라인(201) 또는 센스 라인(217)에 의하여 주소지정을 할 수 있다.
두 개의 워드라인들(221)에 의한 각 MTJ(207)를 주소 설정하는 것은 분리 트랜지스터들(233)을 통하여 전류를 감소시킨다. 이는, 분리 트랜지스터들(233)의 최대 통과 전류가 STT스위칭에 사용될 수 있는 전류에서 상위의 범위에 위치하므로, 유리할 수 있다.
장치 동작
도면들 12a 내지 12c에 나타난 메모리 셀의 판독 및 기록은 도면들 3a 내지 3d에 나타난 메모리 셀에 대하여 앞서 설명된 것과 동일하다.
장치 제작
도면들 12a 내지 12c에 나타난 메모리 셀에 대한 제작 과정의 단계들은 도면들 3a 내지 3d에 나타난 메모리 셀에 대하여 앞서 설명된 것과 동일하다.
선택적인 MTJ 구조
도14에 따르면, x-z평면을 통하여 얻은 선택적인 MTJ(247)의 횡단면이 나타나 있다. 상기 MTJ(247)는 제1 실시예에서 MTJ(37) 또는 제2 실시예에서 MTJ(207)를 대신하여 사용될 수 있다.
상기 MTJ(247)는 후리 레이어(249), 터널 격벽 레이어(251), 및 고정된 레이어(253)을 포함한 어떤 순서의 레이어들을 포함한다. 예를 들면, 상기 후리 레이어는 기판으로부터 가장 멀고, 고정하는 레이어는 기판과 밀접하다.
후리 레이어(249)는 강자성의 물질을 포함한다. 상기 후리 레이어(249)는 상대적으로 낮은 보자력을 가져서, 스위칭 전류 혹은 자기장의 어플리케이션상에서 스위칭될 수 있다.
터널 격벽 레이어(251)는 마그네슘 옥사이드(MgO)같은 절연물질로 형성되고, 전자들이 그것을 통하여 통과할 수 있도록 충분히 얇다.
고정된 레이어(251)는 강자성의 물질을 포함한다. 상기 고정된 레이어(251)는 후리 레이어(249)보다 더 얇다. 이것은 후리레이어보다 더 높은 보자력을 제공한다. 그러므로, 후리 레이어(249)는 스위칭 전류의 어플리케이션상에서 스위칭할 수 없고, 자기장을 보조할 수 있으며, 그리고 상기 고정된 레이어(251)는 스위칭 전류의 어플리케이션상에서 스위칭할 수 없고, 자기장을 보조할 수 없다.
도15에 따르면, 또하나의 선택적인 MTJ(255)의 x-z평면에서 횡단면을 나타낸다. 상기 MTJ(255)는 또한 제1 실시예에서 MTJ(37) 혹은 제2 실시예에서 MTJ(207)대신에 사용될 수 있다.
MTJ(255)는 후리 레이어(257), 터널 격벽 레이어(259), 고정된 레이어(261) 및 고정하는 레이어(263)을 포함한 어떤 순서의 레이어들을 포함한다. 예를 들면, 상기 후리 레이어는 기판으로부터 가장 멀고, 고정하는 레이어는 기판과 밀접하다.
후리 레이어(257)는 강자성의 물질을 포함한다. 상기 후리 레이어(257)는 상대적으로 낮은 보자력을 가져서, 스위칭 전류 혹은 자기장의 어플리케이션상에서 스위칭될 수 있다.
터널 격벽 레이어(259)는 마그네슘 옥사이드(MgO)같은 절연물질로 형성되고, 전자들이 그것을 통하여 통과할 수 있도록 충분히 얇다.
고정된 레이어(261)는 강자성의 물질을 포함한다. 상기 고정된 레이어(261)는 상대적으로 높은 보자력을 가져서, 스위칭 전류 혹은 자기장의 어플리케이션상에서 스위칭되지 않는다.
고정하는 레이어(263)는 반강자성의 물질을 포함한다. 상기 고정하는 레이어(263)는 자기장 혹은 스위칭 전류의 어플리케이션상에서 스위칭하는 것으로부터 고정된 레이어(261)의 자화를 막기 위하여, 상기 고정된 레이어(261)의 자화를 고정한다.
선택적인 MTJ들(247, 255)은, 제1 실시예에서 사용된 MTJ(37) 및 제2 실시예에서 사용된 MTJ(207)보다 더 간단한 구조의 장점을 가진다. 그러므로, 상기 선택적인 MTJ들(247, 255)은 제작하기가 더 간단하다. 그러나, 자기저항 비율을 나타내지 않는 상기 선택적인 MTJ들(247, 255)은 MTJ(37) 및 MTJ(207)처럼 나타내는 것만큼 높다.
또 하나의 예(미도시)에서, MTJ는 후리 레이어를 덮는 부가적인 강자성의 레 이어로 제공된다. 상기 부가적인 강자성의 레이어는 비자기 전도체에 의하여 강자성의 레이어로부터 분리된다. 상기 부가적인 강자성의 레이어는, 전류가 고정된 레이어로부터 후리 레이어로 흐를 때, 상기 후리 레이어로 투입된 스핀 평탄화된 전자들의 배합을 증가시킬 수 있다.
아직 또 하나의 예(미도시)에서, 스핀 밸브(valve)는 MTJ대신에 제공된다. 상기 스핀 밸브는, 비자기 전도체에 의하여 분리된 강자성의 후리 레이어 및 강자성의 고정된 레이어를 포함한, 어떤 순서의 레이어들을 포함한다.
그것은 많은 응용들이 위에서 설명된 실시예들로 제조될 수 있을 것이다.
예를 들면, 전류 펄스의 기충전 구역의 지속시간 및 값이 MTJ의 구성에 의존하여 조절될 수 있다.상기 전류 펄스의 기 충전 구역의 요구되는 지속시간은 후리 레이어의 길버트 댐핑 상수(Gilbert damping constant)와 관련되어 있다.
게다가, 비트라인과 센스 라인에 대하여 MTJ들의 방향은 다양해질 수 있다.
MTJ의 지격들이 또한 다양해질 수 있다. 그러나, 타원형의 횡단면을 가지는 MTJ는 제공된 자기 형상의 비등방성(anisotropy)으로 인하여 향상된 열적 안정성을 가진다.
본 발명에 따른 자기 메모리 장치에 기록하는 방법은 멀티 레이어 구조를 스위치하는데 요구되는 전류를 크게 감소시킬 수 있고, 이는 상기 메모리 장치의 전 체 전력소비를 상당히 증가시킴이 없이 달성될 수 있다.
또한, 상기 자기 메모리 장치에서, 더 낮은 스위칭 전류가 사용될 수 있다. 또한, 상기 스위칭 전류의 확률은 감소될 수 있다.

Claims (20)

  1. 자기 메모리 장치에 기록하는 방법에 있어서,
    상기 자기 메모리 장치는, 제1(31; 201) 및 제2(49; 217) 리드와, 멀티 레이어 구조(37; 207; 247; 255)에서, 상기 리드의 사이에 배치되고, 제1의 비교적 높은 저항상태 및 제2의 비교적 낮은 저항상태를 나타내고, 소정의 지속시간 및 크기의 단일 펄스의 인가에 따라 상기 제1의 상태로부터 제2의 상태로 전환할 수 있고, 상기 단일 펄스의 크기는 상기 멀티 레이어 구조를 전환하는데 필요한 최소전류의 크기이고, 또한, 펄스의 지속시간에 좌우되는 쓰레숄드(threshold) 전류의 크기 Ipr이고,
    상기 방법은,
    우선 상기 쓰레숄드 전류의 크기보다 작은 제1 크기의 전류 Ip의 제1 펄스를 상기 멀티 레이어 구조의 내에 흘리고,
    계속하여, 상기 멀티 레이어 구조의 내에 흐르는 전류값을 상기 Ip보다 증가시켜 Ib(단, Ib〈 Ipr)로 하고, 상기 쓰레숄드 전류의 크기 Ipr 보다 작은 제2 크기의 전류의 제2의 펄스를 흘리는 것으로,
    상기 제1의 펄스-펄스 시간폭은 10ns미만이고 또한, 상기 제2 펄스-펄스의 시간폭은 10ns미만으로,
    상기 Ip의 값은 Ipr 값의 0.1부터 0.5 사이의 값인 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  2. 제1항에 있어서,
    상기 멀티 레이어 구조를 통하여 상기 제1 크기의 전류가 통과하는 단계는, 제1 크기의 상기 멀티 레이어 구조를 통하여 상기 소정의 지속 시간보다 작은 지속시간동안 상기 쓰레숄드 전류크기보다 작은 전류를 통과시켜주는 단계를 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 멀티 레이어 구조를 통하여 상기 제1 크기의 전류가 통과하는 단계는, 멀티레이어 구조를 통하여 상기 소정의 지속 시간의 0.1 및 0.4사이에서 상기 전류를 통과시켜주는 단계를 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 멀티 레이어 구조를 통하여 상기 제1 크기의 전류가 통과하는 단계는, 상기 멀티 레이어 구조를 통하여 상기 지속시간동안 고정된 레벨에서 상기 전류를 통과시켜주는 단계를 포함하는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  7. 제1항에 있어서,
    상기 멀티 레이어 구조를 통하여 상기 제1 크기의 전류가 통과하는 단계는, 제1 크기의 상기 멀티 레이어 구조를 통하여 상기 멀티 레이어 구조를 스위치하는데 필요한 최소한의 DC전류인 DC 쓰레숄드 전류보다 작거나 동일한 상기 전류를 통과시켜주는 단계를 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  8. 제1항에 있어서,
    상기 멀티 레이어 구조를 통하여 상기 제2 크기의 전류가 통과하는 단계는, 제1 크기의 상기 멀티 레이어 구조를 통하여 1ns와 2ns사이의 지속시간동안 상기 쓰레숄드 전류 크기보다 적은 전류를 통과시켜주는 단계를 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  9. 제1항에 있어서,
    상기 전류를 증가시켜주는 단계는,
    상기 전류를 상기 쓰레숄드 전류 크기의 0.3과 0.5사이에서 제2 크기로 증가시켜주는 단계를 포함하는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  10. 제1항에 있어서,
    상기 전류를 증가시켜주는 단계는,
    상기 전류를 주어진 레벨로 증가시켜주고, 상기 전류를 상기 소정의 지속시간보다 작은 한주기동안 그 레벨에서 유지시켜주는 단계를 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  11. 제1항에 있어서,
    상기 전류를 증가시켜주는 단계는,
    상기 전류를 주어진 레벨로 증가시켜주고, 상기 전류를 상기 소정의 지속시간의 0.1과 0.4사이에서 한주기동안 그 레벨에서 유지시켜주는 단계를 포함하는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  12. 삭제
  13. 제1항에 있어서,
    상기 전류를 증가시켜주는 단계는,
    상기 전류를 주어진 레벨로 증가시켜주고, 상기 전류를 고정된 레벨에서 유 지시켜주는 단계를 포함하는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  14. 제1항에 있어서,
    상기 전류를 베이스 전류 레벨에서부터 주어진 전류레벨로 등가속시켜주는 단계를 더 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  15. 제1항에 있어서,
    상기 전류를 0 전류레벨에서부터 주어진 전류레벨로 등가속시켜주는 단계를 더 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  16. 제1항에 있어서,
    상기 전류를 주어진 전류레벨로부터 제2 크기까지, 전류레벨의 크기를 등가속시켜주는 단계를 더 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  17. 제1항에 있어서,
    상기 전류를 제2 크기의 전류 레벨로부터 제2 크기의 전류레벨보다 더 낮은 전류레벨로 등가속시켜주는 단계를 더 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  18. 제14항에 있어서,
    상기 전류를 제2 크기의 전류레벨로부터 베이스 전류레벨로 등가속시켜주는 단계를 더 포함하여 구성되는 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  19. 제1항에 있어서,
    상기 멀티레이어 구조를 스위칭하는데 필요한 상기 쓰레숄드 전류 크기 I는,
    I=Ic0(1+C·tp -1)
    Ic0는 멀티레이어 구조를 스위칭하는데 필요한 최소한의 DC전류가 되는 DC쓰레숄드 전류이고, C는 상수, tp는 펄스의 지속시간
    인 것을 특징으로 하는 자기 메모리 장치에 기록하는 방법.
  20. 제1 및 제2 리드들;
    상기 리드들사이에 배열된 자기저항의 멀티 레이어 구조를 포함하고, 상기 멀티레이어 구조는 저항이 높은 제1 상태(고저항상태)와 저항이 낮은 제2 상태(저저항상태)를 갖는 자기다층막이 자기 메모리 소자에 포함되어 있고, 상기 멀티 레이어 구조는 펄스의 주어진 지속시간과 크기에 반응하여 제1 상태로부터 제2 상태로 바꿀수 있고, 상기 펄스 크기는 상기 멀티 레이어 구조를 스위치하는데 필요한 최소한의 전류 크기이고 상기 펄스의 지속시간에 좌우되는 쓰레숄드 전류의 크기인 자기 메모리 장치와,
    청구항 1∼2, 4, 6∼11, 13∼19 중 어느 한 항에 의한 자기 메모리 장치에 기록하는 방법을 수행하기 위하여 설계된 자기 메모리 장치를 제어하기 위한 회로를 포함하는 것을 특징으로 하는 메모리.
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