TWI310554B - Magnetic memory device and the writing method thereof - Google Patents

Description

1310554 (1) 九、發明說明 【發明所屬之技術領域】 本發明係相關於磁性記憶體裝置，尤其是相關於磁性 隨機存取記憶體’但非僅有的。本發明又相關於寫入磁性 記憶體裝置之方法。 【先前技術】 B 磁性隨機存取記憶體（MR AM )的出現爲長期和短期 資料儲存二者的發展邁出大有可爲的一步》MR AM具有非 揮發性的優點，同時具有比快閃記憶體的耗能低，讀寫時 間快之優點。MR AM又具有比經常使用的揮發性記憶體動 態RAM ( DRAM )和靜態RAM ( SRAM )低的耗能，並且 讀寫時間快於DRAM的讀寫時間。 習知MRAM胞元包含磁性元件，該磁性元件具有由 非磁性層分開的鐵磁自由層和鐵磁固定層。固定層具有極 φ 高的矯頑磁性，使得在應用寫入磁場時其磁化保持固定。 自由層具有極低的矯頑磁性，使得在應用寫入磁場時其磁 化可改變。 爲了寫入MRAM胞元，寫入磁場被應用到將自由層 的磁化轉換成與固定層平行或非平行。自由層顯現出磁滯 作用’因此，當磁場被移除時，其磁化維持不變。此產生 非揮發性記憶體。 爲了讀取MRAM胞元的狀態，經由磁性元件驅動小 電流。當自由層和固定層的磁化非平行時，磁性元件的磁 -5 - (2) 1310554 阻將比在自由層和固定層的磁化平行時高。以此方式，磁 性元件的狀態可由量測其電阻加以決定。 - S. Tehrani等人於IEEE的磁學會刊第36冊第5號（ % 2000年九月）ρ·27 5 2-27 5 7之“磁性穿隧接面MRAM的近 來發展”中說明習知MRAM ° 此種習知MR AM有著當MR AM胞元尺寸變小時轉換 自由層的磁化所需之磁場增加的不利點。因此，當胞元尺 φ 寸減少時，裝置的耗能增加。 用於寫入磁性元件的另一技術是自旋傳輸力矩（STT )轉換。J.C. Slonczewski 於 ρ· 9353、phys. Rev. B、 V ο 1 · 5 4 ( 1 9 9 6 )之“磁性多層的電流驅動激勵”中說明 STT轉換。爲了轉換自由層的磁化，經由與自由和固定層 的面垂直之磁性元件驅動電流以取代施加磁場。當從自由 層驅動電流到固定層時’此能夠產生藉由流經固定層的電 子將自旋極化電子注入到自由層，或當從固定層驅動電流 φ 到自由層時，藉由從固定層8 5散射的電子將自旋極化電子 注入到自由層。 當注入自旋極化電子到自由層時，它們的自旋角動量 與自由層中的磁矩相互作用。電子傳輸一部份它們的自旋 角動量到自由層。當自旋極化電流足夠大時，此產生轉換 自由層的磁化。 技術報告的V L S I技術摘要之2 0 0 5專題論文集p 1 8 4的 W.C. Jeong等人之“使用場輔助電感開關之高度可調整 MRAM”中說明使用STT轉換之MRAM。 (3) 1310554 當胞元尺寸降低時，STT轉換所需的電流減少。因此 ’利用STT轉換可貫現局密度MRAM。就DC電流而言， 用於S T T轉換的臨界電流密度有賴於材料常數，諸如飽 和磁化、Gilbert的阻尼常數、及固定和自由層兩者的自 旋極化等。然而’毫微秒脈衝所需的電流大大高於D c臨 界電流。毫微秒制所需的電流指定如下 1 = hoO' + C ·{ρ ') ( 1 ) 其中C爲常數’及。爲DC臨界電流。根據上述等式 (1 )’轉換1 n s脈衝的磁化所需的電流是d C臨界電流的四 倍。因此，具有快速寫入時間的STT轉換MRAM之耗能 會很大。 在2005年IEEE國際電子裝置會議ρ.9ΐ之M. Hosomi 等人的”具有自旋力矩傳輸磁化開關之新型非揮發性記憶 體”中說明另一 MRAM，其表示在毫微秒制中STT轉換所 需的電流明顯增加。 在 Appl. Lett.、86、pp. 0 6 2 5 0 5 (2 0 0 5 )之 T. Devolder 等人的”在毫微秒下加速自旋傳輸轉換之預先充電策略”說 明MR AM除了短RF電流脈衝之外施加DC偏壓電流。此 能夠降低在毫微秒制中 STT轉換所需的電流。然而，使 用DC偏壓電流明顯地增加MR AM的總耗能。 此外，使用STT轉換的MRAM在轉換電流中具有固 有的機率分布。這是因爲熱波動所產生的自由層之最初磁 化方向的分布所導致。爲了確保無錯誤轉換’在所有 M R A Μ胞元中，增加轉換電流。此外，寫入電流和讀取電 1310554 (7) 與位元線3垂直排列之複數數位線5的其中之一的各個交叉 點之間具有磁性穿隧接面（MTJ )〗。因此，以位元線3定 • 義陣列的各列，及以數位線5定義陣列的各行。 、 MTJ 1與位元線3電接觸。然而，MTJ 1以絕緣矩陣18 與數位線5電絕緣。 MTJ 1具有位於MTJ 1的平面上（此處定義作x-y面 )之磁性易軸（easy axis)，及位於MTJ 1的平面上之磁 φ 性難軸（hard axis )。在此例中，磁性易軸被定義成平行 於X軸，及磁性難軸被定義成平行於y軸。位元線3被校 直成平行於Μ T J 1的易軸，即校直成平行於X軸。數位線 5被校直成平行於M T J 1的難軸，即校直成平行於y軸。 各個MT】1位在下電極7上。各個下電極7連接到隔離 電晶體9、9a、9b。各個隔離電晶體9、9a、9b連接到感 測線（未圖示）。字元線1 1變成平行於數位線5，即平行 於y軸。在單一行中，各個位元線1 1連接到所有電晶體9 、9 a、9 b的閘極。 圖2爲沿著A-A’線所取的MRAM陣列之一列的兩相鄰 記憶體胞元之橫剖面圖。各個記憶體胞元〗3 a、1 3 b係由 —電晶體9a、9b和一 MTJ la、lb所形成。爲了最小化胞 元區，在相鄰胞元13a、13b之間共享各個隔離電晶體9a 、9b的源極1 5。將感測線1 7連接到隔離電晶體9a、9b的 源極1 5。 如上述，將兩MTJ 1 a、1 b連接到位元線3。各個MT J la、lb經由各自的下電極7a、7b連接到電晶體9a、9b的 -11 - 1310554 (8) 汲極19a、19b。將字元線1 la、1 lb連接到各個電晶體9a 、9 b的閘極2 1 a、2 1 b。數位線5 a、5 b變成在各個Μ T J 1 a - 、1 b下面。藉由絕緣矩陣1 8將數位線5 a、5 b與下電極7 a 、 、7b分開。 各個MTJ la、lb包含自由層23、固定層25、及自由 層23和固定層25之間的薄介電屏障27。固定層29耦合於固 定層25。自由層23是具有較低矯頑磁性之鐵磁層。固定層 0 25是具有較高橋頑磁性之鐵磁層。介電屏障27具有電子能 夠穿隧過去之厚度。固定層2 9是反鐵磁層並且防止固定層 25的磁化被轉換。 介電屏障27包含氧化鋁（A10x )並且具有大約20人 的厚度。自由層23和固定層25係由鐵鎳（NiFe)所形成。 固定層29可由鐵錳（FeMn )或銥錳（IrMn )形成。 裝置操作 φ 現在將說明習知技術記憶體胞元之讀寫。 爲了寫入記億體胞元1 3 a，無偏壓施加到字元線1 1 a， 使得電晶體9a板斷。因此，無電流能夠流經MTJ 1 a。然 後驅動電流經過位元線3。此沿著Μ T】1 a和Μ T】1 b二者 的磁性難軸產生磁場Η !。又驅動電流經過數位線5 a。此 沿著MTJ 1 a的磁性易軸產生磁場H2。 由位元線3所產生的磁場山大約是轉換自由層23的磁 化所需之磁場的一半。數位線5a所產生的磁場H2也大約 是轉換自由層2 3的磁化所需之磁場的一半。兩磁場Η !和 -12- 1310554 Ο)

Hz的總和剛好超過自由層23的轉換臨界値。 因此’在MTJ 1 b四周所產生的磁場不足以使自由層 • 2 3轉換。然而，在μ T J 1 a四周所產生的磁場足夠使自由 • 層2 3轉換。以此方式，藉由驅動電流經過對應於ΜΊΠ 1 a 的列之位元線3和對應於Μ T J 1 a的行之數位線5 a，只有轉 換單一 MTJ 1 a。 磁場Η !和Η 2的總和不足以使固定層2 5轉換。 φ 爲了讀取記憶體胞元1 3 a，施加偏壓到字元線1 1 a，使 得電晶體9a接通。因此，電流能夠流經MTJ 1 a，且電流 也能夠流經陣列的相同行中之所有MTJ。然後，也施加偏 壓到位元線3。因此，電流流經字元線1 1 a所定義的行和 位元線3所定義的列中之Μ T J 1 a。 ^ MTJ 1 a的磁阻視自由層2 3的磁化方向而定。當自由 層23的磁化被排列成平行於固定層25的磁化時，就自旋向 上和自旋向下的電子而言，橫跨介電屏障27具有相同的狀 φ 態密度。此產生穿隧過屏障27的高可能性，產生低電阻狀 態。當自由層2 3的磁化被排列成非平行於固定層2 5的磁化 時，就自旋向上和自旋向下的電子而言，橫跨屏障27的狀 態密度不相等。此減少穿隧過屏障27的可能性，產生高電 阻狀態。 經由感測電路系統（未圖示）將記憶體胞元1 3 a的電 阻與相關參考記憶體胞元（未圖示）比較。以此方式能夠 決定記憶體胞元1 3 a的狀態。 上述記憶體胞元1 3 a的尺寸受限於可利用的電力。這 -13- 1310554 (10) 是因爲當MTJ的尺寸增加時，自由層23的矯頑磁性增加 ’如此增加爲了轉換記憶體胞元1 3 a經過位元線3和數位 線5所需的電流。此外，當寫入時，一半被選定的MTJ ( 即被選定數位線的行或被選定位元線的列中之MT])具有· 降低的磁性翻轉能量屏障。此降低它們的自由層之熱穩定 性。再者，此寫入方法遭遇到由於自由層中的形狀變化所 導致的寫入邊緣限度小之問題。 | 如上述’ STT轉換MR AM可降低指定胞元尺寸所需 的電力。然而，以毫微秒制寫入所需的電流可能比DC臨 界電流大上好幾倍。 第一實施例 裝置規劃 參考圖3 A到3 D，圖示記憶體陣列的第一實施例。記 憶體陣列是磁性隨機存取記憶體（MRAM )。 p 尤其是參考圖3 A，記憶體陣列係由複數字元線5 3和 複數位元線3 1所組成，複數字元線5 3在陣列的範例性行中 定義陣列的第一維，而複數位元線3 1在陣列的範例性列中 定義陣列的第二維。在字元線5 3之間的空間中，將具有堆 疊層的複數磁性穿隧接面（Μ T】）3 7連接到各個位元線3 1 的下側。 位元線31被排列在此處定義作X軸的第一方向。字元 線5 3被排列在此處定義作y軸的第二方向。 如圖3 A所示，各個Μ T Ji 3 7形成在側壁3 8所定義的柱 -14 - (11) 1310554 子，並且具有包含短軸L,和長軸L2之橢圓基座。在此例 中，柱子在其高度向上都具有均一的截面，即在χ-y平面 - 中均一的截面。長軸L2和短軸L!之間的長度差提供磁性 . 形狀各向異性。在此例中，短軸h長度對長軸L2長度的 比例是1 : 1 .5。因此，各個MTJ 3 7具有平行於長軸（即 平行於X軸）的磁性易軸，和平行於短軸（即平行於y軸 )的磁性難軸。 φ 尤其是參考圖3B，各個MTJ 3 7的上側連接到位元線 31的下側。各個MTJ 3 7的下側連接到下電極39。通孔41 將各個下電極39連接到基體45中的活性區43。活性區43定 義在基體45中會發生電荷載子的擴散之區域。 藉由淺溝隔離（STI )區47將活性區43與基體45彼此 絕緣。 尤其是參考圖3 C，感測線4 9變成平行於和在各個位元 線3 1下面。藉由絕緣矩陣50將感測線49與位元線3 1、下電 φ 極3 9、及通孔4 1分開。通孔5 1將各個活性區4 3連接到在其 之上的感測線4 9。 字元線53設置在基體45上並且以閘極氧化層53a與之 絕緣。字元線5 3被排列成垂直於位元線3 1和感測線49。藉 由絕緣矩陣55將字元線53與感測線49分開。 尤其是參考圖3A，在相鄰的成對字元線53之間交替 地設置MTJ 37。例如，就第一位元線3 1】而言，第一MTJ 3 7 ,設置在第一字元線（未圖示）和第二毗連字元線5 3 2之 間，第二MTJ 3 7 2設置在第三和第四字元線5 3 3 ' 5 3 4之間 -15- (12) 1310554 ，及第三MTJ 3 7 3設置在第五和第六字元線53s、5 3 6之間 。就第二位元線3 12 (與第一位元線3 1 1目比連）而Η，第四 . MTJ 3 74設置在第二和第三字元線532、5 3 3之間，第五 . MTJ 3 7 5設置在第四和第五位元線5 34、5 3 5之間，及第六 Μ Τ〗3 7 6設置在第六字元線5 3 6和第七紙連字元線（未圖示 )之間。各個位元線3 1上的相鄰M TJ 3 7被排列成對5 9。 尤其是參考圖3D，各對 MTJ 59具有操作在兩 MTJ φ 37a、37b的各自通孔41〗、412之間活性區43,。STI區47將 活性區43 ,分成各對5 9。連接活性區43到感測線49的通孔 5 1 ,設置在由成對5 9所定義的區域中之字元線5 3 2、5 3 3之 間。 仍舊參考圖3D，源極區61設置在連接下電極39到活 性層4 3的各個通孔4 1下面之活性區4 3。汲極區6 3設置在連 接感測線4 9到活性區4 3的各個通孔5 1下面之活性區4 3。因 此，經由該區域之間的字元線53發生各個源極區61和汲極 φ 區6 3之間的傳導。因此’該字元線5 3充作隔離電晶體8 1的 閘極6 5，且其中一隔離電晶體8 1被設置用於各個MTJ 3 7 〇 參考圖3A及圖3D，由一 MTJ 37和各自的電晶體定義 記憶體胞元66。在相鄰記憶體胞元66之間共享電晶體的汲 極區6 3。記憶體胞元6 6具有面積8 F2。記憶體陣列的特徵 尺寸F可以是1〇〇 nm或更小。 位元線3 1係由諸如銅或鎢等導電材料所製成。 參考圖4，圖示MTJ 3 7的層結構。 -16- (13) 1310554 MTJ 37包含一連串的層，包括覆蓋層82、自由層83、 穿隧屏障層84、固定層85、固定層87、及緩衝層89。在此 - 例中’覆蓋層82離基體45最遠，而緩衝層89最接近基體45 〇 自由層83係由鐵磁材料所形成。自由層83具有較低矯 頑磁性，使得其可在施加轉換電流或磁場時被轉換。 穿隧屏障層84係由諸如氧化鎂（MgO )等絕緣材料所 φ 形成，並且足夠薄到使電子能夠穿隧過去。 固定層85是合成反鐵磁（SAF) 。SAF 85包含具有第 —磁化的第一鐵磁子層9 1，及具有第二磁化的第二鐵磁子 層93，二者由反鐵磁層95分開。第一磁化和第二磁化在強 度上是不相等的，並且彼此非平行。在此例中，第二鐵磁 子層93比第一鐵磁子層91厚，因此，第二磁化的強度比第 一磁化的強度大。 反鐵磁層95耦合第一鐵磁子層91和第二鐵磁子層93。 φ 第一磁化和第二磁化被校直成平行於MTJ 3 7的易軸，即 平行於X軸。因此，SAF在X方向具有小的淨磁化。固定 層85具有較高矯頑磁性。 固定層87包含反鐵磁材料。固定層87固定固定層85的 磁化以防止固定層8 5的磁化在施加磁場或轉換電流時被轉 換。 當自由層83的磁化平行於固定層85之第一鐵磁子層91 的磁化時，Μ T〗3 7具有較低磁阻。當自由層8 3的磁化非平 行於固定層8 5的第一鐵磁子層9 1之磁化時’ MT J 3 7具有較 -17- (14) 1310554 高磁阻。 在此例中，覆蓋層82係由諸如銅（Cu )或钽（Ta ) - 等非磁性金屬所形成，並且具有大約1 〇 nm的厚度。在另 . —例子中，覆蓋層82可由以具有厚度10 nm的一層銅分開 之各個具有厚度5 nm的兩層鉅所形成，即Ta(5 nm) /Cu (1 0 nm ) /Ta ( 5 nm)。 在此例中，自由層83係由鈷鐵硼（CoFeB )所形成且 ^ 具有大約3 nm的厚度。 在此例中，穿隧屏障層84係由氧化鎂（MgO)所形成 。然而，可使用諸如氧化鋁（A10x)、二氧化矽（Si〇2) 、及氮化鋁（A1N )等其他介電材料。在此例中，穿隧屏 障層84具有2 ηχη的厚度。在其他例子中，穿隧屏障層84 的厚度可以在1 nm到2nm範圍中。 第一鐵磁子層91係由鈷鐵硼（CoFeB)所形成且具有 大約4 nm的厚度。耦合層95係由铷（Ru)所形成且具有 φ 大約〇·8 nm的厚度。第二鐵磁子層93係由鈷鐵（CoFe) 所形成且具有大約6 nm的厚度。 在此例中，固定層包含鉛錳（PtMn)且具有大約15 nm的厚度。PtMn較佳，因爲其具有高的阻隔溫度和高的 轉換偏移場，因此提高MTj 37的熱穩定性。然而，也可 使用諸如銥錳（IrMn)、鎳錳（NiMn)、及鈀錳（PdMn )等其他反鐵磁材料。 緩衝層8 9係由至少一非磁性導電層所形成且具有i 〇 nm和20 nm之間的厚度。例如，緩衝層8 9可由以具有厚 -18 - (15) 1310554 度10 nm的一層銅分開之各個具有厚度5 nm的兩層鉅，及 以鉅層的其中之一與銅層分開的具有厚度5 nm之鎳鐵的 . 覆蓋層所形成，即 Ta(5 nm) /Cu(10 nm) /Ta(5 nm) . /NiFe(5 nm)。在另一例子中，緩衝層89係由具有厚度5 nm的一層鉬和具有厚度5 nm的一層鎮鐵所形成，即Ta( 5 nm ) /NiFe ( 5 nm )。在上述例子中，鎳鐵層是固定層 8 7的種晶層。 φ x-y平面中之MTJ 37的橢圓截面之長和短軸分別具有 尺寸99 nm和66 nm。 上述MT】37的較高電阻狀態和較低電阻狀態之磁阻 的比例可趨近3 : 1。如此能夠設置具有高信號對雜訊比之 MRAM。 參考圖5，圖示記憶體陣列的控制電路系統。 寫入驅動器6 7和感測放大器6 8被設置用於記憶體陣列 的各列。各個位元線3 1連接到各自寫入驅動器6 7的第一輸 φ 出6 9。各個感測線4 9連接到各自寫入驅動器6 7的第二輸出 7 0。各個位元線3 1也連接到各自感測放大器6 8的第一輸入 /輸出埠71。 連接72設置在感測放大器68的第二輸出和各自寫入驅 動器6 7的第一輸入之間。 寫入驅動器6 7具有用以施加寫入放大器賦能（w AE ) 電壓之第二輸入73。 感測放大器68具有用以接收感測放大器賦能（SAE ) 電壓之第二輸入74。感測放大器6 8具有用以施加感測放大 -19- (16) 1310554 器輸入/輸出（SAIO)電壓之第三輸入/輸出埠75。 設置單一字元線驅動器8 0。將各個字元線5 3連接到字 • 元線驅動器8 0的各自輸出。 . 在相同列中’各個Μ T J 3 7經由單一隔離電晶體8〗將 位元線3 1連接到感測線49。將隔離電晶體8 1的基座連接到 單一字元線5 3。當施加偏壓到定義μ T J 3 7的行之字元線 5 3 ’且施加偏壓到定義Μ T J 3 7的列之位元線3 1或感測線 φ 49時’電流將流經MTJ 3 7。以此方式，可由單一字元線 5 3和位元線3 1或感測線4 9定址各個MTJ 3 7。 裝置操作 參考圖4、5 ’及6 ’現在將說明記憶體陣列中的記憶 體胞元66之讀寫。 圖6圖示在讀取循環期間在記憶體陣列中所施加和量 測的偏壓。 φ 第一標繪圖1 〇 1是與時間對照之字元線偏壓圖。第二 標繪圖1 03是與時間對照之施加到感測放大器68的第二輸 入74之感測放大器賦能（SAE)偏壓圖。第三標繪圖105, 和第四標繪圖1052分別是當自由層83的磁化和固定層85的 磁化平行時，與時間對照的位元線3 1上之電壓響應圖和與 時間對照的感測放大器輸入/輸出（SAIO )偏壓圖。第五 標繪圖107!和第六標繪圖1〇72分別是當自由層83的磁化和 固定層8 5的磁化非平行時，與時間對照的位元線3 1上之電 壓響應圖和與時間對照的（SAIO )偏壓圖。 -20- (17) 1310554 如第一標繪圖1 01所示，在時間tR1中，由字元線驅動 器8 0施加偏壓Vw到對應於記憶體胞元66的行之字元線（ • W L ) 5 3。Vw可在範圍1 V到3 V中。此打開陣列的行中之 . 隔離電晶體8 1。 如第三標繪圖1 05 ,和第五標繪圖1 07 ,所示，在時間 tR2中，由寫入驅動器67施加偏壓VB到對應於記憶體胞元 的列之位元線（BL ) 3 1。在此例中，VB大約是0.4 V。對 φ 應於記憶體胞元的列之感測線（S L ) 49被保持接地。在時 間tR3中，去除偏壓Vb。 如第三標繪圖105 ,所示，在此例中，位元線31上的電 壓響應在大約1 ns降低到接地。這是因爲當自由層83的磁 化和固定層8 5的磁化平行時，MTJ 3 7的磁阻（及因此量測 的電壓響應）較低，因此電壓響應較快。 如第五標繪圖1 07,所示，在此例中’位元線3 1上的電 壓響應在大約2到3 n s中降低到接地。這是因爲當自由層 φ 8 3的磁化和固定層8 5的磁化非平行時，MTJ 3 7的磁阻（及 因此量測的電壓響應）較高’因此電壓響應較慢。 如第二標繪圖1 0 3所示，在下一時間t r 4中，施加S A Ε 偏壓到對應於記憶體胞元6 6的列之感測放大器6 8 °當感測 放大器6 8被賦能時’其感測位元線3 1上的電壓響應是否低 於參考電壓V r e f。V r e f大約是V b的一半。在此例中，V r e f 是 0.2 V 〇 如第三標繪圖1〇5!所示’當自由層83的磁化和固定層 8 5的磁化平行時’經由時間1 R 4 ’位元線3 1上的電壓響應 -21 - (18) 1310554 已下降到Vref以下。以感測放大器6 8感測。因此，在感測 放大器68的第三輸入/輸出埠75之感測放大器輸入/輸出（ SAIO )被設定成低的。 如第五標繪圖1〇72所示，當自由層83和固定層85非平 行時，經由時間tR4，位元線3 1上的電壓響應未下降到 Vref以下。以感測放大器68感測。因此’在感測放大器68 的第三輸入/輸出埠75之SAIO被設定成高的。 在時間tR5中，去除SAE偏壓。在時間46中，去除 W L偏壓。 在此例中 ’ tRi 是 1 ns，tR2 是 2_5 ns，tR3 是 3.5 ns，tR4 是 7.5 ns，tR5 是 9 ns，及 tR6 是 1〇 ns。 以此方式，自由層8 3的磁化方向決定感測放大器6 8的 第三輸入/輸出埠之輸出。若自由層83平行於固定層85， 則感測放大器6 8的輸出是’ 0 ’。若自由層8 3與固定層8 5非 平行，則感測放大器6 8的輸出是’ 1 ’。 圖7爲根據本發明之在寫入循環期間施加到記憶體陣 列的偏壓。 第七標繪圖1 1 1是與時間對照之字元線（WL )圖。第 八標繪圖1 1 3是與時間對照的寫入放大器賦能（WAE )偏 壓圖。第九標繪圖1 1 5和第十標繪圖1 1 7分別是當自由層8 3 的磁化從非平行轉換成固定層8 5的磁化以平行於固定層8 5 的磁化（AP到P轉換）時，與時間對照的施加到記憶體 胞元66之SAIO偏壓圖和與時間對照的施加到位元線（BL )和感測線（S L )之偏壓圖。第十一標繪圖1 ] 9和第十二 -22 - (19) 1310554 標繪圖1 2 1分別是當自由層8 3的磁化從平行轉換成固定層 8 5的磁化以非平行於固定層8 5的磁化（p到a P轉換）時 • ’與時間對照的施加到記憶體胞元66之SAIO偏壓圖和與 . 時間對照的施加到位元線（B L )和感測線（S L )之偏壓 圖。 參考第七標繪圖1 1 1，爲了寫入資料到記憶體胞元66 ，在時間twl中’由字元線驅動器80施加WL偏壓Vw到 φ 對應於記憶體胞元6 6的行之字元線5 3。V w可在1 V到3 V 範圍中。此打開陣列的行中之隔離電晶體8 1。 在時間twl中，施加SAIO偏壓到對應於記憶體胞元 66的列之感測放大器68的第三輸入/輸出埠75。如第九標 繪圖1 15所示’就AP到P轉換而言，SAIO偏壓保持在接 地。如第十一標繪圖1 1 9所示，就 P到 AP轉換而言， SAIO偏壓保持在Vs。連接72從感測放大器68的第二輸出 傳遞此信號到寫入驅動器6 7的第一輸入。 Φ 參考第八標繪圖1 13，在時間tW2*，施加WAE偏壓 到對應於記憶體胞元66的列之寫入驅動器67。此使寫入驅 動器67能夠依據感測放大器68的輸出SAIO而施加偏壓到 位元線3 1或感測線4 9。 參考第十標繪圖1 1 7，當 SAIO保持在接地時，在時 間tW2中，寫入驅動器67施加預先充電偏壓 VP1到位元線 3 1，而感測線4 9保持在接地。因此’寫入驅動器6 7從感測 線4 9驅動電流到位元線3 1。V p 1是R 1 .1 c 〇的0 · 5和1倍之間 ，其中尺1是人？狀態中的1^1^37之電阻，及1£:。是0(：臨 -23- (20) 1310554 界電流。 在時間t W4中，施加到位元線3 1的偏壓被增加到VB , . 。vB,足夠大到使STT轉換。可由常式實驗找出VB!的値 _ 。典型上，就未施加預先充電偏壓Vp】時的相同脈衝持續 期間而言，乂8!在使STT轉換所需的偏壓之0.3和0.5之間 〇 參考第十二標繪圖121，當SAIO保持在Vs時，在時 φ 間tW2中，寫入驅動器6 7施加預先充電偏壓 VP2到感測線 49，而位元線3 1保持在接地。因此，寫入驅動器67從位元 線3 1驅動電流到感測線49。乂^是的0.5和1倍之間 ，其中R2是P狀態中的MTJ37之電阻，及I(：◦是DC臨界 電流。 在時間t W4中，施加到位元線3 1的偏壓被增加到VB2 。VB2足夠大到使STT轉換。可由常式實驗找出VB2的値 。典型上，就未施加預先充電偏壓V P2時的相同脈衝持續 0 期間而言，νΒ2在使STT轉換所需的偏壓之0.3和0.5之間 〇 在時間tWI〇中，去除BL或SL偏壓。在時間tWI1* ，去除W L偏壓。 較佳的是，twi是 1 ns，是 2 ns，tw3 是 3.535 ns， t w 4 是 4 n s，t w 5 是 4.2 n s ’ t w 6 是 4.2 3 n s，及 t w 7 是 4 · 8 8 5 n s ’ t w 8 是 5 · 0 7 n s ’ t w 9 是 5 · 2 8 5 n s，t w 1。是 5.7 n s ’ 及 t w i i 是 5 · 9 n s ° 圖8爲在P到AP轉換的寫入循環期間的時間中之經 -24- (21) 1310554 過MTJ 37的電流IMTj之第十二標繪圖125。習知寫入循環 中所使用的電流之第十三標繪圖1 27也被圖示作爲比較。 . 參考圖9A及9F，圖示在P到AP轉換的寫入循環期 • 間之自由層8 3內的磁化之模擬圖。在圖9 A到9 F中，描繪 自由層8 3的3 nm X 3 nm部分中之代表性磁化1 2 9。 參考圖8及圖9A，在時間tW|中，電流IMTj是零且自 由層具有最初磁化組態，其中磁化1 29全都校直在同一方 0 向，並且平彳了於固定層85的磁化（圖4)。 參考圖4及圖8，在時間tW2中，預先充電電流ip從感 測線4 9 (圖5 )被驅動到位元線3 1 (圖5 )。因此，電流從 固定層85流到自由層83，與固定層85和自由層83垂直，且 電子從自由層8 3流到固定層8 5。此使自旋極化電子能夠從 固定層8 5散射回到且注入到自由層8 3。 電流Ip等於用於STT轉換的DC臨界電流。在此例 中，D C臨界電流大約是1 m A。如上述，在毫微秒制中， φ 造成S T T轉換的所需電流大於D C臨界電流很多。因此， Ip不足以大到造成STT轉換。然而，電流Ip在自由層83 中感生Ampere場（安培場）。 參考圖9B，在時間tW3中，Ampere場HP感生自由層 8 3中的磁化1 2 9之C形彎曲，產生C形磁疇結構。在C形 磁疇結構中，沿著自由層83的短軸L,之磁化129保持平行 於它們最初磁化組態中的方向。被定義成短軸L 1的左側 之第一側1 3 1上的磁化1 29以另外來自中間線的較大強度加 以順時鐘轉動。被定義成短軸L 1的右側之第二側1 3 3上的 -25- (22) 1310554 磁化1 29也以另外來自中間線的較大強度加以逆時鐘轉動 。此產生以’ C ’形校直的磁化1 29。 C形磁疇結構激勵自由層8 3中的磁化旋進。因此，自 由層83的磁化129振盪於例如如圖9A所示的最初磁化組態 和例如如圖9B所示的第一中間磁化組態中之自由層的磁 化1 2 9之間。振盪頻率是等級1 GHz。 參考圖8，在時間tW4中，增加電流IMTj，及在時間 tws中，電流到達Ib，在此例中，Ib是3 mA。 參考圖9C，圖示時間t W6中的第二中間磁化組態。漸 增的Ampere場HB已放大C形彎曲，及在右側1 33上的磁 化1 2 9進一步逆時鐘轉動的同時，左側1 3 1上的磁化1 2 9進 一步順時鐘轉動。在時間t w 5中，自由層8 3的磁化1 2 9仍然 振盪於圖9 C所示的磁化1 2 9和圖9 A所示的磁化1 2 9之間。 參考圖9D，圖示時間tw7中的第三中間磁化組態。C 形磁疇結構的對稱被破壞。 參考圖9 E，圖示時間t w 8中的第四中間磁化組態。C 形彎曲不再存在’取而代之的是更複雜的磁疇結構。整個 自由層8 3的淨磁化已從最初的磁化組態逆時鐘轉動，例如 ，如圖9A所示。 參考圖9F ’圖示時間tw9中的最後磁化組態。大部分 磁化1 2 9被校直成非平行於最初組態者，即非平行於固定 層85在時間tws中’自由層83的磁化129不再振盪。 在時間tW9和時間tw|0之間，電流lMTj漸減到零。 就AP到P轉換而言，施加相同的電流脈衝，然而， -26- (23) 1310554 電流在相反方向流動。因此，電流從自由層8 3流到固定層 85。此使電子能夠從固定層85流到自由層83。被驅動經過 固定層85的電子是自旋極化的且被注入到自由層83。 在A P到P轉換中，可施加較低電流。這是因爲驅動 電子經過固定層8 5和將電子直接注入到自由層8 3比從固定 層8 5散射電子然後將電子注入到自由層83更有效率。就 AP到P轉換而言，在此例中，IP是0.4 mA，及IB是1.2 mA 〇 參考圖8，典型習知技術寫入循環包含將電流1 27漸變 到値IPR，保持電流在此値一段指定持續期間，然後，將 電流1 27漸減到零。如圖8所示，當施加預先充電電流時， 使STT轉換所需的電流IB小於均一電流脈衝127所需的電 流IPr很多。這是因爲C形磁籌結構激勵自由層83中的磁 化旋進。使用上述方法讓STT轉換所需的電流IB可比使 用均一電流脈衝讓STT轉換所需的電流IPR低30%到40% 〇 參考圖1 0A及1 0B，分別圖示利用預先充電電流和未 利用預先充電電流的STT轉換之模擬結果。該模擬是在 溫度0K時的s TT轉換。模擬結果顯示出與脈衝持續期間 t〆1的倒轉對照之STT轉換所需的正常化電流i/ieQ_i。 尤其是參考圖1 0A ’就AP到P轉換而言，當持續期 間2 ns和DC臨界的強度之預先充電電流脈衝通過MTJ時 ’指定脈衝持續期間的轉換電流1 2 9可向上到3 0 %，低於 當未使用預先充電電流時的轉換電流1 3 1。 -27- (24) 1310554 尤其是參考圖10B，就P到AP轉換而言’ 間2 ns和DC臨界的強度之預先充電電流脈衝通^ • ，指定脈衝持續期間的轉換電流1 3 3也可向上到 . 於當未使用預先充電電流時所需的轉換電流1 3 5 ° 此外，使用預先充電電流大幅降低毫微秒制 分布。因此，可增大MR AM中的寫入電流邊緣限 φ 裝置製造 參考圖1 1 A到1 1 G，將說明製造圖3 A到3 D 憶體陣列之方法。圖1 1 A、1 1 C、1 1 E，及1 1 G圖 處理階段期間，沿著線B-B’所取之圖3A所示的 列之剖面圖。圖1 1 B、1 1 D、1 1 F，及1 1 Η圖示在 階段期間，沿著線C-C’所取之圖3 Α的剖面圖。 首先參考圖1 1 A及1 IB，STI蝕刻處理被用 體45中建立淺溝槽47，其中塡滿介電材料。不包 φ 的基體區域定義活性區43。 大體上堆疊閘極絕緣層5 3 a和字元線5 3以 STI區上形成閘極堆疊。閘極間隔物53b形成在 的側壁和頂部上。雜質離子被植入到基體4 5以形 離電晶體的源極區6 1和汲極區6 3。 現在參考圖1 1 C和1 1 D，第一絕緣矩陣5 5形 的整個表面上。將第一絕緣矩陣55連續圖型化並 打開露出各個汲極區63的一部份之通孔5 1。然後 或多個導電層在基體上並且塡充通孔51。然後典 當持續期 i MTJ 時 3 0%，低 中的機率 度。 所示的記 示在製造 記憶體陣 製造處理 於在矽基 含STI區 在基體和 閘極堆疊 成用於隔 成在基體 且蝕刻以 ，形成一 型上使用 -28 - (25) 1310554 平坦化處理移除導電層的上部位，除了形成在通孔5 1中的 之外，去除所有導電層，及露出第一絕緣矩陣55的上表面 * 〇 - 然後將另一導電層形成在第一絕緣矩陣5 5上。將導電 層圖型化然後蝕刻以形成垂直於字元線運作並且接觸通孔 5 1中的導電層之感測線4 9。利用上述有關通孔5 1類似的方 式，將通孔4 1形成在第一絕緣矩陣和第二絕緣矩陣中以接 φ 觸各個源極區61的表面。 現在參考圖11E及11F，導電層形成在基體上。然後 將導電層圖型化且蝕刻以形成接觸通孔41的下電極39。 然後根據下列步驟製造MTJ 3 7。 連續沈積緩衝層8 9和反鐵磁固定層8 7。藉由加熱和施 加外部磁場到固定層8 7以設定固定層8 7的磁化，當冷卻固 定層87時維持該磁場。然後連續沈積第一鐵磁子層91、反 鐵磁耦合層95、及第二鐵磁子層93在固定層87上。 φ 然後沈積屏障材料。藉由r-f濺鍍材料，或沈積鎂然 後以諸如電漿氧化等處理氧化鎂可達成。 然後沈積鐵磁自由層83。覆蓋層82被沈積在鐵磁自由 層83上。 然後將最後堆疊圖型化成胞元以形成MTJ 37。可藉 由沈積一層光阻在保護覆蓋層上、使用光微影圖型化光阻 、及移除未保護的材料以執行圖型化。 現在參考圖1 1 G及1 1 Η ’然後形成第參絕緣矩陣1 2 3在 包括MTJ 37的基體之上表面。第三絕緣矩陣123被圖型化 -29 * (26) 1310554 以形成露出覆蓋層82的表面之位元線接觸孔125。然後將 導電層形成在基體上和位元線接觸孔1 2 5中。然後將導電 _ 層圖型化且蝕刻以形成覆蓋位元線接觸孔1 2 5並且平行於 感測線4 9之位元線3 1。 在上述製造處理中，可使用技術中眾所皆知的方法形 成導電層，諸如化學汽相沈積、物理汽相沈積、電漿加強 型化學汽相沈積、或濺鍍等。 第二實施例 裝置規劃 參考圖1 2A到1 2C，圖示記憶體陣列的第二實施例。 記憶體陣列是MRAM。 尤其是參考圖12A，複數位元線201被排列在此處定 義作X軸的第一方向。位元線2 0 1定義陣列的第一維，在 此例中定義陣列的列。 φ 設置複數MTJ 207。MTJ 207具有上述有關第一實施 例之MTJ 3 7相同的結構。MTJ 207被排列成具有平行於位 元線201 (即平行於X軸）的磁性易軸。 尤其是參考圖12B，各個MTJ 2〇7連接到位元線201的 下側。如此，M TJ 2 0 7與輔助電流線2 0 3電絕緣。 尤其是參考圖12Α，各個MTJ連接到下電極209。下 電極209在x-y平面中是具有長和短側的矩形。下電極209 的長和短側大約與MTJ 207的長和短軸之尺寸相同。 尤其是參考圖12B，通孔211連接各個下電極209到基 -30 - (27) 1310554 體2 1 5上的活性區2 I 3。 活性區21 3藉由STI區21 6在基體2〗5上彼此電絕緣。 - 尤其是參考圖1 1 B，感測線2 1 7在各個位元線下方進行 . 。感測線2 1 7不接觸位元線2 0 1、Μ T J、或下電極2 0 9。通 孔2 1 9連接感測線2 1 7到活性區2 1 3。 尤其是參考圖1 2 A，各個感測線2 1 7在縱軸附近並排 編織。縱軸平行於X軸。各個活性區2 1 3也在平行於X軸 φ 的縱軸附近並排編織。 感測線2 1 7的編織間距與活性區2 1 3的編織間距相同。 編織在相位外1 80°，使得感測線21 7的編織和活性層213的 編織在通孔219中重疊並且接觸。 感測線2 1 7和活性層2 1 3彼此距離最遠之處，設置連接 下電極209到活性區21 3的通孔21 1。因此，感測線21 7遠遠 地與連接下電極2 0 9到活性區2 1 3的通孔2 1 1隔開。 尤其是參考圖12C，複數字元線221設置在基體215上 φ ’並且以閘極氧化層22 1 a隔離。字元線22 1垂直於位元線 2 0 1。字元線2 2 1被排列在此處定義作y軸的第二方向。字 元線22 1以絕緣矩陣22 3與感測線隔離。各個字元線22 1設 置在連接感測線2 1 7到活性區2 1 3的通孔2 1 9和連接下電極 209到活性區2〗3的通孔211之間。 字元線22 1定義陣列的第二維，在此例中爲陣列的行 。兩字元線22 1被設置用於各個MTJ 207。因此，由MTJ 2 0 7的每一側上之兩字元線2 2 1定義陣列的各行。 尤其是參考圖12C，源極區227設置在連接下電極209 -31 - (28) 1310554 到活性區2 1 3的各個通孔2 1 1下面之活性區2 1 3。汲極區2 2 9 設置在連接感測線2 1 7到活性區2 1 3的各個通孔2 1 9下面之 - 活性區2 1 3。經由該區之間的字元線22 1發生各個源極區 _ 227和汲極區229之間的傳導。因此，該字元線221充作隔 離電晶體2 2 3的閘極2 3 1。 兩電晶體23 3被設置用於各個MTJ 207，因此由一 MTJ 207和兩電晶體23 3定義各個記憶體胞元2 3 5。在相鄰 φ 記憶體胞元234之間共享各個電晶體23 3的汲極區229。各 個記憶體胞元23 5的面積是8F2。 記憶體陣列的特徵尺寸F在5 0 nm和1 0 0 nm之間。 參考圖1 3，圖示用於記憶體陣列的控制電路系統。 寫入驅動器23 6和感測放大器23 7被設置用於記憶體陣 列的各列。將各個位元線2 0 1連接到各自寫入驅動器2 3 6的 第一輸出2 3 8。將各個感測線2 1 7連接到各自寫入驅動器 2 3 7的第二輸出23 9。將各個位元線201也連接到各自感測 φ 放大器23 7的第一輸入/輸出埠240。 連接241設置在感測放大器23 7的第二輸出和各自寫入 驅動器2 3 6的第一輸入之間。 寫入驅動器23 6具有用以施加寫入放大器賦能（WAE )電壓的第二輸入242。 感測放大器23 7具有用以施加感測放大器賦能（SAE )電壓之第二輸入243。感測放大器23 7具有用以施加感測 放大器輸入/輸出（SAIO)電壓之第三輸入/輸出埠244。 設置單一字元線驅動器245。將各個字元線22 1連接到 -32- (29) 1310554 字元線驅動器245的各自輸出。 各個MTJ 207經由MTJ 207的每一側之兩隔離電晶體 2 3 3的其中之一連接位元線2 0 1到相同列中的感測線2 1 7。 各個隔離電晶體2 3 3的基座連接到單一字元線2 2 1。當施加 偏壓到定義記憶體胞元23 5的行之兩字元線221 ’及施加偏 壓到定義MTJ 207的列之位元線201或感測線203時，電流 將流經M TJ 2 0 7。以此方式，可藉由兩字元線2 2 1及單一 位元線201或感測線217定址各個MTJ 207。 由兩字元線22 1定址各個MTJ 207降低經過隔離電晶 體23 3的電流。這是有利的，因爲隔離電晶體23 3的最大通 過電流定出可用於STT轉換的電流上限。 裝置操作 圖1 2Α到1 2C所示的記憶體胞元之讀寫與先前說明的 有關圖3 Α到3 D所示的記憶體胞元相同。 裝置製造 圖1 2A到1 2C所示的記憶體胞元之製造處理步驟與先 前說明的有關圖3 A到3 D所示的記憶體胞元相同。 其他MT】結構 參考圖M，圖示經由x-z平面所取的另一MTJ 247之 剖面圖。可使用MTJ 247取代第一實施例中的MTJ 37或 第二實施例中的MTJ 207。 -33- (30) 1310554 MTJ 2W包含一連串的層，包括自由層M9、穿隧屏障 層251、及固定層253。在此例中，自由層離基體最遠，而 . 固定層最接近基體。 . 自由層249包3鐵磁材料。自由層249具有較低橋頑磁 性’使得其可在施加轉換電流或磁場時被轉換。 穿隧屏障層2 5 1係由諸如氧化鎂（μ g〇 )等絕緣材料 所形成，並且足夠薄到使電子能夠穿隧過去。 φ 固定層253包含鐵磁材料。固定層253比自由層2W厚 ’且具有比自由層2 4 9高的矯頑磁性。因此，自由層2 4 9能 夠在施加轉換電流和輔助磁場時可被轉換，及固定層2 5 3 在施加轉換電流和輔助磁場時無法被轉換。 參考圖15’圖示另一MTJ 255的χ_ζ平面之剖面圖。 也可使用MTJ 255取代第—實施例中的MTJ 37或第二實 施例中的Μ T J 2 0 7。 MTJ 255包含一連串的層，包括自由層257、穿隧屏障 鲁 層259、固定層261、及固定層263。在此例中’自由層離 基體最遠，而固定層最接近基體。 自由層2W包含鐵磁材料。自由層257具有較低矯頑磁 性’使得其可在施加轉換電流或磁場時被轉換。 穿隧屏障層2W係由諸如氧化鎂（Mg〇 )等絕緣材料 所形成’並且足夠薄到使電子能夠穿隧過去。 固定層261包含鐵磁材料。固定層261較高的矯頑磁性 ’使得當施加轉換電流或磁場時不可轉換。 固定層263包含反鐵磁材料。固定層263固定固定層 -34- (31) 1310554 2 6 1的磁化，藉以防止固定層2 6 1的磁化在施加磁場或轉換 電流時被轉換。

. 其他MTJ 247、255具有比第一實施例所使用的MTJ ， 37和第二實施例所使用的MTJ 207較簡單的結構。因此’ 其他MTJ 247、255較容易製造。然而，其他MTJ 247、 255未具有如同MTJ 37和MTJ 207—樣高的磁阻。 在另一例子中（未圖示），MTJ被設置有覆蓋固定層 φ 的額外鐵磁層。藉由非磁場導體將額外鐵磁層與鐵磁層分 開。當電流從固定層流到自由層時，額外鐵磁層可增加注 入到自由層內的自旋極化電子比例。 在另一例子中（未圖示），設置自旋閥取代MTJ。自 旋閥包含一連串層，包括由非磁場導體加以分開的鐵磁自 由層和鐵磁固定層。 應明白可對上述實施例進行各種修正。 例如，可視MTJ的組成調整電流脈衝的預先充電部 φ 分之持續期間和値。所需的電流脈衝之預先充電部分的持 續期間係相關於自由層的Gilbert阻尼常數。 此外，可改變有關位元線和感測線的MTJ之取向。 也可改變MTJ的尺寸。然而，由於所提供的磁場形 狀各向異性，所以包含橢圓截面的MTJ具有較佳的熱穩 定性。 【圖式簡單說明】 本發明的實施例將參考附圖的圖3 A到1 5且經由例子 -35- (32) 1310554 加以δ兌明’在附圖中·· 圖1爲習知技術磁性隨機存取記憶體（MR AM )陣列 的槪要圖； 圖2爲沿著線A - A ’所取之兩相鄰習知技術M RAM胞元 的橫剖面圖； 圖3 A爲包含磁性記憶體裝置的實施例之記憶體陣列 的平面圖； 圖3B爲沿著線B-B’所取之圖3A中所示的記憶體陣列 之橫剖面圖； 圖3C爲沿著線C-C’所取之圖3A中所示的記憶體陣列 之橫剖面圖； 圖3 D爲圖3 A所示的記憶體陣列之部分的側視圖； 圖4爲用於圖3A所示的記憶體陣列之磁性穿隧接面的 橫剖面圖； 圖5爲用於圖3 A所示的記憶體陣列之控制電路系統圖 > 圖6爲在讀取循環期間被施加到圖3 A所示的記憶體陣 列之偏壓圖； 圖7爲在根據本發明的實施例之讀取循環期間被施加 到圖3 A所示的記憶體陣列之偏壓圖； 圖8爲在寫入循環期間經過圖3A所示的記憶體陣列之 電流圖； 圖9A到9F爲在寫入循環的各種時間中之圖3A所示的 記憶體陣列中之自由層和固定層的磁化之槪要圖； -36- (33) 1310554 圖1 0A及1 0B爲對照脈衝期間的STT轉換電流之描繪 圖； 圖11A到11H爲製造圖3A所示的裝置之方法圖； 圖1 2 A爲包含磁性記憶體裝置的實施例之記憶體陣列 的平面圖； 圖12B爲沿著線D-D’所取之圖9A所示的記憶體陣列 的橫剖面圖； 圖1 2C爲沿著線E-E’所取之圖9A所示的記憶體陣列 的橫剖面圖； 圖1 3爲用於圖9 A所示的記憶體陣列之控制電路系統 圖； 圖14及1 5爲根據本發明的其他磁性穿隧接面之橫剖面 圖。 【主要元件符號說明】 1 :磁性穿隧接面 1 a :磁性穿隧接面 1 b :磁性穿隧接面 3 :位元線 5 :數位線 5 a :數位線 5 b :數位線 7 :下電極 7 a :下電極 -37- (34) (34)1310554 7 b :下電極 9 :隔離電晶體 9 a :隔離電晶體 9b :隔離電晶體 1 1 :字元線 1 1 a ·子兀線 1 1 b :字元線 1 3 a :記憶體胞元 13b :記憶體胞元 1 5 :源極 1 7 :感測線 1 8 :絕緣矩陣 1 9 a :汲極 1 9 b :汲極 2 1 a :閘極 2 1 b :閘極 23 :自由層 25 :固定層 2 7 :介電屏障 29 :固定層 3 1 :位元線 3 1 1 ··第一位兀線 3 12 :第二位元線 3 7 :磁性穿隧接面 -38 (35) (35)1310554 3 7 a :磁性穿隧接面 3 7 b :磁性穿隧接面 3 7 1 :第一磁性穿隧接面 3 7 2 :第二磁性穿隧接面 3 7 3 :第三磁性穿隧接面 3 74 :第四磁性穿隧接面 3 7 5 :第五磁性穿隧接面 3 7 6 :第六磁性穿隧接面 3 8 :側壁 3 9 :下電極 41 :通孔 4 1 i :通孔 4 1 2 :通孔 4 3 :活性區 4 3 i :活性區 45 :基體 47 :淺溝隔離區 4 9 :感測線 5 0 :絕緣矩陣 5 1 :通孔 5 1 1 :通孔 5 3 :字元線 5 3 1 :第一字兀線 5 3 2 :第二字元線 -39 (36) (36)1310554 5 3 3 :第三字元線 5 3 4 :第四字元線 5 3 5 :第五字元線 5 3 6 :第六字元線 5 3 a :閘極氧化層 5 3 a :閘極絕緣層 5 3 b :閘極間隔物 5 5 :第一絕緣矩陣 5 9 :成對磁性穿隧接面 6 1 :源極區 6 3 :汲極區 6 5 :閘極 66 :記憶體胞元 6 7 :寫入驅動器 6 8 :感測放大器 69 :第一輸出 70 :第二輸出 71 :第一輸入/輸出堤 7 2 :連接 73 :第二輸入 74 :第二輸入 75 :第三輸入/輸出埠 8 0 :單一字兀線驅動器 8 1 :單一隔離電晶體 -40 (37) 1310554 82 :覆蓋層 83 :自由層 8 4 :穿隧屏障層 85 :固定層 87 :固定層 8 9 :緩衝層

9 1 :第一鐵磁子層 9 3 :第二鐵磁子層 9 5 :反鐵磁耦合層 1 0 1 :第一標繪圖 1 0 3 :第二標繪圖 1 0 5 1 :第二標繪圖 1〇52 :第四標繪圖 1 0 7 i :第五標繪圖 1 0 7 2 :第六標繪圖 1 1 1 :第七標繪圖 1 1 3 :第八標繪圖 1 1 5 :第九標繪圖 1 1 7 :第十標繪圖 1 1 9 :第十一標繪圖 1 2 1 :第十二標繪圖 123 :第三絕緣矩陣 1 2 5 :位元線接觸孔 1 2 7 :第十三標繪圖 -41 (38) 1310554 1 2 9 :磁化 1 3 1 :第一側 1 3 3 :第二側 1 3 5 :轉換電流 2 Ο 1 ·位兀線

2 0 7 :磁性穿隧接面 209 :下電極 2 1 1 :通孔 2 1 3 :活性區 2 1 5 :基體 2 1 6 :淺溝隔離區 2 1 7 :感測線 2 1 9 :通孔 2 2 1 :字元線 2 2 1 a :閘極氧化層 2 2 3 :絕緣矩陣 2 2 7 :源極區 2 2 9 :汲極區 2 3 1 :閘極 2 3 3 :隔離電晶體 2 3 5 :記憶體胞元 2 3 6 :寫入驅動器 2 3 7 :感測放大器 2 3 8 :第一輸出 -42 (39) (39)1310554 2 3 9 :第二輸出 240:第一輸入/輸出ί阜 241 :連接 242 :第二輸入 243 :第二輸入 244 :第三輸入/輸出埠 245 :單一字元線驅動器 2 4 7 :磁性穿隧接面 249 :自由層 2 5 1 :穿隧屏障層 25 3 :固定層 2 5 5 :磁性穿隧接面 257 :自由層 2 5 9 :穿隧屏障層 261 :固定層 263 :固定層 Η ί :磁場 Η2 :磁場 Η ρ :安培場 Η β :安培場 L t :短軸 L2 :長軸 W L :字元線 B L :位元線 -43 (40) (40)1310554

S L :感測線 SAE :感測放大器賦能 W A E :寫入放大器賦能 S AI Ο :感測放大器輸入/輸出 -44

Claims (1)

1310554 (1) 十、申請專利範圍 年月日修正替換頁 Oi9. 9.. ί ;λ____ 第9 5 1 3 8 3 9 6號專利申請案 中文申請專利範圍修正本 民國98年2月12日修3 1 . 一種寫入磁性記憶體裝置之方法，該磁性記憶 置包含第一（31; 201)和第二（49; 217)引線’及 在該第一及第二引線之間的磁阻多層結構（37 ; 207; ;25 5 )，該多層結構顯現出較高電阻之第—狀態和 電阻之第二狀態，該多層結構可回應於指定持續期間 度的脈衝而從該第一狀態轉換到該第二狀態，該脈衝 爲臨界電流強度，該臨界電流強度是轉換該多層結構 的最小電流強度並且視該脈衝的該持續期間而定’該 包含： 傳遞具有低於該臨界電流強度之第一強度的電流 之電流經過該多層結構，及 增加該電流位準，藉以傳遞具有低於該臨界電流 之較高之第二強度的電流位準之電流經過該多層結構 2 .根據申請專利範圍第1項之方法，其中傳遞該 經過該多層結構（37 ; 207 ; 247 ; 25 5 )包含： 傳遞具有低於該臨界電流強度之第一強度的電流 之該電流經過該多層結構達低於該指定持續期間的持 間。 3 .根據申請專利範圍第1項之方法，其中傳遞該 經過該多層結構（37 ; 207 ; 247 ; 25 5 )包含： 體裝 配置 247 較低 和強 強度 所需 方法 位準 強度 〇 電流 位準 續期 電流

1310554 (2) 傳遞具有在該臨界電流強度的0.1和0.5之間之第一強 度的電流位準之該電流經過該多層結構。 4 .根據申請專利範圍第1項之方法，其中傳遞該電流 經過該多層結構（37; 207; 247; 255)包含： 傳遞具有第一強度的電流位準之該電流經過該多層結 構達該指定持續期間的0 . 1和〇 . 4之間。 5 _根據申請專利範圍第4項之方法，其中該指定持續 期間低於1 0 n s。 6 ·根據申請專利範圍第1項之方法，其中傳遞該電流 經過該多層結構（37; 207; 247; 255)包含： 以固定位準傳遞具有第一強度的電流位準之該電流經 過該多層結構達該持續期間。 7 .根據申請專利範圍第1項之方法，其中傳遞該電流 經過該多層結構（37 ; 207 ; 247 ; 25 5 )包含： 傳遞具有低於或等於DC臨界電流之第一強度的電流 位準之該電流經過該多層結構，該DC臨界電流是轉換該 多層結構所需的最小D C電流。 8. 根據申|靑專利範圍第1項之方法，其中傳遞該電流 經過該多層結構（37; 207; 247; 255)包含： 傳遞具有低於該臨界電流強度之第一強度的電流強度 之該電〖II；經過該多層結構達1 n s和2 n s之間的持續期間。 9. 根據申請專利範圍第1項之方法，其中增加該電流 位準包含： 將該電流位準增加到該臨界強度的〇 . 3和〇 . 5之間的第 -2- 1310554

二強度。 1 〇 .根據申請專利範圍第1項之方法，其中增加該電流 位準包含： 將該電流位準增加到該第一強度，並且將該電流保持 在該位準達低於該指定持續期間的期間。 1 1.根據申請專利範圍第1項之方法，其中增加該電流 位準包含： 將該電流位準增加到該第一強度，並且將該電流保持 在該位準達該指定持續期間的0.1和0.4之間的期間。 1 2 .根據申請專利範圍第1 1項之方法，其中該指定持 續期間低於1〇 ns。 1 3 .根據申請專利範圍第1項之方法，其中增加該電流 位準包含： 將該電流位準增加到該第一強度，並且將該電流保持 在一固定位準。 1 4 .根據申請專利範圍第1項之方法，另外包含： 將該電流從一基礎電流位準漸變到該第一強度的電流 位準。 1 5 .根據申請專利範圍第1項之方法，另外包含： 將該電流從零電流位準漸變到該第一強度的電流位準 1 6 .根據申請專利範圍第1 0項之方法，另外包含： 將該電流從該第一強度的電流位準漸增到較高之該第 -3- ⑷ 98.1310554 η Sf正替換頁 17.根據申請專利範圍第10項之方法，另外包含： 將該電流從較高之該第二強度的電流位準漸減到一較 低的電流位準。 1 8 .根據申請專利範圍第1 0項之方法，另外包含： 將該電流從較高之該第二強度的電流位準漸減到一基 礎電流位準。 1 9 .根據申請專利範圍第1項之方法，其中轉換該多層 結構所需的該臨界電流強度/是： 其中u爲DC臨界電流，該DC臨界電流是轉換該多層結 構所需的最小D C電流’ C1是常數，及是該脈衝的該持 續期間。 20.—種記憶體，包含： 磁性記憶體裝置，包含： 第一（3 1 ; 2 0 1 )和第二（4 9 ; 2 1 7 )引線； 磁阻多層結構，（37; 207; 247; 255)，配置在該 第一及第二引線之間，該多層結構顯現出較高電阻之第一 狀態和較低電阻之第二狀態，該多層結構可回應於指定持 續期間和強度的脈衝而從該第一狀態轉換到該第二狀態， 該脈衝強度爲臨界電流強度，該臨界電流強度是轉換該多 層結構所需的最小電流強度並且視該脈衝的該持續期間而 定；及 電路系統，用以控制該磁性記憶體裝置，被組配成執 行根據申請專利範圍第1至1 9項任一項的方法。 -4-