KR20110026389A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

불휘발성 반도체 기억 장치는 전기적으로 재기입 가능한 복수의 메모리 셀이 배치된 제1 영역과, 상기 제1 영역에 인접하는 제2 영역을 포함한다. 불휘발성 반도체 기억 장치는 복수의 제1 도전층과, 반도체층과, 전하 축적층과, 기둥형 절연층을 포함한다. 상기 복수의 제1 도전층은 상기 제1 영역 및 상기 제2 영역에 적층되고, 상기 제2 영역에서 계단부를 포함하며, 상기 계단부에서 상기 복수의 제1 도전층의 단부들의 위치는 상이하다. 상기 반도체층은 상기 제1 영역에서 상기 제1 도전층에 의해 둘러싸이고, 적층 방향으로 연장되는 제1 기둥 형상부를 포함한다. 상기 전하 축적층은 상기 제1 기둥 형상부의 측면과 상기 제1 도전층 사이에 형성된다. 상기 기둥형 절연층은 상기 계단부에서 상기 제1 도전층에 의해 둘러싸이고, 적층 방향으로 연장되고 절연체를 포함하는 제2 기둥 형상부를 포함한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은 2009년 9월 7일자로 출원된 일본 특허 출원 제2009-206007호를 기초로 하여 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
본 명세서에 설명된 실시예들은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리의 집적도를 높이기 위해 메모리 셀을 3차원적으로 배치한 다수의 반도체 기억 장치가 제안되어 있다.
예를 들어, 불휘발성 반도체 기억 장치는 메모리 셀이 배열된 메모리 영역 및 그 메모리 영역의 주변에 위치되는 주변 영역을 포함한다. 또한, 이 불휘발성 반도체 기억 장치의 구조는 메모리 영역 및 주변 영역에 적층된 복수의 도전층(실리콘(Si)) 및 절연층(산화 실리콘(SiO2)), 및 이들 도전층 및 절연층을 관통하도록 연장하는 기둥 형상의 반도체층(실리콘(Si))을 포함한다. 도전층은 상층의 배선과 접촉을 허용하도록 주변 영역에 계단 형상으로 형성된 계단부를 포함한다. 또한, 메모리 영역에서, 도전층은 메모리 트랜지스터(메모리 셀)의 제어 게이트로서 기능하고, 반도체층은 메모리 트랜지스터(메모리 셀)의 채널(바디)로서 기능한다.
그러나, 상술된 도전층 및 절연층은 크게 상이한 에칭율을 가지므로, 일괄적으로 도전층 및 절연층을 관통하는 홀을 형성하는 것은 곤란하다. 또한, 제조 공정 동안 계단부에 결함이 발생하는 것을 방지할 필요가 있다.
일 실시예에 따르면, 불휘발성 반도체 기억 장치는 전기적으로 재기입 가능한 복수의 메모리 셀이 배치된 제1 영역과, 상기 제1 영역에 인접하는 제2 영역을 포함한다. 불휘발성 반도체 기억 장치는 복수의 제1 도전층과, 반도체층과, 전하 축적층과, 기둥형 절연층을 포함한다. 상기 복수의 제1 도전층은 상기 제1 영역 및 상기 제2 영역에 적층되며, 상기 제1 영역에서 상기 메모리 셀의 제어 전극으로서 기능한다. 상기 복수의 제1 도전층은 상기 제2 영역에 계단부를 포함한다. 상기 복수의 제1 도전층의 단부의 위치는 상기 계단부에서 상이하다. 상기 반도체층은 상기 제1 영역에서 상기 제1 도전층에 의해 둘러싸인다. 상기 반도체층은 적층 방향으로 연장되는 제1 기둥 형상부를 포함하고, 상기 메모리 셀의 바디로서 기능한다. 상기 전하 축적층은 상기 제1 기둥 형상부의 측면과 상기 제1 도전층 사이에 형성된다. 상기 전하 축적층은 전하를 축적하여 상기 메모리 셀의 데이터를 유지할 수 있도록 구성된다. 상기 기둥형 절연층은 상기 계단부에서 상기 제1 도전층에 의해 둘러싸인다. 상기 기둥형 절연층은, 적층 방향으로 연장되고 절연체를 포함하는 제2 기둥 형상부를 포함한다.
이하에서는, 도면을 참조하여, 불휘발성 반도체 기억 장치의 실시예를 설명한다.
도 1은 실시예에 따른 불휘발성 반도체 기억 장치(100)의 블록도이다.
도 2는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 개략 사시도이다.
도 3은 실시예에 따른 불휘발성 반도체 기억 장치(100)의 등가 회로도이다.
도 4a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 개략 평면도이다.
도 4b는 도 4a의 선 I-I'를 따라 취해진 단면도이다.
도 4c는 도 4a의 선 II-II'를 따라 취해진 단면도이다.
도 5a는 도 4a의 확대도이다.
도 5b는 도 4b의 확대도이다.
도 6은 홈 T와 접촉 플러그층(64) 간의 관계를 도시하는 도면이다.
도 7a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 7b는 도 7a의 선 I-I'를 따라 취해진 단면도이다.
도 8a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 8b는 도 8a의 선 I-I'를 따라 취해진 단면도이다.
도 9a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 9b는 도 9a의 선 I-I'를 따라 취해진 단면도이다.
도 9c는 도 9a의 선 II-II'를 따라 취해진 단면도이다.
도 10a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 10b는 도 10a의 선 I-I'를 따라 취해진 단면도이다.
도 10c는 도 10a의 선 II-II'를 따라 취해진 단면도이다.
도 11a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 11b는 도 11a의 선 I-I'를 따라 취해진 단면도이다.
도 11c는 도 11a의 선 II-II'를 따라 취해진 단면도이다.
도 12a는 도 11a의 선 I-I'를 따라 취해진 단면도이다.
도 12b는 도 11a의 선 II-II'를 따라 취해진 단면도이다.
도 13a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 13b는 도 13a의 선 I-I'를 따라 취해진 단면도이다.
도 13c는 도 13a의 선 II-II'를 따라 취해진 단면도이다.
도 14a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 14b는 도 14a의 선 I-I'를 따라 취해진 단면도이다.
도 15a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 15b는 도 15a의 선 I-I'를 따라 취해진 단면도이다.
도 16a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 평면도이다.
도 16b는 도 16a의 선 II-II'를 따라 취해진 단면도이다.
[실시예에 따른 불휘발성 반도체 기억 장치(100)의 구성]
우선, 도 1 및 도 2를 참조하여, 실시예에 따른 불휘발성 반도체 기억 장치(100)의 구성을 설명한다. 도 1은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치(100)의 블록도이고, 도 2는 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치(100)의 개략 사시이다.
도 1에 나타낸 바와 같이, 실시예에 따른 불휘발성 반도체 기억 장치(100)는 메모리 셀 어레이(11), 로우 디코더(12, 13), 감지 증폭기(14), 칼럼 디코더(15) 및 제어 신호 생성부(고전압 생성부)(16)를 포함한다.
도 2에 나타낸 바와 같이, 메모리 셀 어레이(11)는 데이터를 전기적으로 기억하는 메모리 트랜지스터 MTr를 3차원 매트릭스 형상으로 배열하여 구성된다. 즉, 메모리 트랜지스터 MTr는 수평 방향으로 매트릭스 형상으로 배열됨과 함께, 적층 방향으로도 배열된다. 적층 방향으로 정렬되는 복수의 메모리 트랜지스터 MTr는 직렬 접속되어, 널리 알려진 NAND 스트링 MS를 구성한다. NAND 스트링 MS의 양단에는 선택시에 도통 상태로 되는 드레인측 선택 트랜지스터 SDTr 및 소스측 선택 트랜지스터 SSTr가 각각 접속된다. NAND 스트링 MS는 적층 방향을 길이 방향으로 하여 배열된다.
도 1에 나타낸 바와 같이, 로우 디코더(12, 13)는 다운로드된 블록 어드레스 신호 등을 디코드하고, 메모리 셀 어레이(11)를 제어한다. 감지 증폭기(14)는 메모리 셀 어레이(11)로부터 데이터를 판독한다. 칼럼 디코더(15)는 칼럼 어드레스 신호를 디코드하고, 감지 증폭기(14)를 제어한다. 제어 신호 생성부(16)는 기준 전압을 승압시켜, 기입 및 소거 동안 요구되는 고전압을 생성하고, 또한, 제어 신호를 생성하여, 로우 디코더(12, 13), 감지 증폭기(14) 및 칼럼 디코더(15)를 제어한다.
다음, 도 3을 참조하여, 메모리 셀 어레이(11)의 회로 구성을 설명한다. 도 3은 메모리 셀 어레이(11)의 열 방향의 단면을 따라 형성되는 메모리 트랜지스터 MTr, 선택 트랜지스터 SDTr 및 SSTr 및 그 주변 회로의 등가 회로이다.
도 3에 나타낸 바와 같이, 메모리 셀 어레이(11)는 복수의 비트선 BL 및 복수의 메모리 블록 MB을 포함한다. 비트선 BL은, 행 방향으로 소정 피치를 갖고 열 방향으로 연장되는 스트라이프 형상으로 형성된다. 메모리 블록 MB은 소정 피치로 열 방향으로 반복하여 제공된다.
도 3에 나타낸 바와 같이, 메모리 블록 MB의 각각은 비트선 BL에 공통 접속된 복수의 메모리 유닛 MU를 포함한다. 메모리 유닛 MU의 각각은 메모리 스트링 MS, 소스측 선택 트랜지스터 SSTr 및 드레인측 선택 트랜지스터 SDTr를 포함한다. 열 방향으로 인접하는 메모리 유닛 MU는 그 구성이 열 방향으로 서로 대칭이 되도록 형성되어 있다. 메모리 유닛 MU는 행 방향 및 열 방향으로 매트릭스 형상으로 배열된다.
메모리 스트링 MS는 직렬 접속된 메모리 트랜지스터 MTr1-MTr8 및 백 게이트 트랜지스터 BTr로 구성된다. 메모리 트랜지스터 MTr1-MTr4은 적층 방향으로 직렬로 접속되어 있다. 메모리 트랜지스터 MTr5-MTr8도 마찬가지로 적층 방향으로 직렬로 접속되어 있다. 메모리 트랜지스터 MTr1-MTr8은 전하 축적층에서 전하를 포획시킴으로써 정보를 기억한다. 백 게이트 트랜지스터 BTr는 최하층의 메모리 트랜지스터 MTr4와 MTr5 사이에 접속되어 있다. 따라서, 메모리 트랜지스터 MTr1-MTr8 및 백 게이트 트랜지스터 BTr는 열 방향으로의 단면에서 U자 형상으로 접속되어 있다. 드레인측 선택 트랜지스터 SDTr의 소스는 메모리 스트링 MS의 일단(메모리 트랜지스터 MTr1의 드레인)에 접속되어 있다. 소스측 선택 트랜지스터 SSTr의 드레인은 메모리 스트링 MS의 타단(메모리 트랜지스터 MTr8의 소스)에 접속되어 있다.
메모리 유닛 MU에서 행 방향으로 일렬로 배열된 메모리 트랜지스터 MTr1의 게이트는 행 방향으로 연장되는 워드선 WL1에 공통 접속되어 있다. 마찬가지로, 행 방향으로 일렬로 배열된 메모리 트랜지스터 MTr2-MTr8의 게이트는 행 방향으로 연장되는 워드선 WL2-WL8에 각각 공통 접속되어 있다. 열 방향으로 인접하는 2개의 메모리 스트링 MS도 워드선 WL1-WL8을 공유한다는 것을 주목해야 한다. 또한, 행 방향 및 열 방향으로 매트릭스 형상으로 배열된 백 게이트 트랜지스터 BTr의 게이트는 백 게이트 선 BG에 공통 접속되어 있다.
메모리 유닛 MU에서 행 방향으로 일렬로 배열된 드레인측 선택 트랜지스터 SDTr의 게이트는 행 방향으로 연장되는 드레인측 선택 게이트선 SGD에 공통 접속되어 있다. 또한, 열 방향으로 일렬로 배열된 드레인측 선택 트랜지스터 SDTr의 드레인은 비트선 BL에 공통 접속되어 있다.
메모리 유닛 MU에서 행 방향으로 일렬로 배열된 소스측 선택 트랜지스터 SSTr의 게이트는 행 방향으로 연장되는 소스측 선택 게이트선 SGS에 공통 접속되어 있다. 또한, 열 방향으로 인접하는 메모리 유닛 MU의 쌍들에서, 행 방향으로 일렬로 배열된 소스측 선택 트랜지스터 SSTr의 소스는 행 방향으로 연장되는 소스선 SL에 공통 접속되어 있다.
다음, 도 4a 내지 도 4c를 참조하여, 도 3에 나타낸 회로 구성을 구현하도록 구성된 실시예에 따른 불휘발성 반도체 장치(100)의 적층 구조를 설명한다. 도 4a는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 개략 평면도이고, 도 4b는 도 4a의 선 I-I'를 따라 취해진 단면도이고, 도 4c는 도 4a의 선 II-II'를 따라 취해진 단면도이다.
도 4a에 나타낸 바와 같이, 불휘발성 반도체 기억 장치(100)는 메모리 트랜지스터 MTr1-MTr8이 배열된 메모리 영역 AR1과, 메모리 영역 AR1의 주변에 제공된 주변 영역 AR2을 포함한다.
우선, 메모리 영역 AR1을 설명한다. 도 4b에 나타낸 바와 같이, 불휘발성 반도체 기억 장치(100)의 메모리 영역 AR1은, 기판(20) 위에, 하층으로부터 순서대로, 백 게이트층(30), 메모리 트랜지스터층(40), 선택 트랜지스터층(50) 및 배선층(60)을 포함한다. 백 게이트층(30)에는 백 게이트 트랜지스터 BTr이 형성되어 있다. 메모리 트랜지스터층(40)에는 메모리 트랜지스터 MTr1-MTr8이 형성되어 있다. 선택 트랜지스터층(50)에는 드레인측 선택 트랜지스터 SDTr 및 소스측 선택 트랜지스터 SSTr가 형성되어 있다. 배선층(60)에는 소스선 SL 및 비트선 BL이 형성되어 있다.
도 4b에 나타낸 바와 같이, 백 게이트층(30)은 기판(20) 위에 절연층(33)이 개재되어 형성된 백 게이트 도전층(31)을 포함한다. 백 게이트 도전층(31)은 백 게이트 선 BG 및 백 게이트 트랜지스터 BTr의 게이트로서 기능한다. 백 게이트 도전층(31)은 행 방향 및 열 방향으로 연장하는 평면 형상으로 형성되어 있다. 백 게이트 도전층(31)은 후술하는 U자 형상 반도체층(45)의 연결부(45B)의 하면 및 측면을 덮고, 연결부(45B)의 상면과 동일한 높이까지 형성되어 있다. 백 게이트 도전층(31)은 폴리실리콘(poly-Si)으로 구성되어 있다.
또한, 도 4b에 나타낸 바와 같이, 백 게이트층(30)은 메모리 영역 AR1에, 백 게이트 도전층(31)을 파내어(dig out) 형성된 백 게이트 홀(32)을 포함한다. 백 게이트 홀(32)은 행 방향으로 단변, 열 방향으로 장변을 갖는 개구로서 구성되어 있다. 백 게이트 홀(32)은 행 방향 및 열 방향으로 소정 간격으로 매트릭스 형상으로 형성되어 있다.
도 4b에 나타낸 바와 같이, 메모리 트랜지스터층(40)은 메모리 영역 AR1에서, 적층 방향으로 소정 피치로 적층된 워드선 도전층(41a-41d) 및 절연층(42A)을 포함한다.
도 4c에 나타낸 바와 같이, 워드선 도전층(41a-41d)은 메모리 영역 AR1에 적층됨과 함께, 후술하는 바와 같이 주변 영역 AR2로도 연장되도록 형성되어 있다. 워드선 도전층(41a-41d)은 워드선 WL1 내지 WL8 및 메모리 트랜지스터 MTr1-MTr8의 게이트로서 기능한다. 도 4a에 나타낸 바와 같이, 상방으로부터 볼 때, 워드선 도전층(41a-41d)은 메모리 영역 AR1에서 홈 T에 의해, 행 방향으로 교대로 구성된 빗살 형상으로 분할되도록 형성되어 있다. 즉, 워드선 도전층(41a-41d)은 메모리 영역 AR1에서 열 방향으로 소정 피치를 가지고 행 방향으로 연장되는 스트라이프 형상으로 형성되어 있다. 워드선 도전층(41a-41d)은 폴리실리콘(poly-Si)으로 구성되어 있다. 홈 T는 평면으로 보아 90°회전된 U자 형상을 갖는다. 도 4b에 나타낸 바와 같이, 홈 T는 홈 T의 상측으로부터 하측으로 갈수록 직경이 점차 작아지는 테이퍼 형상으로 형성되어 있다.
도 4b에 나타낸 바와 같이, 절연층(42A)은 메모리 영역 AR1에서 워드선 도전층(41a-41d) 사이를 채우도록 형성되어 있다. 절연층(42A)은 산화 실리콘(SiO2)으로 구성되어 있다. 절연층(42A)은 아래와 같이 형성된다. 제조 시, 워드선 도전층(41a-41d) 사이에 희생층을 형성하고, 그 희생층을 제거하여 공극을 형성하고, 그 공극을 채워 절연층(42A)을 형성한다.
여기서는, 워드선 도전층(41a-41d)과 절연층(42A)을 순서대로 피착시키고, 그 후, 이들 워드선 도전층(41a-41d)과 절연층(42A)을 관통하는 메모리 홀(43A)을 형성하는 것도 가능하다. 그러나, 워드선 도전층(41a-41d)과 절연층(42A)의 에칭율의 차로 인해, 원하는 형상을 갖는 메모리 홀(43A)을 형성하는 것은 곤란하다. 이로 인해, 본 실시예에서는, 우선, 워드선 도전층(41a-41d)과 희생층을 교대로 피착시켜, 메모리 홀(43A)을 형성한다. 그 후, 메모리 홀(43A) 내에 반도체층을 형성한다. 그 후, 희생층을 제거하고, 제거한 부분에 공극을 형성하고, 그 공극 내에 절연층(42A)을 형성한다. 자세한 제조 방법에 대해서는 후술한다.
또한, 도 4b에 나타낸 바와 같이, 메모리 트랜지스터층(40)은 메모리 영역 AR1에서, 워드선 도전층(41a-41d) 및 절연층(42A)을 관통하도록 형성된 메모리 홀(43A)을 포함한다.
도 4b에 나타낸 바와 같이, 메모리 홀(43A)은 각 백 게이트 홀(32)의 열 방향의 양단 근방의 위치에 정합되도록 형성되어 있다. 또한, 메모리 홀(43A)은 행 방향으로 제1 피치 P1와, 열 방향으로 소정 피치를 갖는 매트릭스 형상으로 형성되어 있다.
또한, 도 4b에 나타낸 바와 같이, 상술된 백 게이트 트랜지스터층(30) 및 메모리 트랜지스터층(40)은 메모리 영역 AR1에서 메모리 게이트 절연층(44) 및 U자 형상 반도체층(45)을 포함한다. U자 형상 반도체층(45)은 메모리 트랜지스터 MTr1-MTr8의 바디로서 기능한다.
도 4b에 나타낸 바와 같이, 메모리 게이트 절연층(44)은 메모리 홀(43A) 및 백 게이트 홀(32)의 측면에 형성되어 있다. 도 5a 및 도 5b에 나타낸 바와 같이, 메모리 게이트 절연층(44)은 블록 절연층(44a), 전하 축적층(44b) 및 터널 절연층(44c)으로 구성되어 있다. 블록 절연층(44a)은 메모리 홀(43A) 및 백 게이트 홀(32)의 측면을 따라 워드선 도전층(41a-41d) 및 백 게이트 도전층(31)과 접하도록 형성되어 있다. 블록 절연층(44a)은 산화 실리콘(SiO2)으로 구성되어 있다. 전하 축적층(44b)은 블록 절연층(44a)의 측면에 형성되어 있다. 전하 축적층(44b)은 전하를 축적하여, 메모리 트랜지스터 MTr1-MTr8의 데이터를 유지하도록 사용된다. 전하 축적층(44b)은 질화 실리콘(SiN)으로 구성되어 있다. 터널 절연층(44c)은 전하 축적층(44b)의 측면을 따라 U자 형상 반도체층(45)과 접하도록 형성되어 있다. 터널 절연층(44c)은 산화 실리콘(SiO2)으로 구성되어 있다.
도 4b에 나타낸 바와 같이, U자 형상 반도체층(45)은 행 방향에서 볼 때 U자 형상으로 형성되어 있다. 도 5a 및 도 5b에 나타낸 바와 같이, U자 형상 반도체층(45)은 터널 절연층(44c)에 접하고 백 게이트 홀(32) 및 메모리 홀(43A)을 채우도록 형성되어 있다. 즉, U자 형상 반도체층(45)은 행 방향으로 제1 피치 P1와, 열 방향으로 소정 피치를 갖는 매트릭스 형상으로 형성되어 있다. U자 형상 반도체층(45)은 행 방향에서 볼 때 기판(20)에 대해 수직 방향으로 연장되는 한 쌍의 기둥 형상부(45A)와, 한 쌍의 기둥 형상부(45A)의 하단을 연결시키도록 형성된 연결부(45B)를 포함한다. U자 형상 반도체층(45)은 폴리실리콘(poly-Si)으로 구성되어 있다.
상술된 메모리 트랜지스터층(40)의 구성을 다르게 표현하면, 터널 절연층(44c)은 기둥 형상부(45A)의 측면을 둘러싸도록 형성되어 있다. 전하 축적층(44b)은 터널 절연층(44c)의 측면을 둘러싸도록 형성되어 있다. 블록 절연층(44a)은 전하 축적층(44b)의 측면을 둘러싸도록 형성되어 있다. 워드선 도전층(41a-41d)은 블록 절연층(44a)의 측면을 둘러싸도록 형성되어 있다.
도 4b에 나타낸 바와 같이, 선택 트랜지스터층(50)은 드레인측 도전층(51) 및 이 드레인측 도전층(51)과 동일한 층에 형성된 소스측 도전층(52)을 포함한다. 드레인측 도전층(51)은 드레인측 선택 게이트선 SGD 및 드레인측 선택 트랜지스터 SDTr의 게이트로서 기능한다. 소스측 도전층(52)은 소스측 선택 게이트선 SGS 및 소스측 선택 트랜지스터 SSTr의 게이트로서 기능한다.
도 4b에 나타낸 바와 같이, 드레인측 도전층(51) 및 소스측 도전층(52)은 메모리 영역 AR1에 형성되어 있다. 드레인측 도전층(51) 및 소스측 도전층(52)은, 열 방향으로 소정 피치를 갖고 행 방향으로 연장되는 스트라이프 형상으로 형성되어 있다. 드레인측 도전층(51) 및 소스측 도전층(52)은 동일한 층에 형성되고, 열 방향으로 한 번에 2개씩 교대로 제공되어 있다. 드레인측 도전층(51) 및 소스측 도전층(52)은 폴리실리콘(poly-Si)으로 구성되어 있다.
또한, 도 4b에 나타낸 바와 같이, 선택 트랜지스터층(50)은 드레인측 홀(53) 및 소스측 홀(54)을 포함한다. 드레인측 홀(53)은 드레인측 도전층(51)을 관통하도록 형성되어 있다. 소스측 홀(54)은 소스측 도전층(52)을 관통하도록 형성되어 있다. 드레인측 홀(53) 및 소스측 홀(54)은 메모리 홀(43A)에 정합하는 위치에 형성되어 있다.
또한, 선택 트랜지스터층(50)은 드레인측 게이트 절연층(55), 소스측 게이트 절연층(56), 드레인측 기둥형 반도체층(57) 및 소스측 기둥형 반도체층(58)을 포함한다. 드레인측 기둥형 반도체층(57)은 드레인측 선택 트랜지스터 SDTr의 바디로서 기능한다. 소스측 기둥형 반도체층(58)은 소스측 선택 트랜지스터 SSTr의 바디로서 기능한다.
드레인측 게이트 절연층(55)은 드레인측 홀(53)의 측면에 형성되어 있다. 소스측 게이트 절연층(56)은 소스측 홀(54)의 측면에 형성되어 있다. 드레인측 게이트 절연층(55) 및 소스측 게이트 절연층(56)은 산화 실리콘(SiO2)으로 구성되어 있다. 드레인측 기둥형 반도체층(57)은 드레인측 홀(53)을 채우도록, 드레인측 게이트 절연층(55)과 접하여 적층 방향으로 연장되는 기둥(필라(pillar)) 형상으로 형성되어 있다. 드레인측 기둥형 반도체층(57)은 그 하면이 U자 형상 반도체층(45)의 기둥 형상부(45A)의 상면과 접하도록 형성되어 있다. 소스측 기둥형 반도체층(58)은 소스측 홀(54)을 채우도록, 소스측 게이트 절연층(56)과 접하여 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. 소스측 기둥형 반도체층(58)은 그 하면이 U자 형상 반도체층(45)의 기둥 형상부(45A)의 상면과 접하도록 형성되어 있다. 드레인측 기둥형 반도체층(57) 및 소스측 기둥형 반도체층(58)은 폴리실리콘(poly-Si)으로 구성되어 있다.
상술된 선택 트랜지스터층(50)의 구성을 다르게 표현하면, 드레인측 게이트 절연층(55)은 드레인측 기둥형 반도체층(57)의 측면을 둘러싸도록 형성되어 있다. 드레인측 도전층(51)은 드레인측 게이트 절연층(55)의 측면을 둘러싸도록 형성되어 있다. 소스측 게이트 절연층(56)은 소스측 기둥형 반도체층(58)의 측면을 둘러싸도록 형성되어 있다. 소스측 도전층(52)은 소스측 게이트 절연층(56)의 측면을 둘러싸도록 형성되어 있다.
도 4b에 나타낸 바와 같이, 배선층(60)은 제1 배선층(61), 제2 배선층(62) 및 플러그층(63)을 포함한다. 제1 배선층(61)은 소스선 SL로서 기능한다. 제2 배선층(62)은 비트선 BL로서 기능한다.
도 4b에 나타낸 바와 같이, 제1 배선층(61)은 인접하는 2개의 소스측 기둥형 반도체층(58)의 상면에 공통으로 접하도록 형성되어 있다. 제1 배선층(61)은, 열 방향으로 소정 피치를 갖고 행 방향으로 연장되는 스트라이프 형상으로 형성되어 있다. 제1 배선층(61)은 텅스텐(W) 등의 금속으로 구성되어 있다.
도 4b에 나타낸 바와 같이, 제2 배선층(62)은 플러그층(63)을 통해 드레인측 기둥형 반도체층(57)의 상면에 접속되어 있다. 제2 배선층(62)은, 행 방향으로 소정 피치를 갖고 열 방향으로 연장되는 스트라이프 형상으로 형성되어 있다. 제2 배선층(62) 및 플러그층(63)은 텅스텐(W) 등의 금속으로 구성되어 있다.
다음, 주변 영역 AR2을 설명한다. 도 4c에 나타낸 바와 같이, 실시예에 따른 불휘발성 반도체 기억 장치(100)의 주변 영역 AR2은 메모리 영역 AR1로부터 연장하는 워드선 도전층(41a-41d) 및 절연층(42A), 및 이들 워드선 도전층(41a-41d) 및 절연층(42A)을 채우도록 형성된 절연층(42B)을 포함한다.
도 4c에 나타낸 바와 같이, 워드선 도전층(41a-41d)은 주변 영역 AR2에서 행 방향 및 열 방향으로 연장하는 평면 형상으로 형성되고, 계단부 ST를 포함한다. 계단부 ST는 워드선 도전층(41a-41d)의 단부의 위치가 상이하도록 계단 형상으로 형성됨으로써, 후술하는 접촉 플러그층(64)의 접속을 가능하게 한다.
도 4c에 나타낸 바와 같이, 절연층(42A)은 메모리 영역 AR1과 마찬가지로, 희생층을 제거하여, 워드선 도전층(41a-41d) 사이에 공극을 형성하고, 그 후 공극에 절연체를 채워서 형성된다.
도 4c에 나타낸 바와 같이, 절연층(42B)은 주변 영역 AR2에서, 계단부 ST를 평탄화하도록 형성되어 있다. 절연층(42B)은 산화 실리콘(SiO2)으로 구성되어 있다.
여기서는, 상술된 실시예에 따른 적층 구조는 이하의 제조 공정에 의해 형성될 수 있다. 즉, 우선, 워드선 도전층(41a-41d) 및 희생층을 교대로 적층시킨다. 그 후, 워드선 도전층(41a-41d)을 관통하는 메모리 홀(43A)을 형성하고, 이 메모리 홀(43A) 안에 메모리 게이트 절연층(44)을 개재하여 U자 형상 반도체층(45)을 형성한다. 다음, 희생층을 제거하고, 워드선 도전층(41a-41d) 사이에 공극을 형성한다. 그 후, 공극을 채우도록 절연층(42A)을 형성한다.
희생층을 제거하여 공극이 형성된 상술된 경우에도, 메모리 영역 AR1의 워드선 도전층(41a-41d)은 다수의 U자 형상 반도체층(45)에 의해 지지되므로, 그 자중에 의해 휘지 않고 일정한 형상을 유지한다. 반면, 주변 영역 AR2의 워드선 도전층(41a-41d)은 U자 형상 반도체층(45)의 지지 구조 등을 구비하지 않는다. 이로 인해, 공극이 형성되면, 워드선 도전층(41a-41d)은 주변 영역 AR2에서 그 자중에 의해 휜다. 그 결과, 주변 영역 AR2(계단부 ST)에서, 휜 워드선 도전층(41a-41d)이 서로 접촉함으로써, 그 사이가 단락될 위험이 있을 수 있다.
상술된 문제를 해소하기 위해, 본 실시예에 따른 불휘발성 반도체 기억 장치는, 도 4c에 나타낸 바와 같이, 주변 영역 AR2의 계단부 ST에서, 워드선 도전층(41a-41d)을 관통하도록 형성된 기둥 형상층(46)(기둥형 절연층)을 포함한다. 기둥 형상층(46)은 희생층을 제거하여 공극을 형성하기 전에 형성된다. 따라서, 기둥 형상층(46)은 주변 영역 AR2에 공극이 형성될 때 워드선 도전층(41a-41d)을 지지하는 구조로 되고, 이에 의해 휨을 방지하고, 계단부 ST에서 발생하는 결함(단락)을 억제한다.
도 4c에 나타낸 바와 같이, 기둥 형상층(46)은 워드선 도전층(41a-41d) 및 절연층(42B)을 관통하는 더미 홀(43B)을 채우도록 수직 방향으로 연장되는 기둥 형상으로 형성되어 있다. 기둥 형상층(46)은 행 방향으로 제1 피치 P1보다 큰 제2 피치 P2(P2>P1)와, 열 방향으로 소정 피치를 갖는 매트릭스 형상으로 형성되어 있다. 기둥 형상층(46)은 기둥 형상층(46)의 직경이 기둥 형상층(46)의 상측으로부터 하측으로 갈수록 점차 작아지는 테이퍼 형상으로 형성되어 있다. 기둥 형상층(46)은 절연체, 예를 들어, 질화 실리콘(SiN)으로 구성되어 있다. 기둥 형상층(46)은 적층 방향으로 기둥 형상부(45A)보다 더 짧다.
또한, 후술하는 바와 같이, 계단부 ST는 후술하는 바와 같이 레지스트를 서서히 슬리밍(slimming)하면서, 워드선 도전층(41a-41d) 및 절연층(42A)의 각각을 에칭함으로써 형성된다. 계단부 ST를 형성할 때, 기둥 형상층(46)이 테이퍼 형상으로 형성되어 있으므로, 도 4c에 나타낸 바와 같이, 기둥 형상층(46)의 둘레에는, 워드선 도전층(41a-41d)의 에칭 잔사(residue)인 도전층(41e-41j)이 형성되게 된다. 즉, 에칭 시에 기둥 형상층(46)에 의해 음영이 지는(shaded) 영역에, 워드선 도전층(41a-41d)의 일부인 도전층(41e-41j)이 남겨지게 된다. 도전층(41e-41j)은 계단부 ST의 각 단의 상부면에 위치된다.
또한, 워드선 도전층(41a-41d)의 외주에는 희생층 제거를 위한 홈 T가 형성되고, 이 홈 T에는 계단부 ST의 형성 동안 테이퍼 형상의 절연층(42S)(벽 형상 절연층)이 존재하고 있다. 그 결과, 도 4c에 나타낸 바와 같이, 절연층(42S)을 따라, 워드선 도전층(41a-41d)의 에칭 잔사인 도전층(41k, 41l)이 형성되게 된다. 즉, 에칭 시에 절연층(42S)에 의해 음영이 지는 영역에, 워드선 도전층(41a-41d)의 일부인 도전층(41k, 41l)이 남겨지게 된다. 절연층(42S)이 워드선 도전층(41a-41d)의 주위를 둘러싸는 벽 형상으로 형성되므로, 도전층(41k, 41l)도 워드선 도전층(41a-41d)을 둘러싸도록 형성된다. 또한, 도전층(41k, 41l)은 절연층(42S)을 둘러싸도록 형성된다. 절연층(42S)은 산화 실리콘(SiO2)으로 구성되어 있다. 계단부 ST를 형성할 때, 절연층(42S)(SiO2)은 절연층(42A)(SiO2)과 함께 에칭되지만, 기둥 형상층(46)(SiN)은 에칭 선택도에 의해 에칭되지 않는다. 따라서, 주변 영역 AR2에서 기둥 형상층(46)은 적층 방향으로 절연층(42S)보다 더 높다.
도전층(41e-41l)은 상술한 제조 공정에 의해 형성된다. 따라서, 도전층(41e-41l)은 워드선 도전층(41a-41d)과 동일한 재료, 예를 들어, 폴리실리콘(Poly-Si)으로 구성된다. 도전층(41e-41l)의 각각은 워드선 도전층(41a-41d) 중 하나와 동일한 층에 형성된다. 또한, 도전층(41e-41l) 중 수 개의 층은 동일한 층의 워드선 도전층(41a-41d)에 근접해서 형성되고, 경우에 따라서는 동일한 층의 워드선 도전층(41a-41d)과 전기적으로 단락된다.
일례로서, 도 4c에서 도전층(41e)은 워드선 도전층(4lb)과 동일한 층에 형성되고, 워드선 도전층(4lb)과 단락된다. 또한, 도전층(41k)은 워드선 도전층(4lb)과 단락된다(도시되지 않음). 그 밖의 도전층(41f-41j 및 41l)은 워드선 도전층(41a-41d)과는 충분히 분리되어, 단락되지 않는다. 이는 단순한 일례이며, 도전층(41e-41l)과 워드선 도전층(41a-41d) 간의 위치 관계는 도 4c에 나타내는 것에 한정되지 않는다.
또한, 실시예에 따른 불휘발성 반도체 기억 장치는 주변 영역 AR2에, 도 4c에 나타낸 바와 같이, 상층의 배선(도시되지 않음)과 워드선 도전층(41a-41d)에 전기적으로 접속되는 접촉 플러그층(64)을 포함한다.
접촉 플러그층(64)은 적층 방향으로 연장되는 기둥 형상으로 형성되고, 접촉 플러그층(64)의 하면이 계단부 ST의 워드선 도전층(41a-41d)의 상면에 접하도록 형성되어 있다. 접촉 플러그층(64)은 접촉 플러그층(64)의 직경이 접촉 플러그층(64)의 상측으로부터 하측으로 갈수록 점차 작아지는 테이퍼 형상으로 형성되어 있다. 접촉 플러그층(64)은 계단부 ST의 상부를 덮는 절연층을 관통하는 접촉홀(64A) 내에 형성되어 있다. 접촉 플러그층(64)은 텅스텐(W) 등의 금속으로 구성되어 있다.
다음, 접촉 플러그층(64)을 형성하는 공정을 설명한다. 접촉 플러그층(64)은 워드선 도전층(41a-41d) 중 임의의 것과 단락된 도전층(41e-41l)과 분리되어 형성된다. 그 결과, 접촉 플러그층(64) 및 도전층(41e-41l)에 의해, 워드선 도전층(41a-41d)과의 단락이 발생하지 않는다. 일례로서, 도 4c에서, 접촉 플러그층(64)은 워드선 도전층(4lb)과 단락된 도전층(41e)과 분리되어 형성되어 있다. 또한, 접촉 플러그층(64)은 워드선 도전층(4lb)과 단락된 도전층(41k)과 분리되어 형성되어 있다. 도 4c에 나타내는 일례에서, 접촉 플러그층(64)은 워드선 도전층(41c)과 단락되지 않은 도전층(41h)과 접하도록 형성될 수 있고, 또한, 워드선 도전층(41d)과 단락되지 않은 도전층(41j)과 접하도록 형성될 수 있다는 것을 주목해야 한다.
도 6은 홈 T와 접촉 플러그층(64) 간의 관계를 도시한다. 도 6에 나타낸 바와 같이, 도전층(41k, 41l)은 제1 각도 θ1(근사값)의 경사를 갖는 테이퍼 형상으로 형성된 것으로 하고, 도전층(41k)과 도전층(41l)은 조합되어 제1 높이 H1을 갖도록 형성된 것으로 한다. 접촉 플러그층(64)은 제2 각도 θ2(근사값)의 경사를 갖는 테이퍼 형상으로 형성된 것으로 하고, 접촉 플러그층(64)은 도전층(41k)의 하면으로부터 제2 높이 H2을 갖도록 형성된 것으로 한다. 또한, 접촉 플러그층(64)의 직경은 직경 D인 것으로 한다.
또한, 접촉 플러그층(64)의 상단과, 홈 T에 대면하는 도전층(41l)의 단부 사이의 수평 방향의 거리를 거리 W인 것으로 한다. 또한, 홈 T의 상단과, 도전층(41k)의 하단 사이의 수평 방향의 거리를 거리 L1인 것으로 한다. 또한, 접촉 플러그층(64)의 상단에서의 접촉 플러그층(64)의 반경과, 접촉 플러그층(64)이 관통하는 절연층(42A)의 상면에서의 접촉 플러그층(64)의 반경 간의 차를 거리 L2인 것으로 한다.
도 6에 나타낸 상술된 경우에서, 접촉 플러그층(64)은 이하에 나타낸 수식 1 내지 수식 3의 위치 관계를 만족하도록 형성된다. 접촉 플러그층(64)과 도전층(41l) 사이의 위치 관계도 마찬가지라는 것을 주목해야 한다. 이에 의해, 접촉 플러그층(64)과 도전층(41k, 41l) 간의 단락은 방지된다.
·W > L1 - L2 ... (수식 1)
·L1 = H1/tanθ1 ... (수식 2)
·L2 = H2/tanθ2 ... (수식 3)
[실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 방법]
다음, 도 7a 내지 도 16b를 참조하여, 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 도 7a 내지 도 16b는 실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 도면이다.
우선, 도 7a 및 도 7b에 나타낸 바와 같이, 기판(20) 상에 산화 실리콘(SiO2) 및 폴리실리콘(poly-Si)을 피착시켜, 절연층(33) 및 백 게이트 도전층(31)을 형성한다. 그 후, 메모리 영역 AR1에서 백 게이트층(31)을 소정 깊이까지 파내어, 에칭 등에 의해 백 게이트 홀(32)을 형성한다. 그 후, 백 게이트 홀(32)을 채우도록 질화 실리콘(SiN)을 피착시켜, 희생층(71)을 형성한다.
그 후, 도 8a 및 도 8b에 나타낸 바와 같이, 백 게이트 도전층(31) 및 희생층(71)의 상부에, LPCVD(Low Pressure Chemical Vapor Deposition)을 사용하여, 희생층(72a-72d) 및 워드선 도전층(41a-41d)을 교대로 형성한다. LPCVD는 실란(SiH4) 가스와 실란 및 3염화 붕소(BCl3)의 혼합 가스를 교대로 사용한다. 그 결과, 희생층(72a-72d)은 붕소(불순물)를 포함하지 않는 비-도핑 비결정질 실리콘으로 구성되고, 워드선 도전층(41a-41d)은 붕소(불순물)를 포함하는 비결정질 실리콘으로 구성된다.
다음, 도 8a 및 도 8b에 나타낸 바와 같이, 산화 실리콘(SiO2)을 피착시켜, 마스크로서 작용하는 절연층(73)을 형성한다.
그 후, 도 9a 내지 도 9c에 나타낸 바와 같이, 워드선 도전층(41a-41d) 및 희생층(72a-72d)을 관통하도록, 메모리 홀(43A) 및 더미 홀(43B)을 형성한다. 메모리 영역 AR1에서, 메모리 홀(43A)은 행 방향으로 제1 피치 P1와, 열 방향으로 소정 피치를 갖는 매트릭스 형상으로 형성된다. 또한, 메모리 홀(43A)은 백 게이트 홀(32)의 양단에 정합하는 위치에 형성된다. 주변 영역 AR2에서, 더미 홀(43B)은 행 방향으로 제2 피치 P2(P2>P1)와, 열 방향으로 소정 피치를 갖는 매트릭스 형상으로 형성된다.
그 후, 도 10a 내지 도 10c에 나타낸 바와 같이, 메모리 홀(43A) 및 더미 홀(43B)을 채우도록 질화 실리콘(SiN)을 피착한다. 이 공정에 의해, 메모리 홀(43A)에 기둥 형상층(74)이 형성되고, 더미 홀(43B)에 기둥 형상층(46)이 형성된다.
그 후, 도 11a 내지 도 11c에 나타낸 바와 같이, 워드선 도전층(41a-41d) 및 희생층(72a-72d)을 관통하는 홈 T를 형성한다. 홈 T는 워드선 도전층(41a-41d)을 메모리 영역 AR1에서 빗살 모양으로 분할하도록 형성된다.
그 후, 도 12a 및 도 12b에 나타낸 바와 같이, 홈 T를 통해 희생층(72a-72d)을 제거하여, 그 제거된 부분에 공극 Ag를 형성한다.
그 후, 도 13a 내지 도 13c에 나타낸 바와 같이, 공극 Ag 및 홈 T를 채우도록 산화 실리콘(SiO2)을 피착시켜, 절연층(42A, 42S)을 형성한다. 절연층(42A)은 워드선 도전층(41a-41d)의 사이에 형성된다. 절연층(42S)은 홈 T를 채우도록 형성된다.
그 후, 도 14a 및 도 14b에 나타낸 바와 같이, 메모리 영역 AR1에서 기둥 형상층(74)을 제거하여, 메모리 홀(43A)을 다시 형성한다. 그 후, 메모리 홀(43A)을 통해 희생층(71)을 제거하여, 백 게이트 홀(32)을 다시 형성한다.
그 후, 도 15a 및 도 15b에 나타낸 바와 같이, 메모리 영역 AR1에서 메모리 홀(43A) 및 백 게이트 홀(32)의 측면에 산화 실리콘(SiO2), 질화 실리콘(SiN) 및 산화 실리콘(SiO2)을 순차 피착시켜, 메모리 게이트 절연층(44)을 형성한다. 그 후, 메모리 홀(43A) 및 백 게이트 홀(32)을 채우도록 폴리실리콘(poly-Si)을 피착시켜, U자 형상 반도체층(45)을 형성한다.
다음, 도 16a 및 도 16b에 나타낸 바와 같이, 주변 영역 AR2에서 워드선 도전층(41a-41d)에 레지스트를 피착시킨다. 그 후, 그 레지스트를 슬리밍시키면서, 워드선 도전층(41a-41d)에 에칭을 행함으로써, 계단부 ST를 형성한다. 도 16a 및 도 16b에 나타낸 이들 공정에서, 에칭 시에 기둥 형상층(46)에 의해 음영이 지는 영역에, 워드선 도전층(41a-41d)의 일부인 도전층(41e-41j)이 잔존하게 된다. 또한, 에칭 시에 홈 T를 채우는 절연층(42S)에 의해 음영이 지는 영역에, 워드선 도전층(41a-41d)의 일부인 도전층(41k, 41l)이 잔존하게 된다.
그 후, 도 16a 및 도 16b에 나타낸 공정에 후속하여, 워드선 도전층(41d)의 상면까지 산화 실리콘(SiO2)을 피착시켜, 절연층(42B)을 형성한다. 상술된 공정을 실행함으로써, 메모리 트랜지스터층(40)의 형성이 완료된다. 워드선 도전층(41a-41d)에 대해 열처리를 행함으로써 이들이 폴리실리콘(poly-Si)으로 된다는 것을 주목해야 한다.
실시예에 따른 불휘발성 반도체 기억 장치(100)의 제조 방법에서, 워드선 도전층(41a-41d) 및 희생층(72a-72d)은 모두 비결정질 실리콘으로 구성된다. 따라서, 워드선 도전층(41a-41d) 및 희생층(72a-72d)은 단일의 피착 장치를 사용하여 연속해서 형성될 수 있으므로, 수율을 향상시킬 수 있다.
여기서, 워드선 도전층(41a-41d)이 비결정질 실리콘으로 구성되고 희생층이 산화 실리콘으로 구성되는 비교예를 고려한다. 이 비교예의 경우, 워드선 도전층(41a-41d)과 희생층의 에칭율은 크게 상이하다. 따라서, 비교예에서, 메모리 홀(43)을, 워드선 도전층(41a-41d) 및 희생층을 관통하도록 일괄하여 형성하는 것은 곤란하다. 한편, 상술된 실시예에서는, 워드선 도전층(41a-41d) 및 희생층(72a-72d)은 모두 비결정질 실리콘으로 구성되어, 에칭율는 거의 동일하다. 따라서, 메모리 홀(43A)을, 워드선 도전층(41a-41d) 및 희생층(72a-72d)을 관통하도록 일괄하여 형성할 수 있다.
또한, 희생층(72a-72d)을 제거하는 공정에서, 메모리 영역 AR1 및 주변 영역 AR2(계단부 ST)에는 기둥 형상층(74, 46)이 형성되어 있다. 따라서, 기둥 형상층(74, 46)은 희생층(72a-72d)이 제거되어 공극 Ag을 형성하는 경우에도, 워드선 도전층(41a-41d)의 붕괴를 방지하고, 워드선 도전층(41a-41d)의 구조가 유지될 수 있게 한다. 예를 들어, 기둥 형상층(74, 46)이 형성되지 않는 경우, 워드선 도전층(41a-41d)의 휨에 의해 워드선 도전층(41a-41d)이 서로 접촉하여 단락될 위험이 있다. 즉, 상술된 실시예에서는 계단부 ST에 발생하는 단락을 억제할 수 있다.
또한, 기둥 형상부(45A)(메모리 홀(43A))는 메모리 영역 AR1에서 행 방향으로 제1 피치 P1을 갖도록 형성되고, 기둥 형상부(46)(더미홀(43B))는 주변 영역 AR2에서 행 방향으로 제1 피치 P1보다 큰 제2 피치 P2을 갖도록 형성되어 있다. 따라서, 메모리 영역 AR1에서는 고밀도로 기둥 형상부(45A)(메모리 스트링 MS)를 형성할 수 있다. 또한, 주변 영역 AR2에서는, 기둥 형상층(46)에 의해 저해되지 않고 접촉 플러그(64)를 형성할 수 있다.
또한, 상술된 실시예에서 접촉 플러그층(64)은 워드선 도전층(41a-41d) 중 임의의 것에 의해 단락된 도전층(41e-41l)과 분리되어 형성된다. 그 결과, 접촉 플러그층(64) 및 도전층(41e-41l)에 의해 워드선 도전층(41a-41d) 사이에 단락이 발생하지 않는다.
[그 밖의 실시예]
본 발명의 소정의 실시예를 설명했지만, 이러한 실시예들은 단지 예로서 설명되었고, 본 발명의 범위를 한정하도록 의도되지 않는다. 실제로, 본 명세서에 설명된 새로운 방법 및 시스템은 다양한 다른 형태로 구현될 수 있다; 또한, 본 발명의 취지를 일탈하지 않고, 본 명세서에 설명된 방법 및 시스템 형태의 다양한 생략, 치환 및 변경이 가능할 수 있다. 첨부된 청구범위 및 그 균등물이 본 발명의 범위 및 취지 내에 있는 형태 또는 변형을 커버하도록 의도된다.
예를 들어, 상술된 실시예에서, 메모리 게이트 절연층(44) 및 U자 형상 반도체층(45)은 우선 메모리 홀(43A)을 기둥 형상층(74)으로 채운 후, 기둥 형상층(45A)을 제거함으로써 형성된다. 그러나, 메모리 게이트 절연층(44) 및 U자 형상 반도체층(45)은 기둥 형상층(74)을 형성하지 않고 메모리 홀(43A) 내에 직접 형성될 수 있다.
예를 들어, 상술된 실시예에서, 워드선 도전층(41a-41d)은 빗살 모양으로 형성될 수 있으나, 메모리 영역 AR1 및 주변 영역 AR2을 따라 스트라이프 형상으로 형성될 수 있다. 예를 들어, 상술된 실시예는 메모리 영역 AR1에 U자 형상 반도체층(45)이 제공된 구성을 갖지만, 그 전체 내용이 본 명세서에 참조로서 원용된 2006년 3월 27일자로 출원된 일본 특허 출원 제2006-86674호 및 2007년 1월 18일자로 출원된 미국 특허 출원 제11/654,551호에 개시된 바와 같은 메모리 영역 AR1에 I자 형상 반도체층이 제공된 구조를 가질 수도 있다.
AR1: 메모리 영역
AR2: 주변 영역
MS: 메모리 스트링
MTr1-MTr8: 메모리 트랜지스터
SDTr: 드레인측 선택 트랜지스터
SSTr: 소스측 선택 트랜지스터

Claims (20)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀이 배치된 제1 영역 및 상기 제1 영역에 인접하는 제2 영역을 포함하는 불휘발성 반도체 기억 장치로서,
    상기 제1 영역 및 상기 제2 영역에 적층되고, 상기 제1 영역에서 상기 메모리 셀의 제어 전극으로서 기능하고, 상기 제2 영역에서 계단부를 포함하고, 상기 계단부에서 단부들의 위치가 상이한 복수의 제1 도전층과,
    상기 제1 영역에서 상기 제1 도전층에 의해 둘러싸이고, 적층 방향으로 연장되는 제1 기둥 형상부를 포함하고, 상기 메모리 셀의 바디로서 기능하는 반도체층과,
    상기 제1 기둥 형상부의 측면과 상기 제1 도전층 사이에 형성되고, 전하를 축적하여 상기 메모리 셀의 데이터를 유지하게 할 수 있도록 구성된 전하 축적층과,
    상기 계단부에서 상기 제1 도전층에 의해 둘러싸이고, 상기 적층 방향으로 연장되고 절연체를 포함하는 제2 기둥 형상부를 포함하는 기둥형 절연층을 포함하는, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 반도체층은 상기 적층 방향에 직교하는 제1 방향으로 제1 피치를 갖도록 배치되고,
    상기 기둥형 절연층은 상기 제1 방향으로, 상기 제1 피치보다 큰 제2 피치를 갖도록 배치되는, 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 도전층과 동일한 층에 형성되고, 상기 계단부의 각 단의 상부에 위치되는 복수의 제2 도전층과,
    상기 제1 도전층으로부터 상기 적층 방향으로 연장되는 접촉층을 더 포함하며,
    상기 복수의 제2 도전층은 상기 기둥형 절연층의 주위에 형성되고, 상기 복수의 제2 도전층 중 적어도 하나가 상기 제1 도전층 중 적어도 하나와 접하도록 형성되며,
    상기 접촉층은 상기 제1 도전층 중 상기 적어도 하나와 접하는 상기 복수의 제2 도전층 중 상기 적어도 하나와 분리되어 제공되는, 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제1 도전층의 주위를 둘러싸도록 형성된 벽 형상 절연층과,
    상기 벽 형상 절연층을 둘러싸도록 형성되고, 적어도 하나가 상기 제1 도전층 중 적어도 하나와 접하도록 형성되는 복수의 제3 도전층을 더 포함하며,
    상기 접촉층은 상기 제3 도전층과 분리되어 제공되는, 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 기둥형 절연층은 상기 기둥형 절연층의 직경이 상기 기둥형 절연층의 상측으로부터 하측으로 갈수록 점차 작아지는 테이퍼 형상으로 형성되는, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 기둥형 절연층은 상기 제1 방향 및 상기 제1 방향에 직교하는 제2 방향으로 매트릭스 형상으로 배치되는, 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제1 도전층의 주위를 둘러싸도록 형성된 벽 형상 절연층을 더 포함하며,
    상기 제2 기둥 형상부는 상기 제2 영역에서 상기 적층 방향으로 상기 벽 형상 절연층보다 높은, 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 상기 복수의 제1 도전층은 상기 제1 영역에서 빗살 형상으로 분할되는, 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서, 상기 제1 기둥 형상부는 상기 적층 방향으로 상기 제2 기둥 형상부보다 높은, 불휘발성 반도체 기억 장치.
  10. 전기적으로 재기입 가능한 복수의 메모리 셀이 배치된 제1 영역 및 상기 제1 영역에 인접하는 제2 영역을 포함하는 불휘발성 반도체 기억 장치로서,
    상기 제1 영역 및 상기 제2 영역에 적층되고, 상기 제2 영역에서 계단부를 포함하고, 상기 계단부에서 단부들의 위치가 상이한 복수의 제1 도전층과,
    상기 계단부에서 상기 제1 도전층에 의해 둘러싸이고, 적층 방향으로 연장되고 절연체를 포함하는 제2 기둥 형상부를 포함하는 기둥형 절연층과,
    상기 제1 도전층과 동일한 층에 형성되고, 상기 계단부의 각 단의 상부에 위치되는 복수의 제2 도전층과,
    상기 제1 도전층으로부터 상기 적층 방향으로 연장되는 접촉층을 포함하며,
    상기 복수의 제2 도전층은 상기 기둥형 절연층의 주위에 형성되고, 상기 복수의 제2 도전층 중 적어도 하나가 상기 제1 도전층 중 적어도 하나와 접하도록 형성되고,
    상기 접촉층은 상기 제1 도전층 중 상기 적어도 하나와 접하는 상기 복수의 제2 도전층 중 상기 적어도 하나와 분리되어 제공되는, 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제1 도전층의 주위를 둘러싸도록 형성된 벽 형상 절연층과,
    상기 벽 형상 절연층을 둘러싸도록 형성되고, 적어도 하나가 상기 제1 도전층 중 적어도 하나와 접하도록 형성되는 복수의 제3 도전층을 더 포함하며,
    상기 접촉층은 상기 제3 도전층과 분리되어 제공되는, 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서, 상기 기둥형 절연층은 상기 기둥형 절연층의 직경이 상기 기둥형 절연층의 상측으로부터 하측으로 갈수록 점차 작아지는 테이퍼 형상으로 형성되는, 불휘발성 반도체 기억 장치.
  13. 제10항에 있어서, 상기 기둥형 절연층은 상기 제1 방향 및 상기 제1 방향에 직교하는 제2 방향으로 매트릭스 형상으로 배치되는, 불휘발성 반도체 기억 장치.
  14. 제10항에 있어서,
    상기 제1 도전층의 주위를 둘러싸도록 형성된 벽 형상 절연층을 더 포함하며,
    상기 제2 기둥 형상부는 상기 제2 영역에서 상기 적층 방향으로 상기 벽 형상 절연층보다 높은, 불휘발성 반도체 기억 장치.
  15. 제10항에 있어서, 상기 복수의 제1 도전층은 상기 제1 영역에서 빗살 형상으로 분할되는, 불휘발성 반도체 기억 장치.
  16. 제10항에 있어서, 상기 제1 기둥 형상부는 상기 적층 방향으로 상기 제2 기둥 형상부보다 높은, 불휘발성 반도체 기억 장치.
  17. 전기적으로 재기입 가능한 복수의 메모리 셀이 배치된 제1 영역 및 상기 제1 영역에 인접하는 제2 영역을 포함하는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    상기 제1 영역 및 상기 제2 영역에서 기판 상에 복수의 제1 도전층 및 희생층을 교대로 적층시키는 단계와,
    상기 제1 영역 및 상기 제2 영역에, 상기 복수의 제1 도전층 및 상기 희생층을 관통하는 홀을 형성하는 단계와,
    상기 홀을 채우도록 상기 제1 영역 및 상기 제2 영역에, 기둥 형상의 절연체를 포함하는 제1 절연층을 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역에, 상기 복수의 제1 도전층 및 상기 희생층을 관통하는 홈을 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역에서 상기 홈을 통해 상기 희생층을 제거하여, 상기 희생층의 위치에 공극을 형성하는 단계와,
    상기 공극 및 상기 홈을 채우도록 상기 제1 영역 및 상기 제2 영역에 제2 절연층을 형성하는 단계와,
    상기 제1 영역에서 상기 제1 절연층을 제거하고, 상기 제2 영역에서 상기 제1 절연층을 잔존시키는 단계와,
    상기 제1 영역에서 상기 홀에 전하 축적층 및 반도체층을 형성하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 반도체층은 상기 적층 방향에 직교하는 제1 방향으로 제1 피치를 갖도록 배치되며,
    상기 제1 절연층은 상기 제1 방향으로 상기 제1 피치보다 큰 제2 피치를 갖도록 배치되는, 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 복수의 제1 도전층의 단부들의 위치가 상이하도록 상기 제2 영역에서 상기 복수의 제1 도전층을 계단 형상으로 처리하여 계단부를 형성하고, 상기 제1 도전층과 동일한 층에 형성되고 상기 계단부의 단의 상부에 위치되는 복수의 제2 도전층을 형성하는 단계와,
    상기 계단부를 구성하는 상기 제1 도전층의 상면에, 상기 적층 방향으로 연장되는 접촉층을 형성하는 단계를 더 포함하며,
    상기 복수의 제2 도전층은 상기 제1 절연층의 주위에 형성되고, 상기 복수의 제2 도전층 중 적어도 하나가 상기 제1 도전층 중 적어도 하나와 접하도록 형성되며,
    상기 접촉층은 상기 제1 도전층 중 상기 적어도 하나와 접하는 상기 복수의 제2 도전층 중 상기 적어도 하나와 분리되어 제공되는, 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제1항에 있어서,
    상기 반도체층은 상기 적층 방향 및 상기 제1 방향에 직교하는 제2 방향으로 제3 피치를 갖도록 배치되고,
    상기 기둥형 절연층은 상기 제2 방향으로 상기 제3 피치를 갖도록 배치되는, 불휘발성 반도체 기억 장치의 제조 방법.
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