CN1093978C - 半导体存储装置 - Google Patents

Abstract

本发明动态型半导体存储装置具有平行配设的、包括第1、第2、第3及第4位线对的单元阵列，与单元阵列一侧相邻配置的，分别连接到第1位线对及第2位线对的第1及第2读出放大器电路，与单元阵列另一侧相邻配置、且分别连接到第3位线对及第4位线对的第3及第4读出放大器电路。在形成于第1及第2位线对的另一端一侧以及第3及第4位线对一端一侧的区域中第1信号线和第2信号线相连接。本发明的动态型半导体存储装置可以不破坏最大充填构造的位线配置而实现均衡信号线等的低阻化。

Description

半导体存储装置

本发明涉及半导体存储装置，特别地，涉及通过在行列状地配置了动态型存储单元的单元阵列的两侧配备读出放大器而削减了图形面积这样构造的动态型半导体存储装置。

直至今日，在动态型半导体存储装置(以下简称为DRAM)方面，仍不断进行削减图形面积的努力。众所周知，在DRAM中，通过做成共用读出放大器构造，能够大幅度削减图形面积。图8中示出共用读出放大器构造的DRAM中存储单元部分的大概情形。在具有被平行配设的位线对的存储单元阵列Cell Array的左右两端配置有2个读出放大器列S/A Array而把该存储单元阵列Cell Array夹在中间。位线对每隔一对地连接到左右的读出放大器S/A Array的读出放大器电路S/A上。从而，分别在右侧的读出放大器列上配设有位线对条数一半数目的读出放大器，在左侧的读出放大器列上也配设有同样数目的读出放大器。读出放大器电路上分别在其右侧和左侧延续着位线对，与未画出的相邻存储单元阵列的位线对连接。应用后述的选择电路，在动作过程中，读出放大器电路上连接右侧或左侧中的任何一个位线对。例如，在激活特定的存储单元阵列Cell Array时，即进行读出、写入、更新动作时，位于该存储单元阵列左右两端的2个读出放大器列S/A Array动作，进行存储单元数据的放大。

图9中示出图8中简略示出的读出放大器电路S/A的详细构造。该读出放大器电路S/A能够区分左端均衡部分、左端选择部分、列选门部分、读出放大器部分、右端选择部分、右端均衡部分。左端均衡部分由N沟MOS晶体管Q₁、Q₂及Q₃构成，在信号EQL的控制下，把左端位线对BL1、 BL1均衡到由VBL供给的1/2Vcc(Vcc是内部电源电位)。左侧选择部分由N沟MOS晶体管Q₄及Q₅构成，在信号L的控制下，把列选门部分及读出放大器部分与左端位线对BL1、 BL1相连。列选门部分由N沟MOS晶体管Q₆和Q₇构成，在列选线CSL的控制下，选择连接位线对和数据线对DQ、 DQ。读出放大器部分由N沟MOS晶体管Q₈～Q₁₁以及P沟MOS晶体管Q₁₂、Q₁₃构成，在N沟读出放大器控制线 SAN从1/2Vcc降为OV的时刻，位线对中低电位的一方被拉向“L”。接着，通过P沟读出放大器控制线SAP从1/2Vcc上升到Vcc，使P沟读出放大器动作。这里，位线对的“H”侧就成为更“H”，读出了位线对的微小电位差。特别地，有关由列选线所选列的位线对借助于MOS晶体管Q₁₀而形成高速的放大动作。右端选择部分由N沟MOS晶体管Q₁₄及Q₁₅构成，在信号R的控制下，把列选门部分及读出放大器部分与右端的位线对BL1’、 BL1’相连。右端均衡部分由N沟MOS晶体管Q₁₆、Q₁₇及Q₁₈构成，在信号EQR的控制下，把右端位线对BL1’、BL1’均衡为由VBL供给的1/2Vcc。

以上，用图8、图9说明了共用读出放大器构造的DRAM的核心部分。通过采用这样的构成，能够以位线对间隔的二倍间隔配置读出放大器，由于图形配置容易，因而还有助于削减芯片面积，同时，由于由相邻的存储单元阵列共用同一个读出放大器列，因此，与在每个存储单元阵列都专设读出放大器列的情况相比较，能够把读出放大器区域减半。这也有助于削减芯片面积。

然而，在以上所说明的现有技术的共用读出放大器构造的DRAM中存在以下所示的问题。即，在用多晶硅布线和扩散层布线形成用于均衡电路的EQL、EQR和VBL等的情况下，将使电阻过大，动作安全系数下降，由此成为误动作的原因。但是，如上述，取在一侧每2个位线对配置读出放大器的最大充填构造时，配设由低阻金属布线层构成的EQL、EQR、VBL等的旁路布线层是非常困难的。这是因为在取上述的最大充填构造时，确保获取金属布线层和高阻布线层(多晶硅布线或扩散层布线)的接触区域很困难。

如以上所说明的那样，在现有技术的共用读出放大器构造的DRAM中，由于位线配置为最大充填构适，故均衡信号线等难于进行和上层金属布线层的接触，达到低阻化很困难。即，为了实现低阻化，就需要加大位线间隔而牺牲芯片面积。

本发明的目的在于提供去除了上述缺欠、不破坏最大充填构造的位线配置而实现了均衡信号线等的低阻化的动态型半导体存储装置。

为达到上述目的，本发明中提供这样的动态型半导体存储装置，该装置的特征是具备：

包括被顺序平行配设的、分别连接动态型存储器的第1、第2、第3及第4位线对的单元阵列；

包括与单元阵列的一端相邻接而配置、分别含有位线均衡电路并分别连接第1位线对及第2位线对的第1及第2读出放大器电路；

包括与单元阵列的另一端相邻接而配置、分别含有位线均衡电路并分别连接第3位线对及第4位线对的第3及第4读出放大器电路；

并且，在第1及第2位线对的另一端一侧以及第3及第4位线对的一端一侧形成的区域，使第1信号线和第2信号线相连。

另外，还提供如下特征的动态型半导体存储装置：在上述结构的基础上，第1信号线及第2信号线都是均衡电路控制信号线，第1信号线是低阻金属布线，第2信号线是在均衡电路内作为MOS晶体管的栅极端子而使用的多晶硅布线。

还有，提供如下特征的动态型半导体存储装置：第1信号线及第2信号线都是中间电位供给线，第1信号线是低阻金属布线，第2信号线是均衡电路内作为MOS晶体管的漏极端子而使用的扩散层布线。

若使用本发明提供的手段，则由于能够在第1及第2位线对和与其相对置的读出放大器之间空出一定的间隔，故能够确保信号线之间的连接区域。另外，同样地，能够在第3及第4位线对和与其相对置的读出放大器之间空出一定的间隔。但是，和现有技术的共用读出放大器构造一样，位线配置并不破坏最大充填构造。其结果，能够不增大芯片面积而谋求均衡信号线等的低阻化。

图1是示出本发明实施例的平面图。

图2是详细地示出本发明实施例的平面图。

图3是更详细地示出本发明实施例的平面图。

图4是示出本发明的读出放大器电路详细情形的电路构造图。

图5是示出本发明的间隙部分周围的图形的平面图。

图6是表示本发明的间隙部分周围的图形的另一个平面图。

图7是把本发明的变形例和实施例相比较而示出的平面图。

图8是示出现有技术列的动态型半导体存储装置核心部分的平面图。

图9是示出现有技术例的读出放大器电路详细情形的电路结构图。

实施例

下面，参照附图说明本发明的实施例。

图1中示出了本发明的DRAM的大致结构图，假设总存储容量为64M位的DRAM。半导体芯片9上配置着核心存储块CB0、CB1、CB2、CB3，每个核心存储块由16M位的存储单元及其附属的读出放大器、译码器等核心部分的周边电路构成。CB0和CB1之间以及CB2和CB3之间分别配置着产生字线的升压电压Vpp的Vpp发生电路Vpp Pump。各核心存储块CB的数据输出部分分别配置着数据多路转换器电路MUX及数据缓冲电路DIB。另外，在各核心存储块块的近傍，分别配置着保持列冗余电路的置换数据的熔断丝阵列CFUSE。分别在CB0和CB1之间配置着产生1/2Vcc等中间电位的参考电位的参考电位发生电路VREF，在CB2和CB3之间配置着产生进行电源投入时芯片内部初始化的初始化信号的上电复位电路PWRON。CB0和CB2之间顺序配置着基极电位发生电路SSB、数据输入输出缓冲I/O缓冲器及焊盘(Pad)、根据数据输出幅度选择焊盘器的I/O数据多路转换器电路XIMUX、CB1和CB3之间顺序配置着自刷新控制电路Self refresh，地址缓冲器Address buffer，行系统控制电路RAS Series、数据控制电路DC。此外，在芯片9的中心部分还分别配置着列局部译码电路CPD、地址转移检测电路ATD、行局部译码电路RPD、列地址开关电路ASD。

接着，在图2中示出16M芯块CB的构造。多个交互地配置32个存储单元阵列Cell Array和33个读出放大器列(核心部分周边电路)S/A Array。构成存储单元块，在其一端配置着列译码电路C/D。沿列方向配列多条列选线CSL，由列译码电路C/D选择驱动，列选线CSL把选择信号供给属于同一列的各行的读出放大器列S/AArray S/A。更详细地讲，列选线被用于读出放大器电路的部分激活以及列选门电路的驱动。存储单元块为上下两组，构成16M核心存储块CB，二者之间分别配置着与各存储单元阵列对应的行译码电路(由内部行地址信号选择性地驱动字线WL)R/D、行译码电路的驱动信号供给电路WDRV以及保持行冗余电路置换数据的RFUS-E，另外，还分别配置着数据线放大电路DQB、块控制电路BC等。此外，核心存储块CB的周边部分上还分别配置着与各芯部的周边电路相对应的P沟型读出放大器驱动电路PSAD。

图3中示出被2个读出放大器列S/A Array所夹的存储单元阵列Cell Array的构造。采取在各读出放大器电路S/A上分别连接2对位线对BL、 BL以及BL’、 BL’的共用读出放大器构造，如图3所示，在每2个读出放大器结为一组的基础上通过采用锯齿状排列千岛状地配列而构成存储单元阵列。若详细地说明，则从位线对看去的读出放大器的位置，若根据现有技术例中已说明过的例子，为右、左、右、左、右、左……，而若根据本实施例，则为右、右、左、左、右、右、左、左……。其结果，在2条位线对例如BL0、 BL0以及BL1、 BL1和读出放大器列S/A Array之间分别形成固定的间隙8。各位线上连接由晶体管及电容器构成的未画出的动态型存储单元。存储单元MC中，属于同一列的连接着同一位线对，属于同一行的连接着同一字线。字线如上述由行译码电路R/D选择驱动。行译码电路至少包括由P沟型晶体管把字线充电至“H”电平的字线驱动电路，作为其驱动使用驱动信号供给电路WDRV，作为其电源使用产生升压电位Vpp的Vpp发生电路Vpp Pump。

接着，图4中示出了图3中的读出放大器电路S/A的详细情形。该读出放大器电路的许多部分与现有技术例中说明过的读出放大器一致。读出放大器电路S/A能够区分为左侧均衡部分、左侧选择部分、列选门部分、读出放大器部分、右侧选择部分、右侧均衡部分。左侧均衡部分由N沟MOS晶体管Q₁、Q₂及Q₃构成，在信号SφEQL的控制下，把左侧位线对BL1、 BL1均衡为由SVBL供给的1/2Vcc。信号SEQL布线由多晶硅布线构成，如后所述，与MOS晶体管Q₁、Q₂及Q₃的栅极电极共用，虽能够微细化但却是比较高的电阻。另外，SVBL布线由扩散层布线构成，如后所述，和MOS晶体管Q₁及Q₂的漏极电极共用，虽能够微细化但仍是比较高的电阻。为补偿这些高阻布线，作为并联通路线，把由金属布线层构成的EOL、VBL布线和SEQL、SVBL布线平行配置，在间隙8的区域形成二者的接触(即分路)。左侧选择部分由N沟MOS晶体管Q₄及Q₅构成，在信号φL的控制下，连接列选门部分以及读出放大器部分和左侧位线对BL1、 BL1。列选门部分由N沟MOS晶体管Q₆及Q₇构成，在列选线CSL的控制下，选择连接位线对和数据线对DQ、DQ。读出放大器部分由N沟MOS晶体管Q₈～Q₁₁以及P沟MOS晶体管Q₁₂、Q₁₃构成，在N沟读出放大器控制线 SAN从1/2Vcc下降到OV的时刻把位线对中“L”一侧的线向OV方向读出，接着，在P沟读出放大器控制线SAP从1/2Vcc上升到Vcc的时刻，把位线对的“H”一侧向Vcc方向读出。特别是对被列选线CSC所选列的位线对由MOS晶体管Q₁₀使之进行高速放大动作。右侧选择部分发由N沟MOS晶体管Q₁₀及Q₁₅构成，在信号R的控制下，连接列选门部分以及读出放大器部分和右侧位线对BL1’、 BL1’。右侧均衡部分由N沟MOS晶体管Q₁₆、Q₁₇及Q₁₈构成，在信号SEQR的控制下，把右制位线对BL1’、 BL1’均衡为由SVBL供给的1/2Vcc。信号SEQR布线由多晶硅布线构成，如后所述，和MOS晶体管Q₁₆、Q₁₇及Q₁₈的栅极电极共用，虽能够微细化但为比较高的电阻。另外，SVBL布线如上所述，由扩散层布线构成，和MOS晶体管Q₁₇及Q₁₈的漏极电极共用，虽能够微细化但仍是比较高的电阻。为补偿这些高阻布线，作为并联线，与SEQR、SVBL布线平行地配置由金属布线层构成的EQR、VBL布线在间隙8的区域使得二者的接触(即分路)。

图5中示出了间隙8及其周边的图形。与位线对BL2、 BL2和位线对BL3、 BL3的顶部相邻接并由2对位线对BL1、 BL1和BL4、 BL4以及读出放大器列内的均衡电路(MOS晶体管Q₁、Q₂、Q₃等)所包围区域的间隙8内，形成需要比较大的区域的金属布线和多晶硅布线的接触区部分7。该接触部分7中，连接有由0.7μm宽的低阻金属(铝或钨)布线层构成的EQL布配线和由0.35μm宽的较高电阻的多晶硅布线层构成的SEQL布线。由多晶硅布线层构成的SEQL布线和MOS晶体管Q₁、Q₂及Q₃的栅极电极共用，把存储单元阵列。纵贯起来，此外，斜线部分是扩散层。接触区域7没有必要设在每个间隙8中，可以隔一个间隙8设1个。这种情况下，对于空出来的间隙8用于后述的VBL的分路。

图6中示出了间隙8和另一个部位及其周边的图形。在与位线对BL6、 BL6以及BL7、 BL7的端部相邻接并由2对位线对BL5、 BL5和BL8、BL8以及读出放大器列内的均衡电路(MOS^*晶体管Q₁、Q₂、Q₃等)所围区域的间隙8内，形成了仍需要比较大区域的金属布线和扩散层区域的接触部分6(当然，也可以从扩散层区域一次向多晶硅层引出电极，并把该多晶硅层和金属布线层过起来。这种情况和用图4所说明过的情况相同)。在该接触部分6中，连接有由0.7μm宽的低阻金属布线层构成的VBL布线和由0.35μm宽的较高电阻的扩散层布线构成的SVBL布线。由扩散层构成的SVBL和MOS晶体管Q₁及Q₂的漏极电极共用，把存储单元阵列纵贯起来。此外，斜线部分是扩散层。

以上用图5、6示出了间隙8中分路的状况。当然，也可以用作为其它配线的分路部分，但如果是共同读出放大器构造，则由于均衡电路位于读出放大器电路S/A的两端，故上述构造非常适宜。

这样，如果使用本发明的位线、读出放大器配置，则由于位线对、读出放大器之间空出固定的间隙，故能够确保信号线之间的连接区域。而且，和现有技术的共用读出放大器构造相同，位线配置不破坏最大充填构造(即，可以每2个位线对配置1个读出放大器)。其结果，能够不增大芯片面积而实现均衡信号线等的低组化。

接着，参照图7说明上述实施例的变形例。图7(a)大致地示出了上述实施例的位线、读出放大器配置。图7(b)是该变形例。若家用该变形例，则和实施例相同，采取在各读出放大器电路S/A上左右地分别连接2对位线对的共用读出放大器构造，但与实施例不同在把每4个读出放大器为一组的基础上通过，通过采用锯齿状排列的办法构成存储单元阵列。若详细地说明，则从位线对看去，读出放大器的位置，如果根据前面实施例中说明过的例子为右、右、左、左、右、右……，而如果根据变形例，则为右、右、右、右、左、左、左、左、右、右、右、右……。其结果，在4个位线对和读出放大器列之间分别形成一定的间隙。在变形例中所形成的间隙与上述实施例相比较面积较大。其结果，在得到信号线之间的接触(分路)之际，对于多晶硅间隔的微细化已发展到256M位DRAM等一代芯片方面是很有利的。也可从图7(b)再前进一步考虑每8个位线对为一组的例子。

此外，不言而喻，在不背离本发明宗旨的范围内可以有种种变更。

如以上所说明的那样，应用本发明，可以提供不破坏最大充填构造的位线配置而实现了均衡信号线等低阻化的动态型半导体存储装置。

Claims (9)

1.一种半导体存储装置，包括：

存储单元阵列，它包括成列配置的2N个位线对，每个位线对与多个存储单元相连接；

其特征在于还包括：

第一读出放大器阵列，具有在存储单元阵列一侧成第一列配置的N个第一读出放大器电路，每个第一读出放大器电路与位线对之一相连接，从而使第一读出放大器阵列与位线对中的N个相连接；

第二读出放大器阵列，具有在存储单元阵列另一侧成第二列配置的N个第二读出放大器电路，每个第二读出放大器电路与位线对中另一个相连接，从而使第二读出放大器阵列与位线对中另外N个相连接；

多个区，每个区位于位线对中M个的端部与读出放大器之一之间，其中第一信号线和第二信号线在一个或多个区并联；其中

第一组M个，M≥2，相邻位线对分配到读出放大器阵列之一，与第一组邻界的第二组M个相邻位线对分配到另外读出放大器阵列。

2.根据权利要求1所述的半导体存储装置，其特征在于：

该装置还进而具有位于M个位线对和第1或第2读出放大器阵列之间的区域，在该区域第1信号线和第2信号线被分路。

3.根据权利要求2所述的半导体存储装置，其特征在于：

其中，每个读出放大器电路都包括一个具有第1、第2和第3MOS晶体管的均衡电路，均衡电路用一个中间电位，均衡相对应的位线对，第1信号线是用于控制第1、第2及第3MOS晶体管的布线并且和门电路构成一个整体，而第2信号线是旁路布线，用于把控制信号供给第1信号线。

4.根据权利要求3所述的半导体存储装置，其特征在于：

第1信号线由多晶硅层构成，第2信号线由金属布线构成。

5.根据权利要求2所述的半导体存储装置，其特征在于：

每个读出放大器电路包括1个均衡电路，用于把相应的位线对均衡为具有中间电位，第1信号线是用于把中间电位提供给均衡电路的布线，第2信号线是用于把中间电位供给第1信号线的旁路布线。

6.根据权利要求5所述的半导体存储装置，其特征在于：

第1信号线由杂质扩散布线构成，第2信号线由金属布线构成。

7.根据权利要求1所述的半导体存储装置，其特征在于：

M为2。

8.根据权利要求1所述的半导体存储装置，其特征在于：

M为4。

9.根据权利要求1所述的半导体存储装置，其特征在于

位线对在接近相应读出放大器电路末端的位置凹进以对下述区域形成一个空间，在这个区域中，第1信号线和一条第2信号线被分路并隔一个固定的间隔配置读出放大器。

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