JPH11149769A - ダイナミックランダムアクセスメモリ、半導体メモリ装置、及び半導体メモリ装置のワード線を活性化するための方法 - Google Patents

ダイナミックランダムアクセスメモリ、半導体メモリ装置、及び半導体メモリ装置のワード線を活性化するための方法

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JPH11149769A
JPH11149769A JP10264932A JP26493298A JPH11149769A JP H11149769 A JPH11149769 A JP H11149769A JP 10264932 A JP10264932 A JP 10264932A JP 26493298 A JP26493298 A JP 26493298A JP H11149769 A JPH11149769 A JP H11149769A
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Abstract

(57)【要約】 【課題】 半導体メモリ装置内で、ワード線を駆動する
技術を改善すること。 【解決手段】 半導体メモリ装置のワード線を駆動する
ための改善された技術であり、ワード線は、ワード線ド
ライバによって、第１の端で駆動され、それから、少量
の付加的な回路が、ワード線の他端に設けられる。付加
的な回路が、ワード線が活性状態に遷移し始めているこ
とを検出した場合、付加的な回路は、ワード線が活性状
態に遷移するのをアシストするか、又は加速するように
作動する。 【効果】 最小量の領域しか使用せずに、ワード線が活
性状態に急速に遷移するように作動する。特に良くダイ
ナミックランダムアクセスメモリに適する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ、半導体メモリ装置、及び半導体メ
モリ装置のワード線を活性化するための方法に関する。
特に、本発明は、半導体メモリ装置用の改善されたワー
ド線の駆動に関する。
【０００２】
【従来の技術】半導体メモリ装置用の典型的なダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）集積回路設計
では、メモリアレイは、ワード線と、それに対して直交
するように走行しているビット線とで構成されている。
メモリアレイは、多数のメモリセル（各ワード線とビッ
ト線との交差部に配設されている）を有している。各メ
モリセルは、単一のトランジスタと容量性蓄積素子から
形成されている。
【０００３】図１には、ＤＲＡＭ集積回路用の基本ＤＲ
ＡＭメモリセル１００の略図が示されている。基本ＤＲ
ＡＭメモリセル１００は、セルトランジスタ１０２と容
量性蓄積素子１０４を有している。セルトランジスタ１
０２は、ＤＲＡＭ集積回路のワード線（ＷＬ）とビット
線（ＢＬ）に接続されている。セルトランジスタ１０２
のゲートは、ワード線（ＷＬ）１０６に接続されてい
る。トランジスタ１０２は、第１チャネル端子と第２チ
ャネル端子を有している。セルトランジスタ１０２の第
１チャネル端子は、ビット線（ＢＬ）に接続されてお
り、セルトランジスタ１０２の第２のチャネル端子は、
容量性蓄積素子１０４の第１の側に接続されている。容
量性蓄積素子１０４の第２の側は、給電電圧ＶＣに接続
されている。
【０００４】典型的には、ＤＲＡＭ集積回路のメモリセ
ル用のワード線は、メモリアレイの一方の側からワード
線ドライバによって駆動される。しかし、ＤＲＡＭ集積
回路設計仕様の寸法及び密度を増大することにより、所
定のワード線に接続されたメモリセルの個数が連続的に
増大する。その結果、ＤＲＡＭ集積回路内のワード線
は、寄生キャパシタンスによって重く負荷される。ワー
ド線上の寄生キャパシタンスにより、高速でワード線を
遷移するのが困難となり、従って、高速でＤＲＡＭ集積
回路を作動するのが困難となる。
【０００５】図２には、通常のＤＲＡＭ集積回路２００
のブロック図が示されている。ＤＲＡＭ集積回路２００
は、メモリアレイ２０２，行デコーダ２０４及び列デコ
ーダ２０６を有している。メモリアレイ２０２は、図１
に示したように、メモリセルのアレイを有している。メ
モリセルは、行及び列の組み合わせによって個別にアド
レスされる。行は、行デコーダ２０４によって、行アド
レス２０８に従って選択される。列は、列デコーダ２０
６によって、列アドレス２１０に従って選択される。ア
ドレスされたメモリセルで記憶されるべきデータは、列
デコーダ２０６に、データバス２１２によって供給され
るか、又は、列デコーダ２０６によってデータバス２１
２を介して出力される。何れにせよ、通常のように、行
デコーダ２０４は、ワード線を選択して、選択されたワ
ード線を活性化するようにする。しかし、上述のよう
に、特定のワード線に接続されたメモリセルの数は多数
であり、寄生キャパシタンスにより、選択されたワード
線が急速に遷移するのが困難になる。
【０００６】もっと速い速度でワード線を駆動する１ア
プローチによると、ワード線の一端に設けられたワード
線ドライバの駆動能力が増大するように作動される。一
般的には、ワード線ドライバのサイズを増大すると、駆
動能力も増大する。このアプローチは、一般的には有効
であるが、領域面でのペナルティーは、提供されるパフ
ォーマンス改善のためには、寧ろ厳しいものがある。こ
の他のアプローチでは、第２のセットの行デコーダ回
路、ドライバ、及び関連のワイヤリングが設けられてお
り、その結果、ワード線を、両端から駆動することがで
きる。ところが、そのように設計した場合、その領域面
でのペナルティにより、殆どの半導体メモリ設計での実
施が実用的でないようになる。
【０００７】従って、半導体メモリ装置内で、ワード線
を駆動する技術を改善する必要がある。
【０００８】
【発明が解決しようとする課題】本発明の課題は、半導
体メモリ装置内で、ワード線を駆動する技術を改善する
ことにある。
【０００９】
【課題を解決するための手段】この課題は、本発明によ
ると、ダイナミックランダムアクセスメモリにおいて、
メモリアレイと、アドレスデコーダと、ラインドライバ
と、ライン遷移アクセレレータ回路とを有しており、前
記メモリアレイは、メモリセルアレイ、複数のビット
線、及び複数のワード線とを有しており、前記アドレス
デコーダは、データ要求の際にアドレスを受信し、複数
のワード線のうちの一本と複数のビット線のうちの一本
を選択して、前記選択されたワード線は、第１の側と第
２の側を有しており、前記ラインドライバは、前記選択
されたワード線を前記第１の側で駆動し、前記ライン遷
移アクセレレータ回路は、前記選択されたワード線上で
の第１の方向での遷移の初期部分を検出して、それか
ら、第１の方向での前記選択されたワード線上での前記
遷移の残りの部分を前記第２の側からアクセレレートす
ることにより解決される。
【００１０】また、本発明により、半導体メモリ装置に
おいて、メモリアレイとワード線ドライバとモニタリン
グ手段とアシスタンス手段とを有しており、前記メモリ
アレイは、メモリセルアレイ、複数のビット線、複数の
ワード線を有しており、前記ワード線ドライバは、前記
ワード線のそれぞれに対して設けられており、前記モニ
タリング手段は、前記ワード線のうちの少なくとも一本
が、不活性状態から活性状態に遷移し始めていることを
検出し、前記アシスタンス手段は、遷移し始めている前
記ワード線の一本に関連した前記ワード線ドライバをア
シストし、前記不活性状態から活性状態に遷移し始めて
いる前記ワード線の一本の遷移を駆動する際にアシスト
するように作動することにより解決される。
【００１１】また、本発明により、複数のワード線と該
ワード線に接続されたメモリセルを有する半導体メモリ
装置の前記ワード線を活性化するための方法において、
（ａ）イネーブル状態とディスエーブル状態の１つを有
する制御信号を受信するステップ、（ｂ）ワード線をモ
ニタリングするステップ、（ｃ）前記モニタされるワー
ド線が、第１の論理レベルから第２の論理レベルに遷移
し始めるかどうか検出するステップ、（ｄ）両制御信号
がイネーブル状態を有していて、前述の検出ステップ
（ｃ）によって、前記モニタされるワード線が、前記第
１の論理レベルから前記第２の論理レベルに遷移し始め
るかどうか検出される場合に、前記モニタされるワード
線を第２のレベルに引き込むステップを有することによ
り解決される。
【００１２】
【発明の実施の形態】広く言えば、本発明は、半導体メ
モリ装置のワード線を駆動するための改善された技術に
関する。本発明によると、ワード線は、ワード線ドライ
バによって、第１の端で駆動され、その際、少し、付加
的な回路が、ワード線の他端に設けられる。付加的な回
路が、ワード線が活性状態に遷移し始めていることを検
出した場合、付加的な回路は、ワード線の、活性状態へ
の遷移をアシスト又は加速するように作動する。従っ
て、本発明は、最小量の領域しか用いないけれども、ワ
ード線を活性状態に急速に遷移するように作動する。本
発明は、特に良くダイナミックランダムアクセスメモリ
に適している。
【００１３】本発明は、装置、回路、及び方法を有す
る、種々のやり方で実施することができる。本発明につ
ついて、以下、幾つかの実施例を用いて説明する。
【００１４】ダイナミックランダムアクセスメモリとし
て、本発明の実施例は、メモリアレイセルを有するメモ
リアレイ、複数のビット線、複数のワード線、データ要
求時にアドレスを受け取るためのアドレスデコーダ、複
数のワード線のうちの一本と複数のビット線のうちの一
本を選択すること、選択されたワード線が第１の側と第
２の側を有すること、選択されたワード線を第１の側で
駆動するためのラインドライバ、選択されたワード線で
の第１の方向での遷移の初期部分を検出して、それか
ら、選択されたワード線での第１の方向での遷移の残り
の部分を第２の側から加速するためのライン遷移アクセ
レレータ回路を有する。
【００１５】任意選択により、ライン遷移アクセレレー
タ回路は、選択されたワード線に接続されたレベル検出
回路、選択されたワード線に接続されたスイッチ回路を
有している。レベル検出回路は、選択されたワード線で
の電圧レベルをモニタして、電圧レベル信号を形成す
る。スイッチ回路は、選択されたワード線を、電圧レベ
ル信号に基づいて、所定の給電電位の方に引き込むよう
に作動する。
【００１６】半導体メモリ装置としては、本発明の実施
例は、メモリセルアレイを有するメモリアレイ、複数の
ビット線、複数のワード線、ワード線のそれぞれのワー
ド線ドライバ、ワード線の少なくとも一本が、不活性状
態から活性状態へ遷移し始めているということを検出す
るためのモニタリング手段、遷移し始めているワード線
の一本に関連するワード線ドライバをアシストするため
のアシスタンス手段を有しており、このアシスタンス手
段は、不活性状態から活性状態に遷移し始めているワー
ド線の一本の遷移を駆動する際にアシストするように作
動する。
【００１７】半導体メモリ装置でのワード線を活性化す
るめたの方法は、メモリセルが接続されている複数のワ
ード線を有しているので、本発明の実施例は、イネーブ
ル状態とディスエーブル状態の一方を有する制御信号を
受信する操作、モニタされるワード線が第１の論理レベ
ルから第２の論理レベルに遷移し始めるかどうかを検出
する操作、モニタされているワード線を、両制御信号が
イネーブル状態を有している場合に第２のレベルに引き
込む操作を有しており、検出する操作は、モニタされて
いるワード線が第１の論理レベルから第２の論理レベル
に遷移し始めているということを検出する。
【００１８】本発明の利点は、多数である。本発明の１
利点は、ワード線のスイッチング（例えば、活性化）
が、最小量の付加的な回路と所要領域しか有さずに一層
高速にされるという点である。本発明の他の利点は、本
発明により提供されるスイッチングは一層ローブストで
あるので、ワード線がメモリアレイ（例えば、高密度メ
モリアレイ）内の一層多くのメモリセルを処理すること
ができるようになる。
【００１９】本発明の他のアスペクト及び利点は、本発
明の方式を示した図示の実施例を用いた、以下の詳細な
説明から明らかとなる。
【００２０】
【実施例】本発明は、半導体メモリ集積回路ＩＣのワー
ド線を駆動するための改善された技術に関する。その種
のメモリＩＣは、ランダムアクセスメモリＲＡＭ、ダイ
ナミックアクセスメモリＤＲＡＭ、シンクロナスＤＲＡ
Ｍ（ＳＤＲＡＭ）及びマージ型ＤＲＡＭ論理回路（埋込
型ＤＲＡＭ）を有している。付加的に、アプリケーショ
ン特有の集積化回路（ＡＳＩＣ）又は重く負荷されたラ
インが駆動される何らかの論理回路が有用である。典型
的には、複数のＩＣがウェフア上に並列に形成される。
処理が終了した後、ウェファは切断されて、各ＩＣが個
別チップに分離される。それから、このチップは、パッ
キングされ、例えば、コンピュータシステム、セルラー
ホン、パーソナルデジタルアシスタント（ＰＤＡ）や、
その他の電子製品のような消費者用製品で使用される最
終製品となる。
【００２１】本発明によると、ワード線は、ワード線ド
ライバによって第１端で駆動され、それから、ワード線
の他端には、少しの付加的な回路が設けられている。こ
の付加的な回路が、ワード線が活性状態に遷移し始めて
いることを検出した場合、この付加的な回路は、ワード
線が活性状態に遷移するのをアシストするか、又は加速
するように作動する。従って、本発明は、最小量の領域
しか使用しないで、ワード線を活性状態に急速に遷移す
るように作動する。本発明は、特に良くダイナミックラ
ンダムアクセスメモリに適している。
【００２２】本発明の実施例について、以下図３−６を
参照して説明する。しかし、当業者には、ここで図示の
実施例を用いた詳細な説明から、本発明の課題を達成す
るためには、本発明は、この限定された実施例の範囲に
限られないということは容易に分かる。
【００２３】図３は、本発明の実施例による半導体メモ
リ回路３００のブロック図である。半導体メモリは、例
えば、ＤＲＡＭ回路である。ＤＲＡＭ半導体メモリ回路
３００は、何らかの形態で構成された複数のメモリセル
を含むメモリアレイ３０２を有している。個別メモリセ
ルは、選択されたワード線と選択されたビット線の組み
合わせによって選択することができる。行デコーダ３０
４は、行アドレス信号３０６を受信し、複数のワード線
（ＷＬ１−ＷＬｎ）３０８から一本のワード線を選択す
る。列デコーダ３１０は、図３に示された列アドレス信
号３１２を受信し、複数のビット線（ＢＬ１−ＢＬｍ）
３０８から一本のビット線を選択する。付加的に、デー
タが供給されるか、又は、メモリアレイ３０２の選択さ
れたメモリセルから、列デコーダ３１０に接続されたデ
ータバス３１６によって読み出される。
【００２４】ＤＲＡＭ半導体メモリ回路３００は、ま
た、ラッチ回路３１８を有している。このラッチ回路３
１８は、メモリアレイ３０２のワード線（ＷＬ１−ＷＬ
ｎ）３０８に接続されている。このラッチ回路３１４
は、又、制御信号３２０を受信し、この制御信号は、ラ
ッチ回路３１４がラッチ操作を実行するのが許容される
時点を制御するように作動する。ラッチ回路３１４によ
って実行されるラッチ操作は、ワード線（ＷＬ１−ＷＬ
ｎ）３０８のそれぞれで個別に、選択されたワード線
（ＷＬ）の遷移を加速するように作動され、その結果、
ＤＲＡＭ半導体メモリ回路３００を速い速度で操作する
ことができる。ワード線（ＷＬ１−ＷＬｎ）３０８の一
本だけが、通常のように所定時点で遷移される。
【００２５】図３に示されたラッチ回路３１４は、メモ
リアレイ３０２から切り離されているように示されてい
るけれども、ラッチ回路３１４は、メモリアレイ３０２
内に集積化すると有利である。ラッチ回路３１４をメモ
リアレイ３０２に集積化する利点は、ラッチ回路３１４
をワード線に接続し易いということである。
【００２６】図４には、本発明の実施例によるメモリア
レイ４００が示されている。メモリアレイ４００は、ワ
ード線、ビット線、メモリアレイのメモリセル、並び
に、加速操作用のラッチ回路を有している。特に、図４
に示されているメモリアレイ４００は、半導体メモリ装
置のメモリアレイの１部分を示している。図４に示され
ている部分は、２つのワード線ＷＬｘとＷＬｙと種々の
ビット線を有している。
【００２７】メモリアレイ４００は、金属製ワード線４
０２と４０４を有している。金属製ワード線４０２は、
ワード線ドライバ４０６によって駆動され、ワード線Ｗ
Ｌｘに接続されており、金属製ワード線４０４は、ワー
ド線ドライバ４０８によって駆動され、ワード線ＷＬｙ
に接続されている。金属製ワード線の線抵抗を比較的低
く保持するために、金属製ワード線は、金属製線であ
り、この金属製線は、平行且つ金属製ワード線の下側を
走行している各ポリシリコンセグメントに切り換えられ
ることが屡々である。特に、金属製ワード線４０２は、
金属製ワード線の下側を平行に走行しているポリシリコ
ンセグメント４１０及び４１２を有している。同様に、
金属製ワード線４０４は、金属製ワード線４１４の下側
に平行に走行しているポリシリコンセグメント４１４及
び４１６を有している。例としては、単一金属ワード線
は、８本のポリシリコンセグメントを有している。
【００２８】メモリアレイ４００は、金属製ビット線対
を有しており、この金属製ビット線対は、金属製ワード
線に交差している。そのような構成は、折り返し（フォ
ールデット）ビット線アーキテクチュアとして言及され
ている。この他のビット線の構成（オープン又はオープ
ンフォルダ）は、有用である。図示のように、ビット線
は、金属製ワード線に対して直交している。ビット線を
ワード線に対して９０°以外の角度で交差すると有用で
ある。メモリセル（例えば、メモリセル４１８及び４２
０）は、各金属製ワード線と金属製ビット線との交差部
で提供される。第１の対の金属製ビット線４２２の第１
のビット線４２２−１は、セルトランジスタ４２４の第
１のチャネル端子に接続されている。セルトランジスタ
４２４の第２のチャネル端子は、容量性蓄積素子４２６
の第１の側に接続されている。容量性蓄積素子４２６の
第２の側は、給電電圧（Ｖｓｓ）に接続されている。セ
ルトランジスタ４２４のゲートは、関連のポリシリコン
セグメント４１４に接続されている。同様に、メモリア
レイ４００内の他の金属製ワード線の全てに対して、同
様の蓄積セルが設けられており、同様にして、ビット線
対４２２の第１のビット線４２２−１に接続されてい
る。
【００２９】第２の対の金属製ビット線４２８に対し
て、ビット線対４２８の第２のビット線４２８−２は、
セルトランジスタ４３０の第１のチャネル端子に接続さ
れている。セルトランジスタ４３０の第２のチャネル端
子は、容量性蓄積素子４３２の第１の側に接続されてい
る。容量性蓄積素子４３２の第２の側は、給電電圧（Ｖ
ｓｓ）に接続されている。セルトランジスタ４３０のゲ
ートは、ポリシリコンセグメント４１４に接続されてい
る。同様に、メモリアレイ４００内の他の金属製ワード
線の全てに対して、同様の蓄積セルが設けられており、
ビット線対４２８の第２のビット線４２８−２に接続さ
れている。
【００３０】付加的に、メモリアレイ４００は、他の金
属製ビット線対（例えば、ビット線対４３８及び４４
０）を有している。これらビット線対４３８及び４４０
は、同様にメモリセル４３４及び４３６を、それぞれ、
各ワード線に対して有している。
【００３１】更に、メモリアレイ４００内のワード線の
それぞれは、ワード線ラッチ回路を有している。特に、
金属製ワード線４０２は、ワード線ラッチ回路４４２に
接続されており、金属製ワード線４０４は、ワード線ラ
ッチ回路４４２に接続されている。１実施例では、ワー
ド線ドライバ４０６は、関連の金属製ワード線４０２の
第１の端に接続されており、ワード線ラッチ回路４４２
は、関連の金属製ワード線４０２の第２の端に接続され
ている。また、ワード線ドライバ４０８は、関連の金属
製ワード線４０４の第１の端に接続されており、ワード
線ラッチ回路４４４は、関連の金属製ワード線４０４の
第２の端に接続されている。
【００３２】ワード線ラッチ回路４４２及び４４４は、
図３に示されているラッチ回路３１４の個別回路部分を
示している。ワード線ラッチ回路４４２及び４４４の構
造及び作動は、以下、図５及び６を参照して詳述する。
【００３３】図５は、本発明の実施例のワード線ラッチ
回路５００のブロック図である。ワード線ラッチ回路５
００は、ワード線（ＷＬ）５０２からの信号をレベル検
出装置５０４への入力側で受信する。レベル検出装置５
０４は、ワード線（ＷＬ）５０２の信号レベル（例え
ば、電圧）をモニタするように作動する。この実施例で
は、信号レベルは、電圧レベルであるものとする。レベ
ル検出装置５０４は、ワード線（ＷＬ）５０２の電圧レ
ベルが閾電圧量を超過したことを検出し、電圧レベル信
号５０６は、制御回路５０８に、ワード線（ＷＬ）５０
２が第１の論理状態（例えば、０ボルト）から第２の論
理レベル（例えば、ＶＤＤ）への遷移し始めたことを通
知する。
【００３４】制御回路５０８は、電圧レベル信号５０６
を受信し、制御信号５１０を受信する。制御信号５１０
は、ワード線ラッチ回路５００に供給されて、ワード線
ラッチ回路５００をイネーブルにする。ワード線ラッチ
回路５００がイネーブルである場合、ワード線ラッチ回
路５００は、そのラッチ操作を実行することを許され
る。他方、ワード線ラッチ回路５００がディスエーブル
である場合、ワード線ラッチ回路５００は、そのラッチ
操作を実行することができない。しかも、ワード線ラッ
チ回路５００がディスエーブルにされた場合には、半導
体メモリ装置は、ワード線ラッチ回路５００の存在によ
って否定的なインパクトを受けない。
【００３５】ワード線（ＷＬ）５０２が遷移し始めて、
制御信号５１０がそのラッチ操作をイネーブル（オーソ
ライズ）したことを電圧レベル信号５０６が指示するこ
とを制御回路５０８が検出した場合、制御回路５０８
は、制御信号５１２を発生し、この制御信号によって、
スイッチ装置５１４は、ワード線（ＷＬ）５０２を給電
電位（ＶＳＵＰＰＬＹ）に電気的に接続する。スイッチ
装置５１４が、ワード線（ＷＬ）５０２を給電電位（Ｖ
ＳＵＰＰＬＹ）に電気的に接続するように作動された場
合、ワード線（ＷＬ）５０２の遷移（開始し初めてい
て、レベル検出装置５０４によって検出される）がアシ
ストされて、ワード線（ＷＬ）５０２の遷移を、アシス
トされない場合よりも完全に速くすることができる（半
導体メモリ装置がワード線ラッチ回路５００を有してい
ない場合）。例えば、１実施例では、スイッチ装置５１
４が、ワード線（ＷＬ）５０２を給電電位（Ｖ
ＳＵＰＰＬＹ）に電気的に接続するように作動された場
合に、ワード線（ＷＬ）は、その既存の電圧レベルから
給電電位（ＶＳＵＰＰＬＹ）に「プルアップ」される。
他方、制御信号５１０がワード線ラッチ回路５００をデ
ィスエーブルしている（つまり、そのラッチ操作をオー
ソライズしない）か、又は、ワード線（ＷＬ）５０２が
遷移し始めたことを電圧レベル信号５０６が指示しない
ということを、制御回路５０８が検出した場合に、制御
信号５１２によって、スイッチ装置５１４は、給電電位
（ＶＳＵＰＰＬＹ）をワード線（ＷＬ）５０２から絶縁
する。
【００３６】図６には、本発明の実施例によるラッチ回
路６００の略図が示されている。ラッチ回路６００は、
図４に示されているワード線ラッチ回路４４２と４４４
の適切な１実施例である。ラッチ回路６００は、図５に
示されているラッチ回路５００の適切な実施例である。
【００３７】ラッチ回路６００は、ワード線（ＷＬ）６
０２に接続されており、制御信号（ＣＳ）６０４を受信
する。ワード線（ＷＬ）６０２は、第１のトランジスタ
６０６のゲートに接続されている。第１のトランジスタ
６０６は、有利には、低閾装置である。制御信号（Ｃ
Ｓ）６０４は、ラッチ回路６００の第１のノード６０８
で受信される。ラッチ回路６００は、を有している。第
２のトランジスタ６１０と第３のトランジスタ６１２の
両方のゲート端子は、第１のノード６０８に接続されて
いる。第２のトランジスタ６１０の第１のチャネル端子
は、第１の給電電位（ＶＳ）に接続されており、第２の
トランジスタ６１０の第２のチャネル端子は、ラッチ回
路６００の第２のノード６１４に接続されている。第３
のトランジスタ６１２の第１のチャネル端子は、第２の
ノード６１４に接続されており、第３のトランジスタ６
１２の第２のチャネル端子は、第１のトランジスタ６０
６の第１のチャネル端子に接続されている。第１のトラ
ンジスタ６０６用の第２のチャネル端子は、第２の給電
電位（ＧＮＤ）に接続されている。ラッチ回路６００
は、第４のトランジスタ６１６を有している。第４のト
ランジスタ６１６用のゲート端子は、第２のノード６１
４に接続されている。第４のトランジスタ６１６用の第
１のゲート端子は、第２のノード６１４に接続されてい
る。第４のトランジスタ６１６用の第１のチャネル端子
は、第１の給電電位（ＶＳ）に接続されており、第２の
チャネル端子は、ワード線（ＷＬ）６０２に接続されて
いる。
【００３８】図６に示されているラッチ回路６００で
は、第１のトランジスタ６０６と第３のトランジスタ６
１２は、ｎタイプ電界効果トランジスタであり、第２の
トランジスタ６１０と第４のトランジスタ６１６は、ｐ
タイプ電界効果トランジスタである。ラッチ回路６００
は、ワード線（ＷＬ）６０２が活性化されている場合
（即ち、ワード線（ＷＬ）６０２が活性状態に遷移して
いる場合）、ワード線（ＷＬ）６０２を「プルアップ」
するように設計されている。つまり、この実施例では、
ワード線（ＷＬ）６０２は、高論理レベルで活性化さ
れ、低論理レベルで不活性化される。従って、ワード線
（ＷＬ）が活性状態に遷移し始めたことが検出された場
合に、ラッチ回路６００は、ワード線（ＷＬ）６０２を
低論理レベルから高論理レベルに「プルアップ」する。
その結果、ワード線（ＷＬ）６０２上にかなりの量の寄
生キャパシタンスがあっても、ワード線（ＷＬ）６０２
は、急速に遷移することができる。
【００３９】択一選択的な実施例では、ワード線（Ｗ
Ｌ）を高論理レベルから低論理レベルに急速に遷移する
ことが所望されている状況では、ワード線（ＷＬ）は、
低論理レベルに「プルダウン」することができる。その
ような状態は、ワード線（ＷＬ）が低論理レベルで活性
状態であるメモリアレイ構成にされた場合である。何れ
にせよ、択一選択的な実施例では、ラッチ回路６００と
同様であるが、ｎタイプ装置をｐタイプ装置に置き換え
て、給電電位を逆にしてもよい。
【００４０】制御信号６０４は、有利には、ワード線
（ＷＬ）より先に活性化されるラッチ回路６００をイネ
ーブルするために使用される。更に、その後、制御信号
６０４は、有利には、ラッチ回路６００が最早ワード線
の遷移をアシストするのを要求されないようになった後
除去される。つまり、ラッチ回路６００は、ワード線が
立ち上がっている間しか活性化されない。ワード線（Ｗ
Ｌ）遷移をアシストする必要が最早なくなると直ぐにラ
ッチ回路をディスエーブル状態にすると有利である。と
言うのは、さもないと、隣のワード線による容量性の結
合効果により、隣のラッチ回路がトリガされて、この状
態では、第２のノード６１４が浮遊しているので、他の
ワード線が誤って「プルアップ」されるからである。例
としては、第２のノード６１４の浮遊状態は、約７ｎｓ
迄、６４メガビットＤＲＡＭ集積回路設計では許容し得
るように示されている。
【００４１】更に、第１のトランジスタ６０６用の閾電
圧は、ノイズに起因して意図せずにトリガされるのを回
避することができるようにセットする必要がある。例え
ば、ワード線は、約２００ｍＶ（ミリボルト）のノイズ
を有することがあり、従って、ラッチ回路によって使用
される電圧閾値は、４００ｍＶ以上の値にセットすると
よい。しかし、閾電圧に関して処理中変化するファクタ
ーについて注意すべきである。例としては、図６に示さ
れたラッチ回路６００では、トランジスタ６０６は、有
利には、閾電圧が適切な値（例えば、４００ｍＶ）にセ
ットされた低閾装置にするとよい。ワード線が、ワード
線ドライバによって駆動されると共に、ラッチ回路６０
０によって「プルアップ」されると、ワード線の電圧
は、ほぼ給電電位（例えば、３．５ボルト）にレベル調
整される。
【００４２】駆動動作は、常に、装置の寸法と速度との
トレードオフ関係にあるので、本発明から得られる利点
の利用の仕方については、種々多数考え得る。従って、
本発明の改善されたワード線スイッチングを提供する回
路の正確な構成は、特定の設計仕様に極めて大きく依存
している。つまり、アレイの効率に関心がある場合に
は、本発明により、抵抗−キャパシタンス（ＲＣ）が限
定要因になる以前に、ワード線を一層長く実施し易くな
る。逆に、通常のように一方の側からだけ駆動すると、
ワード線は所定の長さ以上に限定されたＲＣとなり、ド
ライバ装置の寸法を大きくしても、ワード線の立ち上が
り時間に影響しないか、又は、殆ど影響しない。
【００４３】本発明の多くの特徴と利点は、上述の説明
から明らかであり、従って、従属請求項は、本発明の、
そのような特徴と利点を全てカバーするようにされてい
る。更に、当業者にとっては、多数の変更実施例を容易
に想到することができるので、本発明を図示の、既述の
実施例の正確な構成及び操作に限定されない。従って、
適切な変更乃至置き換えの全ては、本発明の範囲内に含
まれるものとする。
【００４４】
【発明の効果】本発明の利点は、最小量の付加的な回路
と所要領域しか用いずに、ワード線のスイッチングを速
くすることができる点にある。比較して、完全な第２の
行デコーダ用の回路を提供するために、領域を少なくす
ることが重要であり、例えば、領域の９０％以下にする
とよい。本発明の他の利点は、ワード線が、メモリアレ
イ内のたくさんのメモリセル（即ち、高密度メモリアレ
イ）を処理することができる点にある。と言うのは、本
発明により提供されるスイッチングは一層ローブストで
あるからである。
【００４５】最小量の領域しか用いないけれども、ワー
ド線を活性状態に急速に遷移するように作動する。従っ
て、半導体メモリ装置内で、ワード線を駆動する技術を
改善することができる。本発明によると、ワード線のス
イッチング（例えば、活性化）が、最小量の付加的な回
路と所要領域しか有さずに一層高速にされる。本発明に
よると、本発明により提供されるスイッチングが一層ロ
ーブストであるので、ワード線がメモリアレイ（例え
ば、高密度メモリアレイ）内の一層多くのメモリセルを
処理することができる。
【図面の簡単な説明】
【図１】ＤＲＡＭ集積回路用の基本的なＤＲＡＭメモリ
セルの略図
【図２】通常のＤＲＡＭ集積回路のブロック図
【図３】本発明の実施例のＤＲＡＭ半導体メモリ回路の
ブロック図
【図４】本発明の実施例のメモリアレイを示す図
【図５】本発明の実施例のワード線ラッチ回路のブロッ
ク図
【図６】本発明の実施例のラッチ回路の略図
【符号の説明】
１００ 基本ＤＲＡＭメモリセル １０２ セルトランジスタ １０４ 容量性蓄積素子 ２００ 通常のＤＲＡＭ集積回路 ２０２ メモリアレイ ２０４ 行デコーダ ２０６ 列デコーダ ２０８ 行アドレス ２１０ 列アドレス ２１２ データバス ３００ 半導体メモリ回路 ３０２ メモリアレイ ３０４ 行デコーダ ３０８ ワード線（ＷＬ１−ＷＬｎ） ３１４ ラッチ回路 ３１８ ラッチ回路 ４００ メモリアレイ ４０２と４０４ 金属製ワード線 ４０６ ワード線ドライバ ４１４及び４１６ ポリシリコンセグメント ４２２ 金属製ビット線 ４２８ ビット線対 ４３０ セルトランジスタ ４３２ 容量性蓄積素子 ４３４及び４３６ メモリセル ４４２，４４４ ワード線ラッチ回路 ５００ ワード線ラッチ回路 ５０２ ワード線（ＷＬ） ６００ ラッチ回路 ６０２ ワード線（ＷＬ） ６０６ 第１のトランジスタ ６１０ 第２のトランジスタ ６１２ 第３のトランジスタ ６１６ 第４のトランジスタ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ダイナミックランダムアクセスメモリに
    おいて、メモリアレイと、アドレスデコーダと、ライン
    ドライバと、ライン遷移アクセレレータ回路とを有して
    おり、前記メモリアレイは、メモリセルアレイ、複数の
    ビット線、及び複数のワード線とを有しており、前記ア
    ドレスデコーダは、データ要求の際にアドレスを受信
    し、複数のワード線のうちの一本と複数のビット線のう
    ちの一本を選択して、前記選択されたワード線は、第１
    の側と第２の側を有しており、前記ラインドライバは、
    前記選択されたワード線を前記第１の側で駆動し、前記
    ライン遷移アクセレレータ回路は、前記選択されたワー
    ド線上での第１の方向での遷移の初期部分を検出して、
    それから、第１の方向での前記選択されたワード線上で
    の前記遷移の残りの部分を前記第２の側からアクセレレ
    ートすることを特徴とするダイナミックランダムアクセ
    スメモリ。
  2. 【請求項２】 前記ライン遷移アクセレレータ回路は、
    レベル検出回路と、スイッチ回路とを有しており、前記
    レベル検出回路は、前記選択されたワード線に接続され
    ており、且つ、選択されたワード線上の電圧レベルをモ
    ニタして、電圧レベル信号を形成し、前記スイッチ回路
    は、前記選択されたワード線に接続されており、且つ、
    選択されたワード線を、電圧レベル信号に基づく所定の
    給電電位の方に引き込むように操作される請求項１記載
    のダイナミックランダムアクセスメモリ。
  3. 【請求項３】 電圧レベル信号に基づいて、前記スイッ
    チ回路は、選択されたワード線を所定の給電電位の方に
    引き込むか、又は、前記選択されたワード線を前記所定
    の給電電位から絶縁する請求項２記載のダイナミックラ
    ンダムアクセスメモリ。
  4. 【請求項４】 前記ライン遷移アクセレレータ回路は、
    更に、制御回路を有しており、該制御回路は、作動に応
    じて、前記レベル検出回路と前記スイッチ回路に接続さ
    れ、前記制御回路は、電圧レベル信号を前記レベル検出
    回路から受信して、前記スイッチ回路用の制御信号を形
    成し、前記制御信号に基づいて、前記スイッチ回路は、
    選択されたワード線を所定の給電電位の方に引き込む
    か、又は、前記選択されたワード線を前記所定の給電電
    位から絶縁する請求項２記載のダイナミックランダムア
    クセスメモリ。
  5. 【請求項５】 前記制御信号は、前記ライン遷移アクセ
    レレータ回路用のイネーブル信号を受信し、前記制御信
    号は、電圧レベル信号と前記イネーブル信号の両方に基
    づいて形成される請求項４記載のダイナミックランダム
    アクセスメモリ。
  6. 【請求項６】 イネーブル信号は、前記スイッチ回路
    が、選択されたワード線を、所定の給電電位の方に引き
    込むことができる期間を制限する請求項５記載のダイナ
    ミックランダムアクセスメモリ。
  7. 【請求項７】 レベル検出回路は、第１の電界効果トラ
    ンジスタと第１のチャネル端子と第２のチャネル端子と
    を有しており、前記第１の電界効果トランジスタは、選
    択されたワード線に接続されたゲート端子を有してお
    り、前記第１のチャネル端子は、前記制御回路に接続さ
    れており、前記第２のチャネル端子は、他の所定の給電
    電位に接続されている請求項４記載のダイナミックラン
    ダムアクセスメモリ。
  8. 【請求項８】 前記スイッチ回路は、第２の電界効果ト
    ランジスタと第１のチャネル端子と第２のチャネル端子
    とを有しており、前記第２の電界効果トランジスタは、
    前記制御回路に接続されたゲート端子を有しており、前
    記第１のチャネル端子は、所定の給電電位に接続されて
    おり、前記第２のチャネル端子は、選択されたワード線
    に接続されている請求項７記載のダイナミックランダム
    アクセスメモリ。
  9. 【請求項９】 制御回路は、第３の電界効果トランジス
    タと第４の電界効果トランジスタとを有しており、前記
    第３の電界効果トランジスタは、第１のノードに接続さ
    れたゲート端子と、所定の給電電位に接続された第１の
    チャネル端子と、第２のノードに接続された第２のチャ
    ネル端子とを有しており、前記第４の電界効果トランジ
    スタは、前記第１のノードに接続されたゲート端子と、
    前記第２のノードに接続された第１のチャネル端子と、
    前記第１の電界効果トランジスタの前記第１のチャネル
    端子に接続された第２のチャネル端子とを有しており、
    前記第２の電界効果トランジスタの前記ゲート端子は、
    前記第２のノードに接続されている請求項８記載のダイ
    ナミックランダムアクセスメモリ。
  10. 【請求項１０】 メモリアレイとワード線ドライバとモ
    ニタリング手段とアシスタンス手段とを有しており、前
    記メモリアレイは、メモリセルアレイ、複数のビット
    線、複数のワード線を有しており、前記ワード線ドライ
    バは、前記ワード線のそれぞれに対して設けられてお
    り、前記モニタリング手段は、前記ワード線のうちの少
    なくとも一本が、不活性状態から活性状態に遷移し始め
    ていることを検出し、前記アシスタンス手段は、遷移し
    始めている前記ワード線の一本に関連した前記ワード線
    ドライバをアシストし、前記不活性状態から活性状態に
    遷移し始めている前記ワード線の一本の遷移を駆動する
    際にアシストするように作動することを特徴とする半導
    体メモリ装置。
  11. 【請求項１１】 前記半導体メモリ装置は、ダイナミッ
    クランダムアクセスメモリ集積回路である請求項１０記
    載の半導体メモリ装置。
  12. 【請求項１２】 前記アシスタンス手段は、ワード線の
    うちの一本が活性状態に遷移する際にアシスタンスを提
    供するにすぎない請求項１０記載の半導体メモリ装置。
  13. 【請求項１３】 前記アシスタンス手段は、ワード線の
    うちの一本を所定の給電電位に引き込むように作動する
    請求項１０記載の半導体メモリ装置。
  14. 【請求項１４】 前記半導体メモリ装置は、更に、前記
    アシスタンス手段を作動不能状態にするためのディスエ
    ーブル手段を有している請求項１０記載の半導体メモリ
    装置。
  15. 【請求項１５】 複数のワード線と該ワード線に接続さ
    れたメモリセルを有する半導体メモリ装置の前記ワード
    線を活性化するための方法において、（ａ）イネーブル
    状態とディスエーブル状態の１つを有する制御信号を受
    信するステップ、（ｂ）ワード線をモニタリングするス
    テップ、（ｃ）前記モニタされるワード線が、第１の論
    理レベルから第２の論理レベルに遷移し始めるかどうか
    検出するステップ、（ｄ）両制御信号がイネーブル状態
    を有していて、前述の検出ステップ（ｃ）によって、前
    記モニタされるワード線が、前記第１の論理レベルから
    前記第２の論理レベルに遷移し始めるかどうか検出され
    る場合に、前記モニタされるワード線を第２のレベルに
    引き込むステップを有することを特徴とする方法。
  16. 【請求項１６】 モニタされるワード線は、第１の論理
    レベルから第２の論理レベルに第１のレートで遷移し、
    前記モニタされるワード線を第２のレベルに引き込むス
    テップ（ｄ）を用いて、前記モニタされるワード線は、
    前記第１の論理レベルから前記第２の論理レベルに第２
    のレートで遷移し、前記第２のレートは、実質的に前記
    第１のレートよりも速い請求項１５記載の方法。
  17. 【請求項１７】 前記モニタされるワード線が、第１の
    論理レベルから第２の論理レベルに遷移し始めるかどう
    か検出するステップ（ｃ）は、（ｃ１）前記モニタされ
    るワード線のワード線電圧を検出するステップ、（ｃ
    ２）前記ワード線電圧を所定の閾電圧と比較して、比較
    結果を形成するステップ、（ｃ３）前記比較結果に基づ
    いて、前記モニタされるワード線が、前記第１の論理レ
    ベルから前記第２の論理レベルに遷移し始めることを検
    出するステップを有する請求項１５記載の方法。
  18. 【請求項１８】 第１の論理レベルと第２の論理レベル
    は電圧レベルであり、所定の閾値は、モニタされるワー
    ド線上に現れる恐れのあるノイズ電圧値よりも大きく、
    前記所定の閾値は、前記第１の論理レベルよりも大き
    く、前記第２の論理レベルよりも小さい請求項１７記載
    の方法。
  19. 【請求項１９】 半導体メモリ装置は、ダイナミックラ
    ンダムアクセスメモリである請求項１８記載の方法。
  20. 【請求項２０】 モニタされるワード線を第２のレベル
    に引き込むステップ（ｄ）は、モニタされるワード線
    の、第１の論理レベルから第２の論理レベルへの遷移を
    スピードアップする請求項１５記載の方法。
JP10264932A 1997-09-19 1998-09-18 ダイナミックランダムアクセスメモリ、半導体メモリ装置、及び半導体メモリ装置のワード線を活性化するための方法 Withdrawn JPH11149769A (ja)

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TW (1) TW394945B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001167577A (ja) * 1999-10-29 2001-06-22 Infineon Technologies Ag 集積メモリ
JP2010225258A (ja) * 2008-08-18 2010-10-07 Elpida Memory Inc 半導体装置及び信号伝送線路の駆動方法
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4191827B2 (ja) * 1998-10-14 2008-12-03 株式会社東芝 半導体記憶装置
US8279704B2 (en) * 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7463536B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7570523B2 (en) * 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
JP2008108417A (ja) * 2006-10-23 2008-05-08 Hynix Semiconductor Inc 低電力ｄｒａｍ及びその駆動方法
US7881126B2 (en) * 2007-05-31 2011-02-01 Marvell World Trade Ltd. Memory structure with word line buffers
CN102420007B (zh) * 2011-11-30 2013-08-14 中国科学院微电子研究所 一种字线偏置电路
CN102592655B (zh) * 2011-11-30 2014-01-29 中国科学院微电子研究所 自举预充电的快速限幅字线偏置电路
US8675427B2 (en) 2012-03-07 2014-03-18 International Business Machines Corporation Implementing RC and coupling delay correction for SRAM
US11211113B1 (en) * 2020-08-18 2021-12-28 Micron Technology, Inc. Integrated assemblies comprising wordlines having ends selectively shunted to low voltage for speed transitioning

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55150189A (en) * 1979-05-10 1980-11-21 Nec Corp Memory circuit
US4291392A (en) * 1980-02-06 1981-09-22 Mostek Corporation Timing of active pullup for dynamic semiconductor memory
US4397003A (en) * 1980-06-02 1983-08-02 Mostek Corporation Dynamic random access memory
JPS58169958A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd Ｍｉｓスタテイツク・ランダムアクセスメモリ
JPS61237292A (ja) * 1985-04-15 1986-10-22 Hitachi Micro Comput Eng Ltd 半導体記憶装置
US4901280A (en) * 1986-07-11 1990-02-13 Texas Instruments Incorporated Pull-up circuit for high impedance word lines
US5422857A (en) * 1989-11-21 1995-06-06 Matsushita Electric Industrial Co., Ltd. Semiconductor memory unit having overlapping addresses
KR930002574B1 (ko) * 1990-03-09 1993-04-03 금성일렉트론 주식회사 워드라인 구동회로
DE69319454T2 (de) * 1992-01-21 1999-01-28 Sgs Thomson Microelectronics Verbesserung der Impulse auf einer Signalleitung von integrierten Schaltungen
US5381377A (en) * 1992-10-14 1995-01-10 Sun Microsystems, Inc. Word line driver circuit and method
KR0119887B1 (ko) * 1994-06-08 1997-10-30 김광호 반도체 메모리장치의 웨이퍼 번-인 테스트 회로
JPH0936328A (ja) * 1995-07-14 1997-02-07 Hitachi Ltd ダイナミック型ｒａｍ
KR0164358B1 (ko) * 1995-08-31 1999-02-18 김광호 반도체 메모리 장치의 서브워드라인 디코더

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001167577A (ja) * 1999-10-29 2001-06-22 Infineon Technologies Ag 集積メモリ
JP2010225258A (ja) * 2008-08-18 2010-10-07 Elpida Memory Inc 半導体装置及び信号伝送線路の駆動方法
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
US8699281B2 (en) 2008-08-18 2014-04-15 Elpida Memory Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
US9177620B2 (en) 2008-08-18 2015-11-03 Ps4 Luxco S.A.R.L. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality

Also Published As

Publication number Publication date
EP0903747A3 (en) 1999-07-14
CN1213139A (zh) 1999-04-07
TW394945B (en) 2000-06-21
CN1150555C (zh) 2004-05-19
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