KR20170094559A - 반도체 장치 - Google Patents

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Abstract

하나의 목적은 대기 전력이 충분히 저감되는 새로운 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제 1 전원 단자, 제 2 전원 단자, 산화물 반도체 재료를 사용한 스위칭 트랜지스터 및 집적 회로를 포함한다. 상기 제 2 전원 단자는 상기 스위칭 트랜지스터의 소스 단자 및 드레인 단자 중 하나에 전기적으로 접속된다. 상기 스위칭 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 집적 회로의 일 단자에 전기적으로 접속된다. 상기 집적 회로의 다른 단자는 상기 제 2 전원 단자에 전기적으로 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시된 본 발명의 기술 분야는 산화물 반도체를 사용한 반도체 장치에 관한 것이다. 본 명세서에서 상기 반도체 장치는 반도체 특성들을 이용함으로써 동작하는 장치들 모두를 나타낸다. 예를 들면, 반도체 장치는 다음의 소자들을 광범위하게 포함한다: 트랜지스터, 다이오드, 및 사이리스터와 같은 반도체 소자(소위 파워 디바이스를 포함한), 이미지 센서, 메모리 및 컨버터와 같은 집적 회로, 상기 소자들을 포함한 집적 회로 및 액정 표시 장치에 의해 대표되는 표시 장치 등.
CMOS 회로는 CMOS 회로가 저 전력 소비를 가지며 고속으로 동작할 수 있고 고도로 집적될 수 있기 때문에 반도체 집적 회로를 위해 필요한 구성요소이다. 한편, 최근에, MOS 트랜지스터의 미세화에 따라, 리크 전류(또한 오프 상태 전류, 서브스레스홀드 전류 등으로서 불리우는)의 증가로 인한 비 동작 상태(대기 기간에서의 전력 소비, 이후 대기 전력으로서 또한 불리우는)에서의 전력 소비의 증가가 문제가 되고 있다. 예를 들면, 채널 길이가 대략 0.1㎛로 미세화되는 실리콘 MOS 트랜지스터에서, 드레인 전류의 값은 게이트 및 소스 사이의 전위가 문턱 전압 이하로 설정될 때 제로가 될 수 없다.
상기 리크 전류로 인한 대기 전력의 증가를 방지하기 위해, 스위칭 트랜지스터를 사용한 기술이 제안되어 왔다(예를 들면, 특허 문헌 1 참조). 특허 문헌 1에 개시된 기술은 다음과 같다: CMOS 회로와 비교하여 작은 리크 전류를 가진 스위칭 트랜지스터가 전원 및 상기 CMOS 회로 사이에 제공되고; 상기 스위칭 트랜지스터는 대기 전력이 감소되도록 상기 CMOS 회로가 동작 중이 아닐 때 턴 오프된다.
일본 공개 특허 출원 번호 제H5-210976호
대기 전력은 특허 문헌 1에 개시된 기술에서 상기 스위칭 트랜지스터의 리크 전류에 의존한다. 즉, 대기 전력은 상기 스위칭 트랜지스터의 리크 전류를 충분히 감소시킴으로써 충분히 감소될 수 있다.
이와는 반대로, CMOS 회로의 적절한 동작을 확보하기 위해 충분한 전류가 CMOS 회로를 동작시키기 위해 요구된다. 그러므로, 특허 문헌 1에 개시된 상기 기술에서 상기 스위칭 트랜지스터가 제공되는 경우에, 상기 스위칭 트랜지스터의 채널 폭은 CMOS 회로에 충분한 전류를 공급하고 CMOS 회로의 동작을 확보하기 위해, CMOS 회로에 포함된 트랜지스터와 동일하거나 또는 그 이상이도록 요구된다.
상기 문제들을 고려하여, 스위칭 트랜지스터의 채널 폭을 집적 회로에 포함된 트랜지스터보다 작게 함으로써 상기 스위칭 트랜지스터 자체의 리크 전류를 억제하기 위한 방법은 현실적이지 않다.
따라서, 특허 문헌 1에 개시된 기술에서 CMOS 회로의 대기 전력을 실질적으로 제로로 만드는 것은 어렵다. 따라서 집적 회로에 포함된 각각의 회로의 작은 양의 대기 전력은 다수의 회로들의 그룹 등을 포함한 집적 회로에서의 많은 양의 대기 전력으로 축적한다는 점에서 문제가 있다.
상기 문제들을 고려하여, 본 발명의 목적은 대기 전력이 충분히 감소되는 새로운 반도체 디바이스를 제공하는 것이다.
상기 개시된 발명에서, 반도체 장치(예를 들면, 트랜지스터)는 고순도화된 산화물 반도체를 사용하여 형성된다. 고순도화된 산화물 반도체를 사용하여 형성된 상기 트랜지스터의 리크 전류는 매우 작으며, 따라서 온/오프 비는 충분히 증가될 수 있다. 달리 말하면, 상기 트랜지스터의 상기 리크 전류는 상기 트랜지스터의 전류 구동 능력이 충분히 확보될 때조차 매우 낮은 레벨로 유지될 수 있다.
상술된 산화물 반도체는 다음의 구조를 위해 사용되며, 그에 의해 반도체 장치의 대기 전력이 충분히 억제될 수 있다.
예를 들면, 개시된 발명의 일 실시형태는 제 1 전원 단자, 제 2 전원 단자, 산화물 반도체 재료를 포함한 스위칭 트랜지스터, 및 집적 회로를 포함한 반도체 장치이다. 상기 제 1 전원 단자는 상기 스위칭 트랜지스터의 소스 단자 및 드레인 단자 중 하나에 전기적으로 접속된다. 상기 스위칭 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 집적 회로의 일 단자에 전기적으로 접속된다. 상기 집적 회로의 다른 단자는 상기 제 2 전원 단자에 전기적으로 접속된다.
또한, 개시된 본 발명의 또 다른 실시형태는 제 1 전원 단자, 제 2 전원 단자, 산화물 반도체 재료를 포함하며 제 1 제어 단자 및 제 2 제어 단자를 갖는 스위칭 트랜지스터, 및 집적 회로를 포함한 반도체 장치이다. 상기 제 1 전원 단자는 상기 스위칭 트랜지스터의 소스 단자 및 드레인 단자 중 하나에 전기적으로 접속된다. 상기 스위칭 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 집적 회로의 일 단자에 전기적으로 접속된다. 상기 집적 회로의 다른 단자는 상기 제 2 전원 단자에 전기적으로 접속된다.
상기 스위칭 트랜지스터는 산화물 반도체 재료를 포함한 산화물 반도체층, 상기 산화물 반도체층에 전기장을 인가하기 위한 게이트 전극, 상기 산화물 반도체층 및 상기 게이트 전극 사이에 개재된 게이트 절연층, 및 상기 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함할 수 있다. 또한, 상기 스위칭 트랜지스터의 문턱 전압을 제어하기 위한 게이트 전극이 또한 상기 스위칭 트랜지스터에 포함될 수 있다. 여기에서, 상기 게이트 전극은 제어 단자에 대응하고, 상기 소스 전극은 소스 단자에 대응하며 상기 드레인 전극은 드레인 단자에 대응한다. 각각의 전극은 회로 동작을 방지하지 않는다면 각각의 단자와 동일할 필요가 없다는 것을 주의하자. 예를 들면, 몇몇 종류의 소자(배선, 스위칭 소자, 저항 소자, 인덕터, 커패시터, 다른 다양한 기능들을 가진 소자)는 몇몇 경우들에서 전극(예를 들면, 소스 전극) 및 단자(예를 들면, 소스 단자) 사이에서 접속된다.
또한, 상기 산화물 반도체 재료는 In-Ga-Zn-O계 산화물 반도체 재료일 수 있다.
더욱이, 상기 스위칭 트랜지스터의 리크 전류는 1×10-13 A 이하일 수 있다.
게다가, 상기 집적 회로를 산화물 반도체 재료 이외의 반도체 재료를 사용하여 형성할 수 있다. 산화물 반도체 재료 이외의 상기 반도체 재료는 실리콘일 수 있다.
상기 집적 회로는 CMOS 회로를 포함한다.
본 명세서에서, 용어 "위에" 및 "아래에"는 구성요소들 간의 물리적 관계의 설명에서 각각 "바로 위에" 및 "바로 아래"를 반드시 의미하지 않는다. 예를 들면, "게이트 절연층 위의 게이트 전극"의 표현은 또 다른 구성요소가 상기 게이트 절연층 및 상기 게이트 전극 사이에 개재되는 경우를 나타낼 수 있다. 또한, 용어 "위에" 및 "아래에"는 단지 설명들의 편리함을 위해 사용되며 그것들은 달리 특정되지 않는다면 상호교환될 수 있다.
본 명세서에서, 용어들 "전극" 및 "배선"은 구성요소들의 기능을 한정하지 않는다. 예를 들면, "전극"은 "배선"의 일부로서 사용될 수 있으며 상기 "배선"은 상기 "전극"의 일부로서 사용될 수 있다. 또한, 상기 용어들 "전극" 및 "배선"은 또한 예를 들면 복수의 "전극들" 및 "배선들"의 결합을 의미할 수 있다.
더욱이, "소스" 및 "드레인"의 기능들은 예를 들면 상이한 극성들을 가진 트랜지스터들이 이용되거나 또는 전류 흐름의 방향이 회로 동작에서 변경될 때 스위칭될 수 있다. 그러므로, 상기 용어들 "소스" 및 "드레인"은 본 명세서에서 스위칭될 수 있다.
본 명세서에서, "전기적으로 접속되는"의 표현은 "임의의 전기적 기능을 가진 대상"을 통한 전기적 접속의 경우를 포함한다. 여기에서, 접속하는 구성요소들 간에 전기적 신호의 송신 및 수신을 가능하게 하는 한 "임의의 전기적 기능을 가진 대상"에 대한 특별한 제한은 없다.
예를 들면, "임의의 전기적 기능을 가진 대상"에는, 전극들 및 배선들뿐만 아니라, 트랜지스터와 같은 스위칭 소자, 저항 소자, 인덕터, 커패시터, 및 여러 기능들을 가진 다른 소자들이 포함된다.
개시된 본 발명에서, 고순도화된 산화물 반도체는 반도체 장치를 위해 사용된다. "고순도화된"은 다음 중 적어도 하나를 포함한 개념이다: 상기 산화물 반도체층으로부터 산화물 반도체의 수소를 가능한 한 많이 제거하기 위해; 또는 상기 산화물 반도체에서의 산소 결핍으로 인한 에너지 갭에서의 결함 준위가 감소되도록 산화물 반도체에 부족한 산소를 상기 산화물 반도체로 공급하기 위해.
산화물 반도체층은 상술된 바와 같이 진성(i-형) 산화물 반도체가 되도록 고순도화된다. 산화물 반도체는 일반적으로 n-형 반도체이며, 그에 의해 산화물 반도체를 사용한 트랜지스터의 리크 전류는 증가된다. 개시된 본 발명의 일 실시형태에서, 산화물 반도체는 리크 전류를 충분히 감소시키기 위해 i-형 산화물 반도체가 되도록 또는 i-형 산화물 반도체에 가깝도록 고순도화된다.
또한, 반도체 장치의 적어도 일부는 상술된 바와 같이 고순도화된 산화물 반도체를 포함하여 형성되며, 따라서 대기 전력이 충분히 감소되는 반도체 장치가 실현될 수 있다. 회로가 복잡해짐에 따라 대기 전력의 억제의 효과가 증가한다고 말할 수 있다.
도 1a 및 도 1b는 반도체 장치의 일 예에 관한 회로도.
도 2a는 단면도이며 도 2b는 반도체 장치의 일 예에 관한 평면도.
도 3a 내지 도 3h는 반도체 장치의 제작 단계들에 관한 단면도.
도 4a 내지 도 4g는 반도체 장치의 제작 단계들에 관한 단면도.
도 5a 내지 도 5d는 반도체 장치의 제작 단계들에 관한 단면도.
도 6a 및 도 6b는 반도체 장치의 일 예에 관한 단면도.
도 7은 반도체 장치의 일 에에 관한 단면도.
도 8은 반도체 장치의 일 예에 관한 블록도.
도 9a 내지 도 9e는 반도체 장치의 제작 단계들에 관한 단면도.
도 10a 내지 도 10e는 반도체 장치의 제작 단계들에 관한 단면도.
도 11a 내지 도 11f는 전자 기기들을 설명하기 위한 도면.
이후, 본 발명의 실시형태들은 도면들을 참조하여 설명될 것이다. 본 발명은 다음의 설명에 한정되지 않으며 이 기술분야의 숙련자들에 의해 모드들 및 세부사항들이 본 발명의 취지 및 범위로부터 벗어나지 않고 다양한 방식들로 변경될 수 있다는 것이 쉽게 이해될 것이라는 것을 주의하자. 그러므로, 본 발명은 다음의 실시형태들의 설명에 한정되는 것으로 해석되어서는 안된다.
용이한 이해를 위해, 도면들에 도시된 각각의 구성요소의 위치, 크기, 범위 등은 몇몇 경우들에서 실제의 것들이 아님을 주의하자. 그러므로, 본 발명은 상기 도면들에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
본 명세서에서, "제 1", "제 2", 및 "제 3"은 구성요소들 간의 혼동을 피하기 위해 사용되며 상기 구성요소들을 숫자상으로 제한하지 않는다는 것을 주의하자.
(실시형태 1)
본 실시형태에서, 개시된 본 발명의 일 실시형태에 따른 반도체 장치의 구조 및 제작 방법은 도 1a와 도 1b, 도 2a와 도 2b, 도 3a 내지 도 3h, 도 4a 내지 도 4g, 및 도 5a 내지 도 5d를 참조하여 설명될 것이다. 회로도에서, "OS"는 트랜지스터가 산화물 반도체를 포함한다는 것을 표시하기 위해 상기 트랜지스터 옆에 기록된다는 것을 주의하자.
<반도체 장치의 회로 구성 및 동작>
도 1a 및 도 1b는 반도체 장치의 회로 구성의 일 예를 도시한다. 도 1a는 가장 단순한 CMOS 회로인 CMOS 인버터 회로를 사용한 반도체 장치의 일 예이다. 도 1b는 복수의 CMOS 인버터 회로들을 가진 반도체 장치의 일 예이다.
도 1a에 도시된 반도체 장치는 전원 단자(VH), 전원 단자(VL), 산화물 반도체 재료를 사용한 스위칭 트랜지스터(S1), 및 CMOS 인버터 회로(C1)를 포함한다. 상기 스위칭 트랜지스터(S1)는 통상적으로 산화물 반도체를 사용한 n-채널 트랜지스터이다. 또한, 고전위가 상기 전원 단자(VH)에 공급되며 저 전위가 상기 전원 단자(VL)에 공급된다.
여기에서, 상기 전원 단자(VH)는 상기 CMOS 인버터 회로(C1)에서의 p-채널 트랜지스터의 소스 단자에 전기적으로 접속된다. 상기 CMOS 인버터 회로(C1)에서의 상기 p-채널 트랜지스터의 드레인 단자 및 상기 CMOS 인버터 회로(C1)에서의 n-채널 트랜지스터의 드레인 단자는 서로에 전기적으로 접속되며 상기 CMOS 인버터 회로(C1)의 출력 단자(OUT)에 접속된다. 상기 CMOS 인버터 회로(C1)에서의 상기 n-채널 트랜지스터의 소스 단자는 상기 스위칭 트랜지스터(S1)의 드레인 단자에 전기적으로 접속된다. 상기 스위칭 트랜지스터(S1)의 소스 단자는 상기 전원 단자(VL)에 전기적으로 접속된다. 또한, 상기 CMOS 인버터 회로(C1)에서의 상기 p-채널 트랜지스터의 게이트 단자 및 상기 CMOS 인버터 회로(C1)에서의 상기 n-채널 트랜지스터의 게이트 단자는 서로에 전기적으로 접속되며 상기 CMOS 인버터 회로(C1)에서의 입력 단자(IN)에 접속된다.
상기 반도체 장치가 동작할 때, 고 전위가 상기 스위칭 트랜지스터(S1)의 제어 단자(S_IN)에 입력되며 상기 스위칭 트랜지스터(S1)가 턴 온한다. 이 상태에서, 고 전위 또는 저 전위가 상기 입력 단자(IN)에 입력될 때, 상기 전위에 대응하는 고 전위 또는 저 전위가 상기 출력 단자(OUT)로부터 출력된다. 예를 들면, 고 전위가 상기 입력 단자(IN)에 입력될 때, 상기 CMOS 인버터 회로(C1)에서의 상기 p-채널 트랜지스터는 턴 오프하고 상기 CMOS 인버터 회로(C1)에서의 상기 n-채널 트랜지스터는 턴 온하며, 따라서 상기 CMOS 인버터 회로(C1)는 상기 전원 단자(VL)에 공급된 상기 전위에 대응하는 저 전위를 출력한다. 저 전위가 상기 입력 단자(IN)에 입력될 때, 상기 CMOS 인버터 회로(C1)에서의 상기 p-채널 트랜지스터는 턴 온하며 상기 CMOS 인버터 회로(C1)에서의 상기 n-채널 트랜지스터는 턴 오프하여, 상기 CMOS 인버터 회로(C1)가 상기 전원 단자(VH)에 공급된 상기 전위에 대응하는 고전위를 출력하도록 한다.
상기 반도체 장치가 동작하지 않을 때, 저 전위가 상기 스위칭 트랜지스터(S1)의 상기 제어 단자(S_IN)에 입력되며 상기 스위칭 트랜지스터(S1)는 턴 오프한다. 상기 CMOS 인버터 회로(C1)에 흐르는 전류(리크 전류)는 상기 CMOS 인버터 회로(C1) 및 상기 스위칭 트랜지스터(S1)의 합성 저항에 의해 제어되며, 그에 의해 전력 소비(대기 기간에서의 전력 소비, 이후 대기 전력으로서 또한 불리우는)는 상기 스위칭 트랜지스터(S1)의 오프 상태 저항을 충분히 증가시키고 상기 스위칭 트랜지스터(S1)의 리크 전류를 충분히 감소시킴으로써 충분히 감소될 수 있다.
산화물 반도체 재료를 사용한 트랜지스터가 상당히 작은 오프 상태 전류의 특성을 가진다. 예를 들면, 충분히 진성인 산화물 반도체의 캐리어 밀도는 1×1012/㎤ 미만, 바람직하게는 1.45×1010/㎤ 미만이다. 상기 드레인 전압(Vd)이 +1V 또는 +10V이고 상기 게이트 전압(Vg)이 -5V 내지 -20V의 범위에 있는 경우에, 트랜지스터의 상기 오프 상태 전류는 예를 들면 1×10-13 A 이하이다. 그러므로, 산화물 반도체를 사용한 상기 스위칭 트랜지스터(S1)를 형성함으로써, 상기 반도체 장치의 리크 전류는 충분히 감소될 수 있다. 또한, 충분히 진성인 산화물 반도체가 사용되는 경우에, 실온에서의 리크 전류는 대략 1×10-20 A(10 zA(젭토암페어))로부터 1×10-19 A(100zA)로 감소될 수 있다. 즉, 리크 전류는 심지어 실질적으로 제로로 감소될 수 있다. 상기 리크 전류의 양은 상기 스위칭 트랜지스터(S1)의 채널 폭이 비교적 큰 경우에서조차 변하지 않는다. 달리 말하면, 산화물 반도체를 사용한 트랜지스터에 의해, 충분한 전류 구동 능력이 확보될 수 있으며 상기 리크 전류는 상기 반도체 장치의 전력 소비를 감소시킴으로써 감소될 수 있다.
도 1b에 도시된 반도체 장치는 상기 CMOS 인버터 회로(C1)가 복수의 CMOS 인버터 회로들(C1 내지 Cn)로 교체되는 도 1a에 도시된 반도체 장치에 대응한다.
즉, 도 1b에 도시된 상기 반도체 장치는 전원 단자(VH), 전원 단자(VL), 산화물 반도체 재료를 사용한 스위칭 트랜지스터(S1), 및 CMOS 인버터 회로들(C1 내지 Cn)(또한 간단히 집적 회로로서 불리우는)을 포함한다. 또한, 상기 CMOS 인버터 회로들의 각각은 입력 단자들(I1 내지 In) 및 출력 단자들(O1 내지 On)을 포함한다. 각각의 소자의 접속 관계들은 도 1a의 것과 동일하다. 도 1a 및 도 1b 사이의 차이는 상기 복수의 CMOS 인버터 회로들(C1 내지 Cn)이 병렬로 서로 접속되며 상기 CMOS 인버터 회로들의 각각은 도 1b에서 상기 전원 단자(VH) 및 상기 스위칭 트랜지스터(S1)에 접속된다는 것이다. 병렬로 서로에 접속된 상기 복수의 CMOS 인버터 회로들(C1 내지 Cn)을 포함한 회로가 하나의 집적 회로인 것으로 가정될 때, 그것은 상기 스위칭 트랜지스터(S1)의 드레인 단자가 상기 집적 회로의 일 단자에 전기적으로 접속되며 상기 집적 회로의 다른 단자가 상기 전원 단자(VH)에 전기적으로 접속된다고 말할 수 있다.
상기 회로들의 동작은 또한 도 1a의 것과 동일하다. 전위는 상기 입력 단자들의 각각에 입력되며 상기 입력 단자에 대응하는 전위는 도 1b에서의 상기 출력 단자들의 각각으로부터 출력되며 이는 도 1a의 것과 상이하다는 것을 주의하자.
상기 방식으로, 대기 전력이 충분히 감소되는 반도체 장치가 산화물 반도체, 특히 적어도 상기 반도체 장치의 일부로서 고순도화된 산화물 반도체를 사용함으로써 실현된다. 종래의 기술들에서, 상기 반도체 장치의 적절한 동작이 확보되는 동안 실질적으로 제로(예를 들면, 1×10-13 A 이하)로 고려될 수 있는 값으로 리크 전류를 감소시키는 것은 어렵다. 다른 한편으로, 본 발명은 이를 실현할 수 있다. 이 점에서, 본 발명은 우수하다. 구체적으로, 다수의 회로들이 집적되고 복잡화되는 회로에서, 대기 전력의 총 양은 각각의 회로의 대기 전력의 양이 작을지라도 크다. 그러므로, 대기 전력의 값을 실질적으로 제로로 감소시키는 효과는 회로가 집적되고 복잡화될 때 더욱 주목할만하다.
CMOS 인버터 회로를 사용한 반도체 장치의 일 예가 여기에서 설명되지만, 개시된 본 발명은 이에 한정되지 않는다는 것을 주의하자. 개시된 본 발명의 일 실시형태는 회로가 동작 중이 아닐 때 전력 소비의 문제를 가진 임의의 회로(집적 회로)를 위해 사용될 수 있다.
또한, 상기 n-채널 스위칭 트랜지스터(S1)가 사용되는 경우가 상술되었지만, p-채널 트랜지스터가 상기 스위칭 트랜지스터(S1)로서 사용될 수 있다는 것이 분명하다. 이 경우에, 상기 스위칭 트랜지스터(S1)는 예를 들면 상기 CMOS 인버터 회로에서 상기 p-채널 트랜지스터에 전기적으로 접속되는 것이 바람직하다.
<반도체 장치의 평면 구조 및 단면 구조>
도 2a 및 도 2b는 도 1a에 도시된 상기 반도체 장치의 구조의 일 예이다. 도 2a는 상기 반도체 장치의 단면을 도시하며 도 2b는 상기 반도체 장치의 평면을 도시한다. 여기에서, 도 2a는 도 2b에서 선(A1-A2-A3)을 따라 취해진 단면에 대응한다. 도 2a 및 도 2b에 도시된 상기 반도체 장치는 하부에 산화물 반도체 이외의 재료를 사용한 트랜지스터(160)(CMOS 인버터 회로(C1)에 포함된 트랜지스터) 및 상부에 산화물 반도체를 사용한 트랜지스터(162)(상기 스위칭 트랜지스터(S1)로서 기능하는 트랜지스터)를 포함한다. 상기 트랜지스터들(160, 162)은 둘 모두 n-채널 트랜지스터들로서 사용된다는 것을 주의하자. 그러나, 물론, p-채널 트랜지스터 및 n-채널 트랜지스터 둘 모두가 CMOS 인버터 회로에 사용된다. 또한, 개시된 본 발명의 기술적 사상은 전력 소비를 감소시키기 위해 스위칭 트랜지스터로서 산화물 반도체를 사용한 트랜지스터를 사용하는 것이며, 따라서 상기 반도체 장치의 특정 구조는 여기에 설명된 구조에 제한되지 않는다.
상기 트랜지스터(160)는 반도체 재료를 포함한 기판(100)에 제공된 채널 형성 영역(116), 상기 채널 형성 영역(116)을 끼워놓도록 제공된 불순물 영역들(114) 및 고-농도 불순물 영역들(120)(이들 영역들은 간단히 불순물 영역들로서 총괄하여 불리울 수 있다), 상기 채널 형성 영역(116) 위에 제공된 게이트 절연층(108), 상기 게이트 절연층(108) 위에 제공된 게이트 전극(110) 및 둘 모두가 상기 불순물 영역들(114)에 전기적으로 접속된 소스 전극 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함한다.
측벽 절연층들(118)이 상기 게이트 전극(110)의 측 표면들 상에 제공된다. 게다가, 평면도에 도시된 바와 같이, 상기 고-농도 불순물 영역들(120)이 상기 측벽 절연층들(118)과 중첩하지 않는 상기 기판(100)의 영역에 제공되며, 금속 화합물 영역들(124)이 상기 고-농도 불순물 영역들(120) 위에 제공된다. 소자 분리 절연층(106)이 상기 트랜지스터(160)를 둘러싸도록 상기 기판(100) 위에 제공된다. 층간 절연층(126) 및 층간 절연층(128)은 상기 트랜지스터(160)를 커버하도록 제공된다. 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)은 상기 층간 절연층(126) 및 상기 층간 절연층(128)에 형성된 개구들을 통해 상기 금속 화합물 영역들(124)에 전기적으로 접속된다. 즉, 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)은 상기 금속 화합물 영역들(124)을 통해 상기 고-농도 불순물 영역들(120) 및 상기 불순물 영역들(114)에 전기적으로 접속된다.
상기 트랜지스터(162)는 상기 층간 절연층(128) 위에 제공된 게이트 전극(136c), 상기 게이트 전극(136c) 위에 제공된 게이트 절연층(138), 상기 게이트 절연층(138) 위에 제공된 산화물 반도체층(140) 및 둘 모두가 상기 산화물 반도체층(140) 위에 제공되고 상기 산화물 반도체층(140)에 전기적으로 접속되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 포함한다.
여기에서, 상기 게이트 전극(136c)은 상기 층간 절연층(128) 위에 제공된 절연층(132)에 내장되도록 형성된다. 상기 게이트 전극(136c)과 같이, 전극(136a) 및 전극(136b)은 각각 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)과 접하여 형성된다.
보호 절연층(144)이 상기 산화물 반도체층(140)의 일부와 접하도록 상기 트랜지스터(162) 위에 제공된다. 층간 절연층(146)이 상기 보호 절연층(144) 위에 제공된다. 여기에서, 상기 보호 절연층(144) 및 상기 층간 절연층(146)은 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)에 도달하는 개구들을 제공받는다. 전극(150c) 및 전극(150d)은 상기 개구들을 통해 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)과 접한다. 상기 전극(150c) 및 상기 전극(150d)과 같이, 전극(150a) 및 전극(150b)은 상기 게이트 절연층(138), 상기 보호 절연층(144), 및 상기 층간 절연층(146)에서의 개구들을 통해, 각각 상기 전극(136a) 및 상기 전극(136b)과 접하여 형성된다.
여기에서, 상기 산화물 반도체층(140)은 바람직하게는 수소와 같은 불순물들을 충분히 제거하고 산소를 충분히 공급함으로써 고순도화된 산화물 반도체층이다. 구체적으로, 상기 산화물 반도체층(140)의 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는 5×1017 원자/㎤이다. 수소 농도가 충분히 감소되어 고순도화되고 산소 결핍으로 인한 에너지 갭에서의 결함 준위가 산소를 충분히 공급함으로써 저감되는 산화물 반도체층(140)의 캐리어 농도는 다음과 같다: 1×1012/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만이다. 예를 들면, 상기 드레인 전압(Vd)이 +1V 또는 +10V이고 상기 게이트 전압(Vg)이 -20V 내지 -5V의 범위에 있을 때, 상기 오프 상태 전류는 1×10-13 A 이하이다. 또한, 상기 오프 상태 저항률은 1×109 Ω·m 이상, 바람직하게는 1×1010 Ω·m 이상이다. 매우 우수한 오프 전류 특성들을 가진 상기 트랜지스터(162)는 진성(i-형) 또는 실질적으로 진성(i-형)이 되도록 고순도화되는 이러한 산화물 반도체의 사용으로 획득될 수 있다. 상기 산화물 반도체층(140)에서의 수소 농도는 2차 이온 질량 분석법(secondary ion mass spectrometry; SIMS)에 의해 측정된다는 것을 주의하자.
더욱이, 상기 절연층(152)은 상기 층간 절연층(146) 위에 제공된다. 상기 전극(154a), 상기 전극(154b), 및 상기 전극(154c)은 상기 절연층(152)에 내장되도록 제공된다. 여기에서, 상기 전극(154a)은 상기 전극(150a)과 접하고, 상기 전극(154b)은 상기 전극들(150b, 150c)과 접하며, 상기 전극(154c)은 상기 전극(150d)과 접한다.
즉, 도 2a 및 도 2b에 도시된 상기 반도체 장치에서, 상기 트랜지스터(160)의 상기 소스 또는 드레인 전극(130b)은 상기 전극(136b), 상기 전극(150b), 상기 전극(154b), 및 상기 전극(150c)을 통해 상기 트랜지스터(162)의 상기 소스 또는 드레인 전극(142a)에 전기적으로 접속된다.
<반도체 장치를 제작하기 위한 방법>
다음으로, 상기 반도체 장치의 제작 방법의 일 예가 설명될 것이다. 먼저, 상기 하부에 상기 트랜지스터(160)를 제작하기 위한 방법이 도 3a 내지 도 3h를 참조하여 이하에 설명될 것이며, 그 후 상기 상부에 상기 트랜지스터(162)를 제작하기 위한 방법이 도 4a 내지 도 4g 및 도 5a 내지 도 5d를 참조하여 설명될 것이다.
<하부에 트랜지스터를 제작하기 위한 방법>
먼저, 반도체 재료를 포함한 상기 기판(100)이 준비된다(도 3a 참조). 반도체 재료를 포함한 상기 기판(100)으로서, 실리콘, 탄화 실리콘 등을 포함한 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등을 포함한 화합물 반도체 기판, SOI 기판 등이 사용될 수 있다. 여기에서, 단결정 실리콘 기판이 상기 반도체 재료를 포함한 기판(100)으로서 사용되는 일 예가 설명된다. 일반적으로, 상기 용어 "SOI 기판"은 절연 표면 위에 실리콘 반도체층을 가진 기판을 의미한다는 것을 주의하자. 본 명세서에서, 상기 용어 "SOI 기판"은 또한 절연 표면 위에 실리콘 이외의 재료를 사용한 반도체층을 가진 기판을 의미한다. 즉, 상기 "SOI 기판"에 포함된 반도체층은 실리콘 반도체층에 제한되지 않는다. 또한, 상기 SOI 기판은 상기 반도체층 및 상기 절연 기판 사이에 절연층을 갖고, 유리 기판과 같은 절연 기판 위에 반도체층을 가진 기판을 포함한다.
상기 기판(100) 위에, 소자 분리 절연층을 형성하기 위한 마스크로서 기능하는 보호층(102)이 형성된다(도 3a 참조). 상기 보호층(102)으로서, 예를 들면, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 사용하여 형성된 절연층이 사용될 수 있다. n-형 도전성을 제공하는 불순물 원소 또는 p-형 도전성을 제공하는 불순물 원소가 상기 트랜지스터의 상기 문턱 전압을 제어하기 위해 상기 단계 전 또는 후에 상기 기판(100)에 첨가될 수 있다. n-형 도전성을 제공하는 불순물로서, 상기 반도체가 실리콘일 때, 인, 비소 등이 사용될 수 있다. p-형 도전성을 제공하는 불순물로서, 예를 들면, 붕소, 알루미늄, 갈륨 등이 사용될 수 있다.
다음으로, 상기 보호층(102)으로 커버되지 않는 영역(노출된 영역)에서 상기 기판(100)의 일부는 마스크로서 상기 보호층(102)의 사용으로 에칭에 의해 제거된다. 따라서, 분리된 반도체 영역(104)이 형성된다(도 3b 참조). 상기 에칭을 위해, 바람직하게는 드라이 에칭이 수행되지만, 웨트 에칭이 또한 수행될 수 있다. 에칭 가스 및 에천트는 에칭될 대상의 재료에 의존하여 적절하게 선택될 수 있다.
다음으로, 절연층이 상기 반도체 영역(104)을 커버하도록 형성되며 상기 반도체 영역(104)과 중첩하는 영역에서 선택적으로 제거되어, 그에 의해 상기 소자 분리 절연층(106)이 형성된다(도 3b 참조). 상기 절연층은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 사용하여 형성된다. 상기 절연층을 제거하기 위한 방법으로서, 에칭 처리 및 CMP와 같은 연마 처리, 및 그것들 중 임의의 것이 이용될 수 있다. 상기 보호층(102)은 상기 반도체 영역(104)이 형성된 후 또는 상기 소자 분리 절연층(106)이 형성된 후에 제거된다는 것을 주의하자.
그 후, 절연층은 상기 반도체 영역(104) 위에 형성되며 도전 재료를 포함한 층이 상기 절연층 위에 형성된다.
상기 절연층은 나중에 게이트 절연층으로서 작용하며 바람직하게는 CVD 법, 스퍼터링법 등을 사용함으로써 획득된, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등을 포함한 막의 단층 구조 또는 적층 구조를 가진다. 대안적으로, 상기 절연층은 고-밀도 플라즈마 처리 또는 열 산화 처리에 의해 상기 반도체 영역(104)의 표면을 산화 또는 질화시킴으로써 획득될 수 있다. 상기 고-밀도 플라즈마 처리는 예를 들면, He, Ar, Kr, 또는 Xe과 같은 희가스 및 산소, 산화 질소, 암모니아, 질소, 또는 수소의 혼합 가스를 사용하여 수행될 수 있다. 상기 절연층의 두께에 대한 특별한 제한은 없지만, 상기 두께는 예를 들면 1nm 이상 및 100nm 이하일 수 있다.
도전 재료를 포함한 상기 층은 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 대안적으로, 도전 재료를 포함한 상기 층은 도전 재료를 포함한 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수 있다. 또한 도전 재료를 포함한 상기 층을 형성하기 위한 방법에 대한 특별한 제한은 없으며, 증착법, CVD 법, 스퍼터링 법, 스핀 코팅법과 같은 다양한 막 형성 방법들 중 임의의 것이 적용가능하다. 이 실시형태에서, 도전 재료를 포함한 상기 층이 금속 재료를 사용하여 형성되는 경우의 일 예가 설명된다는 것을 주의하자.
그 후, 상기 절연층 및 도전 재료를 포함한 상기 층을 선택적으로 에칭함으로써, 상기 게이트 절연층(108) 및 상기 게이트 전극(110)이 형성된다(도 3c 참조).
다음으로, 상기 게이트 전극(110)을 커버하는 절연층(112)이 형성된다(도 3c 참조). 인(P), 비소(As) 등이 그 후 상기 반도체 영역(104)에 첨가되며, 그에 의해 상기 기판(100)에서 얕은 접합 깊이를 가진 상기 불순물 영역들(114)이 형성된다(도 3c 참조). n-채널 트랜지스터가 형성되도록 여기에서 인 또는 비소가 첨가되었지만, 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소가 p-채널 트랜지스터를 형성하는 경우에 첨가될 수 있다는 것을 주의하자. 상기 채널 형성 영역(116)은 상기 불순물 영역들(114)의 형성에 의해 상기 게이트 절연층(108) 아래에서의 상기 반도체 영역(104)에 형성된다(도 3c 참조). 여기에서, 상기 첨가된 불순물의 농도는 적절하게 설정될 수 있다: 반도체 소자가 매우 미세화되는 경우에, 상기 농도는 바람직하게는 높게 설정된다. 또한, 상기 절연층(112)이 상기 불순물 영역들(114)의 형성 후 형성되는 공정이 상기 불순물 영역들(114)이 상기 절연층(112)의 형성 후 형성되는 여기에 이용된 공정 대신에 이용될 수 있다.
그 후, 상기 측벽 절연층들(118)이 형성된다(도 3d 참조). 절연층은 상기 절연층(112)을 커버하도록 형성되고 그 후 고도의 이방성 에칭 처리되며, 그에 의해 상기 측벽 절연층들(118)은 자기-정합적으로 형성될 수 있다. 상기 절연층(112)은 상기 게이트 전극(110)의 상면 및 상기 불순물 영역들(114)의 상면들이 노출되도록 이때 부분적으로 에칭되는 것이 바람직하다.
그 후, 절연층은 상기 게이트 전극(110), 상기 불순물 영역들(114), 상기 측벽 절연층들(118) 등을 커버하도록 형성된다. 인(P), 비소(As) 등이 그 후 상기 게이트 절연층이 상기 불순물 영역들과 접하는 영역들에 첨가되고, 그에 의해 상기 고-농도 불순물 영역들(120)이 형성된다(도 3e 참조). 다음으로, 상기 절연층이 제거되며 금속층(122)이 상기 게이트 전극(110), 상기 측벽 절연층들(118), 상기 고-농도 불순물 영역들(120) 등을 커버하도록 형성된다(도 3e 참조). 진공 증착법, 스퍼터링 법, 및 스핀 코팅법과 같은 다양한 막 형성 방법들 중 임의의 것이 상기 금속층(122)의 형성에 적용가능하다. 상기 금속층(122)은 저 저항을 가진 금속 화합물을 형성하도록 상기 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 사용하여 형성되는 것이 바람직하다. 이러한 금속 재료의 예들은 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금을 포함한다.
다음으로, 열 처리가 수행되며, 그에 의해 상기 금속층(122)은 상기 반도체 재료와 반응한다. 결과적으로, 상기 고-농도 불순물 영역들(120)과 접하는 상기 금속 화합물 영역들(124)이 형성된다(도 3f 참조). 상기 게이트 전극(110)을 위한 다결정 실리콘을 사용하는 경우에, 상기 금속층(122)과 접하는 상기 게이트 전극(110)의 일부가 또한 상기 금속 화합물 영역을 가진다는 것을 주의하자.
열 처리를 위해, 플래시 램프 조사가 사용될 수 있다. 또 다른 열 처리 방법이 사용될 수 있다는 것은 말할 필요도 없지만, 매우 짧은 시간동안 열 처리가 달성될 수 있는 방법이 바람직하게는 상기 금속 화합물의 형성시 화학적 반응의 제어가능성을 개선하기 위해 사용된다. 상술된 금속 화합물 영역들은 상기 반도체 재료와의 상기 금속 재료의 반응을 통해 형성되며 충분히 높은 도전성을 가진다는 것을 주의하자. 상기 금속 화합물 영역들의 형성에 의해, 전기 저항이 충분히 감소될 수 있으며 소자 특성들이 향상될 수 있다. 상기 금속층(122)은 상기 금속 화합물 영역들(124)의 형성 후 제거된다.
상기 층간 절연층들(126, 128)이 상기 단계들에 형성된 구성요소들을 커버하도록 형성된다(도 3g 참조). 상기 층간 절연층들(126, 128)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈과 같은 무기 절연 재료를 포함한 재료를 사용하여 형성될 수 있다. 대안적으로, 폴리이미드 또는 아크릴과 같은 유기 절연 재료가 사용될 수 있다. 여기에서 상기 층간 절연층(126) 및 상기 층간 절연층(128)을 갖는 2-층 구조가 이용되지만, 상기 층간 절연층들의 구조는 이에 제한되지 않는다는 것을 주의하자. 상기 층간 절연층(1280의 표면은 바람직하게는 상기 층간 절연층(128)이 형성된 후 평탄화되도록 CMP, 에칭 처리 등이 된다.
그 후, 상기 금속 화합물 영역들(124)에 도달하는 개구들이 상기 층간 절연층들에 형성되며, 그 후 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)이 상기 개구들에 형성된다(도 3h 참조). 예를 들면, 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)은 다음과 같이 형성될 수 있다: 도전층이 PVD 법, CVD 법 등에 의해 상기 개구들을 포함한 영역에 형성되며; 그 후 상기 도전층의 일부가 에칭 처리, CMP 등에 의해 제거된다.
상기 도전층의 일부를 제거함으로써 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)을 형성하는 경우에, 그 표면들은 바람직하게는 평탄하도록 처리된다는 것을 주의하자. 예를 들면, 티타늄 막, 질화 티타늄 막 등이 상기 개구들을 포함한 영역에 작은 두께를 갖도록 형성되고 그 후 텅스텐 막이 상기 개구들을 채우도록 형성되는 경우에, 그 후 수행되는 CMP는 텅스텐 막, 티타늄 막, 질화 티타늄 막 등의 불필요한 부분을 제거할 수 있고 상기 표면들의 평탄성을 향상시킬 수 있다. 상술된 바와 같이 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)의 상기 표면들을 포함하는 표면들을 평탄화함으로써, 양호한 전극들, 배선들, 절연층들, 반도체층들 등이 후속 단계에서 형성될 수 있다.
상기 금속 화합물 영역들(124)과 접하는 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)만이 설명되었지만, 상기 게이트 전극(110) 등과 접하는 전극이 동일한 단계에서 형성될 수 있다는 것을 주의하자. 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)을 위해 사용된 재료에 대한 특별한 제한은 없으며 다양한 도전 재료들 중 임의의 것이 사용될 수 있다. 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 도전 재료가 사용될 수 있다.
상기 프로세스를 통해, 반도체 재료를 포함한 상기 기판(100)을 포함한 상기 트랜지스터(160)가 형성된다. 전극들, 배선들, 절연층들 등이 상기 프로세스가 수행된 후 또한 형성될 수 있다는 것을 주의하자. 층간 절연층 및 도전층이 적층되는 다층 배선 구조가 배선 구조로서 이용될 때, 고도로 집적된 반도체 장치가 제공될 수 있다.
<상부에 트랜지스터를 제작하기 위한 방법>
다음으로, 상기 트랜지스터(162)가 상기 층간 절연층(128) 위에 제작되는 프로세스가 도 4a 내지 도 4g 및 도 5a 내지 도 5d를 참조하여 설명된다. 상기 트랜지스터(162) 아래에 있는 상기 트랜지스터(160) 등이, 상기 층간 절연층(128), 상기 트랜지스터(162) 등 위에 다양한 전극들의 제작 프로세스를 도시하는 도 4a 내지 도 4g 및 도 5a 내지 도 5d에서 생략된다는 것을 주의하자.
먼저, 상기 절연층(132)은 상기 층간 절연층(128), 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b) 위에 형성된다(도 4a 참조). 상기 절연층(132)은 PVD 법, CVD 법 등에 의해 형성될 수 있다. 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄 또는 산화 탄탈과 같은 무기 절연 재료를 포함한 재료가 상기 절연층(132)를 위해 사용될 수 있다.
다음으로, 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)에 도달하는 개구들이 상기 절연층(132)에 형성된다. 이때, 또 다른 개구가 상기 게이트 전극(136c)이 형성되는 영역에 형성된다. 도전층(134)이 상기 개구들을 채우도록 형성된다(도 4b 참조). 상기 개구들은 예를 들면 마스크의 사용으로 에칭에 의해 형성될 수 있다. 상기 마스크는 예를 들면 포토마스크를 사용한 노출에 의해 형성될 수 있다. 상기 에칭을 위해, 웨트 에칭 또는 드라이 에칭이 수행될 수 있지만, 양호한 패터닝을 고려하여 드라이 에칭이 바람직하다. 상기 도전층(134)은 PVD 법 또는 CVD 법과 같은 막 형성 방법에 의해 형성될 수 있다. 상기 도전층(134)을 위한 재료의 예들은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐과 같은 도전 재료, 이것들 중 임의의 것의 합금, 및 이것들 중 임의의 것을 포함한 화합물(예로서, 이것들 중 임의의 것의 질화물)을 포함한다.
구체적으로, 예를 들면, 상기 도전층(134)은 다음과 같이 형성될 수 있다: 티타늄 막은 상기 개구들을 포함한 영역에 PVD 법에 의해 작은 두께를 갖도록 형성되고, 그 후 질화 티타늄 막이 CVD 법에 의해 작은 두께를 갖도록 형성되며, 그 후 텅스텐 막이 상기 개구들을 채우도록 형성된다. 여기에서, PVD 법에 의해 형성된 상기 티타늄 막은 하부 전극들(여기에서, 상기 소스 또는 드레인 전극(130a), 상기 소스 또는 드레인 전극(130b) 등)과의 접촉 저항을 저감시키기 위해, 상기 티타늄 막이 형성되는 표면상에 형성된 산화막(예로서, 자연 산화막)을 감소시키는 기능을 가진다. 또한, 후속하여 형성된 질화 티타늄 막은 도전 재료의 확산이 방지되도록 배리어 특성을 가진다. 또한, 배리어 막이 티타늄, 질화 티타늄 등을 사용하여 형성된 후, 구리 막이 도금 방법에 의해 형성될 수 있다.
상기 도전층(134)이 형성된 후, 상기 도전층(134)의 일부는 상기 절연층(132)이 노출되고 상기 전극들(136a, 136b) 및 상기 게이트 전극(136c)이 형성되도록 에칭 처리, CMP 등에 의해 제거된다(도 4c 참조). 상기 전극들(136a, 136b) 및 상기 게이트 전극(136c)이 상기 도전층(134)의 일부를 제거함으로써 형성될 때, 처리가 바람직하게는 평탄화된 표면들이 획득되도록 수행된다는 것을 주의하자. 상기 절연층(132), 상기 전극들(136a, 136b) 및 상기 게이트 전극(136c)의 표면들을 평탄화함으로써, 양호한 전극들, 배선들, 절연층들, 반도체층들 등이 후속 단계에서 형성될 수 있다.
그 후, 상기 게이트 절연층(138)이 상기 절연층(132), 상기 전극들(136a, 136b) 및 상기 게이트 전극(136c)을 커버하도록 형성된다(도 4d 참조). 상기 게이트 절연층(138)은 스퍼터링 법, CVD 법 등에 의해 형성될 수 있다. 상기 게이트 절연층(138)은 바람직하게는 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈 등을 포함한다. 상기 게이트 절연층(138)은 단층 구조 또는 적층 구조를 가질 수 있다는 것을 주의하자. 상기 게이트 절연층(138)의 두께에 대한 특별한 제한은 없지만, 상기 두께는 예를 들면 10nm 이상 500nm 이하일 수 있다. 적층 구조가 이용될 때, 상기 게이트 절연층(138)은 바람직하게는 두께 50nm 이상 200nm 이하를 가진 제 1 게이트 절연층 및 상기 제 1 게이트 절연층 위에 두께 5nm 이상 300nm 이하를 가진 제 2 게이트 절연층을 적층함으로써 형성된다.
불순물을 제거함으로써 진성 산화물 반도체 또는 실질적으로 진성 산화물 반도체가 되도록 만들어진 산화물 반도체(고순도화된 산화물 반도체)는 계면 에너지 준위들에 또는 상기 계면에서 트래핑하는 전하들에 매우 민감하며; 그러므로 이러한 산화물 반도체가 산화물 반도체층을 위해 사용될 때, 상기 산화물 반도체층 및 게이트 절연층 간의 계면이 중요하다는 것을 주의하자. 그러므로, 상기 고순도화된 산화물 반도체층과 접하는 상기 게이트 절연층(138)은 고품질일 필요가 있다.
예를 들면, 마이크로파(2.45 GHz)를 사용한 고-밀도 플라즈마 CVD 법은 높은 내전압을 가진 치밀하고 고-품질 게이트 절연층(138)이 그에 의해 형성될 수 있으므로 양호하다. 이러한 방식으로, 상기 고순도화된 산화물 반도체층 및 상기 고품질 게이트 절연층이 서로 접할 때 계면 준위는 저감될 수 있으며 계면 특성들dl 양호할 수 있다.
말할 필요도 없이, 이러한 고순도화된 산화물 반도체층이 사용될 때조차, 스퍼터링 법 또는 플라즈마 CVD 법과 같은 또 다른 방법이 양호한 품질을 가진 절연층이 상기 게이트 절연층으로서 형성될 수 있는 한 이용될 수 있다. 대안적으로, 막 품질 및 산화물 반도체층과의 계면 특성들이 형성된 후 열 처리에 의해 변경되는 절연층이 이용될 수 있다. 어쨌든, 품질이 양호하고 ㅎ상기 산화물 반도체층과의 계면 준위를 저감시킬 수 있는 상기 게이트 절연층(138)이 형성될 수 있다.
다음으로, 섬-형상을 가진 상기 산화물 반도체층(140)이 형성되도록 산화물 반도체층이 상기 게이트 절연층(138) 위에 형성되고 마스크를 사용한 에칭과 같은 방법에 의해 가공된다(도 4e 참조).
상기 산화물 반도체층은 바람직하게는 스퍼터링 법을 사용하여 형성된다. 상기 산화물 반도체층의 형성을 위해, 4-원계 금속 산화물 In-Sn-Ga-Zn-O-계 산화물 반도체층; 3-원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체층, In-Sn-Zn-O-계 산화물 반도체층, In-Al-Zn-O-계 산화물 반도체층, Sn-Ga-Zn-O-계 산화물 반도체층, Al-Ga-Zn-O-계 산화물 반도체층 또는 Sn-Al-Zn-O-계 산화물 반도체층; 2-원계 금속 산화물인 In-Zn-O-계 산화물 반도체층, Sn-Zn-O-계 산화물 반도체층, Al-Zn-O-계 산화물 반도체층, Zn-Mg-O-계 산화물 반도체층, Sn-Mg-O-계 산화물 반도체층 또는 In-Mg-O-계 산화물 반도체층; 또는 단원계 금속 산화물인 In-O-계 산화물 반도체층, Sn-O-계 산화물 반도체층 또는 Zn-O-계 산화물 반도체층이 사용될 수 있다. 실리콘이 금속 산화물에 첨가될 수 있다는 것을 주의하자. 예를 들면, 상기 산화물 반도체층은 2 wt 이상 및 10 wt% 이하로 SiO2를 포함한 타겟을 사용하여 형성될 수 있다.
그것들 중에서, In-Ga-Zn-O계 금속 산화물이 사용될 때, 전계가 없을 때 충분히 높은 저항 및 충분히 감소된 오프 상태 전류를 가진 반도체 장치, 또는 높은 전계 효과 이동도를 가진 반도체 장치가 형성될 수 있다. 그러므로, In-Ga-Zn-O계 금속 산화물이 반도체 장치를 위해 사용된 반도체 재료로서 바람직하다.
In-Ga-Zn-O계 금속 산화물 반도체의 통상적인 예로서, InGaO3(ZnO)m(m>0)에 의해 표현된 하나가 제공된다. 또한, Ga 대신 M을 사용하여 InMO3(ZnO)m(m>0)에 의해 표현된 하나가 제공된다. 여기에서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga와 Al, Ga와 Fe, Ga와 Ni, Ga와 Mn, Ga와 Co 등일 수 있다. 상술된 조성은 결정 구조로부터 도출되며 단지 예임을 주의하자.
이 실시형태에서, 상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체를 형성하기 위한 타겟을 사용한 스퍼터링 법에 의해 형성된다.
상기 산화물 반도체층의 막 형성을 위해, 기판은 감소된 압력으로 챔버에 설치되며 상기 기판 온도는 바람직하게는 100℃ 이상 600℃ 이하, 보다 바람직하게는 200℃ 이상 400℃ 이하로 설정된다. 여기에서, 상기 기판을 가열하는 동안 상기 산화물 반도체층을 형성하는 것은 상기 산화물 반도체층에 포함된 불순물들의 농도를 저감시키며 스퍼터링으로 인한 상기 산화물 반도체층에 대한 손상을 감소시킨다.
그 후, 상기 처리실(treatment chamber)에 남아있는 수분은 금속 산화물이 타겟으로서 사용되는 처리실로 수소, 물 등이 제거된 스퍼터링 가스의 도입과 동시에 제거되며, 그에 의해 산화물 반도체층을 형성한다. 상기 산화물 반도체층의 막 형성을 위한 분위기는 바람직하게는 희가스(대표적으로 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로 아르곤) 및 산소의 혼합 분위기이다. 구체적으로, 수소, 물, 수산기, 및 수소화물과 같은 불순물들의 농도가 대략 수 백만분율(바람직하게는 수십억분율)의 농도로 감소되는 고-순도 가스 분위기가 바람직하다.
여기에서, 상기 처리실에서의 남아있는 수분을 제거하기 위해, 바람직하게는, 흡착형 진공 펌프(entrapment vacuum pump)가 사용된다. 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용될 수 있다. 상기 배기 수단은 콜드 트랩을 갖춘 터보 텀프일 수 있다. 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물(또한 바람직하게는 탄소 원자를 포함한 화합물) 등이 상기 크라이오펌프로 배기되는 성막 챔버로부터 제거되어, 상기 성막 챔버에서 형성된 상기 산화물 반도체층에 포함된 불순물들의 농도가 감소될 수 있도록 한다.
상기 산화물 반도체층은 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하의 두께를 갖도록 형성된다. 적절한 두께는 적용된 산화물 반도체 재료에 의존하며, 상기 산화물 반도체층의 두께는 재료에 의존하여 적절하게 설정될 수 있다는 것을 주의하자.
또한, 펄스 직류(DC) 전원이 상기 산화물 반도체층을 형성하기 위해 사용될 때, 막 형성시 생성된 가루 물질들(또한 입자들 또는 먼지로서 불리우는)이 감소될 수 있고 상기 막 두께는 균일할 수 있다.
상기 산화물 반도체층은 예를 들면 다음의 조건들 하에서 스퍼터링 법을 사용하여 형성될 수 있다: 상기 기판 및 상기 타겟 간의 거리는 170mm이고; 압력은 0.4 Pa이고; 상기 직류(DC) 전력은 0.5 kW이며; 상기 분위기는 산소이다(산소의 유량 비율은 100%이다).
상기 산화물 반도체층이 스퍼터링 법에 의해 형성되기 전에, 상기 게이트 절연층(138)의 표면에 부착된 먼지가 바람직하게는 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거된다는 것을 주의하자. 여기에서, 상기 역 스퍼터링은, 일반적인 스퍼터링이 스퍼터링 타겟 상에서 이온 충돌에 의해 달성되는 반면에, 상기 표면상의 이온 충돌에 의한 피처리물의 표면의 품질을 향상시키기 위한 방법을 의미한다. 이온들이 상기 피처리물의 표면에 부딪히게 하기 위한 방법들은 고 주파수 전압이 아르곤 분위기에서 상기 표면에 인가되고 플라즈마가 상기 기판의 부근에 생성되는 방법을 포함한다. 질소 분위기, 헬륨 분위기, 산소 분위기 등이 상기 아르곤 분위기 대신에 사용될 수 있다는 것을 주의하자.
상기 산화물 반도체층의 에칭을 위해, 드라이 에칭 또는 웨트 에칭이 사용될 수 있다. 말할 필요도 없이, 드라이 에칭 및 웨트 에칭의 조합이 이용될 수 있다. 상기 에칭 조건들(에칭 가스, 에칭액, 에칭 시간, 온도 등)이 상기 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록 상기 재료에 의존하여 적절하게 설정될 수 있다.
드라이 에칭을 위한 상기 에칭 가스의 예들은 염소를 포함한 가스(염소(Cl2), 삼염화 붕소(BCl3), 사염화 규소(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소-계 가스)이다. 대안적으로, 불소를 포함한 가스(사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 또는 트리플루오로메탄(CHF3)과 같은 불소-계 가스); 브롬화 수소(HBr); 산소(O2); 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 첨가되는 이들 가스들의 임의의 것 등이 사용될 수 있다.
상기 드라이 에칭 방법으로서, 평행 평판형 RIE(반응성 이온 에칭) 방법 또는 ICP(유도 결합 플라즈마) 에칭 방법이 사용될 수 있다. 상기 층을 원하는 형상으로 에칭하기 위해, 에칭 조건들(예로서, 코일 형상의 전극에 인가된 전력의 양, 기판 측 상의 전극에 인가된 전력의 양, 및 기판 측상의 전극의 온도 등)이 적절하게 설정된다.
웨트 에칭을 위해 사용된 에천트로서, 인산, 아세트산, 질산의 혼합액 등이 사용될 수 있다. ITO07N(칸토 케미칼 코., 인크.(KANTO CHEMICAL CO., INC.)에 의해 제작된)과 같은 에천트가 또한 사용될 수 있다.
다음으로, 상기 산화물 반도체층은 바람직하게는 제 1 열 처리된다. 이러한 제 1 열 처리에 의해, 상기 산화물 반도체층은 탈수화 또는 탈수소화될 수 있다. 상기 제 1 열 처리는 300℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 700℃ 이하의 온도로 수행된다. 예를 들면, 상기 기판은 저항 발열체 등을 사용하여 전기로에 도입되며 상기 산화물 반도체층(140)은 1시간 동안 450℃의 온도로 질소 분위기에서 열 처리된다. 이 시간 동안, 상기 산화물 반도체층(140)은 수소(물 등을 포함한)의 진입이 방지되도록 대기에 노출되는 것이 방지된다.
열 처리 장치는 전기로에 한정되지 않으며, 가열된 가스 등과 같은 매체로부터 제공된 열 전도 또는 열 복사에 의해 피처리물을 가열하기 위한 장치일 수 있다. 예를 들면, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출되는 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하기 위한 장치이다. 상기 가스로서, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들면, 질소 또는 아르곤과 같은 희가스가 사용된다.
예를 들면, 상기 제 1 열 처리로서, GRTA 처리가 다음과 같이 수행될 수 있다. 상기 기판은 650℃ 내지 700℃의 고온으로 가열되는 불활성 가스 안으로 넣어지고, 수 분 동안 가열된 후, 상기 불활성 가스로부터 꺼내어진다. GRTA 처리는 짧은 시간 동안 고온 열 처리를 가능하게 한다. 게다가, 유리 기판 등과 같은 낮은 내열성을 가진 기판이 사용되는 경우에, 이러한 열 처리는 그것이 단지 짧은 시간을 취하기 때문에 상기 기판의 변형점을 초과할 때조차 적용가능하다.
상기 제 1 열 처리는 바람직하게는 그것의 주성분으로서 질소 또는 희가스(헬륨, 네온 또는 아르곤과 같은)를 포함하고 물, 수소 등을 포함하지 않는 분위기에서 수행된다는 것을 주의하자. 예를 들면, 상기 열 처리 장치에 도입된 질소 또는 희가스(헬륨, 네온, 또는 아르곤과 같은)의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 상기 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다)이다.
몇몇 경우들에서, 상기 산화물 반도체층은 상기 제 1 열 처리의 조건 또는 상기 산화물 반도체층의 재료에 의존하여 결정을 포함하는 산화물 반도체층이 되도록 결정화될 수 있다. 또한, 상기 제 1 열 처리의 조건 또는 상기 산화물 반도체층의 재료에 의존하여, 상기 산화물 반도체층은 결정 성분을 포함하지 않는 비정질 산화물 반도체층이 될 수 있다.
또한, 상기 산화물 반도체층의 전기적 특성들이 상기 비정질 표면 위에 결정층을 제공함으로써 변경될 수 있다. 예를 들면, 상기 산화물 반도체층의 상기 전기적 특성들은 전기적 이방성을 가진 결정립이 배열되는 결정층을 형성함으로써 변경될 수 있다. 이러한 결정층은 그것의 형상에 따라 판형 결정으로서 불리울 수 있다.
상기 산화물 반도체층(140) 상에 수행된 제 1 열 처리는 상기 섬-형상 산화물 반도체층(140)으로 아직 처리되지 않은 상기 산화물 반도체층에 수행될 수 있다. 상기 경우에, 상기 제 1 열 처리 후, 상기 기판은 상기 가열 장치로부터 꺼내어지고 포토리소그래피 단계가 수행된다.
상기 제 1 열 처리가 상기 산화물 반도체층(140)을 탈수소화(탈수화)할 수 있으며, 따라서 탈수소화 처리(탈수화 처리)로서 불리울 수 있다는 것을 주의하자. 언제든지, 예를 들면 상기 산화물 반도체층이 형성된 후, 상기 소스 전극 또는 상기 드레인 전극이 상기 산화물 반도체층(140) 위에 적층된 후, 또는 보호 절연층이 상기 소스 및 드레인 전극들 위에 형성된 후 이러한 처리를 수행하는 것이 가능하다. 이러한 처리는 1회 이상 수행될 수 있다.
또한, 수소가 충분히 감소되는 산화물 반도체층이 막 형성 분위기 등을 제어함으로써 획득될 수 있는 경우에, 상기 제 1 열 처리가 생략될 수 있다.
다음으로, 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)이 상기 산화물 반도체층(140)과 접하여 형성된다(도 4f 참조). 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)은 도전층이 상기 산화물 반도체층(140)을 커버하도록 형성되고 그 후 선택적으로 에칭되는 방식으로 형성될 수 있다. 몇몇 경우들에서, 상기 산화물 반도체층(140)은 이 단계에서 부분적으로 에칭되며 따라서 상기 재료들 및 상기 에칭 조건들에 의존하여 홈부(오목부)를 갖는다는 것을 주의하자.
상기 도전층은 스퍼터링 법과 같은 PVD 법, 플라즈마 CVD 법과 같은 CVD 법에 의해 형성될 수 있다. 상기 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 하나의 원소, 그것의 성분으로서 상기 원소들 중 임의의 것을 포함한 합금 등이 사용될 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 이상의 원소들을 포함한 재료가 사용될 수 있다. 알루미늄 및 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소들이 결합되는 재료가 또한 상기 도전층의 재료에 적용가능하다. 상기 도전층은 단층 구조 또는 둘 이상의 층들의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함한 알루미늄 막, 알루미늄 막과 그 위에 적층된 티타늄 막의 2-층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이러한 순서로 적층되는 3-층 구조 등이 제공될 수 있다.
대안적으로, 상기 도전층은 도전성 금속 산화물을 사용하여 형성될 수 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석 합금(In2O3-SnO2, 몇몇 경우들에서 ITO로 약칭되는), 산화 인듐-산화 아연 합금(In2O3-ZnO) 또는 실리콘 또는 산화 실리콘이 포함되는 이들 금속 산화물 재료들 중 임의의 것이 사용될 수 있다.
상기 트랜지스터의 채널 길이(L)는 상기 소스 또는 드레인 전극(142a)의 하단부 및 상기 소스 또는 드레인 전극(142b)의 하단부 사이의 거리에 의해 결정된다. 상기 채널 길이(L)가 25nm 이하인 노광의 경우에, 에칭을 위한 마스크를 만들기 위한 노광이 매우 짧은 파장인 수 나노미터 내지 수십 나노미터의 초자외선 범위에서 수행될 수 있다. 초자외선 광을 사용한 노광에서, 해상도는 높으며 초점 심도는 크다. 그러므로, 형성될 상기 트랜지스터의 상기 채널 길이(L)는 10nm 이상 1000nm 이하일 수 있으며, 그에 의해 회로의 동작 속도는 증가될 수 있고 전력 소비는 감소될 수 있다.
N2O, N2, 또는 Ar과 같은 가스를 사용한 플라즈마 처리가 바람직하게는 상기 단계 후에 수행된다. 이러한 플라즈마 처리에 의해, 노출되는 상기 산화물 반도체층의 표면에 부착된 물 등이 제거된다. 대안적으로, 플라즈마 처리는 산소 및 아르곤의 혼합 가스와 같은 산소를 포함한 가스를 사용하여 수행될 수 있다. 이러한 방식으로, 상기 산화물 반도체층은 산소를 공급받으며 산소 결핍으로 인한 에너지 갭에서의 결함 준위는 감소될 수 있다.
그 후, 상기 산화물 반도체층(140)의 일부와 접하는 상기 보호 절연층(144)이 상기 대기로의 노출 없이 형성된다(도 4g 참조).
상기 보호 절연층(144)은 수소 또는 물과 같은 불순물이 상기 보호 절연층(144)에 들어가는 것으로부터 방지되는 스퍼터링 법과 같은 방법을 적절히 이용함으로써 형성될 수 있다. 상기 보호 절연층(144)은 두께 1nm 이상을 갖도록 형성된다. 상기 보호 절연층(144)을 위해 사용될 수 있는 재료로서, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등이 존재한다. 상기 보호 절연층(144)은 단층 구조 또는 적층 구조를 가질 수 있다. 상기 보호 절연층(144)의 형성을 위한 기판 온도는 바람직하게는 실온 이상 300℃ 이하, 바람직하게는 희가스(대표적으로 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로 아르곤) 및 산소의 혼합 분위기이다.
수소가 상기 보호 절연층(144)에 포함될 때, 상기 산화물 반도체층(140)으로의 상기 수소의 진입, 상기 수소에 의한 상기 산화물 반도체층(140)에서의 산소의 추출 등이 야기되고, 상기 산화물 반도체층(140)의 백 채널 측의 저항은 낮아지며, 이것은 기생 채널을 형성할 수 있다. 그러므로, 수소가 사용되지 않는 형성 방법은 상기 보호 절연층(144)이 가능한 한 적게 수소를 포함하도록 이용되는 것이 바람직하다.
예를 들면, 상기 보호층(144)이 스퍼터링 법에 의해 형성되는 경우에, 스퍼터링 가스로서, 수소, 물, 수산기, 또는 수소화물과 같은 불순물의 농도가 대략 수ppm(바람직하게는 수 ppb)로 감소되는 고-순도 가스가 사용된다. 또한, 처리실에 남아있는 수분이 바람직하게는 제거된다.
이 실시형태에서, 보호 절연층(144)으로서, 산화 실리콘을 포함한 절연층이 스퍼터링 법에 의해 형성된다.
다음으로, 불활성 가스 분위기 또는 산소 분위기에서의 제 2 열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하의 온도로)가 바람직하게는 수행된다. 예를 들면, 상기 제 2 열 처리는 1시간 동안 250℃로 질소 분위기에서 수행된다. 상기 제 2 열 처리는 상기 트랜지스터의 전기적 특성들에서의 변화를 감소시킬 수 있다. 또한, 상기 제 2 열 처리에 의해, 산소가 산소를 포함한 절연층으로부터 상기 산화물 반도체층에 공급되며 산소 결핍으로 인한 에너지 갭에서의 결함 준위는 감소될 수 있다. 상기 제 2 열 처리의 분위기는 상술된 분위기에 제한되지 않으며 대기 분위기 등일 수 있다는 것을 주의하자. 이 경우에, 수소가 상기 산화물 반도체층에 포함되지 않도록 상기 분위기로부터 수소, 물 등이 제거되는 것이 바람직하다. 더욱이, 상기 제 2 열 처리는 절대적으로 필요한 단계가 아니며, 그에 의해 상기 제 2 열 처리는 생략될 수 있다.
그 후, 상기 층간 절연층(146)이 상기 보호 절연층(144) 위에 형성된다(도 5a 참조). 상기 층간 절연층(146)은 PVD 법, CVD 법 등에 의해 형성될 수 있다. 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄 또는 산화 탄탈과 같은 무기 절연 재료를 포함한 재료가 상기 층간 절연층(146)을 위해 사용될 수 있다. 또한, 상기 층간 절연층(146)의 표면이 바람직하게는 상기 층간 절연층(146)이 형성된 후 평탄화되도록 CMP, 에칭 등을 겪는다.
다음으로, 상기 전극들(136a, 136b), 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)에 도달하는 개구들이 상기 층간 절연층(146), 상기 보호 절연층(144), 및 상기 게이트 절연층(138)에 형성되며; 그 후 도전층(148)이 상기 개구들을 채우도록 형성된다(도 5b 참조). 상기 개구들은 예를 들면 마스크를 사용하여 에칭에 의해 형성될 수 있다. 상기 마스크는 예를 들면 포토마스크를 사용한 노출에 의해 형성될 수 있다. 상기 에칭을 위해, 웨트 에칭 또는 드라이 에칭이 수행될 수 있지만, 양호한 패터닝을 고려하여 드라이 에칭이 바람직하다. 상기 도전층(148)을 위해 사용된 재료들, 상기 도전층(148)을 형성하기 위한 방법 등은 상기 도전층(134)의 것과 동일하며, 따라서 상기 도전층(134)에 대한 설명은 세부사항들로 참조될 수 있다.
상기 도전층(148)이 형성된 후, 상기 도전층(148)의 일부는 상기 층간 절연층(146)이 노출되고 상기 전극들(150a, 150b, 150c, 150d)이 형성되도록 에칭, CMP 등에 의해 제거된다(도 5c 참조). 상기 전극들(150a, 150b, 150c, 150d)이 상기 도전층(148)의 일부를 제거함으로써 형성될 때, 처리가 바람직하게는 평탄화된 표면들을 얻기 위해 수행된다는 것을 주의하자. 상기 층간 절연층(146) 및 상기 전극들(150a, 150b, 150c, 150d)의 표면들을 평탄화함으로써, 양호한 전극들, 배선들, 절연층들, 반도체층들 등이 후속 단계에서 형성될 수 있다.
그 후, 상기 절연층(152)이 형성된다. 상기 절연층(142)에서, 상기 전극들(150a, 150b, 150c, 150d)에 도달하는 개구들이 형성된다. 그 후, 도전층은 상기 개구들에 내장되도록 형성된다. 그 후, 상기 절연층(152)이 노출되고 상기 전극들(154a, 154b, 154c)이 형성되도록 에칭, CMP 등에 의해 상기 도전층의 일부가 제거된다(도 5d 참조). 이러한 단계는 상기 전극(136a), 상기 전극(150a) 등과 유사하며; 그러므로 상세한 설명은 여기에서 생략된다.
상기 트랜지스터(162)가 상술된 방식으로 제작될 때, 상기 산화물 반도체층(140)의 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는 5×1017 원자/㎤ 이하이다. 상기 트랜지스터(162)의 오프 상태 전류는 1×10-13 A 이하이고 상기 오프 저항률은 1×109 Ω·m 이상(대안적으로, 1×1010 Ω·m 이상)이다. 따라서, 우수한 특성들을 가진 상기 트랜지스터(162)가 상기 수소 농도가 충분히 감소되고 산소 결핍으로 인한 에너지 갭에서의 결함 준위가 감소되는 고순도화된 산화물 반도체층을 이용함으로써 획득될 수 있다.
이 실시형태에서, 반도체 장치는 산화물 반도체 이외의 재료를 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터의 적층 구조와 관련되지만, 개시된 본 발명에 사용될 수 있는 구조는 상기 적층 구조에 제한되지 않는다는 것을 주의하자. 단층 구조, 2개 이상의 층들의 적층 구조가 사용될 수 있다. 예를 들면, 산화물 반도체의 전계 효과 이동도가 비교적 높기 때문에, 반도체 장치는 반도체 재료로서 산화물 반도체만을 사용하는 단층 구조 또는 적층 구조를 가질 수 있다. 특히, 결정 구조를 가진 산화물 반도체가 사용되는 경우에, 전계 효과 이동도(μ)는 μ>100㎠ /V·s일 수 있으며, 산화물 반도체만을 사용한 반도체 장치가 실현될 수 있다. 또한, 이 경우에, 반도체 장치는 유리 기판 등과 같은 기판을 사용하여 형성될 수 있다.
더욱이, 전극(배선), 절연층, 반도체층의 배치 및 접속 관계, 배선의 폭, 채널 폭, 채널 길이와 같은 다양한 파라미터들 및 다른 조건들이 반도체 집적 회로에 대해 요구된 기능에 따라 적절하게 변경될 수 있다. 예를 들면, 단층 구조를 가진 반도체 장치의 전극, 배선 등의 구성은 적층 구조를 가진 반도체 장치의 것과 크게 상이하다.
이 실시형태에 설명된 구조들, 방법들 등은 다른 실시형태들에 설명된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 결합될 수 있다.
(실시형태 2)
이 실시형태에서, 상기 실시형태에 도시된 반도체 장치의 것과 상이한 구성을 가진 반도체 장치가 도 6a와 도 6b 및 도 7을 참조하여 설명된다.
<반도체 장치의 회로 구성 및 동작>
도 6a 및 도 6b는 이 실시형태에 따른 반도체 장치의 회로 구성의 일 예를 도시한다. 도 6a는 가장 단순한 CMOS 회로인 CMOS 인버터 회로를 사용한 반도체 장치의 일 예이다. 도 6b는 복수의 CMOS 인버터 회로들을 가진 반도체 장치의 일 예이다.
도 6a 및 도 6b에 도시된 상기 반도체 장치들 및 도 1a 및 도 1b에 도시된 상기 반도체 장치들 간의 차이는 산화물 반도체를 사용한 상기 스위칭 트랜지스터(S1)가 백 게이트를 가지는지 여부이다. 도 6a 및 도 6b에 도시된 상기 반도체 장치에서, 상기 스위칭 트랜지스터(S1)는 백 게이트를 가지며, 따라서 상기 스위칭 트랜지스터(S1)의 문턱 전압은 상기 백 게이트의 전위를 제어함으로써 제어될 수 있다. 결과적으로, 오프 상태 리크 전류는 실질적으로 제로로 고려될 수 있는 값으로 쉽게 감소될 수 있다.
이 실시형태에서, 상기 스위칭 트랜지스터(S1)는 상술된 바와 같이 백 게이트를 가지기 때문에, 두 개의 제어 단자들, 즉 제어 단자(S_IN_1) 및 제어 단자(S_IN_2)가 존재한다. 이전 실시형태와 유사하게, 고 전위 또는 저 전위가 상기 제어 단자(S_IN_1)에 입력되며, 그에 의해 상기 스위칭 트랜지스터(S1)가 스위칭 온 및 오프된다. 상기 제어 단자(S_IN_2)에 입력된 전위의 값은 그것이 상기 스위칭 트랜지스터(S1)의 문턱 전압을 원하는 값이 되게 하는 전위인 한 특별히 제한되지 않는다. 일정한 전위 또는 변동 전위가 상기 제어 단자(S_IN_2)에 입력될 수 있다. 또한, 접지 전위와 같은 전위가 이용될 수 있다.
다른 구성, 동작 등이 이전에 말한 실시형태에서의 것과 동일하며; 따라서, 그 설명은 생략된다.
<반도체 장치의 평면 구조 및 단면 구조>
도 7은 도 6a에 도시된 반도체 장치의 구조(단면)의 일 예이다. 도 7에 도시된 상기 반도체 장치는 하부의 산화물 반도체 이외의 재료를 사용한 트랜지스터(160)(CMOS 인버터 회로(C1)에 포함된 트랜지스터), 및 상부의 산화물 반도체를 사용한 트랜지스터(162)(상기 스위칭 트랜지스터(S1)로서 기능하는 트랜지스터)를 포함한다. 이러한 점에서, 도 7에 도시된 상기 반도체 장치는 도 2a에 도시된 반도체 장치와 공통적이다. 도 2a에 도시된 상기 반도체 장치 및 도 7에 도시된 상기 반도체 장치 사이의 차이는 게이트 전극(145)이 상기 게이트 전극(136c)에 부가적으로 제공되는지 여부이다.
각각의 구성요소의 세부사항들이 이전에 말한 실시형태에 도시된 상기 반도체 장치와 동일하다. 상기 산화물 반도체층(140)과 중첩하는 상기 보호 절연층(144) 위의 영역에 제공된 상기 게이트 전극(145)은 상기 트랜지스터(162)의 문턱 전압을 제어하는 전기장을 생성하는 기능을 가진다. 따라서, 트랜지스터(162)의 오프 상태 리크 전류는 실질적으로 제로로 고려될 수 있는 값까지 쉽게 억제된다. 상기 트랜지스터(162)가 상기 게이트 전극(136c)에 의해 스위칭 온 오프되고 상기 문턱 전압이 상기 게이트 전극(145)에 의해 제어되는 구조가 이용되지만, 상기 게이트 전극(136c) 및 상기 게이트 전극(145)의 역할들은 상호교환될 수 있다는 것을 주의하자. 또한, 상기 보호 절연층(144)은 또한 게이트 절연층의 기능을 가진다.
이 실시형태에 도시된 상기 구조들, 방법들 등은 상기 다른 실시형태들에 도시된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 결합될 수 있다.
(실시형태 3)
이 실시형태에서, 개시된 본 발명의 또 다른 실시형태인 집적된 반도체 장치가 도 8을 참조하여 설명된다.
이전에 말한 실시형태(예를 들면, 실시형태 1)에 도시된 상기 반도체 장치의 변경 예인 집적된 반도체 장치(170)가 도 8에 도시된다. 상기 집적 반도체 장치(170)의 특정 예들은 CPU, MPU 등이다.
상기 반도체 장치(170)는 회로 블록들(171 내지 174) 등과 같은 복수의 회로 블록들을 포함한다. 또한, 상기 회로 블록들은 스위칭 소자(181), 스위칭 소자(182) 등과 같은 산화물 반도체를 적어도 부분적으로 사용한 소자를 통해 서로에 전기적으로 접속된다.
상기 회로 블록들(171 내지 174)에 대해, 예를 들면, 상기 CMOS 인버터 회로들(C1 내지 Cn)을 포함한 집적 회로 등이 사용될 수 있다. 대안적으로, DRAM으로 대표되는 메모리 회로 등이 이용될 수 있다. 각각의 회로 블록들은 요구된 특성들에 의존하여 적절한 기능을 가질 필요가 있다.
상기 스위칭 소자(181) 및 상기 스위칭 소자(182)를 위해, 예를 들면, 상기 스위칭 트랜지스터(S1)가 사용될 수 있다. 상기 스위칭 소자(181) 및 상기 스위칭 소자(182)의 적어도 일부가 바람직하게는 산화물 반도체, 특히 고순도화된 산화물 반도체를 사용하여 형성된다.
도 8에 도시된 상기 반도체 장치(170)는 단지 상기 구성이 간략화되는 일 예이며 실제 반도체 장치는 용도들에 의존하여 다양한 구성들을 가질 수 있다.
상기 반도체 장치(170)의 적어도 일부는 산화물 반도체, 특히 고순도화된 산화물 반도체를 사용하여 형성되며 그것의 대기 전력은 충분히 억제된다. 이전에 말한 실시형태에서 설명된 바와 같이, 집적되고 복잡해진 반도체 장치에서 대기 전력의 억제 효과는 매우 크다.
이 실시형태에 도시된 상기 구조들, 방법들 등은 상기 다른 실시형태들에 도시된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 결합될 수 있다.
(실시형태 4)
다음으로, 앞서 말한 실시형태(실시형태 1과 같은)에서 상기 스위칭 트랜지스터(S1)로서 사용될 수 있는 산화물 반도체를 사용한 트랜지스터를 제작하기 위한 방법의 또 다른 예가 도 9a 내지 도 9e를 참조하여 설명된다. 이 실시형태에서, 고순도화된 산화물 반도체(구체적으로, 비정질 구조를 가진 산화물 반도체)가 사용되는 경우가 상세히 설명된다. 이후, 탑-게이트형 트랜지스터가 일 예로서 설명되지만 상기 트랜지스터의 구조가 탑-게이트형 트랜지스터로 한정될 필요가 없다는 것을 주의하자.
먼저, 절연층(202)이 하층 기판(200) 위에 형성된다. 그 후, 산화물 반도체층(206)이 상기 절연층(202) 위에 형성된다(도 9a 참조).
예를 들면, 상기 하층 기판(200)은 앞서 말한 실시형태의 반도체 장치(도 2a 등에 도시된 반도체 장치)의 상기 층간 절연층(128)보다 낮은 부분의 구조체일 수 있다. 앞서 말한 실시형태는 세부사항들을 위해 참조될 수 있다.
상기 절연층(202)은 하지로서 기능하며 앞서 말한 실시형태에서의 상기 게이트 절연층(138), 상기 보호 절연층(144) 등과 동일한 방식으로 형성된다. 상기 앞서 말한 실시형태는 상세한 설명을 위해 참조될 수 있다. 상기 절연층(202)은 바람직하게는 수소 또는 물을 가능한 한 적게 포함하여 형성된다는 것을 주의하자.
상기 산화물 반도체층(206)으로서, 4-원계 금속 산화물 In-Sn-Ga-Zn-O-계 산화물 반도체층; 3-원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체층, In-Sn-Zn-O-계 산화물 반도체층, In-Al-Zn-O-계 산화물 반도체층, Sn-Ga-Zn-O-계 산화물 반도체층, Al-Ga-Zn-O-계 산화물 반도체층 또는 Sn-Al-Zn-O-계 산화물 반도체층; 2-원계 금속 산화물인 In-Zn-O-계 산화물 반도체층, Sn-Zn-O-계 산화물 반도체층, Al-Zn-O-계 산화물 반도체층, Zn-Mg-O-계 산화물 반도체층, Sn-Mg-O-계 산화물 반도체층 또는 In-Mg-O-계 산화물 반도체층; 또는 단원계 금속 산화물인 In-O-계 산화물 반도체층, Sn-O-계 산화물 반도체층 또는 Zn-O-계 산화물 반도체층이 사용될 수 있다.
특히, In-Ga-Zn-O계 산화물 반도체 재료가 전계가 존재하지 않을 때 충분히 높은 저항을 가지며 따라서 오프 상태 전류가 충분히 감소될 수 있다. 또한, 높은 전계 효과 이동도를 가져, 상기 In-Ga-Zn-O계 산화물 반도체 재료가 반도체 장치를 위해 적절하다.
상기 산화물 반도체층으로서, InMO3(ZnO)m(m>0이고 m은 자연수가 아니다)이 사용될 수 있다. 여기에서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들이다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga와 Mn, 및 Ga와 Co가 제공된다. InGaxZnyOz에 의해 표현된 재료가 또한 사용될 수 있다. 여기에서, x, y, 및 z는 주어진 수들이다. 또한, x, y, 및 z는 반드시 정수들인 것은 아니며 비-정수들일 수 있다. x는 제로일 수 있지만 y는 바람직하게는 제로가 아니라는 것을 주의하자. 예를 들면, 상기 표현 InGaxZnyOz는 x가 제로인 In-Zn-O를 포함한다. 본 명세서에서 설명된 In-Ga-Zn-O에 의해 표현된 상기 산화물 반도체 재료는 InGaO3(ZnO)m(m>0이고 m은 자연수가 아니다)이다. m이 자연수가 아니라는 사실은 ICP-MS 또는 RBS를 사용한 분석에 의해 확인될 수 있다. 또한, 상기 표현 InGaxZnyOz는 x=1 및 y=1, x=1 및 y=0.5 등인 경우들을 포함한다. 상기 설명된 조성은 결정 구조로부터 도출되며 단지 일 예임을 주의하자.
이 실시형태에서, 비정질 구조를 가진 상기 산화물 반도체층(206)이 In-Ga-Zn-O계 산화물 반도체를 형성하기 위한 타겟을 사용한 스퍼터링 법에 의해 형성된다.
스퍼터링 법에 의해 In-Ga-Zn-O계 산화물 반도체층(206)을 형성하기 위한 타겟으로서, 조성식 In:Ga:Zn = 1:x:y(x는 0 이상이고, y는 0.5 이상 5 이하이다)에 의해 표현될 수 있는 타겟이 사용될 수 있다. 예를 들면, In:Ga:Zn = 1:1:1 [원자비](x=1, y=1), 즉, In2O3:Ga2O3:ZnO = 1:1:2 [분자비]의 상대비를 가진 타겟이 사용될 수 있다. 또한, In:Ga:Zn = 1:1:0.5 [원자비](x=1, y=0.5)의 상대비를 가진 타겟, In:Ga:Zn = 1:1:2 [원자비](x=1, y=2)의 상대비를 가진 타겟 또는 In:Ga:Zn = 1:0:1 [원자비](x=0, y=1)의 상대비를 가진 타겟이 또한 사용될 수 있다.
막 형성을 위한 상기 산화물 반도체 타겟에 포함된 금속 산화물 반도체는 80% 이상, 바람직하게는 95% 이상, 보다 바람직하게는 99.9% 이상의 상대적인 밀도를 가지는 것이 바람직하다. 높은 상대 밀도를 가진 산화물 반도체를 형성하기 위한 타겟을 사용하여, 치밀한 구조를 가진 상기 산화물 반도체층(206)이 형성될 수 있다.
상기 산화물 반도체층(206)의 형성을 위한 분위기는 바람직하게는 희가스(대표적으로 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로 아르곤) 및 산소의 혼합 분위기이다. 구체적으로, 수소, 물, 수산기, 및 수소화물과 같은 불순물들의 농도가 대략 수 ppm(바람직하게는 수 ppb)의 농도로 감소되는 고-순도 가스의 분위기가 바람직하다.
상기 산화물 반도체층(206)을 형성할 때, 예를 들면, 상기 기판은 감소된 압력 상태에서 유지되고 상기 기판 온도가 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하이도록 가열되는 처리실에 고정된다. 상기 처리실에 남아있는 수분이 제거되는 동안, 수소, 물 등이 제거된 스퍼터링 가스가 도입되고, 상기 산화물 반도체층(206)이 상기 타겟의 사용으로 형성된다. 상기 기판이 가열되는 동안 상기 산화물 반도체층(206)을 형성함으로써, 상기 산화물 반도체층(206)에 포함된 불순물들의 농도는 감소될 수 있다. 또한, 스퍼터링으로 인한 상기 산화물 반도체층(206)의 손상이 감소된다. 상기 처리실에 남아있는 수분을 제거하기 위해, 바람직하게는 흡착형 진공 펌프가 사용된다. 예를 들면, 크라이오펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프가 사용될 수 있다. 상기 배기 수단은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 수소, 물 등이 상기 크라이오펌프로 배기함으로써 상기 성막 챔버로부터 제거되며, 따라서 상기 산화물 반도체층(206)에 포함된 불순물들의 농도는 감소될 수 있다.
예를 들면, 상기 산화물 반도체층(206)의 막 형성 조건들은 다음과 같이 설정될 수 있다: 상기 기판과 상기 타겟 간의 거리는 170mm이고; 압력은 0.4 Pa이고; 상기 직류(DC) 전력은 0.5 kW이며; 상기 분위기는 산소 분위기(산소의 유량 비율은 100%이다) 또는 아르곤 분위기(아르곤의 유량 비율은 100%이다)이다. 가루 물질들(또한 입자들 또는 먼지로서 불리우는)이 감소될 수 있고 상기 막 두께의 변화가 감소될 수 있기 때문에 펄스 직류(DC) 전원이 사용되는 것이 바람직하다. 상기 산화물 반도체층(206)의 두께는 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하이다. 적절한 두께는 적용될 산화물 반도체 재료, 상기 반도체 장치의 용도 등에 의존하며, 따라서 상기 산화물 반도체층의 두께는 사용될 재료, 용도 등에 의존하여 적절하게 설정될 수 있다.
상기 산화물 반도체층(206)이 스퍼터링 법에 의해 형성되기 전에, 상기 절연층(202)의 표면에 부착된 재료는 바람직하게는 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거된다는 것을 주의하자. 여기에서, 상기 역 스퍼터링은, 일반적인 스퍼터링이 스퍼터링 타겟 상에서의 이온 충돌에 의해 달성되는 반면에, 상기 표면상에서의 이온 충돌에 의한 피처리물의 표면의 품질을 향상시키기 위한 방법을 의미한다. 이온들이 상기 피처리물의 표면에 부딪히게 하기 위한 방법들은 고 주파수 전압이 아르곤 분위기에서의 상기 표면에 인가되고 플라즈마가 상기 기판의 부근에 생성되는 방법을 포함한다. 질소 분위기, 헬륨 분위기, 산소 분위기 등이 상기 아르곤 분위기 대신에 사용될 수 있다는 것을 주의하자.
다음으로, 섬-형상 산화물 반도체층(206a)이 마스크를 사용하여 에칭 등에 의해 상기 산화물 반도체층(206)을 가공함으로써 형성된다.
상기 산화물 반도체층(206)의 에칭을 위해, 드라이 에칭 또는 웨트 에칭이 사용될 수 있다. 말할 필요도 없이, 드라이 에칭 및 웨트 에칭의 결합이 이용될 수 있다. 상기 에칭 조건들(에칭 가스, 에칭액, 에칭 시간, 온도 등)이 상기 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록 상기 재료에 의존하여 적절하게 설정될 수 있다. 앞서 말한 실시형태는 그것의 상세한 설명을 위해 참조될 수 있다. 상기 산화물 반도체층(206)의 에칭은 앞서 말한 실시형태에서의 상기 반도체층의 에칭과 동일한 방식으로 수행될 수 있다. 앞서 말한 실시형태는 상세한 설명을 위해 참조될 수 있다.
그 후, 상기 산화물 반도체층(206a)은 바람직하게는 열 처리(제 1 열 처리)된다. 상기 산화물 반도체층(206a)에서의 과잉 수소(물 및 수산기 그룹을 포함한)는 상기 제 1 열 처리에 의해 제거되고 상기 산화물 반도체의 구조가 향상되며, 따라서 상기 산화물 반도체층(206a)의 에너지 갭에서의 결함 준위는 감소될 수 있다. 상기 제 1 열 처리는 예를 들면, 300℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 700℃ 이하의 온도로 수행된다.
상기 제 1 열 처리는 예를 들면, 하층 기판(200)이 저항 발열체 등을 사용하여 전기로에 도입되고 1시간 동안 450℃로 질소 분위기 하에서 가열되는 방식으로 수행될 수 있다. 상기 제 1 열 처리 동안, 상기 산화물 반도체층(206a)은 물 및 수소의 혼입을 방지하기 위해 대기에 노출되지 않는다.
열 처리 장치는 전기로에 한정되지 않으며, 가열된 가스 등과 같은 매체로부터 제공된 열 전도 또는 열 복사에 의해 피처리물을 가열하기 위한 장치를 포함할 수 있다는 것을 주의하자. 예를 들면, GRTA 장치 또는 LRTA 장치와 같은 RTA 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출되는 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하기 위한 장치이다. 상기 가스로서, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들면, 질소 또는 아르곤과 같은 희가스가 사용된다.
예를 들면, 상기 제 1 열 처리로서, GRTA 처리가 다음과 같이 수행될 수 있다. 상기 기판은 650℃ 내지 700℃의 고온으로 가열되는 불활성 가스 분위기에 넣어지고, 수 분 동안 가열된 후, 상기 불활성 가스 분위기로부터 꺼내어진다. GRTA 처리는 짧은 시간 동안 고온 열 처리를 가능하게 한다. 게다가, 상기 GRTA 처리는 상기 가열 처리가 단시간에 달성될 수 있기 때문에 상기 온도가 상기 기판의 온도 상한을 초과할 때조차 이용될 수 있다. 상기 불활성 가스는 상기 프로세스 동안 산소를 포함한 가스로 스위칭될 수 있다는 것을 주의하자. 이것은 산소 결핍으로 인한 에너지 갭에서의 결함 준위가 산소를 포함한 분위기에서 상기 제 1 열 처리를 수행함으로써 감소될 수 있기 때문이다.
상기 불활성 가스 분위기는 바람직하게는 주성분으로서 질소 또는 희가스(헬륨, 네온 또는 아르곤과 같은)를 포함하고 물, 수소 등을 포함하지 않는 분위기이다. 예를 들면, 열 처리 장치로 도입된 질소 또는 헬륨, 네온 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 상기 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다)이다.
어쨌든, 불순물들은 상기 제 1 열 처리에 의해 감소되고 i-형 또는 실질적으로 i-형 산화물 반도체층(206a)이 형성되며, 따라서 우수한 특성들을 가진 트랜지스터가 실현될 수 있다.
상기 제 1 열 처리는 상기 섬-형상 산화물 반도체층(206a)으로 아직 가공되지 않은 상기 산화물 반도체층(206)에서 수행될 수 있다는 것을 주의하자. 이 경우, 상기 제 1 열 처리 후에, 상기 하층 기판(200)은 상기 가열 장치 밖으로 꺼내어지며 포토리소그래피 단계를 겪는다.
상기 제 1 열 처리는 수소, 물 등을 제거하는 효과를 가지며 탈수화 처리, 탈수소화 처리 등으로서 불리울 수 있다. 상기 탈수화 처리 또는 상기 탈수소화 처리는 소스 전극 및 드레인 전극이 상기 산화물 반도체층(206a) 위에 적층된 후 수행될 수 있다. 또한, 이러한 탈수화 처리 또는 탈수소화 처리는 1회 또는 복수 회 행해질 수 있다.
다음으로, 도전층은 상기 산화물 반도체층(206a)과 접하도록 형성된다. 상기 도전층은 선택적으로 에칭되며 그에 의해 소스 또는 드레인 전극(208a) 및 소스 또는 드레인 전극(208b)이 형성된다(도 9b 참조). 상기 단계는 상기 소스 또는 드레인 전극(142a) 등에 관한 단계와 동일하다. 앞서 말한 실시형태는 상세한 설명을 위해 참조될 수 있다.
다음으로, 상기 산화물 반도체층(206a)의 일부와 접하는 게이트 절연층(212)이 형성된다(도 9c 참조). 앞서 말한 실시형태의 상기 게이트 절연층(138)에 관한 설명이 상세한 설명을 위해 참조될 수 있다.
상기 형성된 게이트 절연층(212)이 바람직하게는 불활성 가스 분위기 또는 산소 분위기에서 제 2 열 처리된다. 상기 제 2 열 처리는 온도 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하로 수행된다. 예를 들면, 상기 제 2 열 처리는 질소 분위기에서 1시간 동안 250℃로 수행된다. 상기 제 2 열 처리는 상기 트랜지스터의 전기적 특성들에서의 변화를 감소시킬 수 있다. 또한, 상기 게이트 절연층(212)이 산소를 포함하는 경우에, 산소는 상기 산화물 반도체층(206a)에 공급되고 상기 산화물 반도체층(206a)의 산소 결핍이 채워지며, 그에 의해 i-형 산화물 반도체층(진성 반도체) 또는 i-형에 매우 가까운 산화물 반도체층이 형성될 수 있다.
이 실시형태에서, 상기 제 2 열 처리는 상기 게이트 절연층(212)이 형성된 후 수행되지만, 상기 제 2 열 처리의 타이밍은 이에 한정되지 않는다는 것을 주의하자.
다음으로, 게이트 전극(214)이 상기 산화물 반도체층(206a)과 중첩하는 상기 게이트 절연층(212) 위의 영역에 형성된다(도 9d 참조). 상기 게이트 전극(214)은 도전층이 상기 게이트 절연층(212) 위에 형성되고 그 후 선택적으로 패터닝된 후 형성될 수 있다. 앞서 말한 실시형태의 상기 게이트 전극(136c) 및 상기 게이트 전극(145)에 관한 설명이 상세한 설명을 위해 참조될 수 있다.
다음으로, 층간 절연층(216) 및 층간 절연층(218)이 상기 게이트 절연층(212) 및 상기 게이트 전극(214) 위에 형성된다(도 9e 참조). 상기 층간 절연층(216) 및 상기 층간 절연층(218)은 PVD 법, CVD 법 등을 사용하여 형성될 수 있다. 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄 또는 산화 탄탈과 같은 무기 절연 재료를 포함한 재료가 상기 층간 절연층(216) 및 상기 층간 절연층(218)을 위해 사용될 수 있다. 이 실시형태에서, 상기 층간 절연층(216) 및 상기 층간 절연층(218)의 적층 구조가 이용되지만, 개시된 본 발명은 이에 제한되지 않는다는 것을 주의하자. 단층 구조, 2개의 층들의 적층 구조가 또한 사용될 수 있다.
상기 층간 절연층(218)은 바람직하게는 평탄화된 표면을 갖도록 형성된다는 것을 주의하자. 이것은 전극, 배선 등이 평탄화된 표면을 갖도록 상기 층간 절연층(218)을 형성함으로써 상기 층간 절연층(218) 위에 양호하게 형성될 수 있기 때문이다.
상기 프로세스를 통해, 고순도화된 산화물 반도체층(206a)을 사용한 트랜지스터(250)가 완성된다.
도 9e에 도시된 상기 트랜지스터(250)는 다음의 구성요소들을 포함한다: 상기 절연층(202)을 사이에 개재하여 상기 하층 기판(200) 위에 제공된 상기 산화물 반도체층(206a); 둘 모두가 상기 산화물 반도체층(206a)에 전기적으로 접속되는 상기 소스 또는 드레인 전극(208a) 및 상기 소스 또는 드레인 전극(208b); 상기 산화물 반도체층(206a), 상기 소스 또는 드레인 전극(208a) 및 상기 소스 또는 드레인 전극(208b)을 커버하는 상기 게이트 절연층(212); 상기 게이트 절연층(212) 위의 상기 게이트 전극(214); 상기 게이트 절연층(212) 및 상기 게이트 전극(214) 위의 상기 층간 절연층(216); 및 상기 층간 절연층(216) 위의 상기 층간 절연층(218).
상기 산화물 반도체층(206a)이 고순도화되기 때문에, 이 실시형태에 도시된 상기 트랜지스터(250)의 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는 5×1017 원자/㎤ 이하이다. 또한, 상기 산화물 반도체층(206a)의 캐리어 밀도(예를 들면, 1×1012/㎤ 미만, 바람직하게는 1.45×1010/㎤ 미만)는 일반적인 실리콘 웨이퍼(대략 1×1014/㎤)보다 충분히 작다. 이 때문에, 상기 오프 상태 전류는 충분히 감소된다. 예를 들면, 채널 길이가 10㎛이고 산화물 반도체층의 두께가 30nm인 경우에, 드레인 전압의 범위가 대략 1V 내지 10V일 때, 상기 오프 상태 전류(게이트 및 소스 간의 전압이 0V 이하일 때의 드레인 전류)는 1×10-13 A 이하이다. 더욱이, 실온에서의 오프 상태 전류 밀도(상기 오프 상태 전류를 상기 채널 폭으로 나눔으로써 획득된 값)는 100 aA(1aA(attoampere)는 10-18 A(암페어))/㎛ 이하, 바람직하게는 10 aA/㎛ 이하, 보다 바람직하게는 1 aA/㎛ 이하이다.
상기 트랜지스터의 특성들은 오프 상태 전류 또는 오프 상태 전류 밀도 외에 오프 상태 저항(상기 트랜지스터가 턴 오프될 때 저항 값) 또는 오프 상태 저항률(상기 트랜지스터가 턴 오프될 때 저항률)을 사용하여 표현될 수 있다는 것을 주의하자. 여기에서, 오프 상태 저항(R)은 오프 상태 전류 및 드레인 전압을 사용하여 옴의 법칙에 의해 획득될 수 있다. 또한, 오프 상태 저항률(ρ)은 채널 형성 영역의 단면적(A) 및 채널 길이(L)를 사용하여 식(ρ= RA/L)에 의해 획득될 수 있다. 구체적으로, 상기 경우에서, 오프 상태 저항률은 1×109 Ω·m 이상(대안적으로, 1×1010 Ω·m 이상)이다. 상기 단면적(A)은 산화물 반도체층의 두께(d) 및 채널 폭(W)을 사용하여 A=dW로 표현된다는 것을 주의하자.
이러한 고순도화된 진성 산화물 반도체층(206a)이 사용될 때, 상기 트랜지스터의 오프 상태 전류는 충분히 감소될 수 있다.
이 실시형태에서, 상기 트랜지스터(250)가 앞서 말한 실시형태에 도시된 상기 트랜지스터(162) 대신에 사용되는 경우가 설명되지만, 개시된 본 발명은 이에 제한되는 것으로서 반드시 해석되는 것은 아님을 주의하자. 예를 들면, 산화물 반도체는 충분히 증가되는 전기적 특성들에 의해 집적 회로에 포함된 트랜지스터를 포함한 모든 트랜지스터들을 위해 사용될 수 있다. 이러한 경우에, 상기 트랜지스터들은 앞서 말한 실시형태에 설명된 바와 같이 적층 구조일 필요가 없다. 산화물 반도체를 포함한 트랜지스터의 전계 효과 이동도(μ)는 양호한 회로 동작을 실현하기 위해 바람직하게는 μ>100㎠/V·s이라는 것을 주의하자. 이 경우에, 상기 반도체 장치는 유리 기판 등을 사용하여 형성될 수 있다.
이 실시형태에 도시된 상기 구조들, 방법들 등은 다른 실시형태들에 도시된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 결합될 수 있다.
(실시형태 5)
다음으로, 앞서 말한 실시형태(실시형태 1과 같은)의 상기 스위칭 트랜지스터(S1)로서 사용될 수 있는 산화물 반도체를 사용한 트랜지스터를 제작하기 위한 방법의 일 예가 도 10a 내지 도 10e를 참조하여 설명된다. 이 실시형태에서, 결정 영역을 가진 제 1 산화물 반도체층 및 상기 제 1 산화물 반도체층의 결정 영역으로부터의 결정 성장에 의해 획득된 제 2 산화물 반도체층이 상기 산화물 반도체층으로서 사용되는 경우가 상세히 설명된다. 이후, 탑-게이트형 트랜지스터가 일 예로서 설명되지만, 상기 트랜지스터의 구조가 탑-게이트형 트랜지스터에 반드시 한정되는 것은 아님을 주의하자.
먼저, 절연층(302)이 하층 기판(300) 위에 형성된다. 그 후, 제 1 산화물 반도체층이 상기 절연층(302) 위에 형성되며 제 1 열 처리가 적어도 상기 제 1 산화물 반도체층의 표면을 포함한 영역을 결정화하기 위해 수행되어 제 1 산화물 반도체층(304)이 형성되도록 한다(도 10a 참조).
예를 들면, 상기 하층 기판(300)이 앞서 말한 실시형태의 상기 반도체 장치(도 2a 등에 도시된 상기 반도체 장치)에서의 상기 층간 절연층(128)보다 낮은 부분의 구조체일 수 있다. 앞서 말한 실시형태는 세부사항들을 위해 참조될 수 있다.
상기 절연층(302)이 하지로서 기능하며 앞서 말한 실시형태의 상기 절연층(138), 상기 보호 절연층(144) 등과 동일한 방식으로 형성된다. 앞서 말한 실시형태가 상세한 설명을 위해 참조될 수 있다. 상기 절연층(302)이 바람직하게는 수소 또는 물을 가능한 한 포함하지 않고 형성된다는 것을 주의하자.
상기 제 1 산화물 반도체층(304)은 앞서 말한 실시형태에서 상기 산화물 반도체층(206)과 동일한 방식으로 형성될 수 있다. 상기 앞서 말한 실시형태는 상기 제 1 산화물 반도체층(304) 및 그것의 막 형성 방법의 세부사항들을 위해 참조될 수 있다. 이 실시형태에서, 상기 제 1 산화물 반도체층(304)은 상기 제 1 열 처리에 의해 의도적으로 결정화되며, 따라서 쉽게 결정화될 수 있는 산화물 반도체의 막 형성을 위한 타겟은 바람직하게는 상기 제 1 산화물 반도체층(304)을 형성하기 위해 사용된다는 것을 주의하자. 또한, 상기 제 1 산화물 반도체층(304)의 두께는 바람직하게는 3nm 이상 15nm 이하이다. 이 실시형태에서, 상기 제 1 산화물 반도체층(304)은 일 예로서 5nm의 두께를 가진다. 적절한 두께는 적용될 산화물 반도체 재료, 상기 반도체 장치의 용도 등에 의존하여 달라지며, 따라서 상기 두께는 사용될 상기 재료, 용도 등에 의존하여 적절하게 설정된다는 것을 주의하자.
상기 제 1 열 처리는 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 온도로 수행된다. 상기 열 처리는 바람직하게는 1분 이상 24시간 이하 동안 수행된다. 상기 제 1 열 처리의 분위기는 바람직하게는 수소, 물 등이 포함되지 않는 분위기이다. 예를 들면, 상기 분위기는 물이 충분히 제거된 질소 분위기, 산소 분위기, 희가스(헬륨, 네온, 및 아르곤과 같은)의 분위기 등일 수 있다.
열 처리 장치를 위해, 가열된 가스 등과 같은 매체로부터 제공된 열 전도 또는 열 복사에 의해 피처리물을 가열하기 위한 장치가 전기로 외에 사용될 수 있다. 예를 들면, GRTA 장치 또는 LRTA 장치와 같은 RTA 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출되는 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하기 위한 장치이다. 상기 가스로서, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들면, 질소 또는 아르곤과 같은 희가스가 사용된다.
적어도 상기 제 1 산화물 반도체층(304)을 포함한 영역은 상기 제 1 열 처리에 의해 결정화된다. 상기 결정은 상기 제 1 산화물 반도체층(304)의 표면으로부터 상기 제 1 산화물 반도체층(304)의 내부로 성장하며, 그에 의해 상기 결정 영역이 형성된다. 상기 결정 영역은 몇몇 경우들에서 평균 두께가 2nm 이상 10nm 이하인 판형 결정을 포함한다는 것을 주의하자. 또한, 상기 결정 영역은 몇몇 경우들에서 c-축이 상기 산화물 반도체층의 표면에 수직인 방향으로 배향되는 결정을 포함한다.
또한, 상기 결정 영역이 상기 제 1 열 처리에 의해 형성되는 동안 수소(물 및 수산기를 포함하는) 등이 상기 제 1 산화물 반도체층(304)으로부터 제거되는 것이 바람직하다. 수소 등이 제거되는 경우에, 상기 제 1 열 처리는 6N(99.9999%) 이상(즉, 상기 불순물들의 농도는 1 ppm 이하)의 순도를 가진 질소 분위기, 산소 분위기, 및 희가스(헬륨, 네온, 및 아르곤과 같은)의 분위기와 같은 분위기에서 수행될 수 있다. 보다 바람직하게는, 7N(99.99999%) 이상(즉, 상기 불순물들의 농도는 0.1ppm 이하이다)의 순도를 가진 분위기가 사용될 수 있다. 더욱이, 상기 제 1 열 처리는 20ppm 이하, 바람직하게는 1ppm 이하의 H2O 농도를 가진 초-건조 공기에서 수행될 수 있다.
또한, 상기 결정 영역이 상기 제 1 열 처리에 의해 형성되는 동안 산소가 상기 제 1 산화물 반도체층(304)에 공급되는 것이 바람직하다. 예를 들면, 산소는 상기 열 처리의 분위기를 산소 분위기 등으로 변경함으로써 상기 제 1 산화물 반도체층(304)에 공급될 수 있다.
이 실시형태에서, 열 처리는 상기 제 1 열 처리와 같이 질소 분위기 하에서 1시간 동안 700℃에서 수행되며, 수소 등이 상기 산화물 반도체층으로부터 제거된다. 그 후, 산소는 상기 분위기를 산소 분위기로 변경함으로써 상기 제 1 산화물 반도체층(304)의 내부에 공급된다. 상기 제 1 열 처리의 주요 목적은 상기 결정 영역의 형성이며, 따라서 그 목적이 수소 등의 제거이고 산소의 공급인 또 다른 처리가 부가적으로 수행될 수 있다. 예를 들면, 결정화를 위한 열 처리가 수소 등을 제거하기 위한 열 처리 및 산소 공급을 위한 처리가 수행된 후 수행될 수 있다.
결정 영역을 가지며 수소(물 및 수산기를 포함하는) 등이 제거되며 산소가 공급되는 상기 제 1 산화물 반도체층(304)이 이러한 제 1 열 처리에 의해 획득될 수 있다.
다음으로, 상기 제 2 산화물 반도체층(306)은 적어도 상기 표면을 포함하는 영역에 상기 결정 영역을 가진 상기 제 1 산화물 반도체층(304) 위에 형성된다(도 10b 참조).
상기 제 2 산화물 반도체층(306)은 앞서 말한 실시형태에서 상기 산화물 반도체층(206)과 동일한 방식으로 형성될 수 있다. 앞서 말한 실시형태는 상기 제 2 산화물 반도체층(306) 및 그것의 막 형성 방법의 세부사항들을 위해 참조될 수 있다. 상기 제 2 산화물 반도체층(306)은 바람직하게는 상기 제 1 산화물 반도체층(304)보다 큰 두께를 갖도록 형성되는 것을 주의하자. 또한, 상기 제 2 산화물 반도체층(306)은 상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306)의 두께의 합이 3nm 이상 50nm 이하이도록 형성되는 것이 바람직하다. 적절한 두께가 산화물 반도체 재료, 용도 등에 의존하여 달라지며, 따라서 상기 두께는 상기 재료, 상기 용도 등에 의존하여 적절하게 설정된다는 것을 주의하자.
상기 제 2 산화물 반도체층(306)을 위해, 상기 제 1 산화물 반도체층(304)의 것과 동일한 주성분을 가진 재료, 예를 들면, 바람직하게는 결정화 후 격자 상수가 상기 제 1 산화물 반도체층(304)(격자 미스매치는 1% 이하이다)의 것에 근접한 재료가 사용된다. 이것은 동일한 주성분을 가진 재료가 사용되는 경우에, 결정은 시드(seed)로서 상기 제 1 산화물 반도체층(304)의 결정 영역을 사용함으로써 상기 제 2 산화물 반도체층(306)의 결정화에서 쉽게 성장될 수 있기 때문이다. 게다가, 동일한 주성분을 가진 재료가 사용되는 경우에, 상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306) 사이의 계면의 물리적 특성들 및 전기적 특성들은 양호하다.
원하는 막 품질이 상기 결정화에 의해 획득될 때, 상이한 주성분을 가진 재료가 상기 제 2 산화물 반도체층(306)을 형성하기 위해 사용될 수 있다는 것을 주의하자.
다음으로, 제 2 열 처리가 상기 제 2 산화물 반도체층(306)을 위해 수행되며, 따라서 상기 결정은 제 2 산화물 반도체층(306a)을 형성하기 위해 시드로서 상기 제 1 산화물 반도체층(304)의 결정 영역을 사용함으로써 성장된다(도 10c 참조).
상기 제 2 열 처리의 온도는 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하이다. 상기 제 2 열 처리는 1분 이상 100시간 이하, 바람직하게는 5시간 이상 20 시간 이하 동안, 대표적으로 10시간 동안 수행된다. 또한 상기 제 2 열 처리에서, 수소, 물 등은 상기 처리 분위기에 포함되지 않는 것이 바람직하다는 것을 주의하자.
상기 분위기의 세부사항들 및 상기 열 처리의 효과는 상기 제 1 열 처리와 동일하다. 사용될 수 있는 열 처리 장치는 상기 제 1 열 처리와 동일하다. 예를 들면, 상기 제 2 열 처리의 온도를 증가시킬 때, 노(furnace) 내부의 분위기는 질소 분위기로 설정되며, 냉각을 수행할 때, 상기 노의 분위기는 산소 분위기로 설정된다. 결과적으로, 수소 등은 질소 분위기 하에서 제거될 수 있으며, 산소는 산소 분위기 하에서 공급될 수 있다.
상기 설명된 바와 같이 상기 제 2 열 처리가 수행되며, 그에 의해 상기 결정은 상기 제 1 산화물 반도체층(304)에 형성된 결정 영역으로부터 상기 제 2 산화물 반도체층(306)의 전체 영역으로 성장되고, 따라서, 상기 제 2 산화물 반도체층(306a)이 형성될 수 있다. 또한, 수소(물 및 수산기를 포함한)가 제거되고 산소가 공급되는 상기 제 2 산화물 반도체층(306a)이 형성될 수 있다. 더욱이, 상기 제 1 산화물 반도체층(304)의 결정 영역의 배향성이 제 2 열 처리를 수행함으로써 증가될 수 있다.
예를 들면, In-Ga-Zn-O계 산화물 반도체 재료가 상기 제 2 산화물 반도체층(306a)을 위해 사용되는 경우에, 상기 제 2 산화물 반도체층(306a)은 InGaO3(ZnO)m(m>0이고 m은 자연수가 아니다)에 의해 표현된 결정, In2Ga2ZnO7(In:Ga:Zn:O = 2:2:1:7)에 의해 표현된 결정 등을 포함할 수 있다. 이러한 결정들은 상기 제 2 열 처리에 의해 c-축이 제 2 산화물 반도체층(306b)의 표면에 수직이도록 배향된다.
여기에서, 상기 결정들은 In, Ga, 및 Zn 중 임의의 것을 포함하며, a-축 및 b-축에 평행인 층들의 적층 구조를 갖도록 고려될 수 있다. 구체적으로는, 상기 결정들은 In을 포함하는 층 및 In을 포함하지 않는 층(Ga 또는 Zn을 포함하는 층)이 c-축의 방향으로 적층되는 구조를 가진다.
In-Ga-Zn-O계 산화물 반도체 결정에서, In을 포함하는 층의 a-축 및 b-축에 평행인 방향에서의 도전성은 양호하다. 이것은 전기적 도전성이 주로 In-Ga-Zn-O계 산화물 반도체 결정의 In에 의해 제어된다는 사실 및 하나의 In 원자의 5s 궤도가 인접한 In 원자의 상기 5s 궤도와 중첩한다는 사실에 기인하여, 그에 의해 캐리어 경로가 형성된다.
또한, 상기 제 1 산화물 반도체층(304)이 상기 절연층(302)과의 계면에서 비정질 영역을 포함하는 구조를 갖는 경우에, 상기 제 2 열 처리에 의해 상기 결정은 상기 제 1 산화물 반도체층(304)의 표면에 형성된 상기 결정 영역으로부터 상기 제 1 산화물 반도체층(304)의 하부를 향해 성장하며, 그에 의해 상기 비정질 영역이 몇몇 경우들에서 결정화된다. 상기 비정질 영역은 상기 절연층(302)에 포함된 재료, 상기 제 2 열 처리의 조건 등에 의존하여 몇몇 경우들에서 남아있다는 것을 주의하자.
동일한 주성분을 가진 산화물 반도체 재료가 상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306)을 위해 사용되는 경우에, 상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306a)이 도 10c에 도시된 바와 같이, 몇몇 경우들에서 동일한 결정 구조를 가진다. 그러므로, 상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306a) 사이의 경계는 도 10c에서 점선에 의해 표시되고, 상기 경계는 발견될 수 없으며, 그러므로, 상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306a)은 몇몇 경우들에서 동일한 층으로서 간주될 수 있다.
다음으로, 상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306a)은 마스크를 사용한 에칭과 같은 방법에 의해 처리되며, 따라서 섬-형상 제 1 산화물 반도체층(304a) 및 섬-형상 제 2 산화물 반도체층(306b)이 형성된다(도 10d 참조).
상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306a)의 에칭을 위해, 드라이 에칭 또는 웨트 에칭이 사용될 수 있다. 말할 필요도 없이, 드라이 에칭 및 웨트 에칭의 결합이 이용될 수 있다. 상기 에칭 조건들(에칭 가스, 에칭액, 에칭 시간, 온도 등)이 상기 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록 상기 재료에 의존하여, 적절하게 설정될 수 있다. 상기 제 1 산화물 반도체층(304) 및 상기 제 2 산화물 반도체층(306a)의 상기 에칭은 앞서 말한 실시형태에서 상기 반도체층의 에칭과 동일한 방식으로 수행될 수 있다. 앞서 말한 실시형태는 상세한 설명을 위해 참조될 수 있다.
상기 산화물 반도체층 중에서, 채널 형성 영역이 될 영역은 바람직하게는 평탄한 표면을 가진다는 것을 주의하자. 예를 들면, 게이트 전극과 중첩하는 영역(상기 채널 형성 영역)에서, 상기 제 2 산화물 반도체층(306b)의 표면의 높이에서의 차이는 바람직하게는 1nm 이하(보다 바람직하게는, 0.2nm 이하)이다.
다음으로, 도전층이 상기 제 2 산화물 반도체층(306b)과 접하도록 형성된다. 그 후, 상기 도전층이 선택적으로 에칭되며, 그에 의해 소스 또는 드레인 전극(308a) 및 소스 또는 드레인 전극(308b)이 형성된다(도 10d 참조). 상기 소스 또는 드레인 전극들(308a, 308b)은 앞서 말한 실시형태에서 상기 소스 또는 드레인 전극들(142a, 142b)과 동일한 방식으로 형성될 수 있다. 앞서 말한 실시형태가 상세한 설명을 위해 참조될 수 있다.
몇몇 경우들에서, 도 10d에 도시된 단계 동안, 상기 소스 또는 드레인 전극(308a) 및 상기 소스 또는 드레인 전극(308b)와 접하는 결정층은 상기 제 1 산화물 반도체층(304a) 및 상기 제 2 산화물 반도체층(306b)의 측 표면에서 비정질 상태가 된다. 그러므로, 상기 제 1 산화물 반도체층(304a) 및 상기 제 2 산화물 반도체층(306b)의 전체 영역이 항상 결정 구조를 갖는 것은 아니다.
후속하여, 상기 제 2 산화물 반도체층(306b)의 일부와 접하는 게이트 절연층(312)이 형성된다. 상기 게이트 절연층(312)은 CVD 법, 스퍼터링 법 등을 사용하여 형성될 수 있다. 그 후, 게이트 전극(314)이 상기 제 1 산화물 반도체층(304a) 및 상기 제 2 산화물 반도체층(306b)과 중첩하는 상기 게이트 절연층(312) 위의 영역에 형성된다. 층간 절연층(316) 및 층간 절연층(318)이 상기 게이트 절연층(312) 및 상기 게이트 전극(314) 위에 형성된다(도 10e 참조). 상기 게이트 절연층(312), 상기 게이트 전극(314) 및 상기 층간 절연층들(316, 318)이 앞서 말한 실시형태에서 상기 게이트 절연층(138), 상기 게이트 전극(136c), 상기 게이트 전극(145) 및 상기 층간 절연층들(216, 218)과 동일한 방식으로 형성될 수 있다. 앞서 말한 실시형태가 상세한 설명을 위해 참조될 수 있다.
상기 형성된 게이트 절연층(312)은 바람직하게는 불활성 가스 분위기 또는 산소 분위기에서 제 3 열 처리된다. 상기 제 3 열 처리는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하의 온도로 수행된다. 예를 들면, 상기 열 처리는 산소를 포함한 분위기에서 1시간 동안 250℃로 수행된다. 상기 제 3 열 처리는 상기 트랜지스터의 전기적 특성들에서의 변화를 감소시킬 수 있다. 또한, 상기 게이트 절연층(312)이 산소를 포함하는 경우에, 산소는 상기 제 2 산화물 반도체층(306b)에 공급되며 상기 제 2 산화물 반도체층(306b)의 산소 결핍이 채워지고, 그에 의해 i-형(진성 반도체) 산화물 반도체층 또는 i-형에 매우 가까운 산화물 반도체층이 형성될 수 있다.
이 실시형태에서, 상기 제 3 열 처리는 상기 게이트 절연층(312)이 형성된 후 수행되지만, 상기 제 3 열 처리의 타이밍은 이에 한정되지 않는다는 것을 주의하자. 대안적으로, 산소가 상기 제 2 열 처리와 같은 또 다른 처리에 의해 이미 상기 제 2 산화물 반도체층에 공급되는 경우에, 상기 제 3 열 처리는 생략될 수 있다.
이러한 방식으로, 상기 제 1 산화물 반도체층(304a) 및 상기 제 1 산화물 반도체층(304a)의 결정 영역으로부터의 결정 성장에 의해 획득된 상기 제 2 산화물 반도체층(306b)을 사용한 트랜지스터(350)가 완성된다.
도 10e에 도시된 상기 트랜지스터(350)는 다음의 구성요소들을 포함한다: 상기 절연층(302)을 사이에 개재하여 상기 하층 기판(300) 위에 제공된 상기 제 1 산화물 반도체층(304a); 상기 제 1 산화물 반도체층(304a) 위에 제공된 상기 제 2 산화물 반도체층(306b); 상기 제 2 산화물 반도체층(306b)에 전기적으로 접속된 상기 소스 또는 드레인 전극(308a) 및 상기 소스 또는 드레인 전극(308b); 상기 제 2 산화물 반도체층(306b), 상기 소스 또는 드레인 전극(308a) 및 상기 소스 또는 드레인 전극(308b)을 커버하는 상기 게이트 절연층(312); 상기 게이트 절연층(312) 위의 상기 게이트 전극(314); 상기 게이트 절연층(312) 및 상기 게이트 전극(3140 위의 상기 층간 절연층(316); 및 상기 층간 절연층(316) 위의 상기 층간 절연층(318).
이 실시형태에 도시된 상기 트랜지스터(350)에서, 상기 제 1 산화물 반도체층(304a) 및 상기 제 2 산화물 반도체층(306b)은 고순도화되기 때문에, 상기 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는 5×1017 원자/㎤ 이하이다. 또한, 상기 산화물 반도체층(206a)의 캐리어 밀도(예를 들면, 1×1012/㎤ 미만, 바람직하게는 1.45×1010/㎤ 미만)는 일반적인 실리콘 웨이퍼(대략 1×1014/㎤)보다 충분히 작다. 이 때문에, 상기 오프 상태 전류는 충분히 감소된다. 예를 들면, 채널 길이가 10㎛이고 산화물 반도체층의 두께가 30nm인 경우에, 드레인 전압의 범위가 대략 1V 내지 10V일 때, 상기 오프 상태 전류(게이트 및 소스 간의 전압이 0V 이하일 때의 드레인 전류)는 1×10-13 A 이하이다. 더욱이, 실온에서의 오프 상태 전류 밀도(상기 오프 상태 전류를 상기 채널 폭으로 나눔으로써 획득된 값)는 100 aA(1aA(attoampere)는 10-18 A(암페어))/㎛ 이하, 바람직하게는 10 aA/㎛ 이하, 보다 바람직하게는 1 aA/㎛ 이하이다.
상기 트랜지스터의 특성들은 오프 상태 전류 또는 오프 상태 전류 밀도 외에 오프 상태 저항(상기 트랜지스터가 턴 오프될 때 저항 값) 또는 오프 상태 저항률(상기 트랜지스터가 턴 오프될 때 저항률)을 사용하여 표현될 수 있다는 것을 주의하자. 여기에서, 오프 상태 저항(R)은 오프 상태 전류 및 드레인 전압을 사용하여 옴의 법칙에 의해 획득될 수 있다. 또한, 오프 상태 저항률(ρ)은 채널 형성 영역의 단면적(A) 및 채널 길이(L)를 사용하여 식(ρ= RA/L)에 의해 획득될 수 있다. 구체적으로, 상기 경우에서, 오프 상태 저항률은 1×109 Ω·m 이상(대안적으로, 1×1010 Ω·m 이상)이다. 상기 단면적(A)은 산화물 반도체층의 두께(d) 및 채널 폭(W)을 사용하여 A=dW로 표현된다는 것을 주의하자.
이러한 고순도화된 진성 제 1 산화물 반도체층(304a) 및 상기 제 2 산화물 반도체층(306b)이 사용될 때, 상기 트랜지스터의 상기 오프 상태 전류는 충분히 감소될 수 있다.
또한, 이 실시형태에서, 상기 결정 영역을 포함한 상기 제 1 산화물 반도체층(304a) 및 상기 제 1 산화물 반도체층(304a)의 결정 영역으로부터의 결정 성장에 의해 획득된 상기 제 2 산화물 반도체층(306b)은 산화물 반도체층으로서 사용되며, 그에 의해 전계 효과 이동도가 증가될 수 있고 양호한 전기적 특성들을 가진 트랜지스터가 실현될 수 있다.
이 실시형태에서, 앞서 말한 실시형태에 도시된 상기 트랜지스터(162) 대신에 사용된 상기 트랜지스터(350)가 설명되지만, 개시된 본 발명은 반드시 이에 제한되는 것으로서 해석되어서는 안된다는 것을 주의하자. 예를 들면, 이 실시형태에 도시된 상기 트랜지스터(350)는 상기 결정 영역을 포함한 상기 제 1 산화물 반도체층(304a) 및 상기 제 1 산화물 반도체층(304a)의 결정 영역으로부터의 결정 성장에 의해 획득된 상기 제 2 산화물 반도체층(306b)을 사용하며, 따라서 상기 트랜지스터(350)는 양호한 전계 효과 이동도를 가진다. 그러므로, 산화물 반도체는 집적 회로에 포함된 트랜지스터를 포함한 트랜지스터들 모두를 위해 사용될 수 있다. 이러한 경우에, 상기 트랜지스터는 앞서 말한 실시형태에서 설명된 바와 같이 적층 구조일 필요가 없다. 산화물 반도체를 포함한 트랜지스터의 전계 효과 이동도(μ)는 양호한 회로 동작을 실현하기 위해 바람직하게는 μ>100㎠/V·s이다. 이 경우에, 상기 반도체 장치는 유리 기판 등을 사용하여 형성될 수 있다.
이 실시형태에 도시된 상기 구조들, 방법들 등은 다른 실시형태들에 도시된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 결합될 수 있다.
(실시형태 6)
이 실시형태에서, 상기 실시형태들에 설명된 상기 반도체 장치가 전자 기기들에 적용되는 경우가 도 11a 내지 도 11f를 참조하여 설명된다. 상술된 반도체 장치가 컴퓨터, 휴대 전화기(또한 휴대 전화 또는 휴대 전화 장치로서 불리우는), 휴대 정보 단말(휴대형 게임기, 오디오 재생 장치 등을 포함하는), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 세트(또한 텔레비전 또는 텔레비전 수신기로서 불리우는) 등과 같은 전가 기기들에 적용되는 경우가 설명된다.
도 11a는 하우징(401), 하우징(402), 표시부(403), 키보드(404) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한다. 앞서 말한 실시형태에 도시된 상기 반도체 장치는 상기 하우징(401) 및 상기 하우징(402)에 제공된다. 따라서, 충분히 낮은 전력 소비를 가진 노트북 PC가 실현될 수 있다.
도 11b는 표시부(413), 외부 인터페이스(415), 조작 버튼(414) 등을 갖춘 본체(411)를 포함한 휴대 정보 단말(PDA)을 도시한다. 상기 휴대 정보 단말을 조작하는 스타일러스(412) 등이 또한 제공된다. 앞서 말한 실시형태에 도시된 상기 반도체 장치가 상기 본체(411)에 제공된다. 그러므로, 충분히 낮은 전력 소비를 가진 휴대 정보 단말이 실현될 수 있다.
도 11c는 두 개의 하우징들(421, 423)을 포함하여 부착된 전자 페이퍼를 가진 전자 서적 판독기(420)를 도시한다. 상기 하우징들(421, 423)은 축부(hinge)(437)에 의해 접속되며 상기 축부(437)로 개폐될 수 있다. 이러한 구조로, 상기 전자 서적 판독기는 종이 서적과 같이 처리될 수 있다. 상기 하우징(421)은 전원 스위치(431), 조작 키들(433), 스피커(435) 등이 설치된다. 앞서 말한 실시형태에 도시된 상기 반도체 장치는 적어도 상기 하우징들(421, 423) 중 하나에 제공된다. 그러므로, 충분히 낮은 전력 소비를 가진 전자 서적 판독기가 실현될 수 있다.
도 11d는 두 개의 하우징들(440, 41)을 포함한 휴대 전화기이다. 게다가, 도 11d에 접히지 않게 도시된 상기 하우징들(440, 441)은 슬라이딩에 의해 서로 중첩할 수 있다. 따라서, 상기 휴대 전화는 휴대 사용을 위한 적절한 크기일 수 있다. 상기 하우징(441)은 표시 패널(442), 스피커(443), 마이크로폰(444), 포인팅 디바이스(446), 카메라 렌즈(447), 외부 접속 단자(448) 등을 포함한다. 상기 하우징(440)은 상기 휴대 전화를 충전하기 위한 태양 전지(449), 외부 메모리 슬롯(450) 등이 설치된다. 또한, 안테나가 상기 하우징(441)에 내장된다. 앞서 말한 실시형태에 도시된 상기 반도체 장치는 적어도 상기 하우징들(440, 441) 중 하나에 제공된다. 따라서, 충분히 낮은 전력 소비를 가진 휴대 전화기가 실현될 수 있다.
도 11e는 본체(461), 표시부(467), 접안부(463), 조작 스위치(464), 표시부(465), 배터리(466) 등을 포함한 디지털 카메라이다. 앞서 말한 실시형태에 도시된 상기 반도체 장치가 상기 본체(461)에 제공된다. 그러므로, 충분히 낮은 전력 소비를 가진 디지털 카메라가 실현될 수 있다.
도 11f는 하우징(471), 표시부(473), 스탠드(475) 등을 포함한 텔레비전 세트(470)이다. 상기 텔레비전 세트(470)는 상기 하우징(471)의 조작 스위치 및 별개의 원격 제어기(480)에 의해 조작될 수 있다. 앞서 말한 실시형태에 도시된 상기 반도체 장치는 상기 하우징(471) 및 상기 별개의 원격 제어기(480)에 장착된다. 따라서, 충분히 낮은 전력 소비를 가진 텔레비전 세트가 실현될 수 있다.
상술된 바와 같이, 앞서 말한 실시형태와 관련된 집적 회로가 이 실시형태에 도시된 상기 전자 기기들에 장착된다. 그러므로, 대기 전력이 충분히 감소되고 전력 소비가 충분히 감소된 전자 기기가 실현될 수 있다.
본 출원은 그 전체가 여기에 참조로서 통합되는, 2009년 12월 11일에 일본 특허청에 출원된 일본 특허 출원 번호 제2009-281949호에 기초한다.
100: 기판 102: 보호층
104: 반도체 영역 106: 소자 분리 절연층
108: 게이트 절연층 110: 게이트 전극
112: 절연층 114: 불순물 영역
116: 채널 형성 영역 118: 측벽 절연층
120: 고-농도 불순물 영역 122: 금속층
124: 금속 화합물 영역 126, 128: 층간 절연층
130a, 130b: 소스 또는 드레인 전극 132: 절연층
134: 도전층 136a, 136b: 전극 136c: 게이트 전극
138: 게이트 절연층 140: 산화물 반도체층
142a, 142b: 소스 또는 드레인 전극 144: 보호 절연층
145: 게이트 전극 146: 층간 절연층
148: 도전층 150a, 150b, 150c, 150d: 전극
152: 절연층 154a, 154b, 154c: 전극
160, 162: 트랜지스터 170: 반도체 장치
171, 172, 173, 174: 회로 블록 181, 182: 스위칭 소자
200: 하층 기판 202: 절연층
206, 206a: 산화물 반도체층 208a, 208b: 소스 또는 드레인 전극
212: 게이트 절연층 214: 게이트 전극
216, 218: 층간 절연층 250: 트랜지스터
300: 하층 기판 302: 절연층
304, 304a: 제 1 산화물 반도체층 306, 306a, 306b: 제 2 산화물 반도체층
308a, 308b: 소스 또는 드레인 전극 312: 게이트 절연층
314: 게이트 전극 316, 318: 층간 절연층
350: 트랜지스터 401, 402: 하우징
403: 표시부 404: 키보드
411: 본체 412: 스타일러스
413: 표시부 414: 조작 버튼
415: 외부 인터페이스 420: 전자 서적 판독기
421, 423: 하우징 431: 전원 스위치
433: 조작 키들 435: 스피커
437: 축부 440, 441: 하우징
442: 표시 패널 443: 스피커
444: 마이크로폰 446: 포인팅 디바이스
447: 카메라 렌즈 448: 외부 접속 단자
449: 태양 전지 450: 외부 메모리 슬롯
461: 본체 463: 접안부
464: 조작 스위치 465: 표시부
466: 배터리 467: 표시부
470: 텔레비전 세트 471: 하우징
473: 표시부 475: 스탠드
480: 원격 제어기

Claims (10)

  1. 반도체 장치에 있어서,
    제 1 회로 블록;
    제 2 회로 블록; 및
    스위칭 소자를 포함하고,
    상기 제 1 회로 블록은 상기 스위칭 소자를 통하여 상기 제 2 회로 블록과 전기적으로 접속되고,
    상기 스위칭 소자는 산화물 반도체를 포함하는 트랜지스터를 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    제 1 회로 블록;
    제 2 회로 블록; 및
    트랜지스터로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위의 산화물 반도체를 포함하는 반도체층;
    상기 반도체층 위의 제 2 게이트 절연층; 및
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하는, 상기 트랜지스터를 포함하고,
    상기 제 1 회로 블록은 상기 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되고,
    상기 제 2 회로 블록은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나와 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 회로 블록 및 상기 제 2 회로 블록 중 적어도 하나는 CMOS인버터 회로를 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 회로 블록 및 상기 제 2 회로 블록 중 적어도 하나는 메모리 회로를 포함하는, 반도체 장치.
  5. 반도체 장치에 있어서,
    제 1 회로 블록;
    제 2 회로 블록;
    제 3 회로 블록;
    제 1 스위칭 소자; 및
    제 2 스위칭 소자를 포함하고,
    상기 제 1 회로 블록은 상기 제 1 스위칭 소자를 통하여 상기 제 2 회로 블록과 전기적으로 접속되고,
    상기 제 1 회로 블록은 상기 제 2 스위칭 소자를 통하여 상기 제 3 회로 블록과 전기적으로 접속되고,
    상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자 각각은 산화물 반도체를 포함하는 트랜지스터를 포함하는, 반도체 장치.
  6. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체인, 반도체 장치.
  7. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 InMO3(ZnO)m (m>0)에 의해 표현되는 것이고,
    M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co)로부터 선택되는 금속 원소들 중 하나 이상을 나타내는, 반도체 장치.
  8. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 CPU 또는 MPU인, 반도체 장치.
  9. 제 5 항에 있어서,
    상기 제 1 회로 블록, 상기 제 2 회로 블록 및 상기 제 3 회로 블록중 적어도 하나는 CMOS 인버터 회로를 포함하는, 반도체 장치.
  10. 제 5 항에 있어서,
    상기 제 1 회로 블록, 상기 제 2 회로 블록 및 상기 제 3 회로 블록중 적어도 하나는 메모리 회로를 포함하는, 반도체 장치.
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