CN112750832A - 半导体装置及电子设备 - Google Patents

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Abstract

提供一种新颖的半导体装置。半导体装置包括在第一方向上延伸的结构体、在第二方向上延伸的第一导电体及第二导电体。结构体包括第三导电体、第一绝缘体、第一半导体以及第二绝缘体。在结构体与第一导电体交叉的第一交叉部，第一绝缘体、第一半导体、第二绝缘体、第二半导体以及第三绝缘体设置为同心状。在结构体与第二导电体交叉的第二交叉部，第一绝缘体、第一半导体、第二绝缘体、第四导电体以及第四绝缘体围绕第三导电体设置为同心状。

Description

半导体装置及电子设备
技术领域
本发明的一个方式涉及一种半导体装置及电子设备。
本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。
背景技术
近年来，将中央处理器(CPU)、图形处理器(GPU)、存储装置、传感器等电子构件用于个人计算机、智能手机、数码相机等各种电子设备，并且在微型化及低功耗等各种方面上改良该电子构件。
尤其是，上述电子设备等所利用的数据量增加，因此有存储容量较大的存储装置的需求。作为增加存储容量的方法，例如在专利文献1及专利文献2中公开了作为其沟道形成区域使用金属氧化物的三维结构的NAND存储元件。
[专利文献1]PCT国际申请公开第2019/3060号公报
[专利文献2]日本专利申请公开第2018-207038号公报
发明内容
本发明的一个方式的目的之一是提供一种可靠性高的存储装置。此外，本发明的一个方式的目的之一是提供一种存储容量大的存储装置。此外，本发明的一个方式的目的之一是提供一种新颖的存储装置。此外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。此外，本发明的一个方式的目的之一是提供一种存储容量大的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。
注意，本发明的一个方式的目的不局限于上述目的。上述目的并不妨碍其他目的的存在。其他目的是指将在下面的记载中描述的上述以外的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的目的。本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式不一定需要实现所有的上述目的及其他目的。
本发明的一个方式是一种半导体装置，该半导体装置包括运算处理装置及存储装置，运算处理装置和存储装置包括彼此重叠的区域，存储装置包括多个存储单元，多个存储单元的每一个包括氧化物半导体，并且存储装置为NAND型并进行作为RAM的工作。
本发明的一个方式是一种半导体装置，该半导体装置包括在第一方向上延伸的结构体、在第二方向上延伸的第一导电体及第二导电体，结构体包括在第一方向上延伸的第三导电体、与第三导电体相邻的第一绝缘体、与第一绝缘体相邻的第一半导体以及与第一半导体相邻的第二绝缘体，在结构体与第一导电体交叉的第一交叉部，在结构体与第一导电体之间包括与第二绝缘体相邻的第二半导体及与第二半导体相邻的第三绝缘体，在结构体与第二导电体交叉的第二交叉部，结构体包括与第二绝缘体相邻的第四导电体及与第四导电体相邻的第四绝缘体，在第一交叉部，第一绝缘体、第一半导体、第二绝缘体、第二半导体以及第三绝缘体围绕第三导电体设置为同心状，在第二交叉部，第一绝缘体、第一半导体、第二绝缘体、第四导电体以及第四绝缘体围绕第三导电体设置为同心状。
第一方向与第二方向正交。此外，第一交叉部用作数据写入用晶体管，第二交叉部用作数据读出用晶体管及电容器。
第一交叉部可以用作晶体管。此外，第二交叉部可以用作晶体管及电容器。上述半导体装置例如可以用作NAND型存储装置。
第一半导体及第二半导体中的至少一个优选为氧化物半导体。氧化物半导体优选包含铟和锌中的至少一个。
此外，本发明的另一个方式是一种电子设备，该电子设备包括操作开关、电池以及显示部中的至少一个和上述半导体装置。
根据本发明的一个方式，可以提供一种可靠性高的存储装置。此外，可以提供一种存储容量大的存储装置。此外，可以提供一种新颖的存储装置。此外，可以提供一种可靠性高的半导体装置。此外，可以提供一种存储容量大的半导体装置。此外，可以提供一种新颖的半导体装置。
注意，本发明的一个方式的效果不局限于上述效果。上述效果并不妨碍其他效果的存在。其他效果是指将在下面的记载中描述的上述以外的效果。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的效果。此外，本发明的一个方式具有上述效果及其他效果中的至少一个效果。因此，本发明的一个方式根据情况而有时没有上述效果。
附图说明
图1A是存储单元的立体图，图1B是存储单元的截面图；
图2A和图2B是存储单元的截面图；
图3A和图3B是存储单元的截面图；
图4A至图4C是存储单元的等效电路图；
图5A和图5B是存储单元的等效电路图；
图6是存储器串的截面图；
图7是存储器串的等效电路图；
图8是存储器串的等效电路图；
图9是存储器串的等效电路图；
图10是存储器串的等效电路图；
图11A和图11B是存储器串的俯视图；
图12A和图12B是存储单元的截面图；
图13A和图13B是存储单元的截面图；
图14是存储单元的截面图；
图15是存储单元的截面图；
图16A和图16B是存储单元的截面图；
图17A和图17B是存储单元的截面图；
图18A是存储单元的立体图，图18B是存储单元的截面图；
图19A是存储单元的立体图，图19B是存储单元的截面图；
图20A和图20B是存储单元的截面图；
图21是存储单元的截面图；
图22A和图22B是存储单元的截面图；
图23A和图23B是存储单元的截面图；
图24A和图24B是存储单元的截面图；
图25A和图25B是存储单元的截面图；
图26是存储器串的俯视图；
图27A是说明氧化物半导体的晶体结构的分类的图，图27B是说明CAAC-IGZO膜的XRD谱图的图，图27C是说明CAAC-IGZO膜的纳米束电子衍射图案的图，
图28A和图28B是说明存储单元的制造方法的截面图；
图29A和图29B是说明存储单元的制造方法的截面图；
图30A和图30B是说明存储单元的制造方法的截面图；
图31A和图31B是说明存储单元的制造方法的截面图；
图32A和图32B是说明存储单元的制造方法的截面图；
图33A和图33B是说明存储单元的制造方法的截面图；
图34A是说明存储单元的制造方法的截面图，图34B是说明存储单元的制造方法的立体图；
图35A和图35B是说明存储单元的制造方法的截面图；
图36A和图36B是说明存储单元的制造方法的截面图；
图37是半导体装置的电路图；
图38A和图38B是说明半导体装置的工作例子的时序图；
图39A是说明半导体装置的结构例子的立体图，图39B是说明半导体装置的结构例子的俯视图，图39C是说明半导体装置的结构例子的截面图；
图40A是说明半导体装置的结构例子的立体图，图40B是说明半导体装置的结构例子的俯视图，图40C是说明半导体装置的结构例子的截面图；
图41A和图41B是说明半导体装置的截面图；
图42A和图42B是说明半导体装置的截面图；
图43是说明半导体装置的结构例子的方框图，
图44A至图44G是说明存储单元的电路结构例子的图；
图45A和图45B是说明存储单元的电路结构例子的图；
图46A至图46C是说明半导体装置的结构例子的立体图；
图47A是示出半导体晶片的一个例子的立体图，图47B是示出半导体芯片的一个例子的立体图，图47C和图47D是示出电子部件的一个例子的立体图；
图48是说明CPU的方框图；
图49A和图49B是半导体装置的立体图；
图50A和图50B是半导体装置的立体图；
图51A和图51B是半导体装置的立体图；
图52A和图52B是示出各级类存储装置的图；
图53A至图53J是说明电子设备的一个例子的立体图或示意图；
图54A至图54E是说明电子设备的一个例子的立体图或示意图；
图55A至图55C是说明电子设备的一个例子的图；
图56是说明电脑系统的结构例子的图；
图57是示出IoT网络的级别结构及需求规格的图；
图58是工厂自动化的示意图。
具体实施方式
在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。此外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具备集成电路的芯片、封装中容纳有芯片的电子构件。此外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
此外，在本说明书等中，当记载为“X与Y连接”时，表示在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系，例如其他的连接关系也在附图或文中所记载的范围内记载。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示器件、发光器件、负载等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。
此外，当明确地记载为“X与Y电连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表达为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的显示方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种显示方法是一个例子，不局限于上述显示方法。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
此外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
在本说明书等中，“电阻元件”例如包括具有高于0Ω的电阻值的电路元件、布线等。因此，在本说明书等中，“电阻元件”包括具有电阻值的布线、电流流过源极和漏极之间的晶体管、二极管、线圈等。因此，“电阻元件”也可以称为“电阻”、“负载”、“具有电阻值的区域”等，与此相反，“电阻”、“负载”、“具有电阻值的区域”也可以称为“电阻元件”等。作为电阻值，例如优选为1mΩ以上且10Ω以下，更优选为5mΩ以上且5Ω以下，进一步优选为10mΩ以上且1Ω以下。此外，例如也可以为1Ω以上且1×109Ω以下。
在本说明书等中，“电容器”例如包括具有高于0F的静电电容值的电路元件、具有静电电容值的布线的区域、寄生电容、晶体管的栅极电容等。因此，在本说明书等中，“电容器”除包括具有一对电极及在该电极之间的介电体的电路元件外还包括产生在布线和布线之间的寄生电容、产生在晶体管的源极和漏极中的一个与栅极之间栅极电容等。“电容器”、“寄生电容”、“栅极电容”等也可以称为“电容”等，与此相反，“电容”也可以称为“电容器”、“寄生电容”、“栅极电容”等。此外，“电容”的“一对电极”也可以称为“一对导电体”、“一对导电区域”、“一对区域”等。静电电容值例如可以为0.05fF以上且10pF以下。此外，例如，还可以为1pF以上且10μF以下。
在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极用作控制晶体管的导通状态的控制端子。用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方用作源极而另一方用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。此外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。此外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
此外，在本说明书等中，节点也可以根据电路结构或装置结构等称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以称为节点。
此外，在本说明书等中，可以适当地调换“电压”和“电位”。“电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。接地电位不一定意味着0V。此外，电位是相对性的，根据基准电位的变化而供应到布线的电位、施加到电路等的电位、从电路等输出的电位等也产生变化。
此外，在本说明书等中，“高电平电位(也称为“H电位”或“H”)”、“低电平电位(也称为“L电位”或“L”)”不意味着特定的电位。例如，在两个布线都被记为“用作供应高电平电位的布线”的情况下，两个布线所供应的高电平电位也可以互不相同。同样，在两个布线都被记为“用作供应低电平电位的布线”的情况下，两个布线所供应的低电平电位也可以互不相同。
“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。此外，布线等中的“电流的方向”是正载流子移动的方向，以正电流量记载。换言之，负载流子移动的方向与电流方向相反，以负电流量记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。此外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
此外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。
此外，“上”或“下”这样的术语不限定于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等中所说明的词句，根据情况可以适当地换词句。例如，在本说明书等中，为了方便起见，有时使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。因此，在“位于导电体的顶面的绝缘体”的表述中，通过将所示的附图的方向旋转180度，也可以称为“位于导电体的下面的绝缘体”。此外，在“位于导电体的顶面的绝缘体”的表述中，通过将所示的附图的方向旋转90度，也可以称为“位于导电体的左面(或右面)的绝缘体”。
同样，在本说明书等中，“重叠”等词语不限定构成要素的叠层顺序等的状态。例如，“与绝缘层A重叠的电极B”不局限于“在绝缘层A上形成有电极B”的状态，还包括“在绝缘层A下形成有电极B”的状态或“在绝缘层A的右侧(或左侧)形成有电极B”的状态。
在本说明书等中，“相邻”或“接近”等词语不限定构成要素直接接触的状态。例如，如果是“与绝缘层A相邻的电极B”的表述，则不一定必须是绝缘层A与电极B直接接触的情况，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，根据状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。此外，根据情况或状态，可以使用其他词句代替“膜”和“层”等词句。例如，有时可以将“导电层”或“导电膜”变换为“导电体”。此外，例如有时可以将“绝缘层”或“绝缘膜”变换为“绝缘体”。
注意，在本说明书等中，“电极”、“布线”、“端子”等的词句不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。此外，例如，有时将“端子”用作“布线”或“电极”的一部分，反之亦然。再者，“端子”的词句包括多个“电极”、“布线”、“端子”等被形成为一体的情况等。因此，例如，“电极”可以为“布线”或“端子”的一部分，例如，“端子”可以为“布线”或“电极”的一部分。此外，“电极”、“布线”、“端子”等的词句有时置换为“区域”等的词句。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。此外，根据情况或状态，可以互相将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，半导体中的缺陷态密度有可能提高，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。具体而言，当半导体是硅层时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM)二极管、金属-绝缘体-半导体(MIS)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态。此外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
作为机械开关的例子，可以举出利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
此外，在本说明书等中，“通态电流”有时是指在晶体管处于开启状态时流过源极和漏极之间的电流。此外，“关态电流(off-state current)”有时是指在晶体管处于关闭状态时流过源极和漏极之间的电流。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。此外，“正交”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。
在本说明书等中，关于计数值或计量值、换算成计数值或计量值的对象、方法以及现象等，当提到“同一”、“相同”、“相等”或“均匀”等时，除非特别叙述，包括±20％的误差。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成包括具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)，简称为OS。此外，也可以将OS晶体管称为包含金属氧化物或氧化物半导体的晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
此外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式(实施例)中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)和另一个或多个其他实施方式中说明的内容(或其一部分)中的至少一个内容。
注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)和另一个或多个其他实施方式中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。
参照附图说明本说明书所记载的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图或俯视图等中，为了明确起见，有时省略部分构成要素的图示。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸或纵横比。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
此外，在本说明书等中，在多个要素使用同一符号并且需要区分它们时，有时对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号。例如，有时将两个布线GL分别记为布线GL[1]和布线GL[2]。
实施方式1
图1A是本发明的一个方式的存储单元100的立体图。存储单元100是具有三维叠层结构的存储装置。在图1A中，为了易于理解存储单元100的内部结构，省略了存储单元100的一部分。注意，有时在附图中附上表示X方向、Y方向以及Z方向的箭头。X方向、Y方向以及Z方向是彼此正交的方向。在本说明书等中，有时将X方向、Y方向或Z方向称为“第一方向”。此外，有时将其他另一个称为“第二方向”。此外，有时将剩下的一个称为“第三方向”。在图1A和图1B等中，将平行于中心轴108的方向称为Z方向。
<存储单元的结构例子>
图1B是示出图1A所示的存储单元100的一部分的截面图。此外，图1B是从Y方向看存储单元100的部分的截面图。此外，图1B是穿过中心轴108的XZ面的截面图。图3A是从Z方向看图1B中的点划线A1-A2所示的部分的截面图。图3B是从Z方向看图1B中的点划线B1-B2所示的部分的截面图。
存储单元100包括配置在衬底(未图示)上方的多个绝缘体101。多个绝缘体101从衬底一侧依次被层叠。在本实施方式等中，以绝缘体101[i]表示第i(i为1以上的整数)绝缘体101。图1B示出配置在绝缘体101[i]上方的绝缘体101[i+1]，配置在绝缘体101[i+1]上方的绝缘体101[i+2]。此外，在绝缘体101[i]与绝缘体101[i+1]之间包括导电体102，在绝缘体101[i+1]与绝缘体101[i+2]之间包括导电体103。绝缘体101、导电体102以及导电体103在Y方向上延伸。
此外，存储单元100包括结构体130。结构体130沿着中心轴108在Z方向上延伸。结构体130具有柱状或筒状的形状。图1A至图3B所示的结构体130包括绝缘体111、导电体112、半导体113、半导体114、绝缘体115、半导体116、绝缘体117、导电体118等。图2A是省略了结构体130的记载的截面图。
此外，在本实施方式等中示出从Z方向看结构体130时的外周形状为圆形的情况，但是结构体130的外周形状也可以不局限于圆形。例如，可以为三角形或四角形等多边形。此外，结构体130的外周形状既可由曲线构成又可由曲线和直线的组合构成。此外，如图1A至图2B所示，结构体130具有在Z方向上延伸的侧面上的凹凸。
此外，存储单元100具有区域132。区域132是在存储单元100的制造过程中去除绝缘体101及导电体103的一部分而形成的区域。此外，半导体121、绝缘体122、绝缘体123以及导电体102等设置在区域132中。为了易于识别区域132，作为图2B示出省略了设置在区域132中的构成要素的截面图。
区域132设置在结构体130的周围。此外，当从垂直于Z方向的方向看区域132时，该区域132具有与结构体130的凹部重叠的区域135及与结构体130的凸部重叠的区域136(参照图2A及图2B)。此外，区域136包括隔着绝缘体101与结构体130重叠的区域及隔着导电体103与结构体130重叠的区域。
如上所述，结构体130具有柱状或筒状的形状。具体而言，导电体118沿中心轴108延伸在Z方向上，绝缘体117与导电体118相邻。此外，半导体116与绝缘体117相邻。此外，绝缘体115与半导体116相邻。此外，半导体114与绝缘体115相邻。加上，在结构体130的凸部，半导体113与半导体114相邻，导电体112与半导体113相邻，绝缘体111与导电体112相邻。
如图3A所示，在结构体130的凹部，绝缘体117、半导体116、绝缘体115以及半导体114围绕导电体118设置为同心状。此外，在结构体130的凹部，半导体114与半导体121相邻，半导体121与绝缘体122相邻。此外，延伸在Y方向上的导电体102与结构体130的凹部交叉。
结构体130中的与导电体102交叉的区域(重叠的区域)的导电体118、绝缘体117、半导体116、绝缘体115、半导体114、半导体121、绝缘体122以及导电体102用作晶体管WTr。也就是说，晶体管WTr形成在结构体130与导电体102的交叉部。
在存储单元100中，导电体102用作晶体管WTr的栅电极。由此，绝缘体122用作栅极绝缘体。此外，半导体121也可以用作栅极绝缘体。半导体114用作被形成沟道的半导体。此外，导电体118有时用作背栅电极。因此，绝缘体117、半导体116以及绝缘体115有时用作背栅极绝缘体。图3A也是从Z方向看晶体管WTr时的截面图。
此外，如图3B所示，在结构体130的凸部，绝缘体117、半导体116、绝缘体115、半导体114、半导体113、导电体112以及绝缘体111围绕导电体118设置为同心状。此外，延伸在Y方向上的导电体103与结构体130的凸部交叉。
结构体130中的与导电体103交叉的区域(重叠的区域)的导电体118、绝缘体117、半导体116、绝缘体115、半导体114、半导体113以及导电体112用作晶体管RTr。此外，导电体103、绝缘体111以及导电体112重叠的区域用作电容器Cs。也就是说，晶体管RTr及电容器Cs形成在结构体130与导电体103的交叉部。
在晶体管RTr中，导电体112用作晶体管RTr的栅电极。此外，半导体113及半导体114也有时用作晶体管RTr的栅电极。在晶体管RTr中，绝缘体115用作栅极绝缘层，半导体116用作被形成沟道的半导体。如上所述，导电体118有时用作背栅电极。由此，绝缘体117有时用作背栅极绝缘层。图3B也是从Z方向看晶体管RTr及电容器Cs时的截面图。
图4A是存储单元100的等效电路图。在图4A中，晶体管WTr的源极和漏极中的一个与导电体112电连接，源极和漏极中的另一个与晶体管RTr的栅极电连接。晶体管WTr的栅极与导电体102电连接。电容器Cs中的一个电极与晶体管RTr的栅极电连接，另一个电极与导电体103电连接。
在本说明书等中，晶体管RTr的栅极、晶体管WTr的源极和漏极中的另一个以及电容器Cs中的一个电极电连接的节点被称为节点ND。
半导体116的一部分用作晶体管RTr的沟道形成区域。此外，半导体116的另一部分用作晶体管RTr的源极或漏极。如图4A所示的晶体管RTr是具有背栅极的晶体管。在本实施方式中，导电体118的一部分用作晶体管RTr的背栅极。此外，导电体102的一部分用作晶体管WTr的栅极。此外，导电体103的一部分用作电容器Cs中的另一电极。此外，导电体112的一部分用作晶体管WTr的源极和漏极中的一个。
此外，如图4B所示，晶体管RTr也可以不具有背栅极。图4B相当于后述的存储单元100H的等效电路图。此外，如图4C所示，晶体管WTr也可以具有背栅极。图4C示出晶体管WTr的背栅极与导电体118电连接的电路结构例子，但是除了导电体118以外还可以设置与晶体管WTr的背栅极电连接的导电体。此外，还可以采用图5A或图5B所示的电路结构。
图6是包括四个存储单元100(存储单元100[1]至存储单元100[4])的存储器串200的截面图。图7是存储器串200的等效电路图。存储器串200具有四个存储单元100串联连接的结构。由此，存储器串200是与NAND型一样的存储装置。
此外，在等效电路图等中，为了明确示出晶体管为OS晶体管，有时对晶体管的电路符号添加“OS”。同样，为了明确示出晶体管为Si晶体管(被形成沟道的半导体层使用硅的晶体管)，有时对晶体管的电路符号添加“Si”。在图7中，晶体管WTr和晶体管RTr都是OS晶体管。
此外，图6所示的存储器串200具有9层的绝缘体101(绝缘体101[1]至绝缘体101[9])和4层的导电体102(导电体102[1]至导电体102[4])以及4层的导电体103(导电体103[1]至导电体103[4])。
此外，在图7中，存储单元100[1]所具有的晶体管WTr、晶体管RTr以及电容器Cs分别被记为晶体管WTr[1]、晶体管RTr[1]以及电容器Cs[1]。存储单元100[2]至存储单元100[4]所具有的晶体管WTr、晶体管RTr以及电容器Cs也同样。
此外，存储器串200所具有的存储单元100的个数不局限于4。当存储器串200所具有的存储单元100的个数为n时，n为2以上的整数即可。
此外，“多个存储单元100串联连接的结构”是指如下结构：存储单元100[k](k为1以上且n以下的整数)所包含的晶体管WTr[k]的漏极(或源极)与存储单元100[k+1]所包含的晶体管WTr[k+1]的源极(或漏极)电连接，并且存储单元100[k]所包含的晶体管RTr[k]的漏极(或源极)与存储单元100[k+1]所包含的晶体管RTr[k+1]的源极(或漏极)电连接。
晶体管WTr及晶体管RTr中的被形成沟道的半导体可以使用单晶半导体、多晶半导体、微晶半导体以及非晶半导体等中的一个或多个。作为半导体材料，例如可以使用硅或锗等。此外，也可以使用硅锗、碳化硅、砷化镓、氧化物半导体、氮化物半导体等化合物半导体。
此外，用于晶体管的半导体可以为叠层半导体。当半导体层具有叠层结构时，既可分别使用结晶状态不同的半导体，又可分别使用不同半导体材料。
尤其是，晶体管WTr优选为在被形成沟道的半导体层中使用金属氧化物之一的氧化物半导体的晶体管(也称为“OS晶体管”)。氧化物半导体的带隙为2eV以上，由此关态电流极少。通过使用OS晶体管作为晶体管WTr，可以长期储存写入在节点ND(也称为“存储节点“)中的电荷。在使用OS晶体管作为构成存储单元100的晶体管的情况下，该存储单元100可以被称为“OS存储器”。此外，包括该存储单元100的存储器串200也可以被称为“OS存储器”。
包括OS存储器的NAND型存储装置也被称为“OS NAND型”或“OS NAND型存储装置”。此外，具有多个OS存储器被层叠在Z方向上的结构的OS NAND型存储装置也被称为“3D OSNAND型”或“3D OS NAND型存储装置”。
此外，晶体管RTr也可以为在被形成沟道的半导体层中使用硅的晶体管(也称为“Si晶体管”)。晶体管RTr可以由Si晶体管形成，晶体管WTr可以由OS晶体管形成。图8是晶体管WTr和晶体管RTr分别使用OS晶体管和Si晶体管时的存储器串200的等效电路图。
OS存储器即使停止电力供给也可以在1年以上，甚至为10年以上的期间储存被写入的数据。由此，可以将OS存储器看作非易失性存储器。
此外，因为写入到OS存储器的电荷量长期不变，所以OS存储器不局限于2值(1位)而可以储存多值(多位)的数据。
此外，OS存储器采用将电荷通过OS晶体管写入到节点的方式，由此不需要现有的快闪存储器所需的高电压，可以实现高速写入工作。此外，OS存储器还不需要快闪存储器所需的数据改写之前的删除工作。此外，也不进行对浮动栅极或电荷俘获层的电荷注入以及从浮动栅极或电荷俘获层的电荷抽出，因此OS存储器在实质上可以无限地进行数据的写入及读出。与现有的快闪存储器相比，OS存储器的劣化更少且可以得到更高的可靠性。
此外，OS存储器不像磁电阻随机存储器(MRAM)或可变电阻式存储器(ReRAM)那样发生原子级的结构变化。因此，OS存储器具有比磁电阻随机存储器及可变电阻式存储器高的改写耐性。
此外，即使在高温环境下，OS晶体管的关态电流也几乎不增加。具体而言，即使在室温以上且200℃以下的环境温度下，关态电流也几乎不增加。此外，即使在高温环境下，OS晶体管的通态电流也不容易下降。包括OS存储器的存储装置即使在高温环境下也稳定地工作并具有高可靠性。此外，OS晶体管的源极与漏极间的绝缘耐压高。通过将OS晶体管用作构成半导体装置的晶体管，可以实现即使在高温环境下也稳定地工作并具有高可靠性的半导体装置。
此外，如图9所示，根据目的或用途等，晶体管WTr可以使用Si晶体管，晶体管RTr可以使用OS晶体管。此外，如图10所示，根据目的或用途等，晶体管WTr和晶体管RTr都可以使用Si晶体管。
像存储器串200那样，通过在Z方向上连续设置多个存储单元100，可以增加每单位面积的存储容量。
此外，为了增加使用存储单元100或存储器串200的半导体装置的存储容量，将多个存储单元100或多个存储器串200设置为交错形状(参照图11A)或格子状(参照图11B)即可。图11A和图11B是存储器串的俯视图。
表1示出由Si晶体管构成的3D NAND型存储装置和3D OS NAND型存储装置的对比。
[表1]
Figure BDA0002711958570000241
×：不好、〇：较好、◎：最好
[变形例]
接着，说明存储单元100的变形例子。以下说明的存储单元的变形例子可以与本说明书等所示的另一存储单元适当地组合。
图12A是存储单元100A的截面图。存储单元100A为存储单元100的变形例子。因此，在本实施方式等中，主要说明存储单元100A和存储单元100的不同点。
如图12A所示的存储单元100A所示，本发明的一个方式的存储单元也可以去除在从Z方向看时不与绝缘体101及/或导电体103重叠的区域中的半导体121、绝缘体122以及导电体102。因此，存储单元100A所具有的绝缘体123也可以包括与绝缘体101接触的区域、与导电体103接触的区域、与半导体121接触的区域、与绝缘体122接触的区域以及与导电体102接触的区域。
图12B是存储单元100B的截面图。存储单元100B为存储单元100A的变形例子。像存储单元100B那样，也可以省略半导体121的形成。在存储单元100B中，结构体130中的与导电体102交叉的区域(重叠的区域)的导电体118、绝缘体117、半导体116、绝缘体115、半导体114、绝缘体122以及导电体102用作晶体管WTr。通过不设置半导体121，可以简化制造工序，并可以提高存储装置的生产率。
图13A是存储单元100C的截面图。存储单元100C为存储单元100A的变形例子。像存储单元100C那样，也可以省略半导体113的形成，而采用导电体112与半导体114接触的结构。在存储单元100C中，结构体130中的与导电体103交叉的区域(重叠的区域)的导电体118、绝缘体117、半导体116、绝缘体115、半导体114以及导电体112用作晶体管RTr。通过不设置半导体113，可以简化制造工序，并可以提高存储装置的生产率。
图13B是存储单元100D的截面图。存储单元100D为存储单元100B的变形例子，也是存储单元100C的变形例子。像存储单元100D那样，也可以省略半导体113的形成，而采用导电体112与半导体114接触的结构。存储单元100D中的晶体管WTr具有与存储单元100B相同的结构。此外，存储单元100D中的晶体管RTr具有与存储单元100C相同的结构。通过不设置半导体113及半导体121，可以简化制造工序，并可以提高存储装置的生产率。
图14是存储单元100E的截面图。图14是存储单元100E[k]及与存储单元100E[k]相邻的存储单元100E[k+1]的截面图。存储单元100E为存储单元100A的变形例子。像存储单元100E那样，也可以省略绝缘体101的形成，而采用导电体103与半导体121接触的结构。通过不设置绝缘体101，可以简化制造工序，并可以提高存储装置的生产率。
图15是存储单元100F的截面图。图15是存储单元100F[k]及与存储单元100F[k]相邻的存储单元100F[k+1]的截面图。存储单元100F为存储单元100B的变形例子。像存储单元100F那样，也可以省略绝缘体101的形成，而采用导电体103与绝缘体122接触的结构。此外，像存储单元100D那样，也可以省略半导体113的形成。通过不设置绝缘体101及/或半导体113，可以简化制造工序，并可以提高存储装置的生产率。
图16A是存储单元100G的截面图。存储单元100G为存储单元100A的变形例子。像存储单元100G那样，也可以使用半导体114a及半导体114b的叠层作为半导体114。图16A示出设置有与绝缘体115接触的半导体114a及与半导体114a接触的半导体114b的例子。叠层不局限于两层，也可以为三层以上。此外，半导体116也可以为多个半导体的叠层。此外，半导体114由氧化物半导体的叠层形成时的组成等详细后述。
图16B是存储单元100H的截面图。存储单元100H为存储单元100A的变形例子。像存储单元100H那样，也可以不设置导电体118。在图16B中，使用绝缘体117代替导电体118。此外，也可以不设置导电体118而形成空洞。通过不设置导电体118，可以简化制造工序，并可以提高存储装置的生产率。
此外，在存储单元100H中，结构体130中的与导电体102交叉的区域(重叠的区域)的半导体116、绝缘体115、半导体114、半导体121、绝缘体122以及导电体102用作晶体管WTr。此外，结构体130中的与导电体103交叉的区域(重叠的区域)的半导体116、绝缘体115、半导体114、半导体113以及导电体112用作晶体管RTr。
图17A是存储单元100I的截面图。存储单元100I为存储单元100的变形例子。像存储单元100I那样，也可以不设置半导体121。通过不设置半导体121，可以简化制造工序，并可以提高存储装置的生产率。此外，存储单元100I也为存储单元100B的变形例子。存储单元100I中的晶体管WTr及晶体管RTr具有与存储单元100B相同的结构。
图17B是存储单元100J的截面图。存储单元100J为存储单元100的变形例子，也为存储单元100D的变形例子。像存储单元100J那样，也可以不设置半导体121及半导体113。通过不设置半导体121及半导体113，可以简化制造工序，并可以提高存储装置的生产率。此外，存储单元100J也为存储单元100I的变形例子。存储单元100J中的晶体管WTr及晶体管RTr具有与存储单元100D相同的结构。
图18A是存储单元100K的立体图。此外，图18B是存储单元100K的一部分的截面图。在图18A中，为了易于理解存储单元100K的内部结构，省略了存储单元100K的一部分。
存储单元100K为存储单元100G的变形例子。在存储单元100K中，不但像存储单元100G那样半导体114为半导体114a及半导体114b的叠层结构，而且半导体116也为半导体116a、半导体116b以及半导体116c的叠层结构。此外，半导体116由氧化物半导体的叠层形成时的组成等详细后述。
图18A和图18B示出设置有与绝缘体117接触的半导体116a、与半导体116a接触的半导体116b、与半导体116b接触的半导体116c以及与半导体116c接触的绝缘体115的例子。此外，绝缘体115也可以为多个绝缘体组合而成的叠层。此外，绝缘体115由多个绝缘体的叠层形成时的组合等详细后述。
存储单元100K具有半导体116a、半导体116b、半导体116c、绝缘体115、半导体114a、半导体114b、半导体121以及绝缘体122的叠层结构。该区域有可能起到超晶格的作用。此外，绝缘体122也可以为多个绝缘体组合而成的叠层。此外，绝缘体122由多个绝缘体的叠层形成时的组合等详细后述。
此外，在存储单元100K中，导电体102为导电体102f及导电体102s的叠层。在图18A和图18B中，设置有与绝缘体122接触的导电体102f、与导电体102f接触的导电体102s。此外，导电体102具有叠层结构时的构成等详细后述。
图19A是存储单元100L的立体图。此外，图19B是示出存储单元100L的一部分的截面图。在图19A中，为了易于理解存储单元100L的内部结构，省略了存储单元100L的一部分。
存储单元100L为存储单元100的变形例子。因此，在本实施方式等中，主要说明存储单元100L和存储单元100的不同点。存储单元100L具有在存储单元100中省略了半导体113及半导体114的结构。通过不设置半导体113及半导体114，可以简化制造工序，并可以提高存储装置的生产率。
在存储单元100L中，半导体121的一部分用作晶体管WTr的沟道形成区域。因此，用于存储单元100L的半导体121可以使用与存储单元100中的半导体114或存储单元100G中的半导体114b相同的材料。
图20A是存储单元100M的截面图。此外，图20B是存储单元100N的截面图。存储单元100M和存储单元100N都是存储单元100A的变形例子。因此，在本实施方式等中，主要说明存储单元100M及存储单元100N与存储单元100A的不同点。
存储单元100M具有在存储单元100A中省略了半导体113及半导体114的结构。存储单元100N具有在存储单元100A中省略了半导体114的结构。通过不设置半导体113及/或半导体114，可以简化制造工序，并可以提高存储装置的生产率。
此外，存储单元100M及存储单元100N也为存储单元100L的变形例子。因此，在存储单元100M及存储单元100N中，半导体121的一部分也用作晶体管WTr的沟道形成区域。用于存储单元100M或存储单元100N的半导体121也可以使用与存储单元100中的半导体114或存储单元100G中的半导体114b相同的材料。
图21是存储单元100P的截面图。图22A是从Z方向看图21中的点划线C1-C2所示的部分的截面图。图22B是从Z方向看图21中的点划线D1-D2所示的部分的截面图。存储单元100P为存储单元100的变形例子。因此，在本实施方式等中，主要说明存储单元100P和存储单元100的不同点。
存储单元100P具有沿着穿过存储单元100的中心且导电体102及导电体103延伸的方向截断存储单元100、导电体102及导电体103等的结构。在本实施方式等中，在被截断的区域中设置有绝缘体124，但是根据需要设置绝缘体124即可。
绝缘体101、导电体102、导电体103、半导体121、绝缘体122及结构体130分别被分割成绝缘体101a(未图示)和绝缘体101b(未图示)、导电体102a和导电体102b、导电体103a和导电体103b、半导体121a和半导体121b、绝缘体122a和绝缘体122b、结构体130a和结构体130b。
包括在结构体130中的绝缘体111、导电体112、半导体113、半导体114、绝缘体115、半导体116、绝缘体117及导电体118分别被分割成绝缘体111a和绝缘体111b、导电体112a和导电体112b、半导体113a和半导体113b、半导体114a和半导体114b、绝缘体115a和绝缘体115b、半导体116a和半导体116b、绝缘体117a和绝缘体117b、导电体118a和导电体118b。
因此，结构体130a包括绝缘体111a、导电体112a、半导体113a、半导体114a、绝缘体115a、半导体116a、绝缘体117a及导电体118a。此外，结构体130b包括绝缘体111b、导电体112b、半导体113b、半导体114b、绝缘体115b、半导体116b、绝缘体117b及导电体118b。
此外，存储单元100P被分割成存储单元100Pa和存储单元100Pb。因此，可以说存储单元100P包括用作存储单元100Pa的区域和用作存储单元100Pb的区域。存储单元100Pa包括结构体130a等，而存储单元100Pb包括结构体130b等。
由此，在存储单元100P中，晶体管RTr、晶体管WTr及电容器Cs分别被分割成晶体管RTrA和晶体管RTrB、晶体管WTrA和晶体管WTrB、电容器CsA和电容器CsB。晶体管RTrA、晶体管WTrA及电容器CsA包括在存储单元100Pa中。晶体管RTrB、晶体管WTrB及电容器CsB包括在存储单元100Pb中。
导电体112a、半导体113a、半导体114a、绝缘体115a、半导体116a、绝缘体117a及导电体118a重叠的区域用作晶体管RTrA。导电体112b、半导体113b、半导体114b、绝缘体115b、半导体116b、绝缘体117b及导电体118b重叠的区域用作晶体管RTrB。导电体103a、绝缘体111a及导电体112a重叠的区域用作电容器CsA。导电体103b、绝缘体111b及导电体112b重叠的区域用作电容器CsB。导电体102a、导电体112a、半导体121a、半导体114a、绝缘体115a、半导体116a、绝缘体117a及导电体118a重叠的区域用作晶体管WTrA。导电体102b、导电体112b、半导体121b、半导体114b、绝缘体115b、半导体116b、绝缘体117b及导电体118b重叠的区域用作晶体管WTrB。
像存储单元100P那样，通过分割存储单元100，可以提高存储密度(每单位面积的存储容量)。由此，可以增加包括存储单元100的半导体装置的存储容量。存储单元100A至存储单元100N等也可以与存储单元100P同样分割存储单元。
此外，也可以沿X方向分割存储单元(参照图23A)。在沿X方向分开存储单元的情况下，绝缘体124不完全横穿导电体102及导电体103即可。
此外，也可以沿从Z方向看时的倾斜方向(与X方向及Y方向交叉的方向)分割存储单元(参照图23B)。在沿倾斜方向分割存储单元的情况下，绝缘体124不完全横穿导电体102及导电体103即可。
存储单元的分割数不局限于2。例如，如图24A所示，存储单元也可以被分割成3个。图24A示出以Y型的绝缘体124为界线将结构体130、半导体121、绝缘体122分割成结构体130a、结构体130b、结构体130c、半导体121a、半导体121b、半导体121c、绝缘体122a、绝缘体122b及绝缘体122c的状态。
此外，如图24B所示，从Z方向看时的绝缘体124的形状也可以具有弯曲部。
此外，如图25A所示，存储单元的分割数也可以为4。图25A示出以十字形的绝缘体124为界线将结构体130、半导体121、绝缘体122分割成结构体130a、结构体130b、结构体130c、结构体130d、半导体121a、半导体121b、半导体121c、半导体121d、绝缘体122a、绝缘体122b、绝缘体122c及绝缘体122d的状态。
此外，如图25B所示，绝缘体124不完全横穿导电体102a及导电体102b即可。同样，绝缘体124不完全横穿导电体103a及导电体103b即可。
此外，如图11A和图11B所示，在设置多个存储单元100或多个存储器串200的情况下，如图26所示，用来分割存储单元100或存储器串200的绝缘体124的形状可以根据每个存储单元100或存储器串200而不同。此外，也可以共同使用绝缘体124分割不同的存储单元100或存储器串200。
[存储单元的构成材料]
以下说明可用于存储单元100等的构成材料。
[衬底]
存储单元100及存储器串200可以设置在衬底上。作为衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。此外，作为半导体衬底，例如可以举出以硅或锗等为材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌、氧化镓或氮化镓(GaN)等构成的化合物半导体衬底。并且，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。此外，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻元件、开关元件、发光元件、存储元件等。
[绝缘体]
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
在本说明书等中，“氧氮化物”是指含氧量多于含氮量的材料。例如，“氧氮化硅”是指含氧量多于含氮量的硅材料。此外，在本说明书等中，“氮氧化物”是指含氮量多于含氧量的材料。例如，“氮氧化铝”是指含氮量多于含氧量的铝材料。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过使具有抑制氢等杂质及氧的透过的功能的绝缘体围绕OS晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮化铝、氮氧化硅、氮化硅等金属氮化物。
此外，在使用氧化物半导体作为半导体116、半导体114、半导体113及/或半导体121的情况下，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于半导体114及/或半导体116的结构，可以填补半导体114及/或半导体116所包含的氧空位。
此外，作为绝缘体，既可使用由上述材料形成的一个绝缘层，又可使用由上述材料形成的多个绝缘层的叠层。
例如，在设置接触于导电体的绝缘体的情况下，该绝缘体优选使用具有抑制透过氧的功能的绝缘体，以防止导电体的氧化。例如，作为该绝缘体，优选使用氧化铪、氧化铝或氮化硅等。
此外，在设置接触于导电体的叠层绝缘体的情况下，接触于导电体的绝缘体优选使用具有抑制透过氧的功能的绝缘体。例如，可以使用氧化铪形成接触于导电体的绝缘体，并使用氧氮化硅形成接触于该绝缘体的绝缘体。
[导电体]
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
此外，作为导电体，既可使用由上述材料形成的一个导电层，又可使用由上述材料形成的多个导电层的叠层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将作为金属氧化物之一的氧化物半导体用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用包含含在被形成沟道的氧化物半导体中的金属元素及氧的导电材料。此外，也可以使用包含上述金属元素及氮的导电材料。例如，可以使用氮化钛、氮化钽等包含氮的导电材料。此外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。通过使用上述材料，有时可以俘获形成有沟道的氧化物半导体所包含的氢。或者，有时可以俘获从外方的绝缘体等混入的氢。
[氧化物半导体]
作为半导体116、半导体114、半导体113及/或半导体121，优选使用被用作半导体的氧化物半导体(氧化物半导体)。尤其是，半导体114优选使用氧化物半导体。下面，对可用于存储单元100的氧化物半导体进行说明。
氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
在此考虑氧化物半导体为包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等中的一个或多个。作为可以应用于元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁、钴等。注意，作为元素M有时也可以组合多个上述元素。
[结晶结构的分类]
首先，对氧化物半导体中的结晶结构的分类参照图27A进行说明。图27A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图27A所示，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)。此外，在“Crystalline”的分类中不包含single crystal(单晶)、poly crystal(多晶)及completely amorphous。此外，在“Crystal”中包含singlecrystal及poly crystal。
此外，图27A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新颖的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”或在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图27B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将通过图27B所示的GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图27B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图27B所示的CAAC-IGZO膜的厚度为500nm。
如图27B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图27B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图27C示出CAAC-IGZO膜的衍射图案。图27C是将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图27C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图27C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
[氧化物半导体的结构]
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图27A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS(C Axis Aligned CrystallineOxide Semiconductor)及nc-OS(nanocrystalline Oxide Semiconductor)。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向、或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物中，CAAC-OS有包括含有层叠有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变，即a-b面方向上的氧原子的排列的低密度或因金属原子被取代而使原子间的键合距离产生变化。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及可靠性良好。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子射线)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-likeOS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
[氧化物半导体的结构]
接着，说明上述的CAC-OS的详细内容。此外，说明CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX分析图像(EDX-mapping)，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制导通/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现高通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<包括氧化物半导体的晶体管>
在此，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
此外，优选将载流子浓度低的氧化物导体用于晶体管的沟道形成区域。例如，氧化物半导体的沟道形成区域中的载流子浓度优选为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更进一步优选低于1×1013cm-3，还进一步优选低于1×1012cm-3。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征的氧化物半导体”。此外，有时将高纯度本征或实质上高纯度本征称为“i型”或“实质上i型”。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体的沟道形成区域中的硅或碳的浓度、氧化物半导体的与沟道形成区域的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体的沟道形成区域中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。或者，在氧化物半导体包含氮时，有时形成陷阱能级。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体的沟道形成区域中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体的沟道形成区域中的氢。具体而言，在氧化物半导体的沟道形成区域中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于5×1019atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
[其他半导体材料]
可以用于半导体116、半导体114、半导体113及/或半导体121的半导体材料不局限于上述氧化物半导体。作为半导体116、半导体114、半导体113及/或半导体121，也可以使用具有带隙的半导体材料(不是零带隙半导体的半导体材料)。例如，可以将硅等单个元素的半导体、砷化镓等化合物半导体、被用作半导体的层状物质(也称为原子层物质、二维材料等)等用于半导体材料。特别是，优选将被用作半导体的层状物质用于半导体材料。
在此，在本说明书等中，层状物质是具有层状结晶结构的材料群的总称。层状结晶结构是由共价键或离子键形成的层通过如范德华力那样的比共价键或离子键弱的键合层叠的结构。层状物质在每单位层中具有高导电性，即，具有高二维导电性。通过将被用作半导体并具有高二维导电性的材料用于沟道形成区域，可以提供通态电流大的晶体管。
作为层状物质，有石墨烯、硅烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是属于第16族的元素的总称，其中包括氧、硫、硒、碲、钋、鉝。此外，作为硫族化物，可以举出过渡金属硫族化物、第13族硫族化物等。
作为用于本发明的一个方式的半导体装置的半导体材料，例如优选使用被用作半导体的过渡金属硫族化物。具体而言，可以举出硫化钼(典型的是MoS2)、硒化钼(典型的是MoSe2)、碲化钼(典型的是MoTe2)、硫化钨(典型的是WS2)、硒化钨(典型的是WSe2)、碲化钨(典型的是WTe2)、硫化铪(典型的是HfS2)、硒化铪(典型的是HfSe2)、硫化锆(典型的是ZrS2)、硒化锆(典型的是ZrSe2)等。
[成膜方法]
当形成导电体、绝缘体、半导体时，可以使用溅射法、CVD法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或原子层沉积(ALD：Atomic Layer Deposition)法等。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma EnhancedCVD，也称为化学气相沉积)法、利用热量的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根据使用的源气体分类为金属CVD(MCVD：Metal CVD，也称为有机金属化学气相沉积)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。此外，因为在热CVD法中不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。此外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
此外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。此外，在利用ALD法的成膜时不产生等离子体损伤，所以能够得到缺陷较少的膜。
不同于从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的形成方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于形成覆盖纵横比高的开口部的表面的膜。但是，ALD法的成膜速度比较慢，所以有时优选与成膜速度快的CVD法等其他成膜方法组合而使用。
CVD法或ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法或ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率
此外，以如下方法进行利用ALD法的成膜：将处理室内的压力设定为大气压或减压，将用来反应的源气体依次引入处理室，并且按该顺序反复地引入气体。例如，通过切换各开关阀(也称为高速阀)来将两种以上的源气体依次供应到处理室内，为了防止多种源气体混合，在引入第一源气体的同时或之后引入惰性气体(氩或氮等)等，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体时，惰性气体被用作载流子气体，此外，可以在引入第二源气体的同时引入惰性气体。此外，也可以不引入惰性气体而通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体附着到衬底表面形成第一较薄的层，之后引入的第二源气体与该第一层起反应，由此第二较薄的层层叠在第一较薄的层上而形成薄膜。通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据按顺序反复引入气体的次数来进行调节，因此，ALD法可以准确地调节厚度而适用于制造微型FET。
利用MOCVD法或ALD法等热CVD法可以形成金属膜、半导体膜、无机绝缘膜等各种膜，例如，当形成In-Ga-Zn-O膜时，可以使用三甲基铟(In(CH3)3)、三甲基镓(Ga(CH3)3)及二甲基锌(Zn(CH3)2)。此外，不局限于上述组合，也可以使用三乙基镓(Ga(C2H5)3)代替三甲基镓，并使用二乙基锌(Zn(C2H5)2)代替二甲基锌。
例如，在使用利用ALD法的沉积装置形成氧化铪膜时，使用如下两种气体：通过使包含溶剂和铪前体化合物的液体(铪醇盐、四二甲基酰胺铪(TDMAH，Hf[N(CH3)2]4)等铪酰胺)气化而得到的源气体；以及用作氧化剂的臭氧(O3)。此外，作为其他材料有四(乙基甲基酰胺)铪等。
例如，在使用利用ALD法的沉积装置形成氧化铝膜时，使用如下两种气体：通过使包含溶剂和铝前体化合物的液体(三甲基铝(TMA、Al(CH3)3)等)气化而得到的源气体；以及用作氧化剂的H2O。此外，作为其他材料有三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮酸)等。
例如，在使用利用ALD法的沉积装置形成氧化硅膜时，使六氯乙硅烷附着在被成膜面上，供应氧化气体(O2、一氧化二氮)的自由基使其与附着物起反应。
例如，在使用利用ALD法的沉积装置形成钨膜时，依次反复引入WF6气体和B2H6气体形成初始钨膜，然后依次反复引入WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用利用ALD法的沉积装置形成氧化物半导体膜如In-Ga-Zn-O膜时，依次反复引入In(CH3)3气体和O3气体形成In-O层，然后依次反复引入Ga(CH3)3气体和O3气体形成GaO层，之后依次反复引入Zn(CH3)2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以使用这些气体来形成混合氧化物层如In-Ga-O层、In-Zn-O层、Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。此外，也可以使用In(C2H5)3气体代替In(CH3)3气体。此外，也可以使用Ga(C2H5)3气体代替Ga(CH3)3气体。此外，也可以使用Zn(C2H5)2代替Zn(CH3)2气体。
<存储装置的制造方法例子>
以下说明存储单元100的制造方法例子。
首先，制造图28A所示的叠层体140。叠层体140包括绝缘体101、牺牲层141以及导电体103。绝缘体101[i]配置在衬底(未图示)的上方，牺牲层141配置在绝缘体101[i]上，绝缘体101[i+1]配置在牺牲层141上，导电体103配置在绝缘体101[i+1]上，并且绝缘体101[i+2]配置在导电体103上。
作为牺牲层141可以使用各种材料。例如，可以使用氮化硅、氧化硅、氧化铝等绝缘体。此外，可以使用硅、镓、锗等半导体。此外，可以使用铝、铜、钛、钨、钽等导电体。此外，可以使用丙烯酸树脂、聚酰亚胺树脂、酚醛树脂、环氧树脂等有机材料。换言之，因为牺牲层是之后被去除的，所以作为牺牲层141使用在之后进行蚀刻处理时相对于在其他部分中使用的材料得到蚀刻选择比的材料。
作为绝缘体101，优选使用减少了水或氢等杂质浓度的材料。例如，在热脱附谱分析法(TDS(Thermal Desorption Spectroscopy))中，50℃以上且500℃以下的范围内，将绝缘体101的每单位面积的氢分子的脱离量为2×1015molecules/cm2以下，优选为1×1015molecules/cm2以下，更优选为5×1014molecules/cm2以下，即可。此外，绝缘体101可以使用以加热释放氧的绝缘体。但是，可用于绝缘体101的材料不局限于上面的记载。
此外，绝缘体101可以具有多个绝缘体的叠层结构。例如，绝缘体101可以具有氧化铪和氧氮化硅的叠层。在构成绝缘体101的多个绝缘体中，与导电体103接触的绝缘体优选使用上述具有抑制透过氧的功能的绝缘体。
接着，在叠层体140上形成抗蚀剂掩模，并以抗蚀剂掩模为掩模进行蚀刻处理，由此去除绝缘体101、导电体103及牺牲层141的一部分，以在叠层体140中形成开口131(参照图28B)。
例如，抗蚀剂掩模可以适当地使用光刻(lithography)法、印刷法、喷墨法等来形成。当通过喷墨方法形成抗蚀剂掩模时不使用光掩模，因此有时能够减少制造成本。此外，当进行蚀刻处理时，既可以使用干蚀刻法又可以使用湿蚀刻法，也可以使用该两种方法。利用干蚀刻法的加工适合于微细加工。
此外，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。
隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。此外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时不需要掩模。此外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电膜上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。
作为用来使用干蚀刻法进行蚀刻处理的干蚀刻装置，例如可以使用包括平行平板型电极的电容耦合型等离子体(CCP:Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个供应高频功率的结构。或者，也可以采用对平行平板型电极中的一个供应不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个供应频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个供应频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP:Inductively Coupled Plasma)蚀刻装置等。
接着，沿开口131的侧面形成绝缘体111(参照图29A)。在开口131内露出的绝缘体101、导电体103及牺牲层141都被绝缘体111覆盖。
此外，绝缘体111可以具有多个绝缘体的叠层结构。在构成绝缘体111的多个绝缘体中，与导电体103及/或导电体112接触的绝缘体优选使用上述具有抑制透过氧的功能的绝缘体。例如，绝缘体111可以具有氧化铪和氧氮化硅的叠层。绝缘体111例如也可以具有在两层的氧氮化硅之间夹有氧化铪的三层结构。此外，绝缘体111例如也可以具有在两层的氧化铪之间夹有氧氮化硅的三层结构。
接着，沿绝缘体111的表面形成导电体112(参照图29B)。导电体112在之后的工序中被加工，由此用作晶体管WTr及/或晶体管RTr的源极及/或漏极，用作晶体管RTr的栅极，并用作电容器Cs中的一个电极。
导电体112优选使用导电率高的材料。作为导电体112例如优选使用包含钽的氮化物、包含钛的氮化物、包含钼的氮化物、包含钨的氮化物、包含钽及铝的氮化物、包含钛及铝的氮化物等。在本发明的一个方式中，尤其优选采用包含钽的氮化物。此外，例如也可以使用氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。这些材料是不容易氧化的导电材料或者即使吸收氧也维持导电性的材料，所以是优选的。
尤其是在使用氧化物半导体作为半导体的情况下，作为导电体112，例如优选使用具有抑制水或氢等杂质等透过的功能的导电材料。在此情况下，导电体112优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。
例如，在导电体112具有多个层的叠层的情况下，可以在绝缘体111一侧的层中使用具有抑制水或氢等杂质等透过的功能的导电材料，并在半导体113一侧的层中使用不容易氧化的导电材料或即使吸收氧也保持导电性的材料。
接着，沿导电体112的表面形成半导体113(参照图30A)。在本实施方式中，作为半导体113，使用具有In：Ga：Zn＝1：3：4[原子个数比]或近似的组成的氧化物半导体。注意，“近似的组成”包括所希望的原子个数比的±30％的范围。
此外，作为用于半导体113的半导体材料，例如可以使用具有In:Ga:Zn＝1:3:4、In:Ga:Zn＝1:3:2或In:Ga:Zn＝1:1:1的组成及近似的组成的金属氧化物。
接着，沿半导体113的表面形成半导体114(参照图30B)。在本实施方式中，作为半导体114，使用具有In:Ga:Zn＝4:2:3[原子个数比]或近似的组成的氧化物半导体。
此外，作为用于半导体114的半导体材料，例如可以使用具有In:Ga:Zn＝4:2:3至4.1、In:Ga:Zn＝1:1:1、In:Ga:Zn＝5:1:6、In:Ga:Zn＝5:1:3或In:Ga:Zn＝10:1:3及近似的组成的金属氧化物。此外，作为用于半导体114的半导体材料，也可以使用具有In:Zn＝5:1、或In:Zn＝10:1及近似的组成的金属氧化物。此外，半导体114也可以使用氧化铟。
作为用于之后形成的半导体121的半导体材料，例如也可以使用具有In：Ga：Zn＝1：3：4、In：Ga：Zn＝1：3：2或In：Ga：Zn＝1：1：1的组成及近似的组成的金属氧化物。
在使用氧化物半导体作为半导体121及半导体114的情况下，半导体121及半导体114优选包含同一金属元素。还优选包含多个同一金属元素。再加上，半导体121及半导体114优选包含多个同一金属元素，且该多个金属元素的原子个数比不相同。
例如，在半导体121及半导体114使用包含铟、元素M及锌的In-M-Zn氧化物的情况下，半导体121所包含的金属元素中的元素M的原子个数比优选大于半导体114所包含的金属元素中的元素M的原子个数比。此外，半导体121中的相对于In的元素M的原子个数比优选大于半导体114中的相对于In的元素M的原子个数比。此外，半导体114中的相对于元素M的In的原子个数比优选大于半导体121中的相对于元素M的In的原子个数比。
优选的是，使半导体121的导带底的能量高于半导体114的导带底的能量。换言之，半导体121的电子亲和势优选小于半导体114的电子亲和势。
在此，在半导体121与半导体114的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为半导体121与半导体114的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在半导体121与半导体114的界面的混合层的缺陷态密度。
具体而言，通过使半导体121与半导体114除了氧之外包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在半导体114为In-Ga-Zn氧化物的情况下，作为半导体121优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为半导体114。通过使半导体121具有上述结构，可以降低半导体121与半导体114的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管WTr的通态电流。
此外，通过设置半导体121，可以抑制从半导体121一侧向半导体114的杂质扩散。半导体121的厚度为1nm以上且10nm以下或者1nm以上且5nm以下即可。
此外，像图16A所示的存储单元100G那样，在半导体114为半导体114a及半导体114b的叠层的情况下，半导体114b具有与上述半导体114相同的结构，半导体114a具有与上述半导体121相同的结构即可。
例如，作为半导体114a，也可以使用具有In:Ga:Zn＝1:3:4[原子个数比]或近似的组成的氧化物半导体。半导体114a的厚度为1nm以上且10nm以下或者1nm以上且5nm以下即可。此外，例如，作为半导体114b，也可以使用具有In:Ga:Zn＝4:2:3[原子个数比]或近似的组成的氧化物半导体。如上所述，作为半导体114b，也可以使用具有In:Ga:Zn＝5:1:3[原子个数比]或近似的组成的氧化物半导体。半导体114b的厚度为5nm以上且20nm以下或者5nm以上且15nm以下即可。
通过采用上述结构，在半导体121与半导体114b的接合部及半导体114b与半导体114a的接合部，导带底的能级平缓地变化。此外，可以在半导体121与半导体114b的界面及半导体114b与半导体114a的界面形成缺陷态密度低的混合层。
通过以夹持半导体114b的方式设置半导体121及半导体114a，可以减少界面散射对载流子传导带来的影响，从而可以提高晶体管的通态电流。
此外，通过设置半导体114a，可以抑制从半导体114a一侧向半导体114b的杂质扩散。
此外，在存储单元的制造工序中，加热处理优选在半导体114的表面露出的状态下进行。该加热处理例如优选以100℃以上且600℃以下，更优选以350℃以上且550℃以下进行。加热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，加热处理优选在氧气氛下进行。由此，对半导体114供应氧，从而可以减少氧空位(Vo)。加热处理也可以在减压状态下进行。此外，也可以在氮气体或惰性气体的气氛下进行加热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。此外，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理，然后连续地在氮气体或惰性气体的气氛下进行加热处理。
此外，通过对半导体114进行供应氧的处理(加氧化处理)，可以使所供应的氧填补半导体114中的氧空位，换言之可以促进“Vo+O→null”的反应。再者，半导体114中残留的氢与被供给的氧发生反应而可以将氢以H2O的形态去除(脱水化)。由此，可以抑制残留在半导体114中的氢与氧空位再结合而形成VoH。
此外，通过在含氧气氛下进行微波处理，可以进行加氧化处理。在此情况下，对半导体114照射微波、RF等高频、氧等离子体、氧自由基等。微波处理例如优选使用包括用微波产生高密度等离子体的电源的微波处理装置。此外，微波处理装置也可以包括对衬底一侧施加RF的电源。通过使用高密度等离子体，可以生成高密度的氧自由基。此外，通过对衬底(未图示)一侧施加RF，可以将由高密度等离子体生成的氧离子高效地导入到开口131内。此外，上述微波处理优选在减压下进行，压力为60Pa以上，优选为133Pa以上，更优选为200Pa以上，进一步优选为400Pa以上即可。以50％以下的氧流量比O2/(O2+Ar)，优选以10％以上30％以下的氧流量比进行。此外，处理温度为750℃以下，优选为500℃以下，例如400℃左右即可。此外，也可以在进行微波处理之后以不暴露于空气的方式连续进行加热处理。
通过等离子体、微波等的作用，可以使半导体114的VoH分开来从半导体114去除氢H。换言之，在半导体114中发生“VoH→H+Vo”、“Vo+O→null”的反应而降低包含在半导体114的氢浓度。因此，可以减少半导体114中的氧空位及VoH而降低载流子浓度。
接着，沿半导体114的表面形成绝缘体115(参照图31A)。在使用氧化物半导体作为半导体114的情况下，作为绝缘体115可以适当地使用氧化硅、氧氮化硅等。通过以与半导体114接触的方式设置包含氧的绝缘体，可以降低半导体114中的氧空位，由此可以提高晶体管的可靠性。
具体而言，作为绝缘体115优选使用通过加热使一部分氧脱离的氧化物材料，即具有过剩氧区域的绝缘体材料。通过加热使氧脱离的氧化物是指在TDS分析中的氧分子的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化膜。进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。绝缘体115的厚度为3nm以上且15nm以下或者3nm以上且10nm以下即可。
此外，也可以在形成绝缘体115之后进行上述加氧化处理。
在使用氧化物半导体作为半导体116及半导体114的情况下，绝缘体115优选为具有包含通过加热脱离的氧的区域的绝缘体。此外，绝缘体115也可以具有多个绝缘体的叠层结构。例如，在使用氧化物半导体作为半导体116及半导体114的情况下，绝缘体115也可以具有氧化硅或氧氮化硅、氧化铪或氧化铝以及氧化硅或氧氮化硅的三层结构。也就是说，也可以具有由两层的氧化硅或氧氮化硅夹持一层氧化铪或氧化铝的结构。此外，绝缘体115既可具有两层的叠层结构又可具有四层以上的叠层结构。
接着，沿绝缘体115的表面形成半导体116(参照图31B)。在本实施方式中，作为半导体116，使用具有In:Ga:Zn＝4:2:3[原子个数比]或近似的组成的氧化物半导体。
此外，作为用于半导体116的半导体材料，例如可以使用具有In:Ga:Zn＝4:2:3至4.1、In:Ga:Zn＝1:1:1、In:Ga:Zn＝5:1:6、In:Ga:Zn＝5:1:3或In:Ga:Zn＝10:1:3及近似的组成的金属氧化物。此外，作为用于半导体116的半导体材料，也可以使用具有In:Zn＝5:1、或In:Zn＝10:1及近似的组成的金属氧化物。此外，半导体116也可以使用氧化铟。
在使用氧化物半导体作为半导体116的情况下，也可以在形成半导体116之后进行加氧化处理。
在使用Si晶体管作为晶体管RTr的情况下，可以使用硅形成半导体116。
此外，像图18A和图18B所示的存储单元100K那样，在半导体116为半导体116a、半导体116b及半导体116c的叠层的情况下，半导体116a及半导体116c具有与上述半导体114a相同的结构，半导体116b具有与上述半导体114b相同的结构即可。
接着，沿半导体116的表面形成绝缘体117(参照图32A)。绝缘体117可以以与绝缘体115同样的材料及方法形成。此外，也可以在形成绝缘体117之后进行加氧化处理。
绝缘体117也可以具有多个绝缘体的叠层结构。在使用氧化物半导体作为半导体116的情况下，在构成绝缘体117的多个绝缘体中，与半导体116接触的绝缘体优选使用具有包含通过加热脱离的氧的区域的绝缘体。此外，与导电体118接触的绝缘体优选使用上述具有抑制透过氧的功能的绝缘体。例如，在构成绝缘体117的多个绝缘体中，与半导体116接触的绝缘体可以使用氧化硅或氧氮化硅。此外，在构成绝缘体117的多个绝缘体中，与导电体118接触的绝缘体可以使用氧化铪或氧化铝。
此外，例如，绝缘体117也可以具有氧化硅或氧氮化硅、氧化铝以及氮化硅的叠层。此外，在绝缘体117使用氮化硅的情况下，优选使用氢含量少的氮化硅。
接着，在形成绝缘体117之后形成导电体118(参照图32B)。在本实施方式中，使用钨作为导电体118。导电体118也可以具有多个导电体的叠层结构。在构成导电体118的多个导电体中，与绝缘体117接触的导电体优选使用不容易氧化的导电材料。例如，在导电体118中，与绝缘体117接触的导电体可以使用氮化钛。例如，导电体118可以具有氮化钛和钨的叠层。
绝缘体111、导电体112、半导体113、半导体114(半导体114a、半导体114b)、绝缘体115、半导体116(半导体116a、半导体116b、半导体116c)、绝缘体117及导电体118可以通过CVD法(MOCVD法等)或ALD法等连续形成。
经上述步骤，在开口131内形成结构体130a。接着，在从Z方向看时不与结构体130a重叠的区域中去除叠层体140的一部分，以形成区域132(参照图33A)。区域132可以使用与开口131相同的方法而形成。
接着，去除牺牲层141(参照图33B)。当去除牺牲层141时，可以使用干蚀刻法和湿蚀刻法中的一种或两种。
接着，去除与牺牲层141被去除了的区域重叠的绝缘体111、导电体112及半导体113，以暴露半导体114的一部分(参照图34A)。当去除绝缘体111、导电体112及半导体113时，可以使用干蚀刻法和湿蚀刻法中的一种或两种。此外，可以根据被去除的材料种类适当地改变蚀刻方法及蚀刻条件。此外，也可以连续进行牺牲层141的去除及绝缘体111、导电体112及半导体113的去除。此外，也可以连续进行区域132的形成至半导体113的去除。如此，形成结构体130。
然后，也可以进行加氧化处理。例如，也可以在包含氧10的气氛下进行微波处理。此时，从区域132供应氧10，但是也可以经图34B所示的端子取出部供应氧10。此外，图34B是端子取出部附近的叠层体140的立体图。
接着，沿因形成区域132而露出的绝缘体101、导电体103、绝缘体111、导电体112、半导体113及半导体114的表面形成半导体121(参照图35A)。此外，也可以在形成半导体121之后进行加氧化处理。
接着，沿半导体121的表面形成绝缘体122(参照图35A)。此外，也可以在形成绝缘体122之后进行加氧化处理。绝缘体122可以以与绝缘体115同样的材料形成。
此外，绝缘体122也可以具有多个绝缘体的叠层结构。在使用氧化物半导体作为半导体121的情况下，在构成绝缘体122的多个绝缘体中，与半导体121接触的绝缘体优选使用上述具有包含通过加热脱离的氧的区域的绝缘体。此外，与导电体102接触的绝缘体优选使用上述具有抑制透过氧的功能的绝缘体。例如，在构成绝缘体122的多个绝缘体中，与半导体121接触的绝缘体可以使用氧化硅或氧氮化硅。此外，在构成绝缘体122的多个绝缘体中，与导电体102接触的绝缘体可以使用氧化铪。
此外，例如，绝缘体122也可以具有氧化硅或氧氮化硅、氧化铝以及氮化硅的叠层。此外，在绝缘体122使用氮化硅的情况下，优选使用氢含量少的氮化硅。
接着，沿绝缘体122的表面形成导电体102(参照图35B)。在本实施方式中，导电体102为单层，但是也可以为多个层的叠层。
例如，像图18A和图18B所示的存储单元100K那样，在导电体102为导电体102f及导电体102s的叠层的情况下，与绝缘体122接触的导电体102f优选使用不容易氧化的导电材料。例如，导电体102f使用氮化钛，导电体102s使用钨即可。
接着，去除导电体102的一部分，以暴露绝缘体122的一部分(参照图36A)。
接着，沿露出的绝缘体122的一部分及导电体102的表面形成绝缘体123(参照图36B)。作为绝缘体123，优选使用具有抑制水、氢等杂质等透过的功能的绝缘材料。例如，绝缘体123可以使用氧化铝等。
此外，绝缘体123可以具有多个绝缘体的叠层结构。例如，绝缘体123可以具有氧化铪和氧氮化硅的叠层。在构成绝缘体123的多个绝缘体中，与导电体102接触的绝缘体可以使用上述具有抑制透过氧的功能的绝缘体。
通过上述步骤，可以制造存储单元100。
此外，像图21至图22B等所示的存储单元100P那样，在将存储单元100分割成多个存储单元的情况下，之后形成用来将存储单元100分割成多个存储单元的狭缝(未图示)即可。在形成狭缝之后，也可以在该狭缝内设置绝缘体124。绝缘体124可以以与绝缘体123同样的材料形成。
本实施方式可以与其他实施方式等所示的结构适当地组合而实施。
实施方式2
在本实施方式中，参照附图说明包括多个存储器串200的半导体装置300的电路结构例子和工作方法例子。
<电路结构例子>
参照图37说明半导体装置300的电路结构。半导体装置300包括m个存储器串200。在本实施方式等中，以存储器串200[1]、存储器串200[m](m为1以上的整数)及存储器串200[j](j为1以上且m以下的整数)分别表示第一存储器串200、第m存储器串200及第j存储器串200。
此外，存储器串200包括n个存储单元100。图37示出具有图4A所示的电路结构的存储单元100，但是也可以使用具有图4B、图4C、图5A及图5B所示的电路结构的存储单元100。在本实施方式等中，以存储单元100[k,j]示出包括在第j存储器串200中的第k存储单元100。
图37所示的半导体装置300包括n个布线WWL、n个布线RWL、m个布线WBL、m个布线RBL以及m个布线BGL。在本实施方式等中，以布线WWL[k]及布线RWL[k]分别示出第k布线WWL及布线RWL。此外，以布线WBL[j]、布线RBL[j]及布线BGL[j]分别示出第j布线WBL、布线RBL及布线BGL。
布线WWL[1]与包括在存储单元100[1,1]至存储单元100[1,m]的每一个中的晶体管WTr的栅极(导电体102)电连接。布线WWL[k]与包括在存储单元100[k,1]至存储单元100[k,m]的每一个中的晶体管WTr的栅极(导电体102)电连接。布线WWL[n]与包括在存储单元100[n,1]至存储单元100[n,m]的每一个中的晶体管WTr的栅极(导电体102)电连接。
布线RWL[1]与包括在存储单元100[1,1]至存储单元100[1,m]的每一个中的电容器Cs电连接。布线RWL[k]与包括在存储单元100[k,1]至存储单元100[k,m]的每一个中的电容器Cs电连接。布线RWL[n]与包括在存储单元100[n,1]至存储单元100[n,m]的每一个中的电容器Cs电连接。布线RWL通过电容器Cs与晶体管RTr的栅极(导电体112)连接。
布线WBL[1]与包括在存储单元100[1,1]中的晶体管WTr的源极和漏极中的一个(导电体112)电连接。布线WBL[j]与包括在存储单元100[1,j]中的晶体管WTr的源极和漏极中的一个(导电体112)电连接。布线WBL[m]与包括在存储单元100[1,m]中的晶体管WTr的源极和漏极中的一个(导电体112)电连接。
布线RBL[1]与包括在存储单元100[1,1]中的晶体管RTr的源极和漏极中的一个(半导体116)电连接。布线RBL[j]与包括在存储单元100[1,j]中的晶体管RTr的源极和漏极中的一个(半导体116)电连接。布线RBL[m]与包括在存储单元100[1,m]中的晶体管RTr的源极和漏极中的一个(半导体116)电连接。
布线BGL[1]与包括在存储单元100[1,1]至存储单元100[n,1]的每一个中的晶体管RTr的背栅极(导电体118)电连接。布线BGL[j]与包括在存储单元100[1,j]至存储单元100[n,j]的每一个中的晶体管RTr的背栅极(导电体118)电连接。布线BGL[m]与包括在存储单元100[1,m]至存储单元100[n,m]的每一个中的晶体管RTr的背栅极(导电体118)电连接。
布线WWL用作写入字线，布线RWL用作读出字线，布线WBL用作写入位线，布线RBL用作读出位线。
此外，在图37所示的存储器串200[1]中，以节点N1[1]示出与存储单元100[1,1]所包括的晶体管RTr的源极和漏极中的另一个电连接的区域，以节点N2[1]示出与存储单元100[n,1]所包括的晶体管RTr的源极和漏极中的一个电连接的区域。同样，以节点N1[j]及节点N2[j]分别示出存储器串200[j]的节点N1及节点N2。此外，以节点N1[m]及节点N2[m]分别示出存储器串200[m]的节点N1及节点N2。
<工作方法例子>
接着，说明图37所示的半导体装置300的工作方法的一个例子。在本实施方式中，说明对存储器串200[1]所包括的存储单元100进行数据写入及数据读出的工作例子。
此外，在以下的说明中，“低电平电位(Low)”、“高电平电位(High)”不是指特定电位，而其具体电位有时根据每个布线而不同。例如，被施加到布线WWL的低电平电位及高电平电位分别可以与被施加到布线RWL的低电平电位及高电平电位不同。
此外，在本工作方法例子中，布线BGL预先被施加在晶体管RTr、晶体管WTr正常工作的范围的电位。
图38A是说明对存储器串200[1]写入数据的工作例子的时序图，图38B是说明从存储器串200[1]读出数据的工作例子的时序图。图38A和图38B的每个时序图示出布线WWL[1]、布线WWL[2]、布线WWL[n-1]、布线WWL[n]、布线RWL[1]、布线RWL[2]或布线RWL[n-1]、布线RWL[n]、节点N1[1]及节点N2[1]的电位大小的变化。此外，布线WBL[1]示出被供应到布线WBL[1]的数据。
此外，图38A示出将数据D[1]至数据D[n]分别写入到存储单元100[1,1]至存储单元100[n,1]的例子。数据D[1]至数据D[n]可以为2值或多值。此外，数据D[1]至数据D[n]从布线WBL[1]被供应。
对存储器串200[1]的数据写入依次从存储单元100[n,1]至存储单元100[1,1]进行。当在对存储单元100[1,1]写入数据之后对存储单元100[2,1]写入数据时，存储单元100[1,1]所储存的数据在对存储单元100[2,1]写入数据的阶段会消失。由此，需要预先读出写入到存储单元100[1,1]中的数据并将其存储到另一部分。
在存储器串200的电路结构中，在对存储单元100[k,1]写入数据的情况下，为了防止存储单元100[n,1]至存储单元100[k+1,1]所储存的数据被改写，对布线WWL[n]至布线WWL[k+1]供应低电平电位，使得存储单元100[n,1]至存储单元100[k+1,1]的每一个所具有的晶体管WTr成为关闭状态。由此，可以保持存储单元100[n,1]至存储单元100[k+1,1]所储存的各数据。
此外，当对存储单元100[k,1]写入数据时，因为数据从布线WBL[1]被供应，所以对布线WWL[1]至布线WWL[k]供应高电平电位，使得存储单元100[1,1]至存储单元100[k,1]的每一个所具有的晶体管WTr充分成为开启状态。由此，可以在存储单元100[k,1]的存储节点储存数据。
此外，当对存储单元100[1,1]至存储单元100[n,1]写入数据时，因为布线RBL[1]能够独立被控制，所以不需要将布线RBL[1]设定为特定的电位。例如，可以将布线RBL[1]的电位设定为低电平电位。此外，可以将节点N1[1]及节点N2[1]的电位设定为低电平电位。
《写入工作》
考虑到上述情况，参照图38A的时序图说明写入工作例子。在期间T10，布线WWL[1]至布线WWL[n]、布线RWL[1]至布线RWL[n]、布线WBL[1]、节点N1[1]及节点N2[1]的各电位为低电平电位。
在期间T11，布线WWL[1]至布线WWL[n]被供应高电平电位。由此，存储单元100[1,1]至存储单元100[n,1]的每一个所具有的晶体管WTr充分成为开启状态。此外，布线WBL[1]被供应数据D[n]。因为存储单元100[1,1]至存储单元100[n,1]的每一个所具有的晶体管WTr充分处于开启状态，所以数据D[n]被供应到存储单元100[n,1]的存储节点。
在期间T12，布线WWL[n]被供应低电平电位，布线WWL[n-1]至布线WWL[1]持续被供应高电平电位。由此，存储单元100[n,1]所具有的晶体管WTr成为关闭状态，存储单元100[n-1,1]至存储单元100[1,1]的每一个所具有的晶体管WTr持续处于开启状态。此外，布线WBL[1]被供应数据D[n-1]。因为存储单元100[n-1,1]至存储单元100[1,1]的每一个所具有的晶体管WTr充分处于开启状态，所以数据D[n-1]被供应到存储单元100[n-1,1]的存储节点。此外，存储单元100[n,1]的晶体管WTr处于关闭状态，由此可以保持在期间T11写入到存储单元100[n,1]的数据D[n]。
在期间T13，与期间T11及期间T12同样，存储单元100[n-2,1]至存储单元100[2,1]依次分别被写入数据D[n-2]至数据D[2]。
具体而言，使已被写入数据的存储单元100[n,1]至存储单元100[k+1,1]所具有的晶体管WTr成为关闭状态，使未被写入数据的存储单元100[k,1]至存储单元100[1,1]所具有的晶体管WTr充分成为开启状态，将数据D[k]从布线WBL供应并写入到存储单元100[k,1]的存储节点。在对存储单元100[k,1]写入完数据D[k]之后，使存储单元100[k,1]所具有的晶体管WTr成为关闭状态。接着，进行将数据D[k-1]从布线WBL[1]供应并写入到存储单元100[k-1,1]的存储节点的工作。
此外，参照期间T14说明k为1时的写入工作。在期间T14，布线WWL[n]至布线WWL[2]被供应低电平电位，布线WWL[1]持续被供应高电平电位。由此，存储单元100[n,1]至存储单元100[2,1]所具有的晶体管WTr成为关闭状态，存储单元100[1,1]所具有的晶体管WTr保持开启状态。此外，布线WBL[1]被供应数据D[1]。因为存储单元100[1,1]所具有的晶体管WTr充分处于开启状态，所以数据D[1]被写入到存储单元100[1,1]的存储节点。此外，因为存储单元100[n,1]至存储单元100[2,1]的晶体管WTr处于关闭状态，所以可以保持存储单元100[n,1]至存储单元100[2,1]的每一个所储存的数据D[n]至数据D[2]。
经上述工作，可以对存储单元100[1,1]至存储单元100[n,1]写入数据。
在本实施方式中，着眼于存储器串200[1]说明了写入工作，但是在半导体装置300的电路结构中，当布线WWL[k]被供应高电平电位时，与布线WWL[k]电连接的所有晶体管WTr都成为开启状态。由此，除了存储器串200[1]以外，还同时进行对存储器串200[2]至存储器串200[m]的数据写入。
本实施方式所示的存储单元100为OS存储器。因此，包括存储单元100的半导体装置300不需要进行数据改写之前的删除工作，能够实现高速写入工作。
此外，当对离布线WBL近的存储单元100写入数据(改写)时，可以省略与该存储单元100相比离布线WBL远一侧的存储单元100的数据写入工作。例如，当对存储单元100[1,1]写入数据(改写)时，可以省略对存储单元100[2,1]至存储单元100[n,1]的数据写入工作。此外，当对存储单元100[2,1]写入数据时，可以省略对存储单元100[3,1]至存储单元100[n,1]的数据写入工作。
通过将改写频率高的数据存储到离布线WBL近的存储单元100，可以缩短数据写入(改写)所需的时间。也就是说，可以提高数据写入(改写)速度。
通过如此工作，可以使OS NAND型(包括3D OS NAND型)的存储装置像RAM那样工作。
《读出工作》
图38B示出从存储单元100[1,1]至存储单元100[n,1]分别读出数据D[1]至数据D[n]的例子。此时，为了保持储存在各存储单元100中的数据，需要使晶体管WTr处于关闭状态。因此，在从存储单元100[1,1]至存储单元100[n,1]读出数据的工作期间，布线WWL[1]至布线WWL[n]的电位为低电平电位。
在图37所示的半导体装置300的电路结构中，当读出特定的存储单元100的数据时，在使其他存储单元100所具有的晶体管RTr充分处于开启状态的情况下，使作为读出对象的存储单元100所具有的晶体管RTr在饱和区域工作。也就是说，流过作为读出对象的存储单元100所具有的晶体管RTr的源极和漏极之间的电流的大小取决于源极与漏极之间的电压及作为读出对象的存储单元100所储存的数据。
例如，考虑读出存储单元100[k,1]所储存的数据的情况。在读出工作中，为了使存储单元100[k,1]以外的存储单元100[1,1]至存储单元100[n,1]的每一个所具有的晶体管RTr充分成为开启状态，对布线RWL[k]以外的布线RWL[1]至布线RWL[n]供应高电平电位。
另一方面，为了使存储单元100[k,1]所具有的晶体管RTr根据存储单元100[k,1]所储存的数据而切换开启状态和关闭状态，需要将布线RWL[k]的电位设定为与对存储单元100[k,1]写入该数据时相同的电位。在此，假设写入工作时及读出工作时的布线RWL[k]的电位为低电平电位的情况。
例如，对节点N1[1]和节点N2[1]分别供应+3V和0V的电位。此外，在使节点N2[1]成为浮动状态之后，测量节点N2[1]的电位。在将布线RWL[k]以外的布线RWL[1]至布线RWL[n]的电位设定为高电平电位的情况下，存储单元100[k,1]以外的存储单元100[1,1]至存储单元100[n,1]的每一个所具有的晶体管RTr充分成为开启状态。
另一方面，存储单元100[k,1]所具有的晶体管RTr的源极和漏极之间的电压取决于该晶体管RTr的栅极的电位及节点N1[1]的电位，由此节点N2[1]的电位取决于存储单元100[k,1]的存储节点所储存的数据。
经上述工作，可以读出存储单元100[k,1]所储存的数据。
考虑到上述情况，参照图38B的时序图说明读出工作例子。在期间T20，布线WWL[1]至布线WWL[n]、布线RWL[1]至布线RWL[n]、布线WBL[1]、节点N1[1]及节点N2[1]的各电位为低电平电位。尤其是，节点N2[1]处于浮动状态。此外，存储单元100[1,1]至存储单元100[n,1]的存储节点分别保持数据D[1]至数据D[n]。
在期间T21，布线RWL[1]被供应低电平电位，布线RWL[2]至布线RWL[n]被供应高电平电位。由此，存储单元100[2,1]至存储单元100[n,1]的每一个所具有的晶体管RTr充分成为开启状态。此外，存储单元100[1,1]的晶体管RTr根据存储单元100[1,1]的存储节点所储存的数据D[1]切换开启状态和关闭状态。
此外，布线RBL[1]被供应电位VR。由此，节点N1[1]的电位成为VR，节点N2[1]的电位取决于节点N1[1]的电位VR及存储单元100[1,1]的存储节点所储存的数据。在此，节点N2[1]的电位为VD[1]。通过测量节点N2[1]的电位VD[1]，可以读出存储单元100[1,1]的存储节点所储存的数据D[1]。
在期间T22，布线RWL[1]至布线RWL[n]被供应低电平电位。此外，节点N2[1]被供应低电平电位，然后节点N2[1]成为浮动状态。也就是说，在期间T22，布线RWL[1]至布线RWL[n]、节点N2[1]的各电位成为与期间T20相同的电位。此外，布线RBL[1]也可以持续被供应电位VR，或者，也可以被供应低电平电位。在本工作例子中，布线RBL[1]在期间T21后持续被供应电位VR。由此，节点N1[1]持续被供应电位VR。
在期间T23，布线RWL[2]被供应低电平电位，布线RWL[1]、布线RWL[3]至布线RWL[n]被供应高电平电位。由此，存储单元100[1,1]、存储单元100[3,1]至存储单元100[n,1]的每一个所具有的晶体管RTr充分成为开启状态。此外，存储单元100[2,1]的晶体管RTr根据存储单元100[2,1]的存储节点所储存的数据D[2]切换开启状态和关闭状态。此外，布线RBL[1]被供应电位VR。由此，节点N2[1]的电位取决于节点N1[1]的电位VR及存储单元100[2,1]的存储节点所储存的数据。在此，节点N2[1]的电位为VD[2]。通过测量节点N2[1]的电位VD[2]，可以读出存储单元100[2,1]的存储节点所储存的数据D[2]。
在期间T24，与期间T22及期间T23的读出工作同样，从存储单元100[3,1]至存储单元100[n-1,1]分别依次读出数据D[3]至数据D[n-1]。
具体而言，当从存储单元100[k,1]读出数据D[k]时，使节点N2[1]的电位成为低电平电位，且使节点N2[1]成为浮动状态，然后，对布线RWL[k]以外的布线RWL[1]至布线RWL[n]供应高电平电位，使得存储单元100[k,1]以外的存储单元100[1,1]至存储单元100[n,1]所具有的晶体管RTr充分成为开启状态，由此存储单元100[k,1]所具有的晶体管RTr成为根据数据D[k]的开启状态。接着，通过将节点N1[1]的电位设定为VR，使节点N2[1]的电位成为根据数据D[k]的电位，并且通过测量该电位，可以读出数据D[k]。此外，在读出存储单元100[k,1]所储存的数据D[k]之后，为了准备下一个读出工作，通过对布线RWL[1]至布线RWL[n]供应低电平电位，对节点N2[1]供应低电平电位，然后节点N2[1]成为浮动状态。
在期间T25，布线RWL[1]至布线RWL[n]被供应低电平电位。此外，节点N2[1]被供应低电平电位，然后节点N2[1]成为浮动状态。也就是说，在期间T25，布线RWL[1]至布线RWL[n]、节点N2[1]的各电位成为与期间T20相同的电位。
在期间T26，布线RWL[n]被供应低电平电位，布线RWL[1]至布线RWL[n-1]被供应高电平电位。由此，存储单元100[1,1]至存储单元100[n-1,1]的每一个所具有的晶体管RTr充分成为开启状态。此外，存储单元100[n,1]的晶体管RTr成为根据存储单元100[n,1]的存储节点所储存的数据D[n]的开启状态。此外，布线RBL[1]持续被供应电位VR。由此，节点N2[1]的电位取决于节点N1[1]的电位VR及存储单元100[n,1]的存储节点所储存的数据。在此，节点N2[1]的电位为VD[n]。通过测量节点N2[1]的电位VD[n]，可以读出存储单元100[n,1]的存储节点所储存的数据D[n]。
经上述工作，可以读出存储单元100[1,1]至存储单元100[n,1]所储存的数据。
在本实施方式中，着眼于存储器串200[1]说明了读出工作，但是在半导体装置300的电路结构中，除了存储器串200[1]以外，还同时进行对存储器串200[2]至存储器串200[m]的数据读出。此外，通过使晶体管WTr成为关闭状态，可以在数据读出工作时防止存储节点所储存的数据破坏。由此，能够只读出包括在任意存储器串200中的数据。
<半导体装置的结构例子>
以下说明半导体装置300的结构例子。
图39A至图39C是示出半导体装置300的一部分的示意图的一个例子。图39A是该半导体装置的一部分的立体图，图39B是该半导体装置的一部分的俯视图。再者，图39C是对应于图39B的点划线Z1-Z2的截面图。
该半导体装置包括层叠有布线WL(布线WWL或布线RWL)及绝缘体(图39A至图39C中的没有阴影的区域)的结构体。
在该结构体中形成有一并贯穿绝缘体及布线WL的开口部。此外，为了在贯穿布线WL的区域AR中设置存储单元100，该开口部形成有绝缘体、导电体及半导体。此外，该导电体被用作存储单元100所包括的晶体管的源电极或漏电极，该半导体被用作存储单元100所包括的晶体管的沟道形成区域。此外，也可以不形成导电体，而在该半导体中形成沟道形成区域及低电阻区域，将该低电阻区域用作晶体管的源极或漏极。
在图39A至图39C中，将形成有绝缘体、导电体及半导体的该开口部的区域记载为区域HL。尤其在图39A中，以虚线表示设置在结构体的内部中的区域HL。此外，在存储单元100所包括的晶体管设有背栅极的情况下，可以将区域HL所包括的该导电体用作用来与该背栅极电连接的布线BGL。就是说，存储器串200形成在区域HL中。此外，存储器串200形成在区域SA中。
此外，露出布线WL的区域TM被用作用来对布线WL供应电位的连接端子。换言之，通过在区域TM中电连接布线WL与任意布线，可以对存储单元100所包括的晶体管的栅极供应电位。注意，布线WL相当于图1A中的导电体102或导电体103。
注意，区域TM的形状不局限于图39A至图39C所示的结构例子。作为本发明的一个方式的半导体装置300，例如，如图40A至图40C所示，可以在区域TM上形成绝缘体，在该绝缘体中形成开口部，以填充该开口部的方式形成导电体PG。
图40A是该半导体装置的一部分的立体图，图40B是该半导体装置的一部分的俯视图。再者，图40C是对应于图40B的点划线Z1-Z2的截面图。此外，在导电体PG上形成有布线ER，由此布线ER与布线WL电连接。在图40A中，以虚线表示设置在结构体的内部的导电体PG，并且省略区域HL的虚线。
<与外围电路的连接例子>
在本发明的一个方式的半导体装置300中，在其下层可以形成读出电路、预充电电路等的存储单元阵列的外围电路。此时，在硅衬底等上形成Si晶体管来构成该外围电路，然后在该外围电路上形成本发明的一个方式的半导体装置300即可。图41A是由平面型Si晶体管构成外围电路并在其上层形成本发明的一个方式的半导体装置300的截面图。此外，图42A是由FIN型Si晶体管构成外围电路并在其上层形成本发明的一个方式的半导体装置300的截面图。
在图41A及图42A中，构成外围电路的Si晶体管形成在衬底1700上。元件分离层1701形成在多个Si晶体管之间。作为Si晶体管的源极及漏极形成有导电体1712。导电体1730以在沟道宽度方向上延长的方式形成并连接到其他Si晶体管或导电体1712(未图示)。
作为衬底1700，可以使用上述实施方式所示的衬底。例如，可以使用由硅或碳化硅构成的单晶半导体衬底或多晶半导体衬底、由硅锗构成的化合物半导体衬底、SOI(Siliconon Insulator：绝缘体上硅)衬底等。
此外，作为衬底1700，例如可以使用玻璃衬底、石英衬底、塑料衬底、金属衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。此外，也可以使用某个衬底形成半导体元件，然后将半导体元件转置于其他衬底。在图41A及图42A中，作为一个例子表示将单晶硅片用于衬底1700的例子。
图41A及图42A示出在区域SA中设置在存储器串200上的导电体1221、导电体1222、导电体1223及绝缘体1202。导电体1221与位于存储器串200的端部的晶体管RTr的源极或漏极等电连接。
绝缘体1202覆盖导电体1221。导电体1222在与导电体118重叠的区域中嵌入绝缘体1202。导电体1223设置在绝缘体1202的上方，通过导电体1222与导电体118电连接。
此外，在图41A及图42A中，还设置有绝缘体1203，以覆盖导电体1223、绝缘体1202及存储器串200等。作为绝缘体1203，优选使用具有抑制氢等杂质及氧的透过的功能的绝缘体。通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体作为绝缘体1203，可以抑制来自外界的杂质(例如，水分子、氢原子、氢分子、水分子、氧原子、氧分子、氮原子、氮分子、氮氧化物分子(N2O、NO及NO2等))扩散到存储器串200内。
在此，对Si晶体管的详细内容进行说明。图41A表示平面型Si晶体管的沟道长度方向上的截面图，并且图41B表示平面型Si晶体管的沟道宽度方向上的截面图。Si晶体管包括设置在阱1792中的沟道形成区域1793、低浓度杂质区域1794及高浓度杂质区域1795(也可以简称为杂质区域)、以接触于该杂质区域的方式设置的导电性区域1796、设置在沟道形成区域1793上的栅极绝缘膜1797、设置在栅极绝缘膜1797上的栅电极1790、设置在栅电极1790的侧面的侧壁绝缘层1798、侧壁绝缘层1799。此外，导电性区域1796也可以使用金属硅化物等。
此外，图42A表示FIN型Si晶体管的沟道长度方向上的截面图，并且图42B表示FIN型Si晶体管的沟道宽度方向上的截面图。图42A及图42B所示的Si晶体管的沟道形成区域1793具有凸形状，并且沿着其侧面及顶面设有栅极绝缘膜1797及栅电极1790。虽然在本实施方式中示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以加工SOI衬底来形成具有凸形状的半导体层。注意，图42A及图42B中的符号与图41A及图41B中的符号相同。
本实施方式可以与其他本实施方式等所示的结构适当地组合而实施。
实施方式3
在本实施方式中，说明包括本发明的一个方式的半导体装置的半导体装置400。半导体装置400可以用作存储装置。
图43是示出半导体装置400的结构例子的方框图。图43所示的半导体装置400包括驱动电路410及存储阵列420。存储阵列420包括一个以上的存储单元30。图43示出存储阵列420包括配置为矩阵状的多个存储单元30的例子。
驱动电路410包括PSW241(功率开关)、PSW242及外围电路415。外围电路415包括外围电路411、控制电路412及电压生成电路428。
在半导体装置400中，根据需要可以适当地取舍上述各电路、各信号及各电压。或者，也可以增加其它电路或其它信号。信号BW、CE、GW、CLK、WAKE、ADDR、WDA、PON1、PON2为从外部输入的信号，信号RDA为输出到外部的信号。信号CLK为时钟信号。
此外，信号BW、CE及信号GW是控制信号。信号CE为芯片使能信号，信号GW为全局写入使能信号，信号BW为字节写入使能信号。信号ADDR为地址信号。信号WDA为写入数据，信号RDA为读出数据。信号PON1、PON2为电源门控控制用信号。此外，信号PON1、PON2也可以在控制电路412中生成。
控制电路412为具有控制半导体装置400的整体工作的功能的逻辑电路。例如，控制电路412对信号CE、信号GW及信号BW进行逻辑运算来决定半导体装置400的工作模式(例如，写入工作、读出工作)。或者，控制电路412生成外围电路411的控制信号，以执行上述工作模式。
电压生成电路428具有生成负电压的功能。信号WAKE具有控制对电压生成电路428输入信号CLK的功能。例如，当信号WAKE被施加H电平的信号时，信号CLK被输入到电压生成电路428，电压生成电路428生成负电压。
外围电路411是用来对存储单元30进行数据的写入及读出的电路。外围电路411包括行译码器441、列译码器442、行驱动器423、列驱动器424、输入电路425、输出电路426及读出放大器427。
行译码器441及列译码器442具有对信号ADDR进行译码的功能。行译码器441是用来指定要访问行的电路，列译码器442是用来指定要访问列的电路。行驱动器423具有选择连接到由行译码器441指定的布线WL的功能。列驱动器424具有如下功能：将数据写入存储单元30的功能；从存储单元30读出数据的功能；保持所读出的数据的功能等。
输入电路425具有保持信号WDA的功能。输入电路425中保持的数据输出到列驱动器424。输入电路425的输出数据是写入存储单元30的数据(Din)。列驱动器424从存储单元30读出的数据(Dout)被输出至输出电路426。输出电路426具有保持Dout的功能。此外，输出电路426具有将Dout输出到半导体装置400的外部的功能。从输出电路426输出的数据信号为信号RDA。
PSW241具有控制向外围电路415供给VDD的功能。PSW242具有控制向行驱动器423供给VHM的功能。在此，半导体装置400的高电源电压为VDD，低电源电压为GND(地电位)。此外，VHM是用来使字线成为高电平的高电源电压，其高于VDD。利用信号PON1控制PSW241的开/关，利用信号PON2控制PSW242的开/关。在图43中，外围电路415中被供应VDD的电源域的个数为1，但是也可以为多个。此时，可以对各电源域设置功率开关。
作为存储单元30，可以使用存储器串200。此外，也可以使用存储器串200以外的存储单元作为存储单元30。以下参照图44A至图45B说明可以应用于存储单元30的存储单元的结构例子。
[DOSRAM]
图44A示出DRAM型的存储单元的电路结构例子。在本说明书等中，将使用OS晶体管的DRAM称为DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：氧化物半导体动态随机存取存储器)。存储单元31包括晶体管M1和电容器CA。晶体管M1包括前栅极(有时简称为栅极)及背栅极。
晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的第二端子与布线CAL连接。
布线BIL用作位线，布线WOL用作字线。布线CAL被用作用来对电容器CA的第二端子施加指定的电位的布线。在数据的写入及读出时，优选对布线CAL施加低电平电位(有时称为基准电位)。
布线BGL用作对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增减晶体管M1的阈值电压。
数据的写入及读出通过对布线WOL施加高电平电位使晶体管M1变为导通状态而使布线BIL与电容器CA的第一端子连接而进行。
此外，可用于存储单元30的存储单元不局限于存储单元31，也可以改变电路结构。例如，可以具有图44B所示的存储单元32的结构。在存储单元32中，晶体管M1的背栅极与布线WOL连接而不与布线BGL连接。通过采用该结构，可以将与晶体管M1的栅极相同的电位施加到晶体管M1的背栅极，由此当晶体管M1为导通状态时可以增加流过晶体管M1的电流。
此外，例如，可用于存储单元30的存储单元也可以由单栅结构的晶体管，也就是说不具有背栅极的晶体管M1构成。图44C示出该存储单元的电路结构例。图44C所示的存储单元33具有从存储单元31的晶体管M1删除了背栅极的结构。此外，通过将存储单元33应用于存储单元30，因晶体管M1不具有背栅极而与存储单元31及存储单元32相比可以缩短存储单元30的制造工序。
晶体管M1优选使用OS晶体管。OS晶体管具有关态电流极小的特性。通过作为晶体管M1使用OS晶体管，可以使晶体管M1的泄漏电流变得非常低。也就是说，可以利用晶体管M1长时间地保持写入数据，由此可以降低存储单元的刷新频率。此外，可以省略存储单元的刷新工作。此外，由于泄漏电流非常低，所以可以对存储单元31、存储单元32、存储单元33保持多值数据或模拟数据。
[NOSRAM]
图44D示出包括两个晶体管和一个电容器的增益单元型的存储单元的电路结构例子。存储单元34包括晶体管M2、晶体管M3和电容器CB。晶体管M2包括前栅极及背栅极。在本说明书等中，有时将包括将OS晶体管用于晶体管M2的增益单元型存储单元的存储装置称为NOSRAM(Nonvolatile Oxide Semiconductor RAM)。
晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线WBL连接，晶体管M2的栅极与布线WOL连接，晶体管M2的背栅极与布线BGL连接。电容器CB的第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。
布线WBL用作写入位线，布线RBL用作读出位线，布线WOL用作字线。布线CAL用作对电容器CB的第二端子施加预定电位的布线。数据写入时、正在进行数据保持时、数据读出时，优选对布线CAL施加低电平电位(有时称为基准电位)。
布线BGL用作对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位可以控制晶体管M2的阈值电压。
数据的写入通过对布线WOL施加高电平电位使晶体管M2变为导通状态以使布线WBL与电容器CB的第一端子连接来进行。具体地，在晶体管M2为导通状态时，对布线WBL施加对应于要记录的信息的电位来对电容器CB的第一端子及晶体管M3的栅极写入该电位。然后，对布线WOL施加低电平电位使晶体管M2变为非导通状态，由此保持电容器CB的第一端子的电位及晶体管M3的栅极的电位。
数据的读出通过对布线SL施加预定的电位来进行。由于晶体管M3的源极-漏极间流过的电流及晶体管M3的第一端子的电位由晶体管M3的栅极的电位及晶体管M3的第二端子的电位决定，所以通过读出与晶体管M3的第一端子连接的布线RBL的电位，可以读出电容器CB的第一端子(或晶体管M3的栅极)所保持的电位。也就是说，可以从电容器CB的第一端子(或晶体管M3的栅极)所保持的电位读出该存储单元中写入的信息。
此外，可用于存储单元30的存储单元不局限于存储单元34，也可以适当地改变电路结构。
此外，可用于存储单元30的存储单元也可以具有图44E所示的存储单元35的结构。在存储单元35中，与图44B所示的存储单元32所具有的晶体管M1同样，晶体管M2的背栅极与布线WOL连接而不与布线BGL连接。通过采用该结构，可以将与晶体管M2的栅极相同的电位施加到晶体管M2的背栅极，由此当晶体管M2为导通状态时可以增加流过晶体管M2的电流。
此外，例如，可用于存储单元30的存储单元也可以由不具有背栅极的晶体管M2构成。图44F示出该存储单元的电路结构例。存储单元36具有从存储单元34的晶体管M2删除了背栅极的结构。此外，通过将存储单元36应用于存储单元30，因晶体管M2不具有背栅极而与存储单元34及存储单元35相比可以缩短存储单元30的制造工序。
例如，也可以采用将布线WBL与布线RBL合为一个布线BIL的结构。图44G示出该情况下的存储单元的电路结构例子。在存储单元37中，存储单元34的布线WBL与布线RBL合为一个布线BIL，晶体管M2的第二端子及晶体管M3的第一端子与布线BIL连接。也就是说，存储单元37将写入位线和读出位线合为一个布线BIL工作。
此外，晶体管M2及/或晶体管M3的沟道形成区域可以使用包含铟、元素M、锌中的至少一个的氧化物半导体。也就是说，晶体管M2及/或晶体管M3优选使用OS晶体管。尤其是，晶体管M2及/或晶体管M3的沟道形成区域优选包括含有铟、镓、锌的氧化物半导体。
因为OS晶体管具有关态电流极小的特性，所以通过作为晶体管M2及/或晶体管M3使用OS晶体管，可以使晶体管M2及/或晶体管M3的泄漏电流变得非常低。尤其是，可以利用晶体管M2长时间地保持写入数据，由此可以降低存储单元的刷新频率。此外，可以省略存储单元的刷新工作。此外，由于泄漏电流非常低，所以可以对存储单元34、存储单元35、存储单元36及存储单元37保持多值数据或模拟数据。
作为晶体管M2使用了OS晶体管的存储单元34、存储单元35、存储单元36及存储单元37是NOSRAM的一个方式。
作为晶体管M3也可以使用Si晶体管。Si晶体管的场效应迁移率根据用于半导体层的硅的结晶状态等有时比OS晶体管的场效应迁移率高。
此外，当作为晶体管M3使用OS晶体管时，存储单元可以由单极性电路构成。
此外，图45A示出3个晶体管1个电容器的增益单元型存储单元。存储单元38包括晶体管M4、晶体管M5、晶体管M6及电容器CC。此外，晶体管M4具有前栅极及背栅极。
晶体管M4的第一端子与电容器CC的第一端子连接，晶体管M4的第二端子与布线BIL连接，晶体管M4的栅极与布线WWL连接，晶体管M4的背栅极与布线BGL电连接。电容器CC的第二端子与晶体管M5的第一端子、布线GNDL电连接。晶体管M5的第二端子与晶体管M6的第一端子连接，晶体管M5的栅极与电容器CC的第一端子连接。晶体管M6的第二端子与布线BIL连接，晶体管M6的栅极与布线RWL连接。
布线BIL用作位线，布线WWL用作写入字线，布线RWL用作读出字线。
布线BGL用作对晶体管M4的背栅极施加电位的布线。通过对布线BGL施加任意电位可以增减晶体管M4的阈值电压。
布线GNDL是供应低电平电位的布线。
数据的写入通过对布线WWL施加高电平电位使晶体管M4变为导通状态以使布线BIL与电容器CC的第一端子连接来进行。具体地，在晶体管M4为导通状态时，对布线BIL施加对应于要记录的信息的电位来对电容器CC的第一端子及晶体管M5的栅极写入该电位。然后，对布线WWL施加低电平电位使晶体管M4变为非导通状态，由此保持电容器CC的第一端子的电位及晶体管M5的栅极的电位。
数据的读出通过将布线BIL预充电至预定的电位之后使布线BIL变为电浮动状态并对布线RWL施加高电平电位来进行。通过使布线RWL变为高电平电位，晶体管M6变为导通状态，布线BIL与晶体管M5的第二端子变为电连接状态。此时，晶体管M5的第二端子被施加布线BIL的电位，但是晶体管M5的第二端子的电位及布线BIL的电位会对应电容器CC的第一端子(或晶体管M5的栅极)所保持的电位改变。这里，可以通过读出布线BIL的电位来读出电容器CC的第一端子(或晶体管M5的栅极)所保持的电位。也就是说，可以从电容器CC的第一端子(或晶体管M5的栅极)所保持的电位读出被写入该存储单元的信息。
此外，可用于存储单元30的存储单元可以适当地改变电路结构。例如，像图44B所示的存储单元32的晶体管M1及图44E所示的存储单元35的晶体管M2那样，在存储单元38中，晶体管M4的背栅极与布线WOL连接而不与布线BGL连接。通过采用该结构，可以将与晶体管M4的栅极相同的电位施加到晶体管M4的背栅极，由此当晶体管M4为导通状态时可以增加流过晶体管M4的电流。此外，例如，像图44C所示的存储单元33的晶体管M1及图44F所示的存储单元36的晶体管M2那样，存储单元38的晶体管M4也可以不具有背栅极。通过采用这种结构，因晶体管M4不具有背栅极而可以缩短存储单元的制造工序。
晶体管M4至晶体管M6优选使用OS晶体管。OS晶体管具有关态电流极小的特性，由此通过作为晶体管M4至晶体管M6使用OS晶体管，可以使晶体管M4至晶体管M6的泄漏电流变得非常低。尤其是，可以利用晶体管M4长时间地保持写入数据，由此可以降低存储单元的刷新频率。此外，可以省略存储单元的刷新工作。
本实施方式中说明的晶体管M5及M6也可以使用Si晶体管。如上所述，Si晶体管的场效应迁移率根据用于半导体层的硅的结晶状态等有时比OS晶体管的场效应迁移率高。
此外，当作为晶体管M5及M6使用OS晶体管时，存储单元可以由单极性电路构成。
[OS-SRAM]
图45B示出使用OS晶体管的SRAM(Static Random Access Memory：静态随机存取存储器)的一个例子。在本说明书等中，将使用OS晶体管的SRAM称为OS-SRAM(OxideSemiconductor-SRAM)。此外，图45B所示的存储单元39是能够进行备份的SRAM型的存储单元。
存储单元39包括晶体管M7至晶体管M10、晶体管MS1至晶体管MS4、电容器CD1和电容器CD2。晶体管M7至晶体管M10具有前栅极及背栅极。晶体管MS1及晶体管MS2是p沟道型晶体管，晶体管MS3及晶体管MS4是n沟道型晶体管。
晶体管M7的第一端子与布线BIL连接，晶体管M7的第二端子与晶体管MS1的第一端子、晶体管MS3的第一端子、晶体管MS2的栅极、晶体管MS4的栅极及晶体管M10的第一端子连接。晶体管M7的栅极与布线WOL连接，晶体管M7的背栅极与布线BGL1连接。晶体管M8的第一端子与布线BILB连接，晶体管M8的第二端子与晶体管MS2的第一端子、晶体管MS4的第一端子、晶体管MS1的栅极、晶体管MS3的栅极及晶体管M9的第一端子连接。晶体管M8的栅极与布线WOL连接，晶体管M8的背栅极与布线BGL2连接。
晶体管MS1的第二端子与布线VDL电连接。晶体管MS2的第二端子与布线VDL电连接。晶体管MS3的第二端子与布线GNDL电连接。晶体管MS4的第二端子与布线GNDL电连接。
晶体管M9的第二端子与电容器CD1的第一端子连接，晶体管M9的栅极与布线BRL连接，晶体管M9的背栅极与布线BGL3连接。晶体管M10的第二端子与电容器CD2的第一端子连接，晶体管M10的栅极与布线BRL连接，晶体管M10的背栅极与布线BGL4连接。
电容器CD1的第二端子与布线GNDL连接，电容器CD2的第二端子与布线GNDL连接。
布线BIL及布线BILB用作位线，布线WOL用作字线，布线BRL是用来控制晶体管M9及晶体管M10的导通状态、非导通状态的布线。
布线BGL1至布线BGL4分别用作对晶体管M7至晶体管M10的背栅极施加电位的布线。通过对布线BGL1至布线BGL4施加任意的电位可以分别增减晶体管M7至晶体管M10的阈值电压。
布线VDL是提供高电平电位的布线，布线GNDL是提供低电平电位的布线。
数据的写入通过对布线WOL施加高电平电位并对布线BRL施加高电平电位来进行。具体地，在晶体管M10变为导通状态时，对布线BIL施加对应于要记录的信息的电位，使该电位写入晶体管M10的第二端子一侧。
存储单元39利用晶体管MS1至晶体管MS2构成反相器环路，所以对应于该电位的数据信号的反相信号被输入晶体管M8的第二端子一侧。由于晶体管M8为导通状态，所以施加到布线BIL的电位，即，被输入布线BIL的信号的反相信号输出至布线BILB。此外，由于晶体管M9及晶体管M10为导通状态，晶体管M7的第二端子的电位及晶体管M8的第二端子的电位分别由电容器CD2的第一端子及电容器CD1的第一端子保持。然后，通过对布线WOL施加低电平电位并对布线BRL施加低电平电位使晶体管M7至晶体管M10变为非导通状态，来保持电容器CD1的第一端子的电位及电容器CD2的第一端子的电位。
数据的读出通过如下方法进行：首先将布线BIL及布线BILB预充电至预定的电位后对布线WOL施加高电平电位并对布线BRL施加高电平电位，由此电容器CD1的第一端子的电位被存储单元39的反相器环路刷新而输出至布线BILB。此外，电容器CD2的第一端子的电位被存储单元39的反相器环路刷新而输出至布线BIL。由于布线BIL及布线BILB分别从预充电的电位变为电容器CD2的第一端子的电位及电容器CD1的第一端子的电位，所以可以从布线BIL或布线BILB的电位读出存储单元所保持电位。
晶体管M7至晶体管M10优选使用OS晶体管。尤其是，晶体管M7至晶体管M10的沟道形成区域优选包括含有铟、镓、锌的氧化物半导体。含有铟、镓、锌的氧化物半导体的OS晶体管具有关态电流极小的特性，由此通过作为晶体管M7至晶体管M10使用OS晶体管，可以使晶体管M7至晶体管M10的泄漏电流变得非常低。尤其是，可以利用晶体管M7至晶体管M10长时间地保持写入数据，由此可以降低存储单元的刷新频率。此外，可以省略存储单元的刷新工作。
此外，作为晶体管MS1至晶体管MS4优选使用Si晶体管。
通过使用存储器串200作为存储单元30，可以将半导体装置400用作NAND型存储装置。此外，通过使用存储单元31至存储单元39作为存储单元30，可以将半导体装置400用作NOR型存储装置。
半导体装置400所具有的驱动电路410及存储阵列420设置在同一平面上。此外，如图46A所示，驱动电路410与存储阵列420也可以重叠。通过使驱动电路410与存储阵列420重叠，可以缩短信号传输距离。如图46B所示，也可以在驱动电路410上层叠多个存储阵列420。
此外，如图46C所示，也可以在驱动电路410的上层和下层中设置存储阵列420。图46C示出在驱动电路410的上层和下层中分别设置一层存储阵列420的例子。通过以多个存储阵列420夹持驱动电路410，可以进一步缩短信号传输距离。此外，层叠在驱动电路410的上层中的存储阵列420和层叠在驱动电路410的下层中的存储阵列420的层数都是一层以上即可。层叠在驱动电路410的上层中的存储阵列420个数和层叠在驱动电路410的下层中的存储阵列420个数优选相等。
本实施方式可以与其他本实施方式等所示的结构适当地组合而实施。
实施方式4
本实施方式示出形成上述实施方式所示的半导体装置等的半导体晶片及组装有该半导体装置的电子构件的一个例子。
<半导体晶片>
首先，使用图47A说明形成有半导体装置等的半导体晶片的例子。
图47A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。此外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图47B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部及划分线SCL2的划分用部大致相等即可。
此外，本发明的一个方式的元件衬底的形状不局限于图47A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
图47C示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图47C所示的电子构件4700在模子4711中包括芯片4800a。作为电路部4802可以使用上述实施方式所说明的半导体装置。
在图47C中，省略电子构件4700的一部分以表示其内部。电子构件4700在模子4711的外侧包括连接盘(land)4712。连接盘4712与电极焊盘4713电连接，电极焊盘4713通过引线4714与芯片4800a电连接。电子构件4700例如安装于印刷电路板4702。通过组合多个该电子构件并使其分别在印刷电路板4702上电连接，由此完成安装衬底4704。
图47D示出电子构件4730的立体图。电子构件4730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
半导体装置4710例如可以使用芯片4800a、在上述实施方式中说明的半导体装置、宽带存储器(HBM：High Bandwidth Memory：高宽带存储器)等。此外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。此外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。此外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。此外，在使用硅插板的情况下，也可以使用TSV(Through Silicon Via：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，树脂插板更易于形成微细的布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
此外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。此外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
此外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图47D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。此外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式5
在本实施方式中，说明可以具备上述实施方式所示的存储装置等半导体装置的运算处理装置的一个例子。
图48是中央处理器1100的结构例子的方框图。图48示出CPU的结构例子作为可以用于中央处理器1100的结构例子。
图48所示的中央处理器1100在衬底1190上具有：ALU1191(ALU：Arithmetic logicunit：算术逻辑单元)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198、缓存1199以及缓存接口1189。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。还可以包括能够改写的ROM及ROM接口。缓存1199及缓存接口1189也可以设置在不同的芯片上。
缓存1199通过缓存接口1189与设置在不同芯片上的主存储器连接。缓存接口1189具有将储存在主存储器中的数据的一部分供应到缓存1199的功能。缓存1199具有储存该数据的功能。
当然，图48所示的中央处理器1100只是简化其结构而所示的一个例子而已，所以实际上的中央处理器1100根据其用途具有各种各样的结构。例如，也可以以包括图48所示的中央处理器1100或运算电路的结构为核心，设置多个该核心并使其同时工作，即像GPU那样工作。此外，在中央处理器1100的内部运算电路或数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
通过总线接口1198输入到中央处理器1100的指令在输入到指令译码器1193并被译码后输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。此外，中断控制器1194在执行中央处理器1100的程序时，根据其优先度或掩码状态来判断来自外部的输入/输出装置或外围电路的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并对应于中央处理器1100的状态来进行寄存器1196的读出或写入。
此外，时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据基准时钟信号来生成内部时钟信号的内部时钟生成器，并将内部时钟信号供应到上述各种电路。
在图48所示的中央处理器1100中，在寄存器1196及缓存1199中设置有存储装置。作为该存储装置，可以使用上述实施方式所示的存储装置等。
在图48所示的中央处理器1100中，寄存器控制器1197根据ALU1191的指令进行寄存器1196中的保持工作的选择。换言之，寄存器控制器1197选择在寄存器1196所具有的存储单元中由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。
上述实施方式所示的半导体装置400与中央处理器1100可以重叠。图49A及图49B是半导体装置1150A的立体图。半导体装置1150A在中央处理器1100上包括用作存储装置的半导体装置400。中央处理器1100与半导体装置400包括彼此重叠的区域。为了容易理解半导体装置1150A的结构，图49B分别示出中央处理器1100和半导体装置400。
通过使半导体装置400与中央处理器1100重叠，可以缩短两者之间的连接距离。由此，可以提高两者之间的通讯速度。此外，因为连接距离较短，所以可以降低功耗。
如上述实施方式所示，通过将OS NAND型存储装置用于半导体装置400，可以将半导体装置400所具有的多个存储单元30的一部或全部用作RAM。因此，半导体装置400可以用作主存储器。用作主存储器的半导体装置400通过缓存接口1189与缓存1199连接。
半导体装置400用作主存储器(RAM)还是用作寄存器取决于图43所示的控制电路412。控制电路412可以根据从中央处理器1100被供应的信号而将半导体装置400含有的多个存储单元30的一部用作RAM。
半导体装置400可以将多个存储单元30的一部分用作RAM，并将其他部分用作寄存器。通过将OS NAND型的存储装置用于半导体装置400，可以兼具作为主存储器的功能及作为寄存器的功能。本发明的一个方式的半导体装置400例如可以用作通用存储器。
当将半导体装置400用作主存储器时，可以根据需要增减存储容量。此外，当将半导体装置400用作缓存时，可以根据需要增减存储容量。
此外，图43所示的控制电路412也可以具有在半导体装置400的用作寄存器的区域与用作主存储器的区域之间转移或复制数据时进行错误检查和纠正的功能(也称为ECC：Error Check and Correct)。此外，控制电路412也可以具有在半导体装置400的用作主存储器的区域与缓存1199之间转移或复制数据时进行ECC的功能。
此外，半导体装置400与中央处理器1100也可以重叠。图50A及图50B是半导体装置1150B的立体图。半导体装置1150B在中央处理器1100上包括半导体装置400a及半导体装置400b。中央处理器1100与半导体装置400a及半导体装置400b包括彼此重叠的区域。为了容易理解半导体装置1150B的结构，图50B分别示出中央处理器1100、半导体装置400a及半导体装置400b。
半导体装置400a及半导体装置400b用作存储装置。例如，作为半导体装置400a，可以使用NOR型存储装置。此外，作为半导体装置400b，可以使用NAND型存储装置。NOR型存储装置的工作速度更高于NAND型存储装置，由此例如也可以将半导体装置400a的一部分用作主存储器及/或缓存1199。此外，也可以反转顺序半导体装置400a与半导体装置400b的重叠顺序。
图51A及图51B是半导体装置1150C的立体图。半导体装置1150C具有在半导体装置400a与半导体装置400b之间夹有中央处理器1100的结构。由此，中央处理器1100与半导体装置400a及半导体装置400b包括彼此重叠的区域。为了容易理解半导体装置1150C的结构，图51B分别示出中央处理器1100、半导体装置400a及半导体装置400b。
通过采用半导体装置1150C的结构，可以提高半导体装置400a与中央处理器1100之间的通讯速度及半导体装置400b与中央处理器1100之间的通讯速度的双方。此外，与半导体装置1150B相比，可以进一步降低功耗。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式6
在本实施方式中说明本发明的一个方式的存储装置的应用例子。
一般而言，在计算机等半导体装置中，根据其用途可以使用各种存储装置。图52A示出用于半导体装置的各级类存储装置。越是上层的存储装置越被要求更快的工作速度，越是下层的存储装置越被要求更大的存储容量和更高的记录密度。在图52A中，从最上层依次示出CPU等运算处理装置中作为寄存器一起安装的存储器、SRAM(Static Random AccessMemory)、DRAM(Dynamic Random Access Memory)以及3D NAND存储器。
因为CPU等运算处理装置中作为寄存器一起安装的存储器用于运算结果的暂时储存等，所以来自运算处理装置访问的频率高。因此，与存储容量相比更需求快的工作速度。此外，寄存器具有保持运算处理装置的设定信息等的功能。
SRAM例如用于缓存。缓存具有将保持在主存储器中的信息的一部分复制并保持的功能。通过将使用频率高的数据复制到缓存中，可以提高对数据访问的速度。缓存所需的存储容量少于主存储器，而缓存所需的工作速度高于主存储器。此外，将在缓存中被改写的数据复制并供应到主存储器。
DRAM例如用于主存储器。主存储器具有保持从存储读出的程序或数据的功能。DRAM的记录密度大约为0.1至0.3Gbit/mm2。
3D NAND存储器例如用于存储。存储具有保持需要长期保存的数据和运算处理装置所使用的各种程序等的功能。因此，与更快的工作速度相比，存储被要求更大的存储容量和更高的记录密度。用于存储的存储装置的记录密度大约为0.6Gbit/mm2以上且6.0Gbit/mm2以下。
本发明的一个方式的存储装置的工作速度快且能够长期间保持数据。本发明的一个方式的存储装置可以用作位于包括缓存的阶层和主存储器的阶层的双方的边界区域901的存储装置。此外，本发明的一个方式的存储装置可以用作位于包括主存储器的阶层和存储的阶层的双方的边界区域902的存储装置。
此外，本发明的一个方式的存储装置适合用于主存储器的阶层和存储的阶层的双方。此外，本发明的一个方式的存储装置适合用于缓存的阶层。图52B示出与图52A不同的的各级类存储装置。
在图52B中，从最上层依次示出CPU等运算处理装置中作为寄存器一起安装的存储器、用作缓存的SRAM以及3D OS NAND存储器。本发明的一个方式的存储装置可以用于缓存、主存储器以及寄存器。在作为缓存被需求1GHz以上的高速存储器的情况下，该缓存被安装在CPU等的运算处理装置中。
本发明的一个方式的存储装置不局限于NAND型而可以为NOR型。此外，也可以组合使用NAND型和NOR型。
本发明的一个方式的存储装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机、录像再现装置、导航系统、游戏机等)的存储装置。此外，可以用于图像传感器、IoT(Internet of Things：物联网)以及医疗等。这里，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。
图53A至图53J、图54A至图54E示出具有该存储装置的电子构件4700或电子构件4730包括在各电子设备中的情况。
[移动电话机]
图53A所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括框体5510及显示部5511，作为输入界面在显示部5511中具备触控面板，并且在框体5510上设置有按钮。
通过将本发明的一个方式的存储装置应用于信息终端5500，可以储存在执行程序时暂时生成的文档(例如，使用网页浏览器时的缓存等)。
[可穿戴终端]
此外，图53B示出可穿戴终端的一个例子的信息终端5900。信息终端5900包括外壳5901、显示部5902、操作开关5903、操作开关5904、表带5905等。
与上述信息终端5500同样，通过将本发明的一个方式的存储装置应用于可穿戴终端，可以储存在执行程序时暂时生成的文档。
[信息终端]
图53C示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示部5302及键盘5303。
与上述信息终端5500同样，通过将本发明的一个方式的存储装置应用于台式信息终端5300，可以储存在执行程序时暂时生成的文档。
注意，在上述例子中，图53A至图53C示出智能手机、可穿戴终端及台式信息终端作为电子设备的例子，但是也可以应用智能手机、可穿戴终端及台式信息终端以外的信息终端。作为智能手机、可穿戴终端及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
此外，图53D示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。例如，电冷藏冷冻箱5800是对应于物联网(IoT)的电冷藏冷冻箱。
可以将本发明的一个方式的存储装置应用于电冷藏冷冻箱5800。通过利用互联网等，可以使电冷藏冷冻箱5800对信息终端等发送储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等的信息。电冷藏冷冻箱5800可以在该存储装置中储存在发送该信息时暂时生成的文档。
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
此外，图53E示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
此外，图53F示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。此外，虽然在图53F中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触摸面板及控制杆、旋转式抓手、滑动式抓手等。此外，控制器7522不局限于图53F所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在FPS(FirstPerson Shooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。此外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作以代替控制器的形状。
此外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
通过将上述实施方式所说明的存储装置用于便携式游戏机5200或固定式游戏机7500，可以实现低功耗的便携式游戏机5200或固定式游戏机7500。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
并且，通过将上述实施方式所说明的存储装置用于便携式游戏机5200或固定式游戏机7500，可以储存在执行游戏时暂时生成的运算用文档。
在图53E中，作为游戏机的例子示出便携式游戏机。图53F示出家用固定式游戏机。本发明的一个方式的电子设备不局限于此。作为应用本发明的一个方式的电子设备，例如可以举出设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的存储装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图53G示出作为移动体的一个例子的汽车5700。
汽车5700的驾驶座位附近设置有能够显示速度表、转速计、行驶距离、加油量、排档状态、空调的设定等以提供各种信息的仪表板。此外，驾驶座位附近也可以设置有表示上述信息的显示装置。
尤其是，通过将由设置在汽车5700上的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以将被支柱等遮挡的视野、驾驶座位的死角等提供给驾驶员，从而可以提高安全性。也就是说，通过显示设置在汽车5700外侧的拍摄装置所拍摄的图像，可以补充视野来避免死角，以提高安全性。
上述实施方式所说明的存储装置能够暂时储存数据，例如，可以将该存储装置应用于汽车5700的自动驾驶系统、进行导航、危险预测等的系统等来暂时储存必要数据。此外，也可以储存安装在汽车5700上的行车记录仪的录像。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等。
[照相机]
上述实施方式所说明的存储装置可以应用于照相机。
图53H示出摄像装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作开关6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241被形成为一体。此外，数码相机6240还可以具备另外安装的闪光灯装置及取景器等。
通过将上述实施方式所说明的存储装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
[视频摄像机]
上述实施方式所说明的存储装置可以应用于视频摄像机。
图53I示出摄像装置的一个例子的视频摄像机6300。视频摄像机6300包括第一外壳6301、第二外壳6302、显示部6303、操作开关6304、镜头6305、连接部6306等。操作开关6304及镜头6305设置在第一外壳6301上，显示部6303设置在第二外壳6302上。第一外壳6301与第二外壳6302由连接部6306连接，第一外壳6301与第二外壳6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一外壳6301与第二外壳6302间的角度切换。
当记录由视频摄像机6300拍摄的图像时，需要进行根据数据记录方式的编码。借助于上述存储装置，上述视频摄像机6300可以储存在进行编码时暂时生成的文档。
[ICD]
可以将上述实施方式所说明的存储装置应用于埋藏式心律转复除颤器(ICD)。
图53J是示出ICD的一个例子的截面示意图。ICD主体5400至少包括电池5401、电子构件4700、调节器、控制电路、天线5404、向右心房的金属丝5402、向右心室的金属丝5403。
ICD主体5400通过手术设置在体内，两个金属丝穿过人体的锁骨下静脉5405及上腔静脈5406，并且其一方金属丝的先端设置于右心室，另一方金属丝的先端设置于右心房。
ICD主体5400具有心脏起搏器的功能，并在心律在规定范围之外时对心脏进行起搏。此外，在即使进行起搏也不改善心律时(快速的心室頻脈或心室颤动等)进行利用去颤的治疗。
为了适当地进行起搏及去颤，ICD主体5400需要经常监视心律。因此，ICD主体5400包括用来检测心律的传感器。此外，ICD主体5400可以在电子构件4700中储存通过该传感器测得的心律的数据、利用起搏进行治疗的次数、时间等。
此外，因为由天线5404接收电力，且该电力被充电到电池5401。此外，通过使ICD主体5400包括多个电池，可以提高安全性。具体而言，即使ICD主体5400中的部分电池产生故障，其他电池可以起作用而被用作辅助电源。
此外，除了能够接收电力的天线5404，还可以包括能够发送生理信号的天线，例如，也可以构成能够由外部的监视装置确认脉搏、呼吸数、心律、体温等生理信号的监视心脏活动的系统。
[PC用扩展装置]
上述实施方式所说明的存储装置可以应用于PC(Personal Computer；个人计算机)等计算机、信息终端用扩展装置。
图54A示出该扩展装置的一个例子的可以携带且安装有能够储存数据的芯片的设置在PC的外部的扩展装置6100。扩展装置6100例如通过由USB(Universal Serial Bus；通用串行总线)等连接于PC，可以储存数据。注意，虽然图54A示出可携带的扩展装置6100，但是根据本发明的一个方式的扩展装置不局限于此，例如也可以采用安装冷却风机等的较大结构的扩展装置。
扩展装置6100包括外壳6101、盖子6102、USB连接器6103及衬底6104。衬底6104被容纳在外壳6101中。衬底6104设置有驱动上述实施方式所说明的存储装置等的电路。例如，衬底6104安装有电子构件4700、控制器芯片6106。USB连接器6103被用作连接于外部装置的接口。
[SD卡]
上述实施方式所说明的存储装置可以应用于能够安装在信息终端或数码相机等电子设备上的SD卡。
图54B是SD卡的外观示意图，图54C是SD卡的内部结构的示意图。SD卡5110包括外壳5111、连接器5112及衬底5113。连接器5112具有连接到外部装置的接口的功能。衬底5113被容纳在外壳5111中。衬底5113设置有存储装置及驱动该存储装置的电路。例如，衬底5113安装有电子构件4700、控制器芯片5115。此外，电子构件4700及控制器芯片5115的各电路结构不局限于上述记载，可以根据情况适当地改变电路结构。例如，电子构件所具备的写入电路、行驱动器、读出电路等也可以不安装在电子构件4700上而安装在控制器芯片5115上。
通过在衬底5113的背面一侧也设置电子构件4700，可以增大SD卡5110的容量。此外，也可以将具有无线通信功能的无线芯片设置于衬底5113。由此，可以进行外部装置与SD卡5110之间的无线通信，可以进行电子构件4700的数据的读出及写入。
[SSD]
上述实施方式所说明的存储装置可以应用于能够安装在信息终端等电子设备上的固态驱动器(SSD)。
图54D是SSD的外观示意图，图54E是SSD的内部结构的示意图。SSD5150包括外壳5151、连接器5152及衬底5153。连接器5152具有连接到外部装置的接口的功能。衬底5153被容纳在外壳5151中。衬底5153设置有存储装置及驱动该存储装置的电路。例如，衬底5153安装有电子构件4700、存储器芯片5155、控制器芯片5156。通过在衬底5153的背面一侧也设置电子构件4700，可以增大SSD5150的容量。存储器芯片5155中安装有工作存储器。例如，可以将DRAM芯片用于存储器芯片5155。控制器芯片5156中安装有处理器、ECC电路等。注意，电子构件4700、存储器芯片5155及控制器芯片5156的各电路结构不局限于上述记载，可以根据情况适当地改变电路结构。例如，控制器芯片5156中也可以设置用作工作存储器的存储器。
[计算机]
图55A所示的计算机5600是大型计算机的例子。在计算机5600中，多个机架式计算机5620收纳在机架5610中。
计算机5620例如可以具有图55B所示的立体图的结构。在图55B中，计算机5620包括母板5630，母板5630包括多个插槽5631以及多个连接端子等。插槽5631插入有个人计算机卡5621。并且，个人计算机卡5621包括连接端子5623、连接端子5624、连接端子5625，它们连接到母板5630。
图55C所示的个人计算机卡5621是包括CPU、GPU、存储装置等的处理板的一个例子。个人计算机卡5621具有板5622。此外，板5622包括连接端子5623、连接端子5624、连接端子5625、半导体装置5626、半导体装置5627、半导体装置5628以及连接端子5629。注意，图55C示出半导体装置5626、半导体装置5627以及半导体装置5628以外的半导体装置，关于这些半导体装置的说明，参照以下记载的半导体装置5626、半导体装置5627以及半导体装置5628的说明。
连接端子5629具有可以插入母板5630的插槽5631的形状，连接端子5629被用作连接个人计算机卡5621与母板5630的接口。作为连接端子5629的规格例如可以举出PCIe等。
连接端子5623、连接端子5624、连接端子5625例如可以被用作用来对个人计算机卡5621供电或输入信号等的接口。此外，例如，可以被用作用来进行个人计算机卡5621所计算的信号的输出等的接口。作为连接端子5623、连接端子5624、连接端子5625各自的规格例如可以举出USB(通用串行总线)、SATA(串行ATA)、SCSI(小型计算机系统接口)等。此外，当从连接端子5623、连接端子5624、连接端子5625输出视频信号时，作为各规格可以举出HDMI(注册商标)等。
半导体装置5626包括进行信号的输入及输出的端子(未图示)，通过将该端子插入板5622所包括的插座(未图示)，可以电连接半导体装置5626与板5622。
半导体装置5627包括多个端子，通过将该端子以回流焊方式焊接到板5622所具备的布线，可以电连接半导体装置5627与板5622。作为半导体装置5627，例如，可以举出FPGA、GPU、CPU等。作为半导体装置5627，例如可以使用电子构件4730。
半导体装置5628包括多个端子，通过将该端子以回流焊方式焊接到板5622所具备的布线，可以电连接半导体装置5628与板5622。作为半导体装置5628，例如，可以举出存储装置等。作为半导体装置5628，例如可以使用电子构件4700。
计算机5600可以用作并行计算机。通过将计算机5600用作并行计算机，例如可以进行人工智能的学习及推论所需要的大规模计算。
通过将本发明的一个方式的半导体装置用于上述各种电子设备，可以实现电子设备的小型化、高速化或低功耗化。此外，本发明的一个方式的半导体装置的耗电量少，由此可以降低电路发热。由此，可以减少因该发热而给电路本身、外围电路及模块带来的负面影响。此外，通过使用本发明的一个方式的半导体装置，可以实现高温环境下也稳定工作的电子设备。由此，可以提高电子设备的可靠性。
接下来，说明可以应用于计算机5600的计算机系统的结构例子。图56是说明计算机系统700的结构例子的图。计算机系统700包括软件和硬件。注意，有时将计算机系统所包括的硬件称为信号处理装置。
构成计算机系统700的软件包括含有器件驱动器的操作系统、各种开发环境、AI应用程序以及与AI无关的应用程序等。
器件驱动器包括用来控制辅助存储装置、显示装置以及打印机等外部连接设备的应用程序等。
构成计算机系统700的硬件包括第一运算处理装置、第二运算处理装置以及第一存储装置等。此外，第二运算处理装置包括第二存储装置。
作为第一运算处理装置，例如优选使用Noff OS CPU等中央处理器。Noff OS CPU包括使用OS晶体管的存储单元(例如，非易失性存储器)，在不需要工作的情况下，具有将所需要的信息储存在存储单元中并停止供应中央处理器电力的功能。通过使用Noff OS CPU作为第一运算处理装置，可以降低计算机系统700的耗电量。
作为第二运算处理装置，例如可以使用GPU或FPGA等。优选使用AI OS加速器作为第二运算处理装置。AI OS加速器由OS晶体管构成，并包括积和运算电路等运算单元。AI OS加速器的耗电量比一般的GPU等少。通过使用使用AI OS加速器作为第二运算处理装置，可以降低算机系统700的耗电量。
作为第一存储装置及第二存储装置，优选使用本发明的一个方式的存储装置。例如，优选使用3D OS NAND型存储装置。3D OS NAND型存储装置可以用作缓存、主存储器以及寄存器。此外，通过使用3D OS NAND型存储装置，容易实现非诺依曼型计算机系统。
3D OS NAND型存储装置的耗电量比使用Si晶体管的3D NAND型存储装置少。通过使用3D OS NAND型存储装置作为存储装置，可以降低计算机系统700的耗电量。再加上，3DOS NAND型存储装置能够用作通用存储器，由此可以降低构成计算机系统700的存储装置的零部件个数。
构成硬件的半导体装置由包括OS晶体管的半导体装置构成，使得包括中央处理器、运算处理装置以及存储装置的硬件容易被单体化(monolithic)。通过硬件的单体化，不但可以实现小型化、轻量化、薄型化而且还可以容易降低耗电量。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式7
通过利用本说明书等中所示的存储单元或存储装置等，可以实现常关闭CPU(也称为“Noff-CPU”)。Noff-CPU是指包括即使栅极电压为0V也处于非导通状态(也称为关闭状态)的常关闭型晶体管的集成电路。
在Noff-CPU中，可以停止向Noff-CPU中的不需要工作的电路的供电，使该电路处于待机状态。在供电停止而处于待机状态的电路中，没有电力消耗。因此，Noff-CPU可以将用电量抑制到最小限度。此外，即使供电停止，Noff-CPU也可以长时间保持设定条件等工作所需要的信息。当从待机状态恢复时，只要再次开始向该电路的供电即可，而不需要设定条件等的再次写入。就是说，可以高速从待机状态恢复。如此，Noff-CPU可以降低功耗，而无需大幅度降低工作速度。
作为用来在对Noff-CPU供电停止时也保持设定条件等信息的存储装置，可以使用本发明的一个方式的存储装置。此外，本发明的一个方式的存储装置可以应用于Noff-CPU的缓存，还可以应用于Noff-CPU的主存储器。
可以将Noff-CPU例如应用于IoT领域的IoT终端设备(“也称为端点微电脑”)803等小规模系统。
图57示出IoT网络的分层结构以及需求规格的倾向。在图57中，作为需求规格示出功耗804以及处理性能805。在IoT网络的分层结构中大致分为上层部的云领域801以及下层部的嵌入式领域802。例如，服务器包括在云领域801中。例如，机械、工业机器人、车载设备、家电产品等包括在嵌入式领域802中。
越是上层，对高处理性能的要求越比对低功耗的要求高。因此，在云领域801中，使用高性能CPU、高性能GPU以及大规模SoC(System on a Chip：系统级芯片)等。此外，越是下层，对低功耗的要求越比对高处理性能的要求高，器件个数也急剧增加。本发明的一个方式的半导体装置可以应用于被要求低功耗的IoT终端设备的通信装置。
此外，“端点”是指嵌入式领域802的终端区域。例如，在工厂、家电产品、基础设施、农业等中使用的微电脑相当于在端点使用的设备。
在图58中，作为端点微电脑的应用例子，示出工厂自动化的示意图。工厂884通过因特网线(Internet)与云883连接。此外，云883通过因特网线与家庭881及公司882连接。因特网线既可以是有线通信方式，又可以是无线通信方式。例如，在是无线通信方式的情况下，可以使用第四代移动通信系统(4G)或第五代移动通信系统(5G)。工厂884可以通过因特网线与工厂885及工厂886连接。
工厂884包括主设备(控制设备)831。主设备831具有与云883连接而进行信息的发送及接收的功能。此外，主设备831通过M2M(机器对机器)接口832与包括在IoT终端设备841的多个工业机器人842连接。作为M2M接口832，例如，可以使用有线通信方式之一的工业以太网或者无线通信方式之一的局部5G(Local5G)等。
工厂的管理者可以在家庭881或公司882通过云883连接到工厂884而确认工作状况等。此外，可以进行产品的错误及短缺的检查、放置地方的指示以及节拍时间(takttime)的测量等。
近年来，在“智能工厂”的推动下IoT在全球范围被导入工厂。作为智能工厂的实例，已知有如下实例：不仅利用端点微电脑进行检查以及监查，而且进行故障检测或异常预测等。
在端点微电脑等小规模系统中，在很多情况下，工作时的系统整体的功耗低，因此CPU的耗电量占比容易变大。由此，在端点微电脑等小规模系统中，Noff-CPU所带来的待机状态中的功率降低效应变大。另一方面，IoT的嵌入式领域有时被要求快速反应能力，通过使用Noff-CPU可以高速从待机状态恢复。
本实施方式所示的构成、结构、方法等可以与其他本实施方式所示的构成、结构、方法等适当地组合而使用。

Claims (9)

1.一种半导体装置，包括：
在第一方向上延伸的结构体；
在第二方向上延伸的第一导电体；以及
在所述第二方向上延伸的第二导电体，
其中，所述结构体包括：
在所述第一方向上延伸的第三导电体；
与所述第三导电体相邻的第一绝缘体；
与所述第一绝缘体相邻的第一半导体；以及
与所述第一半导体相邻的第二绝缘体，
在所述结构体与所述第一导电体交叉的第一交叉部，所述半导体装置在所述结构体与所述第一导电体之间包括：
与所述第二绝缘体相邻的第二半导体；以及
与所述第二半导体相邻的第三绝缘体，
在所述结构体与所述第二导电体交叉的第二交叉部，所述结构体包括：
与所述第二绝缘体相邻的第四导电体；以及
与所述第四导电体相邻的第四绝缘体，
在所述第一交叉部，所述第一绝缘体、所述第一半导体、所述第二绝缘体、所述第二半导体以及所述第三绝缘体围绕所述第三导电体设置为同心状，
并且，在所述第二交叉部，所述第一绝缘体、所述第一半导体、所述第二绝缘体、所述第四导电体以及所述第四绝缘体围绕所述第三导电体设置为同心状。
2.根据权利要求1所述的半导体装置，
其中所述第一方向与所述第二方向正交。
3.根据权利要求1所述的半导体装置，
其中所述第一交叉部用作第一晶体管，
并且所述第二交叉部用作第二晶体管及电容器。
4.根据权利要求1所述的半导体装置，
其中所述第一半导体为氧化物半导体。
5.根据权利要求4所述的半导体装置，
其中所述氧化物半导体包含铟和锌中的至少一个。
6.根据权利要求1所述的半导体装置，
其中所述第二半导体为氧化物半导体。
7.根据权利要求6所述的半导体装置，
其中所述氧化物半导体包含铟和锌中的至少一个。
8.根据权利要求1所述的半导体装置，用作NAND型存储装置。
9.一种电子设备，包括：
权利要求1所述的半导体装置；以及
操作开关、电池以及显示部中的至少一个。
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