CN115777239A - 半导体装置 - Google Patents

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Abstract

提供一种新颖的半导体装置。一种包括第一半导体的氧化物半导体、第二半导体的硅及在第一方向上连续的多个存储单元的半导体装置，一个存储单元包括写入用晶体管及读出用晶体管。第一半导体及第二半导体在第一方向上延伸，第一半导体的一部分被用作写入用晶体管的沟道形成区域，第二半导体的一部分被用作读出用晶体管的沟道形成区域。第二半导体具有与包含第一金属元素的第一层接触的区域。

Description

半导体装置
技术领域
本发明的一个方式涉及一种半导体装置。
另外，本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。因此，晶体管或二极管等半导体元件和包括半导体元件的电路是半导体装置。另外，显示装置、发光装置、照明装置、电光装置、存储装置、摄像装置、通信装置及电子设备等有时包括半导体元件或半导体电路。此外，显示装置、发光装置、照明装置、电光装置、存储装置、摄像装置、通信装置及电子设备等也有时被称为半导体装置。
背景技术
近年来，随着使用数据量的增大，需要具有更大的存储容量的半导体装置。为了增加单位面积的存储容量，层叠形成存储单元的三维结构的存储装置(专利文献1)。三维结构的存储装置中，半导体层通常在存储单元的叠层方向上延伸地设置。此外，三维结构的存储装置中，通常将多晶硅等包含多个晶界的半导体用于半导体层。
多晶硅等中存在有多个晶界，由此难以提高工作速度且降低存储单元间的特性不均匀等。已知以晶界的降低且结晶粒径的增大等为目的，使用镍(Ni)等用作催化剂元素制造结晶硅的晶化技术(专利文献2)。专利文献2还公开了使用催化剂元素的结晶的生长机理及将作为晶化使用的催化剂元素固定在吸杂区域的技术思想。
专利文献3公开了将使用催化剂元素的晶化技术应用于三维结构的存储装置的技术思想。此外，近年来，金属氧化物的一种的氧化物半导体受到关注。作为氧化物半导体，非专利文献1公开了CAAC-IGZO。此外，非专利文献1还公开了CAAC-IGZO的生长机理等。
[先行技术文献]
[专利文献]
[专利文献1]美国专利申请公开第2011/0065270A1公报
[专利文献2]日本专利申请公开第2000-133594号公报
[专利文献3]日本专利申请公开第2019-054220号公报
[非专利文献]
[非专利文献1]Noboru Kimizuka and Shunpei Yamazaki，“PHYSICS ANDTECHNOLOGY OF CRYSTALLINE OXIDE SEMICONDUCTOR CAAC-IGZO”FUNDAMENTALS(美国)，Wiley-SID Series in Display Technology，2017，p.94-97
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种可靠性高的存储装置。此外，本发明的一个方式的目的之一是提供一种存储容量大的存储装置。此外，本发明的一个方式的目的之一是提供一种占有面积小的存储装置。此外，本发明的一个方式的目的之一是提供一种工作速度快的存储装置。此外，本发明的一个方式的目的之一是提供一种制造成本低的存储装置。此外，本发明的一个方式的目的之一是提供一种新颖的存储装置。此外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。此外，本发明的一个方式的目的之一是提供一种占有面积小的半导体装置。此外，本发明的一个方式的目的之一是提供一种工作速度快的半导体装置。此外，本发明的一个方式的目的之一是提供一种制造成本低的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。此外，上述以外的目的可明显从说明书、附图及权利要求书等的记载看出，且可以从说明书、附图及权利要求书等的记载中抽出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种包括在第一方向上延伸的第一半导体、在第一方向上延伸的第二半导体、在第一方向上连续的多个存储单元的半导体装置，其中，存储单元包括第一晶体管及第二晶体管，第一半导体的一部分被用作第一晶体管的沟道形成区域，第二半导体的一部分被用作第二晶体管的沟道形成区域，第一半导体包含氧化物半导体，第二半导体包含硅，第二半导体具有与第一层接触的区域，第一层包含第一金属元素。
本发明的另一个方式是一种半导体装置，包括在第一方向上延伸的结构体、在与第一方向交叉的第二方向上延伸的多个第一导电体以及在第二方向上延伸的多个第二导电体，其中，结构体包括第三导电体、第一绝缘体、多个第四导电体、第一半导体、第二绝缘体、第二半导体及第三绝缘体，在多个第一导电体与结构体的各交叉部，第一绝缘体、第一半导体、第二绝缘体、第二半导体及第三绝缘体彼此以同心状配置在第三导电体的外侧，在多个第二导电体与结构体的各交叉部，第一绝缘体、第四导电体、第一半导体、第二绝缘体、第二半导体及第三绝缘体彼此以同心状配置在第三导电体的外侧，第一半导体包含氧化物半导体，第二半导体包含硅，第二半导体具有与第一层接触的区域，第一层包含第一金属元素。
第一金属元素是被用作催化剂元素的元素。例如，作为第一金属元素可以使用镍。第一层也可以包含磷等杂质元素。
氧化物半导体优选包含铟和锌中的至少一方。尤其优选包含铟及锌。此外，作为氧化物半导体可以使用CAAC-OS、nc-OS、a-like OS等多种结晶性氧化物半导体。
发明效果
根据本发明的一个方式可以提供一种可靠性高的存储装置。此外，根据本发明的一个方式可以提供一种存储容量大的存储装置。此外，根据本发明的一个方式可以提供一种占有面积小的存储装置。此外，根据本发明的一个方式可以提供一种工作速度快的存储装置。此外，根据本发明的一个方式可以提供一种制造成本低的存储装置。此外，根据本发明的一个方式可以提供一种新颖的存储装置。此外，根据本发明的一个方式可以提供一种可靠性高的半导体装置。此外，根据本发明的一个方式可以提供一种占有面积小的半导体装置。此外，根据本发明的一个方式可以提供一种工作速度快的半导体装置。此外，根据本发明的一个方式可以提供一种制造成本低的半导体装置。此外，根据本发明的一个方式可以提供一种新颖半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。此外，上述以外的效果可明显从说明书、附图及权利要求书等的记载看出，且可以从说明书、附图及权利要求书等的记载中抽出上述以外的效果。
附图说明
图1是存储装置的立体图。
图2是存储装置的截面图。
图3是存储器串的截面图。
图4是存储器串的截面图。
图5A及图5B是存储器串的截面图。
图6A及图6B是存储器串的截面图。
图7A是存储元件的截面图。图7B是存储元件的立体截面图。
图8A及图8B是存储器串的截面图。
图9A至图9F是存储器串的截面图。
图10A及图10B是存储器串的截面图。
图11A是说明氧化物半导体的结晶结构的分类的图。图11B是说明CAAC-IGZO膜的XRD谱的图。图11C是说明CAAC-IGZO膜的纳米束电子衍射图案的图。
图12A至图12C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图13A至图13C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图14A至图14C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图15A至图15C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图16A至图16C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图17A至图17C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图18A至图18C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图19A至图19C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图20A至图20C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图21A至图21C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图22A至图22C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图23A至图23C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图24A至图24C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图25A至图25D是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图26A至图26C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图27A至图27C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图28A至图28C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图29A至图29C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图30A至图30C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图31A至图31C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图32A至图32C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图33A至图33C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图34A至图34C是说明根据本发明的一个方式的半导体装置的制造工序的截面图。
图35是说明存储器串的电路结构例子的图。
图36是存储元件MC的等效电路图。
图37是说明存储器串的电路结构例子的图。
图38是说明存储器串的电路结构例子的图。
图39是说明存储器串的写入工作例子的时序图。
图40A及图40B是说明存储器串的写入工作例子的电路图。
图41A及图41B是说明存储器串的写入工作例子的电路图。
图42A及图42B是说明存储器串的写入工作例子的电路图。
图43A及图43B是说明存储器串的写入工作例子的电路图。
图44A及图44B是说明存储器串的读出工作例子的时序图。
图45A及图45B是说明存储器串的读出工作例子的电路图。
图46A及图46B是说明存储器串的读出工作例子的电路图。
图47A及图47B是说明晶体管的Id-Vg特性的图。
图48是说明半导体装置的结构例子的方框图。
图49A至图49C是说明半导体装置的结构例子的立体图。
图50是说明根据本发明的一个方式的半导体装置的截面图。
图51A至图51E是用来说明存储装置的一个例子的图。
图52A至图52G是用来说明电子设备的一个例子的图。
具体实施方式
参照附图对实施方式进行详细说明。注意，本发明不局限于下面说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。注意，在下面所说明的发明的结构中，在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。
另外，为了便于理解，有时在附图等中示出的各构成要素的位置、大小及范围等并不表示其实际的位置、大小及范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围等。例如，在实际的制造工序中，有时由于蚀刻等处理而抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时省略图示。
另外，在附图等中，为了容易理解说明，有时省略构成要素的一部分。
此外，在本说明书等中，“电极”及“布线”不在功能上限定其构成要素。此外，例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”及“布线”还包括多个“电极”及“布线”被形成为一体的情况等。
此外，在本说明书等中，电路中的“端子”是指进行电流的输入或输出、电压的输入或输出或者信号的接收或发送的部分。因此，布线或电极的一部分有时被用作端子。
另外，在本说明书等中，“上”及“下”这样的术语不限定于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
另外，由于“源极”及“漏极”的功能例如在采用不同极性的晶体管时或在电路工作中电流的方向变化时等，根据工作条件等而相互调换，因此很难限定哪个是“源极”哪个是“漏极”。因此，在本说明书中，可以将“源极”和“漏极”互相调换地使用。
在本说明书等中，“电连接”包括直接连接的情况及通过“具有某种电作用的元件”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。因此，即便记载为“电连接”，在实际电路中有时存在没有物理连接的部分而只是布线延伸的情况。
另外，在本说明书等中，“平行”例如是指在-10°以上且10°以下的角度的范围中配置两条直线的状态。因此，也包括角度为-5°以上且5°以下的情况。此外，“垂直”或“正交”例如是指在80°以上且100°以下的角度的范围中配置两条直线的状态。因此，也包括该角度为85°以上且95°以下的状态。
另外，在本说明书等中，除非特别叙述，关于计数值或计量值或者关于能够换算成计数值或计量值的对象、方法以及现象等在提到“同一”、“相同”、“相等”或“均匀”等的情况下，包括±20％的误差。
在本说明书等中，“相邻”及“接近”等词语不限定构成要素直接接触的状态。例如，如果是“与绝缘层A相邻的电极B”的表述，则不一定必须是绝缘层A与电极B直接接触而形成的情况，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
另外，电压多指某个电位与基准电位(例如，接地电位或源电位等)之间的电位差。因此，有时也可以互换“电压”与“电位”的称谓。在本说明书等中，除非特别叙述，电压和电位是可以互换的。
注意，例如在导电性充分低时，有时即便在表示为“半导体”时也具有“绝缘体”的特性。因此，也可以使用“绝缘体”代替“半导体”。此时，“半导体”和“绝缘体”的境界模糊，因此难以精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“绝缘体”。
注意，例如在导电性充分高时，有时即便在表示为“半导体”时也具有“导电体”的特性。因此，也可以使用“导电体”代替“半导体”。此时，“半导体”和“导电体”的境界模糊，因此难以精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。
注意，本说明书等中的“第一”、“第二”等序数词是为了避免构成要素的混淆而附加的，其并不表示工序顺序或者层叠顺序等某种顺序或次序。注意，关于本说明书等中不附加有序数词的术语，为了避免构成要素的混淆，在权利要求书中有时对该术语附加序数词。注意，关于本说明书等中附加有序数词的术语，在权利要求书中有时对该术语附加不同的序数词。注意，关于本说明书等中附加有序数词的术语，在权利要求书等中有时省略其序数词。
注意，在本说明书等中，晶体管的“开启状态”是指晶体管的源极和漏极电短路的状态(还称为“导通状态”)。另外，晶体管的“关闭状态”是指晶体管的源极和漏极电断开的状态(还称为“非导通状态”)。
此外，在本说明书等中，“通态电流”有时是指当晶体管处于开启状态时流过源极和漏极之间的电流。此外，“关态电流(off-state current)”有时是指在晶体管处于关闭状态时流过源极和漏极之间的电流。
另外，在本说明书等中，高电源电位VDD(以下，简单地称为“VDD”、“H电位”或“H”)是指高于低电源电位VSS(以下，简单地称为“VSS”、“L电位”或“L”)的电位的电源电位。另外，VSS是指低于VDD的电位的电源电位。此外，也可以将接地电位(以下，简单地称为“GND”或“GND电位”)用作VDD或VSS。例如，在VDD是接地电位时，VSS是低于接地电位的电位，在VSS是接地电位时，VDD是高于接地电位的电位。
此外，除非特别叙述，本说明书等所示的晶体管为增强型(常关闭型)的n沟道型场效应晶体管。由此，其阈值电压(也称为“Vth”)大于0V。此外，除非特别叙述，有时“向晶体管的栅极供应H电位”与“使晶体管处于开启状态”同义。此外，除非特别叙述，有时“向晶体管的栅极供应L电位”与“使晶体管处于关闭状态”同义。
另外，在本说明书等中，栅极是指栅电极及栅极布线的一部分或全部。栅极布线是指用来电连接至少一个晶体管的栅电极与其他电极或其他布线的布线。
另外，在本说明书等中，源极是指源区域、源电极及源极布线的一部分或全部。源区域是指半导体层中的电阻率为一定值以下的区域。源电极是指导电层中的连接到源区域的部分。源极布线是指用来电连接至少一个晶体管的源电极与其他电极或其他布线的布线。
另外，在本说明书等中，漏极是指漏区域、漏电极及漏极布线的一部分或全部。漏区域是指半导体层中的电阻率为一定值以下的区域。漏电极是指导电层中的连接到漏区域的部分。漏极布线是指用来电连接至少一个晶体管的漏电极与其他电极或其他布线的布线。
在附图等中，为了容易理解布线、电极或导电体等的电位，有时在与布线、电极或导电体等相邻的位置附上表示H电位的“H”或者表示L电位的“L”。此外，有时对发生电位变化的布线、电极或导电体以带框的形式附上“H”或“L”。此外，在晶体管处于关闭状态下，有时在该晶体管上重叠地附上符号“×”。
另外，一般而言，“电容器”具有两个电极隔着绝缘体(电介质)彼此相对的结构。本说明书等包括“电容元件”为上述“电容器”的情况。换言之，本说明书等包括“电容元件”具有两个电极隔着绝缘体彼此相对的结构的情况、“电容元件”具有两个布线隔着绝缘体彼此相对的结构的情况或者“电容元件”具有两个布线隔着绝缘体配置的结构的情况。
另外，在本说明书等中，在使用同一符号表示多个构成要素时，尤其在需要区分它们时，有时对符号附加“a”、“A”、“_1”、“_2”、“[m，n]”等用于识别的符号。例如，有时将两个布线GL中的一方记载为布线GLa，将另一方记载为布线GLb。
(实施方式1)
图1示出本发明的一个方式的存储装置100的立体图。存储装置100是具有三维叠层结构的存储装置。图2是在图1中用点划线示出的部分A1-A2的截面图。注意，有时在图1等中附上表示X方向、Y方向以及Z方向的箭头。X方向、Y方向以及Z方向是彼此正交的方向。在本说明书等中，将垂直于后述的基体121的顶面的方向设定为Z方向。
此外，在本说明书等中，有时将X方向、Y方向或Z方向称为“第一方向”。此外，有时将其他一个称为“第二方向”。此外，有时将剩下的一个称为“第三方向”。
图2示出X-Z平面上的截面。注意，如上所述，为了容易理解说明，在图1及图2等中有时省略部分构成要素。
<存储装置的结构例子>
根据本发明的一个方式的存储装置100包括存储单元阵列110(参照图1)。存储单元阵列110包括多个存储器串120。存储器串120在Z方向上延伸，在XY平面上配置为矩阵状。图3示出存储器串120的截面结构例子。
存储器串120包括在Z方向上连续的多个存储元件MC(也称为“存储单元”)。换言之，存储器串120包括串联连接的多个存储元件MC。图3示出五个存储元件MC串联连接的情况，但是存储器串120所包括的存储元件MC的数量不局限于五个。当存储器串120所包括的存储元件MC的数量为n时，n为2以上的整数即可。
在图3中，将五个存储元件MC记为存储元件MC_1至存储元件MC_5。注意，当说明存储元件MC_1至存储元件MC_5间共同的内容时，简单地记为“存储元件MC”。导电体WWL、导电体RWL及绝缘体123等其他构成要素也同样。
存储器串120包括与存储元件MC_1电连接的晶体管STr1以及与存储元件MC_5电连接的晶体管STr2。
此外，存储装置100在基体121的上方包括多个导电体WWL、多个导电体RWL及导电体SG。多个导电体WWL、多个导电体RWL及导电体SG在X方向上延伸(参照图1及图2)。此外，导电体WWL、导电体RWL及导电体SG具有与存储单元阵列110重叠的区域。另外，导电体WWL、导电体RWL及导电体SG在存储单元阵列110的外侧层叠为阶梯状。
导电体SG设置在多个导电体WWL及多个导电体RWL的下层。在图3中，层122设置在基体121上、绝缘体123_1设置在层122上、导电体SG设置在绝缘体123_1上。此外，导电体WWL及导电体RWL通过绝缘体123交替层叠地设置。例如，在图3中，绝缘体123_2设置在导电体SG上、导电体RWL_1设置在绝缘体123_2上、绝缘体123_3设置在导电体RWL_1上、导电体WWL_1设置在绝缘体123_3上、绝缘体123_4设置在导电体WWL_1上。注意，将在后面说明详细内容，层122被用作吸杂层。
存储器串120包括结构体160。结构体160以贯穿导电体WWL、导电体RWL、导电体SG及绝缘体123的方式设置。此外，结构体160具有与层122接触的区域。图4示出结构体160的截面结构例子。注意，图4和图3是同一部分的截面图。在图4中，用虚线示出导电体WWL、导电体RWL、导电体SG、绝缘体123、层122及基体121等。
结构体160具有包括导电体130、绝缘体129、半导体127、绝缘体126、半导体125、绝缘体124及多个导电体128的柱子状结构。在图4中，用双点划线示出在Z方向上延伸的存储器串120的中心轴169。更具体而言，导电体130沿着中心轴169延伸，绝缘体129相邻于导电体130的侧面地设置。此外，半导体127相邻于绝缘体129地设置，绝缘体126相邻于半导体127地设置。此外，半导体125相邻于绝缘体126地设置，绝缘体124相邻于半导体125地设置。半导体125具有与层122接触的区域。另外，在结构体160中的导电体RWL与结构体160的交叉部，导电体128设置在绝缘体129与半导体127之间。
图5A示出从Z方向看在图3中用点划线示出的部分B1-B2时的截面图。图5A是导电体WWL与结构体160的交叉部的截面图。在该交叉部，绝缘体129、半导体127、绝缘体126、半导体125及绝缘体124各自在导电体130的外侧设置为同心状。
图5B示出从Z方向看在图3中用点划线示出的部分C1-C2时的截面图。图5B是导电体RWL与结构体160的交叉部的截面图。在该交叉部，绝缘体129、导电体128、半导体127、绝缘体126、半导体125及绝缘体124各自在导电体130的外侧设置为同心状。
图5A及图5B示出一个存储器串120的截面(X-Y截面)，图6A及图6B示出设置多个存储器串120的例子。多个存储器串120可以在X方向上排列，也可以在Y方向上排列，也可以配置为矩阵状。
图7A示出在图3中用双点划线示出的区域105的放大图。图7A相当于存储元件MC的截面图。图7B示出存储元件MC的立体截面图。注意，为了容易理解存储元件MC的结构，在图7B中省略绝缘体123的记载。
导电体WWL与结构体160的交叉部被用作晶体管WTr。此外，导电体RWL与结构体160的交叉部被用作晶体管RTr。具体而言，导电体WWL被用作晶体管WTr的栅电极，导电体130被用作晶体管WTr的背栅电极。另外，半导体127的一部分被用作形成晶体管WTr的沟道的半导体层。形成晶体管WTr的沟道的半导体层隔着绝缘体126、半导体125及绝缘体124各自的一部分与栅电极(导电体WWL)重叠。注意，在本实施方式等中，示出导电体WWL的一部分被用作栅电极的例子，但是也可以分别独立地设置栅电极和导电体WWL，并电连接它们。
导电体128被用作晶体管RTr的栅电极。另外，导电体RWL被用作晶体管RTr的背栅电极。半导体125的一部分被用作形成晶体管RTr的沟道的半导体层。形成晶体管RTr的沟道的半导体层隔着绝缘体126的一部分与栅电极(导电体128)重叠。此外，形成晶体管RTr的沟道的半导体层隔着绝缘体124的一部分与背栅电极(导电体RWL)重叠。注意，在本实施方式等中，示出导电体RWL的一部分被用作背栅电极的例子，但是也可以分别独立地设置背栅电极和导电体RWL，并电连接它们。
另外，通过沿着Z方向分割存储器串120，可以增加单位面积的存储容量，所以是优选的。当沿着Z方向分割存储器串120时，也可以分割导电体WWL及导电体RWL。
图8A示出导电体WWL及存储器串120被沿着X-Z面设置的绝缘体153分割的情况，图8B示出导电体RWL及存储器串120被沿着X-Z面设置的绝缘体153分割的情况。注意，图8A相当于图5A所示的截面的变形例子。图8B相当于图5B所示的截面的变形例子。在图8等中，对分割后的构成要素的符号的末尾附上“a”或“b”。
如图8A所示，导电体WWL_a和导电体130_a重叠的区域起到晶体管WTr_a的作用。具体而言，导电体WWL_a、绝缘体124_a、半导体125_a、绝缘体126_a、半导体127_a、绝缘体129_a及导电体130_a重叠的区域起到晶体管WTr_a的作用。导电体WWL_a被用作晶体管WTr_a的栅电极，导电体130_a被用作晶体管WTr_a的背栅电极。另外，半导体127_a的一部分被用作形成晶体管WTr_a的沟道的半导体层。形成晶体管WTr_a的沟道的半导体层隔着绝缘体124_a的一部分、半导体125_a的一部分、绝缘体126_a的一部分与栅电极(导电体WWL_a)重叠。
此外，导电体WWL_b和导电体130_b重叠的区域起到晶体管WTr_b的作用。具体而言，导电体WWL_b、绝缘体124_b、半导体125_b、绝缘体126_b、半导体127_b、绝缘体129_b及导电体130_b重叠的区域起到晶体管WTr_b的作用。导电体WWL_b被用作晶体管WTr_b的栅电极，导电体130_b被用作晶体管WTr_b的背栅电极。另外，半导体127_b的一部分被用作形成晶体管WTr_b的沟道的半导体层。形成晶体管WTr_b的沟道的半导体层隔着绝缘体124_b的一部分、半导体125_b的一部分、绝缘体126_b的一部分与栅电极(导电体WWL_a)重叠。
如图8B所示，导电体RWL_a和导电体130_a重叠的区域起到晶体管RTr_a的作用。具体而言，RWL_a、绝缘体124_a、半导体125_a、绝缘体126_a、半导体127_a、导电体128_a、绝缘体129_a及导电体130_a起到晶体管RTr_a的作用。导电体RWL_a被用作晶体管RTr_a的栅电极。另外，导电体130_a被用作晶体管RTr_a的背栅电极。半导体125_a的一部分被用作形成晶体管RTr_a的沟道的半导体层。形成晶体管RTr_a的沟道的半导体层隔着绝缘体124_a与栅电极(导电体RWL_a)重叠。形成晶体管RTr_a的沟道的半导体层隔着绝缘体126_a的一部分、半导体127_a的一部分、导电体128_a的一部分、绝缘体129_a的一部分与背栅电极(导电体130_a)重叠。
另外，导电体RWL_b和导电体130_b重叠的区域起到晶体管RTr_b的作用。具体而言，RWL_b、绝缘体124_b、半导体125_b、绝缘体126_b、半导体127_b、导电体128_b、绝缘体129_b及导电体130_b起到晶体管RTr_b的作用。导电体RWL_b被用作晶体管RTr_b的栅电极。另外，导电体130_b被用作晶体管RTr_b的背栅电极。半导体125_b的一部分被用作形成晶体管RTr_b的沟道的半导体层。形成晶体管RTr_b的沟道的半导体层隔着绝缘体124_b与栅电极(导电体RWL_b)重叠。形成晶体管RTr_b的沟道的半导体层隔着绝缘体126_b的一部分、半导体127_b的一部分、导电体128_b的一部分、绝缘体129_b的一部分与背栅电极(导电体130_b)重叠。
如上所述，通过分割导电体WWL、导电体RWL及存储器串120，可以将单位面积的存储容量增加两倍。注意，存储器串120的分割方法不局限于上述方法。在图8A及图8B中，存储器串120被延伸在X方向上的绝缘体153分割，但是如图9A及图9B所示，绝缘体153也可以在与X方向不同的方向上延伸。另外，如图9C至图9F所示，也可以将存储器串120分割成三个以上。图9C及图9D示出分割成三个的存储器串120的一个例子，图9E及图9F示出分割成四个的存储器串120的一个例子。如此，可以增加单位面积的存储容量。
在图9A至图9F中，绝缘体153优选以不阻碍导电体WWL及导电体RWL的X方向的导通的方式配置。
在此，说明背栅极。栅极和背栅极以隔着半导体层的沟道形成区域重叠的方式配置。背栅极可以起到与栅极同样的作用。另外，通过改变背栅极的电位，可以改变晶体管的阈值电压。有时将栅极和背栅极中的一个称为“第一栅极”，另一个称为“第二栅极”。
由于栅极和背栅极由导电层或其电阻率小的半导体层等形成，因此具有防止在晶体管的外部产生的电场影响到形成沟道的半导体层的功能(尤其是对静电的静电遮蔽功能)。即，可以防止由于静电等外部的电场的影响而使晶体管的电特性变动。
另外，通过控制背栅极的电位可以控制晶体管的阈值电压。背栅极的电位可以与栅极相等，也可以是接地电位(GND电位)或任意电位。
作为形成晶体管WTr及晶体管RTr的沟道的半导体层，可以组合使用单晶半导体、多晶半导体、微晶半导体及非晶半导体等中的一个或多个。作为半导体材料，例如可以使用硅或锗等。另外，也可以使用硅锗、碳化硅、砷化镓、氧化物半导体、氮化物半导体等化合物半导体。晶体管STr1及晶体管STr2也同样。
用于晶体管的半导体层也可以采用叠层结构。当半导体层采用叠层结构时，可以使用具有不同结晶状态的半导体，也可以使用不同半导体材料。
当读出存储装置100所储存的数据时晶体管RTr变为开启状态。因此，作为晶体管RTr的半导体层优选使用迁移率高的半导体材料。作为这种半导体，例如优选使用通过使用专利文献2所公开的催化剂元素提高结晶性的半导体。通过使用催化剂元素提高结晶性的半导体降低晶界，可以提高晶体管的工作速度。此外，降低晶体管的特性不均匀性，所以半导体装置的工作稳定，因此可以提高可靠性。此外，降低晶体管的特性不均匀，由此可以增加一个存储器串中设置的存储元件MC的数量。因此，可以增加单位面积的存储容量。因此，可以减小半导体装置的占有面积。
本实施方式等中，将通过作为催化剂元素使用镍(Ni)提高结晶性(降低晶界)的硅用于晶体管RTr的半导体层。将在后面说明其制造方法。
晶体管WTr是为了对存储装置100写入数据或者为了保持被写入的数据的晶体管。晶体管WTr当数据写入工作时变为开启状态，但是主要为关闭状态。由此，晶体管RTr优选为关态电流小的晶体管。作为用于关态电流小的晶体管的半导体材料，优选使用金属氧化物的一种的氧化物半导体。
氧化物半导体的带隙为2eV以上，由此在被形成沟道的半导体层中使用氧化物半导体的晶体管(也称为“OS晶体管”)的关态电流极小。通过使用OS晶体管作为晶体管WTr，可以长期储存写入在存储元件MC中的数据。在使用OS晶体管作为构成存储元件MC的晶体管的情况下，存储元件MC可以被称为“OS存储器”。此外，包括该存储元件MC的存储器串120也可以被称为“OS存储器”。此外，存储装置100也可以被称为“OS存储器”。注意，OS存储器是存储装置之一。因此，存储元件MC及存储器串120也是存储装置之一。
OS存储器即使停止电力供给也可以在1年以上，甚至为10年以上的期间储存被写入的数据。由此，可以将OS存储器看作非易失性存储器。
此外，因为写入到OS存储器的数据(电荷量)长期几乎不变，所以OS存储器不局限于二值(1位)而可以储存多值(多位)或模拟值的信息。
此外，OS存储器采用将电荷通过晶体管写入到节点的方式，由此不需要现有的快闪存储器所需的高电压，可以实现高速写入工作。此外，OS存储器还不需要快闪存储器所需的数据改写之前的删除工作。此外，也不进行对浮动栅极或电荷俘获层的电荷注入以及从浮动栅极或电荷俘获层的电荷抽出，因此OS存储器在实质上可以无限地进行数据的写入及读出。与现有的快闪存储器相比，OS存储器的劣化更少且可以得到更高的可靠性。
此外，OS存储器不像磁电阻随机存储器(MRAM)或可变电阻式存储器(ReRAM)那样发生原子级的结构变化。因此，OS存储器具有比磁电阻随机存储器及可变电阻式存储器高的改写耐性。
此外，即使在高温环境下，OS晶体管的关态电流也几乎不增加。具体而言，即使在室温以上且200℃以下的环境温度下，关态电流也几乎不增加。此外，即使在高温环境下，通态电流也不容易下降。包括OS存储器的存储装置即使在高温环境下也稳定地工作并具有高可靠性。此外，OS晶体管的源极与漏极间的绝缘耐压高。通过将OS晶体管用作构成半导体装置的晶体管，可以实现即使在高温环境下也稳定地工作并具有高可靠性的半导体装置。
本实施方式等中，作为用于晶体管WTr的半导体层的氧化物半导体，使用IGZO(包含In、Ga及Zn的金属氧化物)。作为用于晶体管WTr的氧化物半导体，可以使用CAAC-OS、nc-OS、a-like OS等各种结晶性的氧化物半导体。将在后面说明氧化物半导体。
为了更确实地实现关闭状态，进行写入及保持数据的晶体管WTr优选为增强型(常关闭型)晶体管。为了实现更高速的工作，进行读出数据的晶体管RTr优选为阈值电压小的耗尽型(常开启型)晶体管。因此，晶体管RTr的阈值电压优选比晶体管WTr的阈值电压小。
注意，对应目的或用途等，半导体125和半导体127既可以包含相同材料，又可以包含不同材料。例如，半导体125和半导体127也可以是氧化物半导体。另外，半导体125及半导体127也可以是使用催化剂元素减少晶界的半导体。另外，也可以作为半导体125采用氧化物半导体且作为半导体127采用使用催化剂元素减少晶界的半导体。
作为晶体管STr1及晶体管STr2既可以使用OS晶体管，又可以使用能够比OS晶体管更高速工作的Si晶体管(作为形成沟道的半导体层使用硅的晶体管)。
图5A相当于晶体管WTr的中心或中心附近的X-Y平面，图5B相当于晶体管RTr的中心或中心附近的X-Y平面。在图5A及图5B中从Z方向看时导电体130的截面形状为圆形的情况下，绝缘体129在导电体130的外侧呈同心圆设置，半导体127在绝缘体129的外侧呈同心圆设置，绝缘体126在半导体127的外侧呈同心圆设置，半导体125在绝缘体126的外侧呈同心圆设置，绝缘体124在半导体125的外侧呈同心圆设置。另外，导电体128在绝缘体129和半导体127之间呈同心圆设置。
另外，导电体130的截面形状不局限于圆形。如图10A所示，导电体130的截面形状也可以为矩形。另外，如图10B所示，导电体130的截面形状也可以为三角形。因此，从Z方向看时结构体160的截面形状也不局限于圆形。
〔半导体装置的构成材料〕
接着，说明可用于存储装置100的构成材料。
[衬底]
存储装置100可以设置在衬底上。作为衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。此外，作为半导体衬底，例如可以举出以硅或锗等为材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。并且，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(Silicon On Insulator：绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。此外，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容元件、电阻元件、开关元件、发光元件、存储元件等。
[绝缘体]
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
在本说明书等中，“氧氮化物”是指含氧量多于含氮量的材料。例如，“氧氮化硅”是指含氧量多于含氮量的硅材料。此外，在本说明书等中，“氮氧化物”是指含氮量多于含氧量的材料，“氮氧化铝”是指含氮量多于含氧量的铝材料。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体围绕OS晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮化铝、氮氧化硅、氮化硅等金属氮化物。
此外，在使用氧化物半导体作为半导体125及/或半导体127的情况下，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于半导体125及/或半导体127的结构，可以填补半导体125及/或半导体127所包含的氧空位。
[导电体]
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
此外，作为导电体可以使用添加p型杂质或n型杂质而提高导电率的半导体。此外，例如作为导电体使用硅的情况下，也可以使用以包含钛、钴或镍的等硅化物。
此外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将作为金属氧化物之一的氧化物半导体用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用包含含在被形成沟道的氧化物半导体中的金属元素及氧的导电材料。此外，也可以使用包含上述金属元素及氮的导电材料。例如，可以使用氮化钛、氮化钽等包含氮的导电材料。此外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用这种材料，有时可以俘获包含在形成沟道的氧化物半导体中的氢。或者，有时可以俘获从外方的绝缘体等混入的氢。
[氧化物半导体]
氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
在此考虑氧化物半导体为包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为选自铝、镓、钇及锡中的一种或多种。作为可以应用于元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁、钴等。注意，作为元素M有时也可以组合多个上述元素。
此外，在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
〔结晶结构的分类〕
首先，对氧化物半导体中的结晶结构的分类参照图11A进行说明。图11A是说明氧化物半导体，典型为IGZO的结晶结构的分类的图。
如图11A所示那样，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)。此外，在“Crystalline”的分类中不包含single crystal(单晶)、poly crystal(多晶)及completely amorphous。此外，在“Crystal”中包含singlecrystal及poly crystal。
此外，图11A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”或在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图11B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将图11B所示的通过GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图11B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图11B所示的CAAC-IGZO膜的厚度为500nm。
如图11B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图11B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图11C示出CAAC-IGZO膜的衍射图案。图11C是将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图11C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图11C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
[氧化物半导体的结构]
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图11A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向、或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，在结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物中，CAAC-OS倾向于具有层叠有含有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是因为CAAC-OS由于a-b面方向上的氧原子的排列的低密度或因金属原子被取代而使原子间的键合距离产生变化而容许畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，检测不出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
[氧化物半导体的构成]
接着，说明上述的CAC-OS的详细内容。此外，CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。也就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制导通/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现大通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-likeOS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
〔包括氧化物半导体的晶体管〕
接着，说明将上述氧化物半导体用于晶体管的情况。
优选将载流子浓度低的氧化物半导体用于晶体管的沟道形成区域。例如，氧化物半导体的沟道形成区域中的载流子浓度优选为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更进一步优选低于1×1013cm-3，还进一步优选低于1×1012cm-3。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。此外，有时将高纯度本征或实质上高纯度本征称为“i型”或“实质上i型”。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
〔杂质〕
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体的沟道形成区域中的硅及碳的浓度、氧化物半导体的与沟道形成区域的界面附近的硅及碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体的沟道形成区域中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。或者，在氧化物半导体包含氮时，有时形成陷阱态。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体的沟道形成区域中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体的沟道形成区域中的氢。具体而言，在氧化物半导体的沟道形成区域中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于5×1019atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
〔其他半导体材料〕
可以用于半导体125及半导体127的半导体材料不局限于上述氧化物半导体。作为半导体125及半导体127，也可以使用具有带隙的半导体材料(不是零带隙半导体的半导体材料)。例如，也可以将硅等单个元素的半导体、砷化镓等化合物半导体、被用作半导体的层状物质(也称为原子层物质、二维材料等)等用于半导体材料。特别是，优选将被用作半导体的层状物质用于半导体材料。
在本说明书等中，层状物质是具有层状结晶结构的材料群的总称。层状结晶结构是由共价键或离子键形成的层通过如范德华力那样的比共价键或离子键弱的键合层叠的结构。层状物质在单位层中具有高导电性，即，具有高二维导电性。通过将被用作半导体并具有高二维导电性的材料用于沟道形成区域，可以提供通态电流大的晶体管。
作为层状物质，有石墨烯、硅烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是属于第16族的元素的总称，其中包括氧、硫、硒、碲、钋、鉝。此外，作为硫族化物，可以举出过渡金属硫族化物、第13族硫族化物等。
作为半导体125及半导体127，例如优选使用被用作半导体的过渡金属硫族化物。作为能够被用作半导体125及半导体127的过渡金属硫族化物，具体地可以举出硫化钼(典型的是MoS2)、硒化钼(典型的是MoSe2)、碲化钼(典型的是MoTe2)、硫化钨(典型的是WS2)、硒化钨(典型的是WSe2)、碲化钨(典型的是WTe2)、硫化铪(典型的是HfS2)、硒化铪(典型的是HfSe2)、硫化锆(典型的是ZrS2)、硒化锆(典型的是ZrSe2)等。
<存储装置的制造方法例子>
接着，参照图12至图34说明根据本发明的存储装置的制造方法例子。在图12至图34中，各附图的A是从Z方向看时的俯视图，各附图的B是在附图A中用点划线A1-A2示出的部分的截面图。另外，在图12至图34中，各附图的C是在附图A中用点划线A3-A4示出的部分的截面图。另外，图25D是放大在图25B中用点划线围绕的部分的截面图。注意，在本制造方法中，示出包括两个(也称为“两级”)存储元件MC的一个存储器串120的例子，但是本实施方式不局限于此。存储器串120也可以包括三级以上的存储元件MC。例如，存储器串120也可以包括32级以上、优选为64级以上、更优选为128级以上、进一步优选为256级以上的存储元件MC。
首先，在具有绝缘表面的基体121上形成层122，在层122的周围形成绝缘体132(参照图12A至图12C)。
首先，形成导电膜，利用光刻法对该导电膜进行加工来形成层122。接着，以覆盖层122的方式在基体121上形成绝缘膜。接着，优选对该绝缘膜进行平坦化处理。在该平坦化处理中，优选直到使层122的表面露出为止对该绝缘膜进行抛光。通过上述方法可以形成绝缘体132，注意，层122及绝缘体132的形成方法不局限于此。可以在基体121上形成绝缘体132，去除绝缘体132的不需要的部分，来形成槽及开口，以埋入该槽及该开口部的方式形成层122。有时，将这样的导电体的形成方法称为镶嵌法(单镶嵌法、双镶嵌法)。通过上述方法可以得到图12A至图12C所示的层122及绝缘体132的结构。
层122及绝缘体132的形成可以利用溅射法、CVD法、分子束外延(MBE：MolecularBeam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD法等。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根据使用的源气体分类为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：MetalOrganic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。此外，因为在热CVD法中不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容元件等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。此外，在热CVD法中，不产生沉积时的等离子体损伤，因此能够得到缺陷较少的膜。
在ALD法中能够减少对被处理物造成的等离子体损伤。此外，在ALD法中，不产生沉积时的等离子体损伤，因此能够得到缺陷较少的膜。
不同于从靶材等中被释放的粒子沉积的沉积方法，CVD法及ALD法是因被处理物表面的反应而形成膜的沉积方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于形成覆盖纵横比大的开口部的表面的膜。但是，ALD法的沉积速率比较慢，所以有时优选与沉积速率快的CVD法等其他沉积方法组合而使用。
CVD法或ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比沉积任意组成的膜。此外，例如，当使用CVD法或ALD法时，可以通过在进行沉积的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时进行沉积时，因为不需要传送及调整压力所需的时间，所以与使用多个沉积室进行沉积的情况相比可以缩短沉积时间。因此，有时可以提高半导体装置的生产率。
注意，在光刻法中，首先通过光掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，可以通过该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。此外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要光掩模。此外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
此外，也可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电膜上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。
该加工可以使用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一方施加高频功率的结构。或者，也可以采用对平行平板型电极中的一方施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
当导电膜的蚀刻中使用硬掩模时，该蚀刻处理既可以在去除在硬掩模的形成中使用的抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在上述导电膜的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为层122，例如可以使用通过溅射法形成的包含金属元素的导电膜。此外，该导电膜也可以利用CVD法来形成。层122也可以为半导体。例如，在进行关于后述的使用催化剂元素的结晶性提高处理(也称为“催化剂结晶化”)的吸杂处理的情况下，作为层122优选使用结晶缺陷多的导电膜。此外，也可以将层122称为“吸杂层”。
此外，在更有效地进行后述的吸杂处理的情况下，优选在层122中包含杂质元素。作为杂质元素使用例如磷(P)、砷(As)、氮(N)、锑(Sb)、铋(Bi)等15族元素即可。除了15族元素以外，也可以使用13族元素(典型的是硼(B)、铝(Al)、镓(Ga)、铟(In)等)。层122所包含的杂质的浓度为1×1019atoms/cm3以上且1×1021atoms/cm3以下即可。注意，不必为吸杂处理对层122添加杂质元素。此外，作为层122所包含的杂质元素，也可以使用18族元素(典型的是氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)等)。作为层122所包含的杂质元素也可以组合15族元素、13族元素及18族元素而使用。
在本实施方式中，作为层122使用包含磷的非晶硅。例如，形成非晶硅膜之后，利用等离子体掺杂法或离子注入法等对非晶硅膜导入磷即可。此外，在利用CVD法形成层122的情况下，也可以在材料气体中混入包含杂质元素的气体。
根据需要，优选对绝缘体132的表面进行平坦化处理。作为平坦化处理，可以使用化学机械抛光(CMP)法或回流法等。
在层122及绝缘体132上交替层叠绝缘膜123A、导电膜134A及导电膜136A。在本实施方式中，示出如下例子：在绝缘体132上形成绝缘膜123A，在绝缘膜123A上形成导电膜134A，在导电膜134A上形成绝缘膜123A，在绝缘膜123A上形成导电膜136A(参照图12A至图12C)。在导电膜134A、导电膜136A及绝缘膜123A的形成中可以利用CVD法。另外，也可以利用溅射法。
作为导电膜134A及导电膜136A可以使用上述导电体。因为在后面的工序中需要对层122及导电膜134A选择性地进行蚀刻，所以导电膜136A的材料优选与层122及导电膜134A不同。另一方面，层122及导电膜134A的材料既可以相同又可以不同。层122、导电膜134A及导电膜136A也可以为具有彼此不同的结晶性的导电体。
作为绝缘体132及绝缘膜123A可以使用上述绝缘体。例如，可以使用具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
另外，在本实施方式中，示出形成六层绝缘膜123A、三层导电膜134A以及两层导电膜136A的例子，但是叠层数不局限于此。可以根据被要求的半导体装置的性能分别形成它们。在此，当导电膜134A的叠层数为m(m为2以上的整数)时，绝缘膜123A的叠层数为2×m，导电膜136A的叠层数为m-1。例如，m可以为33以上、优选为65以上、更优选为129以上、进一步优选为257以上。
接着，在绝缘膜123A上形成掩模(未图示)，利用光刻法对绝缘膜123A、导电膜134A及导电膜136A进行加工，以使层122露出的方式形成第一开口141(参照图13A至图13C)。
接着，对导电膜136A进行各向同性蚀刻，使得第一开口141中的导电膜136A的侧面比绝缘膜123A及导电膜134A的侧面后退(参照图14A至图14C)。由于这个处理，在垂直于Z方向的方向上重叠于导电膜136A的第一开口141之径比在垂直于Z方向的方向上重叠于绝缘膜123A的第一开口141之径及重叠于导电膜134A的第一开口141之径大。因此，凹凸形成在第一开口141的侧面。这样的加工可以使用：通过利用气体、自由基、等离子体等的干蚀刻的各向同性蚀刻；或者通过利用液体的湿蚀刻的各向同性蚀刻。有时将用于湿蚀刻的液体称为蚀刻剂。当通过干蚀刻进行各向同性蚀刻时，可以使用包含氯、溴和氟中的至少一个的气体、自由基、等离子体等。各向同性蚀刻优选不去除在形成第一开口141时使用的掩模进行。
接着，在绝缘膜123A上及第一开口141内部形成绝缘膜124A(参照图15A至图15C)。虽然未图示，但是绝缘膜124A也可以具有叠层结构。绝缘膜124A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成绝缘膜124A。当绝缘膜124A具有叠层结构时，各绝缘膜既可以使用同一沉积装置形成，又可以使用不同沉积装置形成。
通过上述方法形成的绝缘膜124A的覆盖性高，因此可以对第一开口141侧面的凹凸形状形成绝缘膜124A。换言之，可以将绝缘膜124A形成为不仅与绝缘膜123A、导电膜134A及导电膜136A的侧面接触而且与绝缘膜123A的顶面的一部分及底面的一部分接触。
接着，去除形成在第一开口141底部的绝缘膜124A来得到绝缘体124。在绝缘膜124A的去除中优选使用各向异性蚀刻。此时，因为绝缘膜123A上的绝缘膜124A也被去除，所以绝缘体124只在第一开口141的侧壁设置(参照图16A至图16C)。通过去除第一开口141底部的绝缘膜124A，再次使层122露出。
接着，在第一开口内部形成半导体膜125A及绝缘膜126A(参照图17A至图17C)。
半导体膜125A及绝缘膜126A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成半导体膜125A及绝缘膜126A。此外，也可以根据形成的膜而使用不同沉积方法或不同沉积装置。
在本实施方式中，作为半导体膜125A形成非晶硅，作为绝缘膜126A形成氧氮化硅。
接着，以将绝缘膜126A与第一开口141重叠的区域及其附近残留的方式去除绝缘膜126A的一部分(参照图18A至图18C)。本实施方式中，从Z方向看时以与第一开口141重叠的区域及与后面被用作晶体管STr2的区域重叠的部分残留的方式去除绝缘膜126A的一部分。在绝缘膜126A被去除的区域，半导体膜125A被露出。将该区域也称为“催化剂元素添加区域”。
接着，在半导体膜125A及绝缘膜126A上形成包含催化剂元素的催化剂层185(参照图19A至图19C)。催化剂层185既可以利用溅射法、CVD法、ALD法等形成，又可以利用旋涂法等涂敷包含催化剂元素的溶液的涂敷法形成。例如，催化剂层185也可以为包含催化剂元素的硅化物。
作为催化剂元素，使用选自镍(Ni)、铁(Fe)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、白金(Pt)、铜(Cu)、金(Au)、锗(Ge)等金属元素的元素即可。
在本实施方式中，作为催化剂元素使用镍。此外，在利用涂敷法形成催化剂层185的情况下，可以使用将溴化镍、乙酸镍、草酸镍、碳酸镍、氯化镍、碘化镍、硝酸镍或硫酸镍等镍盐用作溶质且将水、醇、酸、氨用作溶剂的溶液。此外，也可以使用将镍元素用作溶质且将选自苯、甲苯、二甲苯、四氯化碳、氯仿、醚中的一个用作溶剂的溶液。或者，即使镍没有完全溶解，也可以使用将镍分散在介质中的乳剂等材料。
接着，为了催化剂元素从包含催化剂元素的催化剂层185扩散到半导体膜125A，以450℃以上且650℃以下，4小时以上且24小时以下的条件下，进行加热处理。此外，也可以在该加热处理之前进行以450℃且1小时左右的用来除氢的处理。通过进行除氢的处理，降低半导体膜125A中的氢浓度。通过由加热处理降低氢浓度，容易形成硅化物。
与催化剂元素接触的硅键合于催化剂元素来形成硅化物。催化剂元素容易键合于非晶状态等缺陷较多的部分。由此，硅化物所包含的催化剂元素反应于非晶状态的硅，来形成新的硅化物。如此，在硅化物移动的同时结晶化进展。这是因为催化剂元素与硅的原子间距离非常近于单晶硅的原子间距离，Ni-Si间距离与单晶Si-Si间距离最近，是短0.6％左右。通过使用催化剂元素进行结晶化，晶径变大，减少半导体内的缺陷。
图20及图21示出硅化物188从催化剂元素添加区域移动到半导体膜125A的样子。图20示出加热处理初期的样子。首先，在接触于催化剂元素添加区域的半导体膜125A上形成硅化物。绝缘膜126A被用作掩模，由此与绝缘膜126A重叠的区域的半导体膜125A中没有添加催化剂元素。进行加热处理同时硅化物188在与催化剂元素添加区域离远的方向上移动。在半导体膜125A，将进行催化剂结晶化的部分(由催化剂元素被提高结晶性的部分)示出为半导体膜125Ac。非晶半导体的半导体膜125A由于其中硅化物188通过变化为结晶性半导体。
图21示出加热处理中期的样子。进行加热处理同时硅化物188向层122移动。在本实施方式中，作为层122使用包含磷的非晶硅，因此加热处理期间中硅化物188到达层122时层122的结晶性也被促进。
硅化物188所包含的催化剂元素最终包含在层122中(吸杂处理)。通过使层122包含15族元素或13族元素等杂质元素，可以减少移动到层122的催化剂元素的再扩散。
在半导体膜125Ac残存的催化剂元素浓度优选为5×1017atoms/cm3以下。使层122包含15族元素等杂质元素的情况下，通过使用催化剂元素的半导体膜125A的加热处理结束后，以更高的温度进行加热处理，可以将残留在半导体膜125Ac中的催化剂元素移动到层122(被吸取)。通过使层122包含杂质元素，可以提高吸杂处理的效果。
接着，去除催化剂层185(参照图22A至图22C)，在第一开口141内部形成半导体膜127A及导电膜128A(参照图23A至图23C)。
半导体膜127A及导电膜128A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成半导体膜127A及导电膜128A。此外，也可以根据形成的膜而使用不同沉积方法或不同沉积装置。
导电膜128A以至少隔着绝缘体124、半导体膜125Ac、绝缘膜126A及半导体膜127A嵌入第一开口141侧面的凹部(在垂直于Z方向的方向上，第一开口141与导电膜136A的交叉部)的方式形成即可，不一定需要嵌入第一开口内部整体。导电膜128A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成导电膜128A。
半导体膜127A优选为氧化物半导体。作为用于半导体膜127A的氧化物半导体，可以使用CAAC-OS、nc-OS、a-like OS等氧化物半导体。
接着，对导电膜128A进行加工来形成导电体128(参照图24A至图24C)。导电膜128A的加工可以使用各向同性蚀刻或各向异性蚀刻。在导电膜128A的形成中，导电膜128A填充第一开口141侧面的凹部而不完全填充第一开口141时(参照图23)，在导电膜128A的加工中优选使用各向同性蚀刻。另一方面，在以完全填充第一开口141的方式形成有导电膜128A的情况下，优选使用各向异性蚀刻。由于上述加工，可以在第一开口141侧面的凹部形成导电体128。
接着，在半导体膜127A及导电体128的内部形成绝缘膜129A。接着，将导电体128用作掩模，增高半导体膜127A的一部分的电阻来形成高电阻区域(I型区域)(参照图25A至图25D)。作为高电阻区域的形成方法，具有隔着绝缘膜129A对半导体膜127A进行照射微波144来去除包含在半导体膜127A中的氢的方法。通过在含氧气氛下进行微波144的照射，半导体膜127A被供应氧，所以是优选的。在本实施方式中，在包含氧及氩的气氛下隔着绝缘膜129A对半导体膜127A的一部分进行照射微波144来使半导体膜127A的一部分的区域146的电阻变高(参照图25D)。
在此，也可以进行加热处理。加热处理优选在含氮气氛下以200℃以上且500℃以下、优选以300℃以上且400℃以下进行。进行加热处理的气氛不局限于此，在包含氮、氧和氩中的至少一个的气氛下进行即可。另外，加热处理既可以在减压气氛下进行，又可以在大气压下进行。
由于加热处理，与导电体128接触的半导体膜127A的电阻变低，在区域148中可以形成低电阻区域(N型区域)。通过在半导体膜127A和导电体128接触的状态下进行加热处理，有时在导电体128和半导体膜127A的界面形成包含导电体128中的金属元素以及半导体膜127A的成分的金属化合物层。由于该金属化合物层的形成，在与导电体128接触的区域中半导体膜127A的电阻变低，所以是优选的。另外，导电体128有时吸收半导体膜127A中的氧。通过在半导体膜127A和导电体128接触的状态下进行加热处理，半导体膜127A的电阻进一步变低。该加热处理也可以在微波处理之前进行。因加热处理而其电阻变低的区域148被导电体128覆盖，所以不受微波144的影响，在微波处理后也可以维持低电阻值。
上述微波处理及加热处理后的区域146的载流子浓度低于1×1018/cm3，优选为1×1017/cm3以下，更优选为1×1016/cm3以下。另外，区域148的载流子浓度优选为1×1018/cm3以上，更优选为1×1019/cm3以上，进一步优选为1×1020/cm3以上。
接着，形成导电膜130A(参照图26A至图26C)。导电膜130A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成。
接着，进行加热处理。加热处理优选在含氮气氛下以200℃以上且500℃以下、优选以300℃以上且400℃以下进行。进行加热处理的气氛不局限于此，在包含氮、氧和氩中的至少一个的气氛下进行即可。另外，加热处理既可以在减压气氛下进行，又可以在大气压下进行。
接着，直到使绝缘膜129A的表面露出为止利用CMP法等去除导电膜130A，由此得到导电体130(参照图27A至图27C)。上述加热处理也可以在形成导电体130之后进行。
接着，对半导体膜125A、绝缘膜126A、半导体膜127A及绝缘膜129A进行加工来得到半导体125、绝缘体126、氧化膜127B及绝缘膜129B(参照图28A至图28C)。该加工可以使用干蚀刻法或湿蚀刻法。
接着，对绝缘膜123A、导电膜134A及导电膜136A进行加工，来形成如图29B所示那样的在端部以阶梯状重叠的绝缘体123B、导电体134B及导电体136B(参照图29A至图29C)。在绝缘膜123A、导电膜134A及导电膜136A的加工中，交替进行绝缘膜123A、导电膜134A及导电膜136A的蚀刻与掩模的缩小，由此可以形成阶梯状的端部。
接着，形成绝缘体150(参照图29)。绝缘体150可以利用CVD法形成。优选利用CMP法或回流法对绝缘体150的表面进行平坦化处理。
接着，加工绝缘体150、绝缘体123B、导电体134B及导电体136B，形成绝缘体123、导电体134、及导电体136(参照图30A至图30C)。
接着，以嵌入当形成绝缘体123、导电体134及导电体136时去除的部分的方式形成绝缘体152(参照图30)。绝缘体152可以利用CVD法或ALD法形成。尤其是，通过利用ALD法、还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成绝缘体152。优选利用CMP法或回流法对绝缘体152进行平坦化处理。
接着，利用光刻法对氧化膜127B及绝缘膜129B进行加工来得到半导体127及绝缘体129(参照图31A至图31C)。该加工可以使用干蚀刻法或湿蚀刻法。此时，绝缘体126的一部分被露出。
接着，以隔着绝缘体126与半导体125的一部分重叠的方式形成导电体154(参照图32A至图32C)。导电体154通过在绝缘体126、绝缘体150及绝缘体152上形成导电膜且利用光刻法对该导电膜进行加工而得到。注意，在图32A中，导电体154在A1-A2的点划线上不存在，但是在图32B中用虚线示出导电体154。后述的图33及图34中也同样地示出导电体154。
接着，以覆盖导电体154、绝缘体126、绝缘体150及绝缘体152的方式形成绝缘体156(参照图33A至图33C)。绝缘体156可以利用CVD法、ALD法、溅射法等形成。
接着，利用光刻法对绝缘体156、绝缘体126、绝缘体129、半导体127及绝缘体150进行加工，以使导电体134、导电体136、导电体130、导电体154及半导体125露出的方式形成第二开口。对形成为阶梯状的导电体134及导电体136分别形成第二开口(参照图33)。
接着，以嵌入第二开口的方式形成与导电体134电连接的导电体161、与导电体136电连接的导电体162、与导电体130电连接的导电体163、与导电体154电连接的导电体164、与半导体125电连接的导电体165、以及将半导体125与半导体127电连接的导电体166(参照图34A至图34C)。导电体161、导电体162、导电体163、导电体164、导电体165及导电体166可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成上述导电体。另外，导电体161、导电体162、导电体163、导电体164、导电体165及导电体166也可以具有由多个层构成的叠层结构。导电体161、导电体162、导电体163、导电体164、导电体165及导电体166可以通过在绝缘体156上及第二开口内部形成导电膜且通过CMP等去除不需要的导电膜来形成。
接着，形成与导电体161电连接的导电体171、与导电体162电连接的导电体172、与导电体163电连接的导电体173、与导电体164电连接的导电体174以及与导电体165电连接的导电体175(参照图34)。导电体171、导电体172、导电体173、导电体174及导电体175可以通过在绝缘体156上形成导电膜且利用光刻法进行加工来形成。该加工可以使用干蚀刻法或湿蚀刻法。
导电体171、导电体161及导电体134被用作导电体SG或导电体WWL。导电体172、导电体162及导电体136被用作导电体RWL。导电体173、导电体163及导电体130被用作导电体BG。导电体174、导电体164及导电体154被用作导电体SEL。导电体175、导电体165被用作导电体BL。通过以上工序，可以制造存储装置。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式2)
在本实施方式中，说明存储装置的存储器串120的电路结构及工作。图35示出存储器串120的电路结构例子。
<存储器串的电路结构例子>
图35示出存储器串120所包括的存储元件MC的数量n为5的情况的电路结构例子。如在上述实施方式中说明，存储元件MC包括晶体管WTr及晶体管RTr。
此外，在等效电路图等中，为了明确示出晶体管为OS晶体管，有时对晶体管的电路符号添加“OS”。同样，为了明确示出晶体管为Si晶体管(被形成沟道的半导体层使用硅的晶体管)，有时对晶体管的电路符号添加“Si”。在图35中，晶体管WTr是OS晶体管，晶体管RTr是Si晶体管。
图36示出存储元件MC的等效电路图。如图36所示，可以用电容器Cs和晶体管Tr取代而表示晶体管WTr。晶体管Tr的栅极通过电容器Cs与导电体WWL电连接。在本实施方式中例示的存储元件MC是由两个晶体管及一个电容器构成的“2Tr1C型”的存储单元。
在图35中，将包括在存储元件MC_1中的晶体管WTr记载为晶体管WTr_1，将包括在存储元件MC_1中的晶体管RTr记载为晶体管RTr_1。因此，图35所示的存储器串120包括晶体管WTr_1至晶体管WTr_5以及晶体管RTr_1至晶体管RTr_5。另外，图35所示的存储器串120包括晶体管STr1及晶体管STr2。存储器串120是NAND型存储装置。
包括OS存储器的NAND型存储装置也被称为“OS NAND型”或“OS NAND型存储装置”。此外，具有多个OS存储器被层叠在Z方向上的结构的OS NAND型存储装置也被称为“3D OSNAND型”或“3D OS NAND型存储装置”。
晶体管RTr_1的源极和漏极中的一个与晶体管STr1的源极和漏极中的一个电连接，另一个与晶体管RTr_2的源极和漏极中的一个电连接。晶体管WTr_1的源极和漏极中的一个与晶体管RTr_1的栅极电连接，另一个与晶体管WTr_2的源极和漏极中的一个电连接。晶体管RTr_1的背栅极与导电体RWL_1电连接。晶体管WTr_1的栅极与导电体WWL_1电连接。此外，晶体管WTr_1的背栅极与导电体BG电连接。此外，晶体管STr1的源极和漏极中的另一个与层122电连接，晶体管STr1的栅极与导电体SG电连接。
另外，晶体管RTr_5的源极和漏极中的一个与晶体管RTr_4的源极和漏极中的另一个电连接，另一个与晶体管STr2的源极和漏极中的一个电连接。晶体管RTr_5的栅极与晶体管WTr_5的源极和漏极中的一个电连接。晶体管WTr_5的源极和漏极中的另一个与晶体管STr2的源极和漏极中的一个电连接。晶体管RTr_5的背栅极与导电体RWL_5电连接。晶体管WTr_5的栅极与导电体WWL_5电连接。此外，晶体管WTr_5的背栅极与导电体BG电连接。另外，晶体管STr2的源极和漏极中的另一个与导电体BL电连接，晶体管STr2的栅极与导电体SEL电连接。
当存储器串120包括n个存储元件MC时，在第一、第n存储元件MC以外的第i(i为1以上且n以下的整数)存储元件MC_i中，晶体管RTr_i的源极和漏极中的一个与晶体管RTr_i-1的源极和漏极中的另一个电连接，晶体管RTr_i的源极和漏极中的另一个与晶体管RTr_i+1的源极和漏极中的一个电连接。晶体管RTr_i的栅极与晶体管WTr_i的源极和漏极中的一个电连接。晶体管WTr_i的源极和漏极中的另一个与晶体管WTr_i+1的源极和漏极中的一个电连接。晶体管RTr_i的背栅极与导电体RWL_i电连接。晶体管WTr_i的栅极与导电体WWL_i电连接。此外，晶体管WTr_i的背栅极与导电体BG电连接。
另外，将晶体管RTr的栅极与晶体管WTr的源极和漏极中的一个电连接的节点记载为节点ND。就是说，将晶体管RTr_i的栅极与晶体管WTr_i的源极和漏极中的一个电连接的节点记载为节点ND_i。在图35中，将存储元件MC_1所包含的节点ND记载为节点ND_1。
晶体管STr1及晶体管STr2例如既可以是OS晶体管又可以是Si晶体管。也可以晶体管STr1和晶体管STr2中的一个是OS晶体管，另一个是Si晶体管。
此外，如图37所示，根据目的或用途等，作为晶体管WTr可以使用Si晶体管，作为晶体管RTr可以使用OS晶体管。此外，图37示出作为晶体管STr1及晶体管STr2使用OS晶体管的例子。
此外，如图38所示，根据目的或用途等，也可以采用晶体管WTr中不设置背栅极的结构。此外，图38示出作为晶体管STr1及晶体管STr2使用OS晶体管的例子。
<存储器串的工作例子>
接着，说明图35所示的存储器串120的工作例子。
〔写入工作〕
在本实施方式中，说明对存储元件MC_1及存储元件MC_3写入H电位且对其他存储元件MC写入L电位时的工作例子。图39是说明写入工作的时序图。图40A至图43B是用来说明写入工作的电路图。注意，关于图40A至图43B中未记载的符号等，参照图35等即可。
作为初始状态假设存储元件MC_1至存储元件MC_5被写入L电位。另外，假设导电体WWL_1至导电体WWL_5、导电体RWL_1至导电体RWL_5、导电体SEL、导电体BG、导电体BL、导电体SG及层122被供应L电位。另外，通过调整向导电体BG供应的电位，可以控制晶体管RTr的阈值。可以适当地调整供应到导电体BG的电位，以使晶体管RTr为所希望的常开启型晶体管。
[期间T1]
在期间T1，向导电体WWL_1至导电体WWL_5、导电体BL及导电体SEL供应H电位(参照图40A)。由此，节点ND_1至节点ND_5的电位变为H电位。
[期间T2]
在期间T2，向导电体WWL_1供应L电位(参照图40B)。由此，晶体管WTr_1变为关闭状态，写入到节点ND_1的电荷被保持。在此，相当于H电位的电荷被保持。
[期间T3]
在期间T3，向导电体BL供应L电位(参照图40B)。由此，节点ND_2至节点ND_5的电位变为L电位。此时，晶体管RTr_2至晶体管RTr_5的栅极的电位也变为L电位，但是因为晶体管RTr是常开启型晶体管，所以晶体管RTr_2至晶体管RTr_5不会变为关闭状态。
[期间T4]
在期间T4，向导电体WWL_2供应L电位(参照图41A)。由此，晶体管WTr_2变为关闭状态，写入到节点ND_2的电荷被保持。在此，相当于L电位的电荷被保持。
[期间T5]
在期间T5，向导电体BL供应H电位(参照图41B)。由此，节点_3至节点_5的电位变为H电位。
[期间T6]
在期间T6，向导电体WWL_3供应L电位(参照图42A)。由此，晶体管WTr_3变为关闭状态，写入到节点ND_3的电荷被保持。在此，相当于H电位的电荷被保持。
[期间T7]
在期间T7，向导电体BL供应L电位(参照图42B)。由此，节点ND_4及节点ND_5的电位变为L电位。
[期间T8]
在期间T8，向导电体WWL_4供应L电位(参照图43A)。由此，晶体管WTr_4变为关闭状态，写入到节点ND_4的电荷被保持。在此，相当于L电位的电荷被保持。
[期间T9]
在期间T9，将导电体BL的电位保持为L电位。因此，节点ND_5的电位也被保持为L电位。
[期间T10]
在期间T10，向导电体WWL_5供应L电位(参照图43B)。由此，晶体管WTr_5变为关闭状态，写入到节点ND_5的电荷被保持。在此，相当于L电位的电荷被保持。另外，向导电体SEL供应L电位。
如此，可以将信息写入存储元件MC中。
注意，当将信息写入多个存储元件MC中的第i(i＝1除外)存储元件MC中时，可以省略到第i-1存储元件MC的信息写入工作。例如，当想要将信息写入存储元件MC_4中时，也可以不进行存储元件MC_1至存储元件MC_3的信息写入工作。换言之，可以省略本实施方式所示的期间T1至期间T6的写入工作。因此，可以减少存储装置的写入工作所需要的时间以及功耗。
〔读出工作〕
说明上述电路结构的存储器串120的读出工作例子。作为初始状态假设存储元件MC_1及存储元件MC_3保持H电位，存储元件MC_2、存储元件MC_4及存储元件MC_5保持L电位。另外，假设导电体WWL_1至导电体WWL_5、导电体RWL_1至导电体RWL_5、导电体SEL、导电体BG、导电体BL、导电体SG及层122被供应L电位。图44A及图44B是说明读出工作的时序图。图45A、图45B及图46是用来说明读出工作的电路图。注意，关于在图45A、图45B及图46中未记载的符号等，可以参照图35等即可。
<<保持电位为H电位的情况>>
首先，说明保持H电位的存储元件MC_3的读出工作。
[期间T11]
在期间T11，向导电体RWL_1至导电体RWL_5及导电体SEL供应H电位(参照图45A)。由此，晶体管STr2变为开启状态，使晶体管RTr的半导体125和导电体BL之间为导通状态。在此状态下，对导电体BL和半导体125进行H电位的预充电，将它们处于浮动状态。
在此，说明晶体管的Id-Vg特性。图47A及图47B是说明晶体管的Id-Vg特性的图。在图47A及图47B中，横轴表示栅极电压(Vg)，纵轴表示漏极电流(Id)。图47A示出常关闭型晶体管的Id-Vg特性，图47B示出常开启型晶体管的Id-Vg特性。
H电位是比L电位高的电位。当L电位为0V时，H电位为正电压。在常关闭型晶体管中，Vg为L电位(0V)时的沟道电阻值(源极和漏极间的电阻值)极大，Id几乎没有流过。另外，当Vg变为H电位时，沟道电阻值下降而Id增加(参照图47A)。
在常开启型晶体管中，即使在Vg为L电位时，沟道电阻值也小，与常关闭型晶体管相比更多的Id流过。另外，当Vg变为H电位时，沟道电阻值进一步变小，Id进一步增加(参照图47B)。
因为晶体管RTr是常开启型晶体管，所以即使导电体RWL的电位被保持为L电位也可以进行半导体125的预充电。但是在向导电体RWL供应H电位的情况下晶体管RTr的沟道电阻值变更小，所以可以减少预充电所需要的时间和功耗。
[期间T12]
在期间T12，向导电体RWL_3供应L电位(参照图45B)。节点ND_3保持H电位。因此即使导电体RWL_3的电位变为L电位，与节点ND_3保持L电位的情况相比晶体管RTr_3的沟道电阻值小。
[期间T13]
在期间T13，向导电体SG供应H电位，将晶体管STr1变为开启状态(参照图46A)。由此，使导电体BL和层122之间导通。此时，因为导电体RWL_1、导电体RWL_2、导电体RWL_4及导电体RWL_5被供应H电位，所以无论节点ND的电位如何晶体管RTr_1、晶体管RTr_2、晶体管RTr_4及晶体管RTr_5的沟道电阻值都小。此外，如上所述，虽然导电体RWL_3被供应L电位，但是因为节点ND_3保持H电位所以晶体管RTr_3的沟道电阻值也小。因此，处于浮动状态的导电体BL的电位从H电位急剧地变为L电位(参照图44A)。
[期间T14]
在期间T14，向导电体SEL、导电体RWL及导电体SG供应L电位(参照图46B)。
<<保持电位为L电位的情况>>
接着，说明保持L电位的存储元件MC_2的读出工作。在读出保持在存储元件MC_2中的信息(电位)的情况下，在期间T12使导电体RWL_2的电位为L电位(参照图44B)。此时，因为节点ND_2保持L电位，所以与节点ND_2保持H电位的情况相比晶体管RTr_2的沟道电阻值大。
接着，在期间T13，向导电体SG供应H电位，使导电体BL和层122之间为导通状态。此时，因为晶体管RTr_2的沟道电阻值较大，所以导电体BL的电位从H电位到L电位变化比较缓慢。
如此，在期间T13，通过使对应于想要读出的存储元件MC的导电体RWL的电位为L电位而检测导电体BL的电位变化，可以知道保持在该存储元件MC中的信息。
此外，在写入工作之外的期间，优选向导电体BG供应比L电位低的电位(也称为“LL电位”)。通过向导电体BG供应LL电位，可以使晶体管WTr更确实地处于关闭状态。因此，可以更长时间储存对节点ND写入的信息。
此外，写入工作时也可以向导电体BG供应比L电位高的电位。例如，也可以写入工作时向导电体BG供应H电位。写入工作时，通过向导电体BG供应H电位，半导体127的电阻值变小，从而可以提高写入速度。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式3)
在本实施方式中，说明包括存储装置100的半导体装置200的结构例子。
图48是示出本发明的一个方式的半导体装置200的结构例子的方框图。图48所示的半导体装置200包括驱动电路210及存储阵列220。存储阵列220包括一个以上的存储装置100。图48示出存储阵列220包括配置为矩阵状的多个存储装置100的例子。
驱动电路210包括PSW241(功率开关)、PSW242及外围电路215。外围电路215包括外围电路211(Row Decoder)、控制电路212(Control Circuit)及电压生成电路228。此外，半导体装置200包括存储阵列220、PSW241、242、外围电路211、控制电路212、电压生成电路228等具有各种功能的元件或电路等。因此，半导体装置200也可以被称为系统或子系统。
在半导体装置200中，根据需要可以适当地取舍上述各电路、各信号及各电压。或者，也可以增加其它电路或其它信号。信号BW、信号CE、信号GW、信号CLK、信号WAKE、信号ADDR、信号WDA、信号PON1、信号PON2为从外部输入的信号，信号RDA为输出到外部的信号。信号CLK为时钟信号。
此外，信号BW、信号CE及信号GW是控制信号。信号CE为芯片使能信号，信号GW为全局写入使能信号，信号BW为字节写入使能信号。信号ADDR为地址信号。信号WDA为写入数据，信号RDA为读出数据。信号PON1、PON2为电源门控控制用信号。此外，信号PON1、PON2也可以在控制电路212中生成。
控制电路212为具有控制半导体装置200的整体工作的功能的逻辑电路。例如，控制电路对信号CE、信号GW及信号BW进行逻辑运算来决定半导体装置200的工作模式(例如，写入工作、读出工作)。或者，控制电路212生成外围电路211的控制信号，以执行上述工作模式。
电压生成电路228具有生成负电压的功能。信号WAKE具有控制对电压生成电路228输入信号CLK的功能。例如，当信号WAKE被施加H电平的信号时，信号CLK被输入到电压生成电路228，电压生成电路228生成负电压。
外围电路211是用来对存储装置100进行数据的写入及读出的电路。外围电路211包括行译码器221(Row Decoder)、列译码器222(Column Decoder)、行驱动器223(RowDriver)、列驱动器224(Column Driver)、输入电路225(Input Cir.)、输出电路226(OutputCir.)及读出放大器227(sense amplifier)。
行译码器221及列译码器222具有对信号ADDR进行译码的功能。行译码器221是用来指定要访问行的电路，列译码器222是用来指定要访问列的电路。行驱动器223具有选择由行译码器221指定的布线的功能。列驱动器224具有如下功能：将数据写入存储装置100的功能；从存储装置100读出数据的功能；保持所读出的数据的功能等。
输入电路225具有保持信号WDA的功能。输入电路225中保持的数据输出到列驱动器224。输入电路225的输出数据是写入存储装置100的数据(Din)。由列驱动器224从存储装置100读出的数据(Dout)被输出至输出电路226。输出电路226具有保持Dout的功能。此外，输出电路226具有将Dout输出到半导体装置200的外部的功能。从输出电路226输出的数据为信号RDA。
PSW241具有控制向外围电路215供给VDD的功能。PSW242具有控制向行驱动器223供给VHM的功能。在此，半导体装置200的高电源电压为VDD，低电源电压为GND(接地电位)。此外，VHM是用来使字线成为高电平的高电源电压，其高于VDD。利用信号PON1控制PSW241的开/关，利用信号PON2控制PSW242的开/关。在图48中，外围电路215中被供应VDD的电源域的个数为1，但是也可以为多个。此时，可以对各电源域设置功率开关。
驱动电路210及存储阵列220也可以设置在同一平面上。此外，如图49A所示，驱动电路210与存储阵列220也可以重叠。通过使驱动电路210与存储阵列220重叠，可以缩短信号传输距离。如图49B所示，也可以在驱动电路210上层叠多个存储阵列220。
此外，如图49C所示，也可以在驱动电路210的上层和下层中设置存储阵列220。图49C示出在驱动电路210的上层和下层中分别设置一层存储阵列220的例子。通过用多个存储阵列220夹持驱动电路210，可以进一步缩短信号传输距离。此外，层叠在驱动电路210的上层的存储阵列220和层叠在驱动电路210的下层的存储阵列220的层数都是一层以上即可。层叠在驱动电路210的上层的存储阵列220的个数和层叠在驱动电路210的下层的存储阵列220的个数优选相等。
<半导体装置的截面结构例子>
图50示出图49A所示的半导体装置200的截面结构例子。图50示出图49A所示的半导体装置200的一部分。
图50示出包括在驱动电路210中的晶体管301、晶体管302及晶体管303。晶体管301及晶体管302被用作读出放大器304的一部分。此外，晶体管303被用作列选择开关。具体而言，包括在存储阵列220中的导电体BL与晶体管301的源极和漏极中的一个电连接，晶体管301的栅极与晶体管302的源极和漏极中的一个电连接，晶体管302的栅极与晶体管301的源极和漏极中的另一个电连接。此外，晶体管301的源极和漏极中的一个以及晶体管302的源极和漏极中的另一个与被用作列选择开关的晶体管303的源极和漏极中的一个电连接。由此，可以缩小半导体装置200的布局面积。图50示出对于一个存储器串设置七个存储元件MC的例子。但是，对于一个存储器串设置的存储元件MC的数量不局限于此。例如，对于一个存储器串设置的存储元件MC的数量可以是32个、64个、128个或200个以上。
存储阵列220的导电体BL通过以嵌入绝缘体726及绝缘体722等中的方式形成的导电体752、导电体705、导电体714、导电体715与读出放大器304及被用作列选择开关的晶体管303电连接。驱动电路210所包括的电路及晶体管只是一个例子而已，不局限于其电路结构及晶体管结构。除了上述以外，可以根据控制电路、行译码器、行驱动器、源极线驱动器、输入输出电路等半导体装置200的结构及其驱动方法设置适当的电路及晶体管。
晶体管301、晶体管302及晶体管303设置在衬底311上，各自包括：导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313以及被用作源区域或漏区域的低电阻区域314a及低电阻区域314b。此外，如图50所示，有时共同使用一个低电阻区域作为晶体管301和晶体管302中的一个的源区域或漏区域以及晶体管301和晶体管302中的另一个的源区域或漏区域。
在晶体管301、晶体管302及晶体管303中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。此外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。此外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管301、晶体管302及晶体管303也被称为FIN型晶体管。此外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸形状的半导体膜。
晶体管301、晶体管302及晶体管303可以是p沟道型晶体管或者n沟道型晶体管，优选的是，晶体管301和晶体管302是具有互不相同的极性的晶体管。
半导体区域313的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用使晶格应力，以改变晶面间距来控制有效质量的硅。此外，晶体管301、晶体管302及晶体管303也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
绝缘体315被用作晶体管301、晶体管302及晶体管303的栅极绝缘膜。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过改变导电体的材料，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面优选使用钨。
此外，优选导电体316的上方设置有被用作蚀刻停止层的绝缘体317。此外，优选绝缘体315的侧面设置有被用作间隔物的绝缘体318。通过设置绝缘体317及绝缘体318，可以自对准地决定低电阻区域314a及低电阻区域314b与导电体328电连接的区域。因此，即使在形成用来使低电阻区域314a及低电阻区域314b的一部分露出的开口时发生对准偏差，也可以形成用来使所要的区域露出的开口。通过在如此形成的开口中形成导电体328，在低电阻区域314a及低电阻区域314b与导电体328之间可以实现接触电阻得到降低的良好的接触。有时将如此形成的低电阻区域314a及低电阻区域314b与导电体328的接触称为自对准接触。此外，也可以以嵌入绝缘体317及绝缘体322中的方式设置与导电体316电连接的导电体329。
以覆盖晶体管301、晶体管302及晶体管303的方式依次层叠有绝缘体320、绝缘体322、绝缘体324、绝缘体326及绝缘体327。
作为绝缘体320、绝缘体322、绝缘体324、绝缘体326及绝缘体327，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
绝缘体322也可以被用作用来使因设置在其下方的晶体管301等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢及杂质从衬底311或晶体管301等扩散到设置有存储阵列220的区域中的具有阻挡性的膜。
作为具有氢阻挡性的膜的一个例子，例如可以使用通过CVD法沉积的氮化硅。在此，有时氢扩散到存储元件MC等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在存储元件MC与晶体管301等之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等分析。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326及绝缘体327的介电常数优选比绝缘体324低。例如，绝缘体326及绝缘体327的相对介电常数优选低于4，更优选低于3。例如，绝缘体326及绝缘体327的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324、绝缘体326及绝缘体327中嵌入与存储阵列220电连接的导电体328、导电体329及导电体330等。此外，导电体328、导电体329及导电体330具有插头或布线的功能。注意，有时使用同一符号表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328、导电体329及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料，可以降低布线电阻。
此外，也可以在绝缘体327及导电体330上设置布线层。例如，在图50中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有插头或布线的功能。此外，导电体356可以使用与导电体328、导电体329及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体350例如优选使用具有氢阻挡性的绝缘体。此外，导电体356优选包含具有氢阻挡性的导电体。尤其是，在具有氢阻挡性的绝缘体350所具有的开口部中形成具有氢阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管301等与存储元件MC分离，从而可以抑制氢从晶体管301等扩散到存储元件MC中。
注意，作为具有氢阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管301等扩散。此时，具有氢阻挡性的氮化钽层优选与具有氢阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上设置布线层。例如，在图50中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328、导电体329及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体360例如优选使用具有氢阻挡性的绝缘体。此外，导电体366优选包含具有氢阻挡性的导电体。尤其是，在具有氢阻挡性的绝缘体360所具有的开口部中形成具有氢阻挡性的导电体。通过采用该结构，可以使用阻挡层分离晶体管301等与存储元件MC，从而可以抑制氢从晶体管301等扩散到存储元件MC中。
绝缘体364及导电体366上设置有绝缘体722，并且绝缘体722的上方设置有存储阵列220。也可以在绝缘体364和绝缘体722之间设置使用与绝缘体324同样的材料的阻挡膜。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式4)
在本实施方式中，说明使用上述实施方式所示的存储装置的应用例子。可以将上述实施方式所示的存储装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图51A至图51E示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图51A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及基板1104。基板1104被容纳在外壳1101中。例如，基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的存储装置或半导体装置组装于存储器芯片1105等。
图51B是SD卡的外观示意图，图51C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及基板1113。基板1113被容纳在外壳1111中。例如，基板1113上安装有存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的存储装置或半导体装置组装于存储器芯片1114等。
图51D是SSD的外观示意图，图51E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及基板1153。基板1153被容纳在外壳1151中。例如，基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的存储装置或半导体装置组装于存储器芯片1154等。
本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。
(实施方式5)
图52A至图52G示出具有安装有本发明的一个方式的存储装置或半导体装置的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的存储装置或半导体装置可以安装在各种各样的电子设备。作为电子设备的例子，例如有信息终端、计算机、智能手机、电子书阅读器、电视装置、数字标牌(Digital Signage)、弹珠机等大型游戏机、数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、录音再现装置、导航系统、声音再现装置等。在此，计算机包括平板电脑、笔记本电脑、台式电脑、如服务系统等大型计算机。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像及信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能等。
[信息终端]
通过使用根据本发明的一个方式的存储装置或半导体装置，可以形成微控制器的程序储存用存储装置。因此，根据本发明的一个方式可以实现微控制器的小型化。
图52A示出信息终端之一的移动电话机(智能手机)。信息终端5100包括外壳5101及显示部5102，作为输入接口在显示部5102中具有触控面板，并且在外壳5101上设置有按钮。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用手机内的有限空间。此外，也可以将本发明的一个方式的存储装置应用于移动电话机的存储器(storage)。由此，可以增加该存储器的单位面积的存储容量。
图52B示出笔记本式信息终端5200。笔记本式信息终端5200包括信息终端主体5201、显示部5202及键盘5203。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用笔记本式信息终端内的有限空间。此外，也可以将本发明的一个方式的存储装置应用于笔记本式信息终端的存储器。由此，可以增加该存储器的单位面积的存储容量。
注意，在上述例子中，图52A及图52B分别示出智能手机及笔记本式信息终端作为电子设备的例子，但是也可以应用智能手机及笔记本式信息终端以外的信息终端。作为智能手机及笔记本式信息终端以外的信息终端，例如可以举出PDA(Personal DigitalAssistant：个人数码助理)、台式信息终端、工作站等。
[游戏机]
图52C示出作为游戏机的一个例子的便携式游戏机5300。便携式游戏机5300包括外壳5301、外壳5302、外壳5303、显示部5304、连接部5305及操作键5306等。可以将外壳5302及外壳5303从外壳5301拆卸。通过将设在外壳5301中的连接部5305安装到其他外壳(未图示)，可以将输出到显示部5304的影像输出到其他视频显示设备(未图示)。此时，外壳5302及外壳5303分别可以被用作操作部。由此，多个游戏玩者可以同时玩游戏。可以将本发明的一个方式的存储装置或半导体装置等嵌入到设置在外壳5301、外壳5302及外壳5303的基板的芯片等。
此外，图52D示出游戏机之一的固定式游戏机5400。固定式游戏机5400以无线或有线连接有控制器5402。
通过将本发明的一个方式的被微型化了的微控制器用于便携式游戏机5300、固定式游戏机5400等游戏机，可以有效利用游戏机内的有限空间。此外，也可以将本发明的一个方式的存储装置或半导体装置用于便携式游戏机的存储器。由此，可以增加该存储器的单位面积的存储容量。
虽然图52C及图52D示出便携式游戏机及固定式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的微控制器的游戏机不局限于此。作为应用本发明的一个方式的微控制器的游戏机，例如可以举出设置在娱乐设施(游戏中心、游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[大型计算机]
将本发明的一个方式的存储装置或半导体装置等可以应用于大型计算机。
图52E示出作为大型计算机的一个例子的超级计算机5500。图52F示出超级计算机5500所包括的机架(rack mount)式计算机5502。
超级计算机5500包括机架5501及多个机架式计算机5502。注意，多个计算机5502容纳在机架5501中。此外，计算机5502设有多个基板5504，在该基板上可以安装本发明的一个方式的微控制器。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用大型计算机内的有限空间。此外，也可以将本发明的一个方式的存储装置或半导体装置等用于大型计算机的存储器。由此，可以增加该存储器的单位面积的存储容量。
在图52E及图52F中，作为大型计算机的一个例子示出超级计算机，然而应用本发明的一个方式的微控制器的大型计算机不局限于此。作为应用本发明的一个方式的微控制器的大型计算机，例如可以举出提供服务的计算机(服务器)、大型通用计算机(主机)等。
[电器产品]
图52G示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
可以将根据本发明的一个方式的存储装置或半导体装置等用于电冷藏冷冻箱5800。例如，通过将本发明的一个方式的被微型化了的微控制器应用于电冷藏冷冻箱5800，可以有效利用电冷藏冷冻箱内的有限空间。
作为电器产品的一个例子说明了电冷藏冷冻箱，作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调整器的冷暖空调机、洗衣机、干衣机、视听设备等。
在本实施方式中说明的电子设备、该电子设备的功能以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实
[符号说明]
100：存储装置、105：区域、110：存储单元阵列、120：存储器串、121：基体、122：层、123：绝缘体、124：绝缘体、125：半导体、126：绝缘体、127：半导体、128：导电体、129：绝缘体、130：导电体、132：绝缘体、134：导电体、136：导电体

Claims (7)

1.一种半导体装置，包括：
在第一方向上延伸的第一半导体；
在所述第一方向上延伸的第二半导体；以及
在所述第一方向上连续的多个存储单元，
其中，所述存储单元包括第一晶体管及第二晶体管，
所述第一半导体的一部分被用作所述第一晶体管的沟道形成区域，
所述第二半导体的一部分被用作所述第二晶体管的沟道形成区域，
所述第一半导体包含氧化物半导体，
所述第二半导体包含硅，
所述第二半导体具有与第一层接触的区域，
并且，所述第一层包含第一金属元素。
2.一种半导体装置，包括：
在第一方向上延伸的结构体；
在与所述第一方向交叉的第二方向上延伸的多个第一导电体；以及
在所述第二方向上延伸的多个第二导电体，
其中，所述结构体包括第三导电体、第一绝缘体、多个第四导电体、第一半导体、第二绝缘体、第二半导体及第三绝缘体，
在所述多个第一导电体与所述结构体的各交叉部，
所述第一绝缘体、所述第一半导体、所述第二绝缘体、所述第二半导体及所述第三绝缘体彼此以同心状配置在所述第三导电体的外侧，
在所述多个第二导电体与所述结构体的各交叉部，
所述第一绝缘体、所述第四导电体、所述第一半导体、所述第二绝缘体、所述第二半导体及所述第三绝缘体彼此以同心状配置在所述第三导电体的外侧，
所述第一半导体包含氧化物半导体，
所述第二半导体包含硅，
所述第二半导体具有与第一层接触的区域，
所述第一层包含第一金属元素。
3.根据权利要求1或2所述的半导体装置，
其中所述第一金属元素为镍。
4.根据权利要求1至3中任一项所述的半导体装置，
其中所述第一层包含杂质元素。
5.根据权利要求4所述的半导体装置，
其中所述杂质元素为磷。
6.根据权利要求1至5中任一项所述的半导体装置，
其中所述氧化物半导体包含铟和锌中的至少一方。
7.根据权利要求1至6中任一项所述的半导体装置，
其中所述氧化物半导体包含CAAC-OS、nc-OS或a-like OS。
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