CN107104122A - 存储器件 - Google Patents

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Abstract

本公开提供了存储器件。一种存储器件包括：多条第一导电线，彼此间隔开并在第一方向上延伸；多条第二导电线，彼此间隔开并在不同于第一方向的第二方向上延伸；第一存储单元，具有包括选择器件层、中间电极层、可变电阻层和顶电极层的结构；以及绝缘结构，在第二方向上与第一存储单元交替地布置在第二导电线下面，其中该绝缘结构具有比顶电极层的顶表面高的顶表面，第二导电线具有包括凸起部分和凹入部分的结构，该凸起部分连接到顶电极层的顶表面并且该凹入部分在凸起部分之间容纳该绝缘结构。

Description

存储器件
技术领域
实施方式涉及一种存储器件及其制造方法。
背景技术
为了满足对于重量轻且小的电子产品的不断增长的需求，会期望实现高度集成的半导体器件。其中存储单元位于两个相交的电极之间的交叉点处的3D交叉点堆叠存储器件(3D cross-point stack memory device)已经被考虑。
发明内容
实施方式可以通过提供一种存储器件来实现，该存储器件包括：在基板上的多条第一导电线，该多条第一导电线彼此间隔开并在第一方向上延伸；在所述多条第一导电线上的多条第二导电线，该多条第二导电线彼此间隔开并在不同于第一方向的第二方向上延伸；多个第一存储单元，分别布置在所述多条第一导电线和所述多条第二导电线之间的多个交叉点处，每个第一存储单元具有包括以下面陈述的次序顺序地层叠的第一选择器件层、第一中间电极层、第一可变电阻层和第一顶电极层的结构；以及多个第一绝缘结构，在第二方向上与所述多个第一存储单元交替地布置在所述多条第二导电线下面，其中每个第一绝缘结构具有比第一顶电极层的顶表面高的顶表面，每条第二导电线具有包括多个凸起部分和多个凹入部分的结构，所述多个凸起部分连接到第一顶电极层的顶表面，所述多个凹入部分在所述多个凸起部分之间容纳第一绝缘结构。
实施方式可以通过提供一种存储器件来实现，该存储器件包括：在基板上的多条第一导电线，该多条第一导电线彼此间隔开并在第一方向上延伸；在所述多条第一导电线上的多条第二导电线，该多条第二导电线彼此间隔开并在不同于第一方向的第二方向上延伸；以及多个第一存储单元，分别布置在所述多条第一导电线和所述多条第二导电线之间的多个交叉点处，所述多个第一存储单元的每个具有包括以下面陈述的次序顺序地层叠的第一选择器件层、第一中间电极层、第一可变电阻层和第一顶电极层的结构，其中第一顶电极层的厚度大于第一中间电极层的厚度。
实施方式可以通过提供一种制造存储器件的方法来实现，该方法包括：在基板上形成第一电极层；在第一电极层上形成第一存储单元层叠结构，使得第一存储单元层叠结构包括第一选择器件层、第一中间电极层、第一可变电阻层和第一顶电极层；通过图案化第一存储单元层叠结构和第一电极层而形成多条第一存储单元层叠线和多条第一导电线，使得所述多条第一存储单元层叠线和所述多条第一导电线在第一方向上延伸，多个第一间隙分别形成在每两条相邻的第一存储单元层叠线之间以及在每两条相邻的第一导电线之间；形成填充所述多个第一间隙的多条第一绝缘线，使得所述多条第一绝缘线具有比所述多条第一存储单元层叠线的顶表面高的顶表面；在所述多条第一存储单元层叠线和所述多条第一绝缘线上形成第二电极层；以及通过图案化第二电极层、所述多条第一存储单元层叠线和所述多条第一绝缘线而形成多条第二导电线、多个第一存储单元以及多个第一绝缘结构，使得所述多条第二导电线在不同于第一方向的第二方向上延伸，所述多个第一存储单元分别布置在所述多条第一导电线与所述多条第二导电线之间的多个交叉点处，并且所述多个第一绝缘结构与所述多个第一存储单元交替地布置在所述多条第二导电线下面，其中所述多个第一绝缘结构的顶表面比所述多个第一存储单元的顶表面高。
实施方式可以通过提供一种存储器件来实现，该存储器件包括：在基板上的多条第一导电线，该多条第一导电线彼此间隔开并在第一方向上延伸；在所述多条第一导电线上的多条第二导电线，该多条第二导电线彼此间隔开并在不同于第一方向的第二方向上延伸；多个第一存储单元，分别布置在所述多条第一导电线和所述多条第二导电线之间的多个交叉点处，每个第一存储单元具有包括以下面陈述的次序顺序地层叠的第一选择器件层、第一中间电极层、第一可变电阻层和第一顶电极层的结构；以及多个第一绝缘结构，在第二方向上与所述多个第一存储单元交替地布置在所述多条第二导电线下面，其中在第三方向上从基板到第一绝缘结构的远侧表面的距离大于从基板到第一可变电阻层与第一顶电极层之间的界面的距离。
附图说明
通过参照附图详细描述示范性实施方式，各特征对于本领域普通技术人员来说将变得明显，附图中：
图1示出根据实施方式的存储器件的等效电路图；
图2示出根据实施方式的存储器件的透视图；
图3示出沿图2的线X-X'和线Y-Y'截取的截面图；
图4A示出图3的部分A的放大图；
图4B示出温度与在水平方向上距热源的分隔距离的关系的曲线图；
图4C示出增大存储单元的单元节距的效果的曲线图，基于设置在存储单元之间的绝缘结构的隆起部分(hill portion)的高度；
图5A示出根据另一实施方式的存储器件的透视图；
图5B示出图5A的存储器件的截面图；
图6A至图6D示出根据另一些实施方式的存储器件的截面图，示出与沿图2的线X-X'截取的横截面和沿图2的线Y-Y'截取的横截面对应的部分；
图7示出根据另一实施方式的存储器件的透视图；
图8示出沿图7的线X-X'和线Y-Y'截取的截面图；
图9示出图8的部分B的放大图；
图10示出根据另一实施方式的存储器件的透视图；
图11示出沿图10的线X-X'和线Y-Y'截取的截面图；
图12示出图10的部分C的放大图；
图13示出根据另一实施方式的存储器件的等效电路图；
图14示出根据另一实施方式的存储器件的透视图；
图15示出沿图14的线X-X'和线Y-Y'截取的截面图；
图16示出根据另一实施方式的存储器件的透视图；
图17示出沿图16的线X-X'和线Y-Y'截取的截面图；
图18示出根据另一实施方式的存储器件的透视图；
图19示出沿图18的线X-X'和线Y-Y'截取的截面图；
图20A至图20H示出根据一实施方式的制造存储器件的方法中按照工艺次序的各阶段的截面图；
图21A和图21B示出根据另一实施方式的制造存储器件的方法中按照工艺次序的各阶段的截面图；
图22A至图22D示出根据另一实施方式的制造存储器件的方法中按照工艺次序的各阶段的截面图；
图23A至图23F示出根据另一实施方式的制造存储器件的方法中按照工艺次序的各阶段的截面图；以及
图24示出根据实施方式的计算机系统的方框图。
具体实施方式
图1示出根据实施方式的存储器件100的等效电路图。参照图1，存储器件100可以包括：字线WL1、WL2、WL3和WL4，在第一方向X上延伸并在垂直于第一方向X的第二方向Y上彼此间隔开；以及位线BL1、BL2、BL3和BL4，在垂直于第一方向X的第三方向Z上与字线WL1、WL2、WL3和WL4间隔开并在第二方向Y上延伸。
存储单元MC1可以分别设置在位线BL1、BL2、BL3和BL4与字线WL1、WL2、WL3和WL4之间。例如，多个存储单元MC1可以分别设置在位线BL1、BL2、BL3和BL4与字线WL1、WL2、WL3和WL4之间的多个交叉点处，因此，存储单元MC1可以形成交叉点阵列结构。存储单元MC1可以包括用于存储信息的可变电阻层ME和用于选择存储单元的选择器件层SW。选择器件层SW可以被称为开关器件层或访问器件层。选择器件层SW可以电连接到字线WL1、WL2、WL3和WL4之一，可变电阻层ME可以电连接到位线BL1、BL2、BL3和BL4之一，并且可变电阻层ME和相应的选择器件层SW可以彼此串联连接。
在下文，将简要地描述驱动存储器件100的方法。电压可以通过位线BL1、BL2、BL3和BL4施加到存储单元MC1的可变电阻层ME，因此，电流可以在可变电阻层ME中流动。例如，可变电阻层ME可以包括可在第一状态和第二状态之间可逆地转换的相变材料层。在实施中，可变电阻层ME可以包括其电阻值根据施加到其的电压而变化的可变电阻器。例如，在被选择的存储单元MC1中，可变电阻层ME的电阻可以根据施加到可变电阻层ME的电压而在第一状态和第二状态之间可逆地转换。
基于可变电阻层ME的电阻变化，存储单元MC1可以存储数字信息诸如0或1，并且该数字信息可以从存储单元MC1擦除。例如，数据可以在存储单元MC1中被写入为高电阻态“0”和低电阻态“1”。这里，从高电阻态“0”到低电阻态“1”的写入可以被称为设定操作(setoperation)，从低电阻态“1”到高电阻态“0”的写入可以被称为复位操作(resetoperation)。在实施中，根据实施方式的存储单元MC1可以存储各种电阻态。
任意的存储单元MC1可以通过选择字线WL1、WL2、WL3和WL4和位线BL1、BL2、BL3和BL4来寻址，并可以通过在字线WL1、WL2、WL3和WL4与位线BL1、BL2、BL3和BL4之间施加特定信号而被编程。此外，基于被寻址的存储单元MC1的可变电阻层ME的电阻值的信息(也就是，在被寻址的存储单元MC1中编程的信息)可以通过测量流过位线BL1、BL2、BL3和BL4的电流值而读出。
图2示出根据实施方式的存储器件100a的透视图。图3示出沿图2的线X-X'和线Y-Y'截取的截面图。参照图2和图3，存储器件100a可以包括在基板101上的第一导电线层110L、在第一导电线层110L上的第二导电线层120L、在第一导电线层110L和第二导电线层120L之间的存储单元层MCL1、以及在形成存储单元层MCL1的多个存储单元140-1之间(例如横向地邻近形成存储单元层MCL1的多个存储单元140-1)的绝缘结构160a和160b。
在实施中，层间绝缘层105可以设置在基板101上。层间绝缘层105可以使第一导电线层110L与基板101电绝缘。在实施中，集成电路层可以设置在基板101上，并且存储单元可以设置在集成电路层上。例如，存储器件100a可以具有外围上单元(COP)结构，其中包括外围电路和/或核心电路的集成电路层设置在基板上并且存储单元设置在集成电路层上。层间绝缘层105可以包括氧化物例如硅氧化物等、或氮化物例如硅氮化物等。
第一导电线层110L可以形成在层间绝缘层105上或形成在基板101上。第一导电线层110L可以包括在第一方向(X方向)上平行地延伸并(例如在第二方向(Y方向)上)彼此间隔开的多条第一导电线110。第二导电线层120L可以包括在垂直于第一方向的第二方向(Y方向)上平行地延伸并(例如在第一方向(X方向)上)彼此间隔开的多条第二导电线120。所述多条第一导电线110和所述多条第二导电线120可以例如在平面图中彼此交叉。所述多条第二导电线120可以具有其中多个凸起部分120cv和多个凹入部分120cc交替地布置的结构。细节将在下面描述。
就存储器件100a的驱动而言，在实施中，第一导电线110可以对应于图1的字线WL1、WL2、WL3、WL4，第二导电线120可以对应于图1的位线BL1、BL2、BL3和BL4。在实施中，第一导电线110可以对应于图1的位线BL1、BL2、BL3和BL4，第二导电线120可以对应于图1的字线WL1、WL2、WL3和WL4。
第一导电线110和第二导电线120可以各自独立地包括例如金属、导电的金属氮化物、导电的金属氧化物或其组合。在实施中，第一导电线110和第二导电线120可以各自独立地包括例如钨(W)、钨氮化物(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、钛铝氮化物(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、铟锡氧化物(ITO)、其合金或其组合。在实施中，第一导电线110和第二导电线120可以每个包括金属层和覆盖金属层的至少一部分的导电的阻挡层。导电的阻挡层可以包括例如钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)或其组合。
存储单元层MCL1可以包括在第一方向和第二方向上彼此间隔开的多个存储单元140-1。存储单元140-1可以分别设置在第一导电线110和第二导电线120之间的交叉点处。所述多个存储单元140-1可以形成交叉点阵列结构。存储单元140-1可以形成为具有四边形柱形状的柱结构。在实施中，存储单元140-1可以具有各种柱形状，诸如圆形柱、椭圆形柱、多边形柱等。在实施中，取决于形成方法，存储单元140-1可以具有其中下部分比上部分宽的结构，或可以具有其中上部分比下部分宽的结构。例如，当存储单元140-1通过正性蚀刻工艺形成时，存储单元140-1可以具有其中下部分比上部分宽的结构。当存储单元140-1通过镶嵌工艺形成时，存储单元140-1可以具有其中上部分比下部分宽的结构。在浮雕(embossment)蚀刻工艺或镶嵌工艺中，通过精确地控制蚀刻，材料层可以被蚀刻从而使该结构的侧表面大致垂直于基板101的顶表面，并且在该结构的上部分和下部分之间可以几乎没有宽度差。在实施中，该结构的侧表面可以垂直于基板101的顶表面，如图2和图3所示。在实施中，存储单元140-1可以具有其中下部分比上部分宽的结构，或可以具有其中上部分比下部分宽的结构。
存储单元140-1可以每个具有其中底电极层141-1、选择器件层143-1、中间电极层145-1、可变电阻层147-1和顶电极层149-1以此陈述的次序层叠的结构。顶电极层149-1可以是加热电极层。底电极层141-1和中间电极层145-1可以每个是用作电流路径的层，并可以每个包括导电材料。在实施中，底电极层141-1和中间电极层145-1可以各自独立地包括例如金属、导电的金属氮化物、导电的金属氧化物或其组合。在实施中，底电极层141-1和中间电极层145-1可以每个包括例如TiN层。在实施中，底电极层141-1和中间电极层145-1可以每个包括导电层(包括金属或导电的金属氮化物)以及覆盖导电层的至少一部分的至少一个导电的阻挡层。在实施中，导电的阻挡层可以包括例如金属氧化物、金属氮化物或其组合。
顶电极层149-1可以设置在可变电阻层147-1上，因此可以用作加热电极层。例如，顶电极层149-1可以在设定操作或复位操作中加热可变电阻层147-1。顶电极层149-1可以包括产生足以使可变电阻层147-1相变的热而不与可变电阻层147-1反应的导电材料。在实施中，顶电极层149-1可以包括难熔材料，例如TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、碳(C)、硅碳化物(SiC)、硅碳氮化物(SiCN)、碳氮化物(CN)、钛碳氮化物(TiCN)、钽碳氮化物(TaCN)、或其组合。
选择器件层143-1可以是用于控制电流的流动的电流控制层。选择器件层143-1可以对应于图1的选择器件层SW。选择器件层143-1可以包括材料层，该材料层具有根据跨过选择器件层143-1的两端施加的电压的电平而变化的电阻。例如，选择器件层143-1可以包括具有双向阈值开关(OTS)特性的材料层。为了简要地描述基于OTS材料层的选择器件层143-1的功能，当低于阈值电压Vt的电压被施加到选择器件层143-1时，选择器件层143-1可以处于电流几乎不流动的高电阻态，并且当高于阈值电压Vt的电压被施加到选择器件层143-1时，选择器件层143-1可以处于低电阻态，因此电流可以开始流动。此外，当流过选择器件层143-1的电流变得低于保持电流时，选择器件层143-1可以改变为高电阻态。
选择器件层143-1可以包括硫族化物材料作为OTS材料层。硫族化物材料的代表性示例可以包括来自周期表第VI族的一种或多种元素，并可以选择性地包括来自第III、IV或V族的一种或多种化学改性剂。能够被包括在选择器件层143-1中的硫属元素的最普通的示例可以包括硫(S)、硒(Se)和碲(Te)。硫属元素的特点在于包括二价键和孤对电子。二价键导致通过键合用于形成硫族化物材料的硫属元素而形成链和环结构，并且孤对电子提供用于形成导电丝(conductive filament)的电子源。例如，三价和四价改性剂诸如铝(Al)、镓(Ga)、铟(In)、锗(Ge)、锡(Sn)、硅(Si)、磷(P)、砷(As)和锑(Sb)可以被添加到硫属元素的链和环结构中以决定硫族化物材料的结构刚度，并可以基于进行结晶或其它结构重排的能力而将硫族化物材料分为开关材料和相变材料。
在实施中，选择器件层143-1可以包括例如Si、Te、As、Ge、In或其组合。在实施中，选择器件层143-1的成分可以包括约14％的Si、约39％的Te、约37％的As、约9％的Ge以及约1％的In。这里，百分比表示其中原子元素一共为100％的原子百分比，在下文是相同的。在实施中，选择器件层143-1可以包括例如Si、Te、As、Ge、S、Se或其组合。在实施中，选择器件层143-1的成分可以包括约5％的Si、约34％的Te、约28％的As、约11％的Ge、约21％的S以及约1％的Se。
在实施中，选择器件层143-1可以包括例如Si、Te、As、Ge、S、Se、Sb或其组合。在实施中，选择器件层143-1的成分可以包括约21％的Te、约10％的As、约15％的Ge、约2％的S、约50％的Se以及约2％的Sb。在实施中，选择器件层143-1可以在As的基础上包括例如Si、Ge、Sb、Te、Se、In和Sn中的至少两种(例如可以包括As加上Si、Ge、Sb、Te、Se、In和Sn中的至少两种)。在实施中，选择器件层143-1可以在Se的基础上包括例如Si、Ge、Sb、Te、As、In和Sn中的至少两种(例如可以包括Se加上Si、Ge、Sb、Te、As、In和Sn中的至少两种)。
在实施中，除了OTS材料层以外，选择器件层143-1可以包括具有选择器件的功能的各种适合的材料层。例如，选择器件层143-1可以包括二极管、隧道结、PNP二极管或双极结晶体管(BJT)、混合离子-电子导体(MIEC)等。可变电阻层147-1可以具有取决于电场而变化的电阻，并可以存储实际数据。可变电阻层147-1可以对应于图1的可变电阻层ME。
可变电阻层147-1可以包括具有取决于电场而变化的电阻的各种材料。例如，当可变电阻层147-1包括具有取决于由跨过可变电阻层147-1的两端施加的电压导致的相变而变化的电阻的材料时，存储器件100a可以是相变随机存取存储器(PRAM)。可变电阻层147-1的相可以通过由跨过可变电阻层147-1的两端施加的电压产生的焦耳热而可逆地变化。相变材料可以在非晶相处于高电阻态并可以在结晶相处于低电阻态。高电阻态可以被定义为0，低电阻态可以被定义为1，从而数据可以被存储在可变电阻层147-1中。
在实施中，可变电阻层147-1可以包括来自周期表第VI族的一种或多种元素，并可以选择性地包括来自第III、IV或V族的一种或多种化学改性剂。例如，可变电阻层147-1可以包括Ge-Sb-Te。这里，包括连字符(-)的化学组成标记可以表示某个化合物或包括在化合物中的元素，并可以表示包括所代表的元素的所有化学式结构。例如，Ge-Sb-Te可以是诸如Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4、Ge1Sb4Te7等的材料。
除了Ge-Sb-Te之外，可变电阻层147-1还可以包括各种相变材料。在实施中，可变电阻层147-1可以包括从例如Ge-Te、Sb-Te、In-Se、Ga-Sb、In-Sb、As-Te、Al-Te、Bi-Sb-Te(BST)、In-Sb-Te(IST)、Ge-Sb-Te、Te-Ge-As、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Ge-Te、Ge-Sn-Te、Ge-Bi-Te、Ge-Te-Se、As-Sb-Te、Sn-Sb-Bi、Ge-Te-O、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt、In-Sn-Sb-Te和As-Ge-Sb-Te以及其组合中选择的至少一种。可变电阻层147-1中包括的每种元素可以具有各种化学计量比。可变电阻层147-1的结晶温度、熔化温度、基于结晶能量的相变速度以及数据保持特性可以基于每种元素的化学计量比来调整。
在实施中，可变电阻层147-1还可以包括从碳(C)、氮(N)、硅(Si)、氧(O)、铋(Bi)和锡(Sn)中选择的至少一种杂质。存储器件100a的驱动电流可以通过所述至少一种杂质改变。在实施中，可变电阻层147-1还可以包括金属。例如，可变电阻层147-1可以包括从铝(Al)、镓(Ga)、锡(Sn)、钛(Ti)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、钼(Mo)、钌(Ru)、钯(Pd)、铪(Hf)、钽(Ta)、铱(Ir)、铂(Pt)、锆(Zr)、铊(Tl)、铅(Pb)、钛(Ti)、钯(Pd)和钋(Po)中选择的至少一种。这样的金属材料可以帮助提高可变电阻层147-1的电导率和热导率以增大结晶速度，从而增大设定速度。此外，金属材料可以帮助提高可变电阻层147-1的数据保持特性。
可变电阻层147-1可以具有多层结构，其中具有不同物理性质的两个或更多层被层叠。所述层的数目或厚度可以自由地选择。阻挡层可以进一步形成在所述层之间。阻挡层可以帮助减少和/或防止材料在所述层之间扩散。例如，阻挡层可以在形成所述层当中的后续层时帮助减少先前层的扩散。
在实施中，可变电阻层147-1可以具有超晶格结构，其中包括不同材料的多个层被交替地层叠。例如，可变电阻层147-1可以包括其中包括Ge-Te的第一层和包括Sb-Te的第二层交替地层叠的结构。第一层和第二层可以每个包括上述各种材料。
在实施中，可变电阻层147-1可以包括相变材料。在实施中，存储器件100a的可变电阻层147-1可以包括具有电阻改变特性的各种材料。当可变电阻层147-1包括过渡金属氧化物时，存储器件100a可以是电阻随机存取存储器(ReRAM)。在包括过渡金属氧化物的可变电阻层147-1中，至少一个电路径可以通过编程操作在可变电阻层147-1中形成或耗尽。当形成电路径时，可变电阻层147-1可以具有低电阻值，当电路径耗尽时，可变电阻层147-1可以具有高电阻值。存储器件100可以通过使用可变电阻层147-1的电阻值差异来存储数据。
当可变电阻层147-1包括过渡金属氧化物时，过渡金属氧化物可以包括从Ta、Zr、Ti、Hf、Mn、Y、Ni、Co、Zn、Nb、Cu、Fe和Cr中选择的至少一种金属。例如，过渡金属氧化物可以由单层或多层形成，该单层或多层包括从Ta2O5-x、ZrO2-x、TiO2-x、HfO2-x、MnO2-x、Y2O3-x、NiO1-y、Nb2O5-x、CuO1-y和Fe2O3-x当中选择的至少一种材料。在上述材料中，x可以在0≤x≤1.5的范围内选择，y可以在0≤y≤0.5的范围内选择。在实施中，当可变电阻层147-1具有磁隧道结(MJT)结构(其包括包含磁性材料的两个电极以及设置在这两个磁性电极之间的电介质)时，存储器件100a可以是磁随机存取存储器(MRAM)。
这两个电极可以分别是磁化固定层和磁化自由层，并且设置在这两个电极之间的电介质可以是隧道势垒层。磁化固定层可以具有被固定在一个方向上的磁化方向，并且磁化自由层可以具有可改变为平行或反平行于磁化固定层的磁化方向的磁化方向。在实施中，磁化固定层和磁化自由层的磁化方向可以平行于隧道势垒层的一个表面。在实施中，磁化固定层和磁化自由层的磁化方向可以垂直于隧道势垒层的所述一个表面。
当磁化自由层的磁化方向平行于磁化固定层的磁化方向时，可变电阻层147-1可以具有第一电阻值。当磁化自由层的磁化方向反平行于磁化固定层的磁化方向时，可变电阻层147-1可以具有第二电阻值。通过使用这样的电阻值差异，存储器件100a可以存储数据。磁化自由层的磁化方向可以通过编程电流中包括的电子的自旋扭矩而改变。
磁化固定层和磁化自由层可以每个包括磁性材料。在这种情形下，磁化固定层还可以包括固定磁化固定层中包括的铁磁材料的磁化方向的反铁磁性材料。在实施中，隧道势垒层可以包括从Mg、Ti、Al、MgZn和MgB当中选择的至少一种材料的氧化物。
第一绝缘结构160a和第二绝缘结构160b可以布置在所述多条第一导电线110之间、所述多条第二导电线120之间以及所述多个第一存储单元140-1之间。第一绝缘结构160a和第二绝缘结构160b可以保持所述多条第一导电线110之间、所述多条第二导电线120之间以及所述多个第一存储单元140-1之间的电绝缘态。例如，第一绝缘结构160a可以与存储单元140-1在第二方向上交替地布置在第二导电线120下面。第一绝缘结构160a可以在存储单元140-1之间并可以交叠存储单元140-1的侧壁，并且可以从层间绝缘层105的顶表面延伸到第二导电线120的底表面。在实施中，第一绝缘结构160a可以每个具有四边形柱形状。
第一绝缘结构160a可以具有比存储单元140-1的顶表面高的顶表面。例如，第一绝缘结构160a的顶部、末端或外表面可以比存储单元140-1的顶部或外表面距基板101更大的距离。因此，第二导电线120的接触第一绝缘结构160a的底表面的水平面可以比第二导电线120的接触存储单元140-1的底表面的水平面高。例如，(在Z方向上)从基板101到第二导电线120的接触第一绝缘结构160a的顶表面的区域的距离可以大于从基板101到第二导电线120的接触存储单元140-1的顶表面的区域的距离。第二导电线120可以具有其中多个凸起部分120cv和多个凹入部分120cc被交替地布置的结构，所述多个凸起部分120cv连接到存储单元140-1的顶表面，所述多个凹入部分120cc在所述多个凸起部分120cv之间容纳第一绝缘结构160a。在实施中，每个凸起部分120cv的宽度可以与顶电极层149-1的宽度基本上相同。
第一绝缘结构160a可以在相邻的存储单元140-1之间向上突出，因此可以使从存储单元140-1的内部产生的热到相邻的存储单元的热传导路径延长。以下将参照图4至图6描述细节。第二绝缘结构160b可以在由存储单元140-1、第一绝缘结构160a和第二导电线120限定的空间中。例如，第二绝缘结构160b可以接触存储单元140-1的侧壁、第一绝缘结构160a的侧壁以及第二导电线120的侧壁，并可以从第一导电线110的顶表面延伸直到与第二导电线120的顶表面的水平面相等的水平面，例如与第二导电线120的顶表面共平面。
第一绝缘结构160a和第二绝缘结构160a可以包括例如氧化物、氮化物或其组合。例如，第一绝缘结构160a和第二绝缘结构160b可以包括硅氧化物、硅氮化物或铝氧化物。
图4A示出图3的部分A的放大图。参照图4A，第一至第三存储单元140-1a、140-1b和140-1c可以布置为在第一导电线110上彼此相邻。第二存储单元140-1b和第三存储单元140-1c可以布置在距第一存储单元140-1预定值的单元节距D1处。
当用于写操作的电压被施加到第一存储单元140-1a时，可变电阻层147-1和顶电极层149-1(用作加热电极层)之间的界面可以产生焦耳热，因此可以用作热源HC。焦耳热可以改变电压已经被施加到其上的存储单元140-1a的可变电阻层147-1的相，从而使存储单元140-1进入设定状态或复位状态。
由热源HC产生的热可以通过直接连接到第一存储单元140-1a的顶电极层149-1的第二导电线120而传递到与第一存储单元140-1a相邻的第二存储单元140-1b和第三存储单元140-1c。如果被传递到第二存储单元140-1b和第三存储单元140-1c的热没有被适当地控制，则第二存储单元140-1b和第三存储单元140-1c的温度会由于从第一存储单元140-1a传递的热而升高。例如，如果第二存储单元140-1b和第三存储单元140-1c中的每个的可变电阻层147-1的温度由于从第一存储单元140-1a传递的热而变得等于或大于结晶温度，则可变电阻层147-1的相会改变，因此，第二存储单元140-1b和第三存储单元140-1c的状态会改变为设定状态。在这种情形下，存储器件100a中存储的数据会被不期望地改变，因此存储器件100a的可靠性会劣化。随着存储器件的集成度增加，相邻的存储单元之间的热串扰可以进一步加深。
在根据本实施方式的存储器件100a中，具有比第一至第三存储单元140-1a、140-1b和140-1c的顶表面高的顶表面的第一绝缘结构160a可以在第一存储单元140-1a和第二存储单元140-1b之间以及在第一存储单元140-1a和第三存储单元140-1c之间。因此，彼此相邻的存储单元140-1a、140-1b和140-1c之间的热传导路径可以延长。例如，由于向上突出的第一绝缘结构160a，从热源HC产生的热可以沿着形成在第二导电线120中的凸起部分120cv和凹入部分120cc传递(例如从热源HC到其它存储单元的不期望的热传递可以中断)。
基于与热源HC的位置关系，每个第一绝缘结构160a可以被分成基底部分160ab和隆起部分160ak。基底部分160ab可以是第一绝缘结构160a的比可变电阻层147-1和顶电极层149-1之间的界面的水平面低(例如比可变电阻层147-1和顶电极层149-1之间的界面更靠近基板101)的部分。隆起部分160ak可以是第一绝缘结构160a的比可变电阻层147-1和顶电极层149-1之间的界面的水平面高(例如比可变电阻层147-1和顶电极层149-1之间的界面更远离基板)的部分。例如，基底部分160ab可以交叠可变电阻层147-1的侧表面、中间电极层145-1的侧表面、选择器件层143-1的侧表面以及底电极层141-1的侧表面，隆起部分160ak可以交叠顶电极层149-1的侧表面和第二导电线120的凸起部分120cv的侧表面，并可以延伸直到凹入部分120cc的内部。
在第三方向(Z方向)上的热传导路径可以由隆起部分160ak引起，例如可以在隆起部分160ak之上或周围经过，并且隆起部分160ak的高度H3(例如在第三方向上)可以对应于热传导路径的垂直轴路径的长度。隆起部分160ak的高度H3可以大约等于顶电极层149-1的厚度H1(例如在第三方向上)和第二导电线120的凸起部分120cv的厚度H2(例如在第三方向上)之和。在实施中，第一绝缘结构160a的隆起部分160ak的高度H3可以为约至约第一至第三存储单元140-1a、140-1b和140-1c之间在第二方向(Y方向)上的单元节距D1可以对应于热传导路径的水平轴路径的长度。
从根据本实施方式的存储器件100a的热源HC起的热传导路径可以包括延长的垂直轴路径以及水平轴路径。因此，第一至第三存储单元140-1a、140-1b和140-1c之间的单元节距D1可以被保持，并且第一至第三存储单元140-1a、140-1b和140-1c之间的热串扰可以被抑制(例如由于第一绝缘结构160a的隆起部分160ak的延伸的高度导致的热传导路径的增大的长度)。
图4B示出相对于隆起部分160ak的高度H3的温度与在单元节距方向上距热源HC的分隔距离的关系的曲线图。
参照图4A和图4B，当隆起部分160ak的高度H3为时，例如当不存在隆起部分160ak时，与当隆起部分160ak的高度H3等于或大于时相比，关于所有的分隔距离，温度可以都非常高。
例如，当温度基于在水平方向上与热源HC间隔开单元节距D1的位置测量时，温度可以在不存在隆起部分160ak时为约575K，并在隆起部分160ak的高度H3是时为约465K。因此，当引入具有的高度H3的隆起部分160ak时，在与第一存储单元140-1a(包括热源HC)相邻的第二存储单元140-1b和第三存储单元140-1c中可以有约110K的温度降低。此外，当隆起部分160ak的高度H3增大到或时，可以有额外的或进一步的温度降低(例如超过110K的温度降低)。
如上所述，隆起部分160ak的高度H3可以为约或更大。因此，热传导路径可以延长，因而从第一存储单元140-1到与其相邻的第二存储单元140-1b和第三存储单元140-1c的热传导可以被抑制，从而提高存储器件100a的可靠性。在实施中，考虑到容纳隆起部分160ak的第二导电线120的厚度，隆起部分160ak的高度H3可以等于或小于约
图4C示出曲线图，示出基于设置在存储单元140-1之间的第一绝缘结构160a的隆起部分160ak的高度的增大存储单元140-1的单元节距的效果。
参照图4A至图4C，从根据本实施方式的存储器件100a的热源HC起的热传导路径可以包括在第三方向(Z方向)上的垂直轴路径以及在第二方向(Y方向)上的水平轴路径。在存储器件100a中，垂直轴路径的长度可以是隆起部分160ak的高度H3，并且水平轴路径的长度可以是对应于单元节距D1的距离。
在存储器件100A中，水平轴路径的长度可以通过保持存储单元140-1之间的单元节距D1来保持，并且垂直轴路径的长度可以由于隆起部分160ak而增大。因此，可以减少存储单元140-1之间的热串扰，从而获得增大单元节距D1的效果。
图5A示出根据另一实施方式的存储器件100a'的透视图，图5B示出图5A的存储器件100a'的截面图。
参照图5A和图5B，根据本实施方式的存储器件100a'可以包括提供在基板101上的第一水平面中的驱动电路区域DCR以及提供在基板101上的第二水平面中的存储单元区域MCR。这里，术语“水平面”表示在垂直方向(Z方向)上距基板101的高度或距离。基板101上的第一水平面可以比第二水平面更靠近基板101。
驱动电路区域DCR可以是其中设置用于驱动存储单元区域MCR中的存储单元的外围电路或驱动电路的区域，并可以对应于集成电路层。例如，驱动电路区域DCR中的外围电路可以是用于以高速处理输入到存储单元区域MCR的数据/从存储单元区域MCR输出的数据的电路。例如，外围电路可以是页缓冲器、闩锁电路、高速缓存电路、列解码器、感测放大器、数据输入/输出电路、行解码器和/或类似物。
用于驱动电路的有源区AC可以通过隔离层102限定在基板101中。配置驱动电路区域DCR的多个晶体管TR可以形成在基板101的有源区AC上。所述多个晶体管TR可以每个包括栅极G、栅绝缘层GD以及源/漏区SD。栅极G的两个侧壁可以被绝缘间隔物103覆盖，并且蚀刻停止物104可以形成在栅极G和绝缘间隔物103上。蚀刻停止物104可以包括绝缘材料，诸如硅氮化物、硅氮氧化物等。
多个底部层间绝缘层172A至172C可以顺序地层叠在蚀刻停止物104上。所述多个底部层间绝缘层172A至172C可以每个包括硅氧化物、硅氮氧化物、硅氮化物和/或类似物。
驱动电路区域DCR可以包括电连接到所述多个晶体管TR的多层布线结构170。多层布线结构170可以通过所述多个底部层间绝缘层172A至172C绝缘。
多层布线结构170可以包括顺序地层叠在基板101上并彼此电连接的第一接触176A、第一布线层178A、第二接触176B和第二布线层178B。在实施中，第一布线层178A和第二布线层178B可以每个包括金属、导电的金属氮化物、金属硅化物或其组合。例如，第一布线层178A和第二布线层178B可以每个包括导电材料，诸如钨(W)、钼(Mo)、钛(Ti)、钴(Co)、钽(Ta)、镍(Ni)、钨硅化物、钛硅化物、钴硅化物、镍硅化物等。
在根据本实施方式的存储器件100a'中，多层布线结构170被示范性地示出为具有包括第一布线层178A和第二布线层178B的双层布线结构。在实施中，基于驱动电路区域DCR的布局以及栅极G的种类和布置，多层布线结构170可以具有包括三层或更多层的多层布线结构。
层间绝缘层105可以形成在所述多个底部层间绝缘层172A至172C上。存储单元区域MCR可以设置在层间绝缘层105上。层间绝缘层105和存储单元区域MCR如对图2和图3的存储器件100所述的。例如，存储单元区域MCR可以包括第一电极线层110L、存储单元层MCL1和第二电极层120L。在实施中，图6A至图19的存储器件100a1、100a2、100b、100c、200a、200b和200c的每个的结构可以应用于存储单元区域MCR。
连接在存储单元区域MCR和驱动电路区域DCR之间的布线结构可以穿过层间绝缘层105。根据本实施方式的存储器件100a'可以具有其中存储单元区域MCR在驱动电路区域DCR上的结构，因此，可以大大地提高存储器件的集成度。
图6A示出根据另一实施方式的存储器件100a1的截面图，其示出对应于沿图2的线X-X'截取的横截面和沿图2的线Y-Y'截取的横截面的部分。存储器件100a1类似于图2至图4A的存储器件100a，但是存储器件100a1的存储单元140-11不同于存储器件100a的存储单元140-1。存储器件100a1的底电极层141-11和选择器件层143-11可以具有镶嵌结构。此外，存储器件100a1还可以包括下间隔物152，因而，存储器件100a1的底电极层141-11和选择器件层143-11的形状可以与图2至图4A的存储器件100a的底电极层141-1和选择器件层143-1的形状不同。
参照图6A，底电极层141-11和选择器件层143-11可以通过镶嵌工艺形成，中间电极层145-1、可变电阻层147-1和顶电极层149-1可以通过正性蚀刻工艺形成。因此，底电极层141-11和选择器件层143-11可以每个具有其宽度朝向其底部逐渐变窄的结构。
此外，在根据本实施方式的存储器件100a1中，下间隔物152可以形成在底电极层141-11的侧表面和选择器件层143-11的侧表面上。当底电极层141-11和选择器件层143-11通过镶嵌工艺形成时，间隔物可以预先形成在沟槽中的侧壁上，然后可以形成底电极层141-11和选择器件层143-11。
图6B示出根据另一实施方式的存储器件100a2的截面图，其示出对应于沿图2的线X-X'截取的横截面和对应于沿图2的线Y-Y'截取的横截面的部分。存储器件100a2类似于图2至图4A的存储器件100a，但是存储器件100a2的存储单元140-12不同于存储器件100a的存储单元140-1。存储器件100a2的可变电阻层147-12可以具有镶嵌结构。
参照图6B，底电极层141-1、选择器件层143-1和中间电极层145-1可以通过正性蚀刻工艺形成，可变电阻层147-12可以通过镶嵌工艺形成。
上间隔物155-12可以形成在可变电阻层147-12的侧表面上。上间隔物155-12可以通过使用与形成图6A的存储器件100a1的下间隔物152的方法相同的方法形成。例如，沟槽可以形成在绝缘层中，上间隔物155-12可以形成在沟槽中的侧壁上，然后可变电阻层147-12的材料可以填充沟槽的剩余空间。在实施中，可以省略上间隔物155-12。
图6C示出根据另一实施方式的存储器件100a3的截面图，其示出对应于沿图2的线X-X'截取的横截面和沿图2的线Y-Y'截取的横截面的部分。存储器件100a3类似于图2至图4A的存储器件100a，但是存储器件100a3的存储单元140-13不同于存储器件100a的存储单元140-1。存储器件100a3的可变电阻层147-13可以具有镶嵌结构和L型结构。
参照图6C，底电极层141-1、选择器件层143-1和中间电极层145-1可以通过正性蚀刻工艺形成，可变电阻层147-13可以通过镶嵌工艺形成。
上间隔物155-13可以形成在可变电阻层147-13的侧表面上。然而，由于可变电阻层147-13具有L型结构，所以上间隔物155-13可以具有不对称结构。
具有L型结构的可变电阻层147-13可以通过以下描述的工艺制造。
首先，绝缘层形成在中间电极层上，沟槽可以形成在绝缘层中。沟槽可以形成得宽，使得通过后续工艺形成的两个相邻的中间电极层145-1的顶表面被沟槽暴露。绝缘层的剩余部分可以形成上间隔物155-13的一部分。
接着，在用于形成可变电阻层147-13的第一材料层形成在沟槽中以及在绝缘层上之后，用于形成上间隔物155-13的一部分的第二材料层形成在第一材料层上。然后，可以通过化学机械抛光(CMP)工艺进行平坦化以暴露绝缘层的上表面。
接着，具有L型结构的可变电阻层147-13以及上间隔物155-13可以通过形成覆盖存储单元140-13的掩模图案并通过使用该掩模图案蚀刻第一材料和第二材料而形成。
图6D示出根据另一实施方式的存储器件100a4的截面图，其示出对应于沿图2的线X-X'截取的横截面和沿图2的线Y-Y'截取的横截面的部分。存储器件100a4类似于图2至图4A的存储器件100a，但是存储器件100a4的存储单元140-14不同于存储器件100a的存储单元140-1。存储器件100a4的可变电阻层147-14具有长划(dash)结构。
参照图6D，具有长划结构的可变电阻层147-14可以通过使用与形成图6C的可变电阻层147-13的方法类似的方法形成。例如，在用于形成可变电阻层147-14的第一材料层形成在沟槽中以及在绝缘层上之后，可以对第一材料层执行各向异性蚀刻工艺，因此，第一材料层可以仅保留在沟槽的侧壁上。接着，第二材料层可以覆盖剩余的第一材料层。然后，可以通过CMP工艺进行平坦化以暴露绝缘层的上表面。可变电阻层147-14和上间隔物155-14可以通过在平坦化之后形成与存储单元140-14对准的掩模图案以及然后通过使用该掩模图案蚀刻第二材料层而形成。
图6A至图6D中示出的存储单元140-11、140-12、140-13和140-14的结构可以应用于以下将描述的图7至图19的存储器件100b、100c、200a、200b和200c。
图7示出根据另一实施方式的存储器件100b的透视图。图8示出沿图7的线X-X'和线Y-Y'截取的截面图。图9示出图8的部分B的放大图。存储器件100b类似于图2至图4A的存储器件100a，但是与存储器件100a的不同在于：隆起部分260ak的高度H4(例如热传导路径的垂直轴路径)可以通过增大顶电极层249-1的厚度而增大。在附图中，相同的附图标记表示相同的元件，并将简要地描述重复的描述。
参照图7和图8，存储器件100b可以包括在基板101上的第一导电线层110L、在第一导电线层110L上的第二导电线层220L、在第一导电线层110L和第二导电线层220L之间的存储单元层MCL1、以及在形成存储单元层MCL1的多个存储单元240-1之间的多个绝缘结构260a和260b。
第一导电线层110L可以包括在第一方向(X方向)上平行地延伸并彼此间隔开的多条第一导电线110。第二导电线层220L可以包括在垂直于第一方向的第二方向(Y方向)上平行地延伸并彼此间隔开的多条第二导电线220。与图2至图4A的第二导电线120不同，第二导电线220可以每个具有平坦的底表面。
存储单元层MCL1可以包括分别设置在第一导电线110和第二导电线220之间的多个交叉点处的所述多个存储单元240-1。存储单元240-1可以每个具有其中底电极层141-1、选择器件层143-1、中间电极层145-1、可变电阻层147-1和顶电极层249-1以此陈述的次序层叠的结构。顶电极层249-1可以是加热电极层。
顶电极层249-1的厚度H4可以大于中间电极层145-1的厚度H4'和/或底电极层141-1的厚度H4”。顶电极层249-1的厚度H4可以相对较大，并且从热源HC直到第二导电线220的垂直轴路径的长度可以增大并且热传导路径可以延长。
所述多个绝缘结构260a和260b(例如第一绝缘结构260a和第二绝缘结构260b)可以在所述多条第一导电线110之间、所述多条第二导电线220之间、以及所述多个存储单元240-1之间。第一绝缘结构260a可以在第二方向上与存储单元240-1交替地布置在第二导电线220下面。第一绝缘结构260a的顶表面的水平面可以与存储单元240-1的顶表面的水平面相同，例如所述顶表面可以共平面。例如，第二导电线220的底表面可以是平坦的。第二绝缘结构260b可以在由存储单元240-1、第一绝缘结构260a和第二导电线220限定的空间中。
参照图9，基于与热源HC的位置关系，每个第一绝缘结构260a可以包括基底部分260ab和隆起部分260ak。基底部分260ab可以是第一绝缘结构260a的比可变电阻层147-1和顶电极层249-1之间的界面的水平面低(例如比所述界面更靠近基板101)的部分。隆起部分260ak可以是第一绝缘结构260a的比可变电阻层147-1和顶电极层249-1之间的界面的水平面高(例如比所述界面更远离基板101)的部分。
在第三方向(Z方向)上的热传导路径可以由隆起部分260ak引起，例如可以在隆起部分260ak之上或周围经过，隆起部分260ak的高度(例如在Z方向上)可以对应于热传导路径的垂直轴路径的长度。隆起部分260ak的高度H4可以对应于顶电极层149-1的厚度(例如在Z方向上)。相邻的存储单元240-1a、240-1b和240-1c之间在第二方向(Y方向)上的单元节距D1可以对应于热传导路径的水平轴路径的长度。
在根据本实施方式的存储器件100b中，从热源HC起的热传导路径的垂直轴路径可以由于顶电极层249-1的厚度H4大于中间电极层145-1的厚度H4'和底电极层141-1的厚度H4”而延长。因此，存储单元240-1a、240-1b和240-1c之间的单元节距D1可以被保持，并且存储单元240-1a、240-1b和240-1c之间的热串扰可以被有利地抑制。
如参照图4B描述的，当引入具有的高度的隆起部分时，在与包括热源HC的第一存储单元240-1a相邻的存储单元240-1b和240-1c中可以有迅速的温度降低。因此，隆起部分260ak的厚度H4(例如顶电极层249-1的厚度H4)可以等于或大于约在实施中，隆起部分260ak的高度H4可以等于或小于约
图10示出根据另一实施方式的存储器件100c的透视图。图11示出沿图10的线X-X'和线Y-Y'截取的截面图。图12示出图10的部分C的放大图。存储器件100c可以包括具有比可变电阻层147-1的顶表面高的顶表面的第一绝缘结构360a，像图2至图4A的存储器件100a一样，并可以包括具有比下电极层141-1和中间电极层145-1的厚度大的厚度的顶电极层349-1，像图7至图9的存储器件100b一样。
参照图10和图11，存储器件100c可以包括在基板101上的第一导电线层110L、在第一导电线层110L上的第二导电线层320L、在第一导电线层110L和第二导电线层320L之间的存储单元层MCL1、以及在形成存储单元层MCL1的多个存储单元340-1之间的多个绝缘结构360a和360b。
第一导电线层110L可以包括在第一方向(X方向)上平行地延伸并彼此间隔开的多条第一导电线110。第二导电线层320L可以包括在垂直于第一方向的第二方向(Y方向)上平行地延伸并彼此间隔开的多条第二导电线320。由于存储单元340-1的顶表面和第一绝缘结构360a的顶表面之间的水平面差异，例如由于从基板101到存储单元340-1的顶表面和从基板101到第一绝缘结构360a的顶表面的不同距离，第二导电线320可以具有包括凸起部分320cv和凹入部分320cc的底表面。
存储单元层MCL1可以包括分别设置在第一导电线110和第二导电线320之间的多个交叉点处的所述多个存储单元340-1。存储单元340-1可以每个具有其中底电极层141-1、选择器件层143-1、中间电极层145-1、可变电阻层147-1和顶电极层349-1以此陈述的次序层叠的结构。顶电极层349-1可以是加热电极层。
顶电极层349-1的厚度H5可以大于中间电极层145-1的厚度H5'和/或底电极层141-1的厚度H5”。顶电极层349-1的厚度H5可以相对较大，并且从热源HC直到第二导电线320的垂直轴路径的长度可以增大，因此热传导路径可以有利地延长。
所述多个绝缘结构360a和360b(例如第一绝缘结构360a和第二绝缘结构360b)可以在所述多条第一导电线110之间、所述多条第二导电线320之间、以及所述多个存储单元340-1之间。第一绝缘结构360a可以在第二方向上与存储单元340-1交替地布置在第二导电线320下面。第一绝缘结构360a的顶表面的水平面可以高于存储单元340-1的顶表面的水平面，例如从第一绝缘结构360a的顶表面到基板101的距离可以大于从基板101到存储单元340-1的顶表面的距离。例如，第二导电线320的底表面可以具有凸起部分320cv和凹入部分320cc。第二绝缘结构360b可以在由存储单元340-1、第一绝缘结构360a和第二导电线320限定的空间中。
参照图12，基于与热源HC的位置关系，每个第一绝缘结构360a可以包括基底部分360ab和隆起部分360ak。基底部分360ab可以是第一绝缘结构360a的比可变电阻层147-1和顶电极层349-1之间的界面的水平面低的部分，例如从基底部分360ab到基板101的距离可以小于从基板101到所述界面的距离。隆起部分360ak可以是第一绝缘结构360a的比可变电阻层147-1和顶电极层349-1之间的界面的水平面高的部分，例如从隆起部分360ak到基板101的距离可以大于从基板101到所述界面的距离。
在第三方向(Z方向)上的热传导路径可以由隆起部分360ak引起，例如可以在隆起部分360ak之上或周围经过，并且隆起部分360ak的高度H8可以对应于热传导路径的垂直轴路径的长度。隆起部分360ak的高度H8可以对应于顶电极层349-1的厚度H5和每条第二导电线320的每个凸起部分320cv的厚度H7之和。相邻的存储单元340-1a、340-1b和340-1c之间在第二方向(Y方向)上的单元节距D1可以对应于热传导路径的水平轴路径的长度。
在根据本实施方式的存储器件100c中，从热源HC起的热传导路径的垂直轴路径可以由于顶电极层349-1的相对于中间电极层145-1的厚度H5'和底电极层141-1的厚度H5”增大的相对厚度H5而延长。因此，存储单元340-1a、340-1b和340-1c之间的单元节距D1可以被保持，并且存储单元340-1a、340-1b和340-1c之间的不期望的热串扰可以被抑制。
如参照图4B描述的，隆起部分360ak在Z方向上的厚度H8(例如顶电极层349-1的厚度H5和第二导电线320的凸起部分320cv的厚度H7之和)可以等于或大于约在实施中，顶电极层349-1的厚度H5和第二导电线320的凸起部分320cv的厚度H7之和可以等于或小于约
图13示出根据另一实施方式的存储器件200的等效电路图。
存储器件200类似于图1的存储器件100，但是与存储器件100的不同在于：下字线WL11和WL12以及上字线WL21和WL22可以设置为使公共位线BL1至BL4在其间。部分相同或重复的描述可以仅被简要地描述。
参照图13，存储器件200可以包括下字线WL11和WL12、公共位线BL1至BL4以及上字线WL21和WL22。下字线WL11和WL12可以在第一方向X上延伸并可以在垂直于第一方向X的第二方向Y上彼此间隔开。公共位线BL1至BL4可以在垂直于第一方向X的第三方向Z上与下字线WL11和WL12间隔开并可以在第二方向Y上延伸。上字线WL21和WL22可以在第三方向Z上与公共位线BL1至BL4间隔开并可以在第一方向X上延伸。
第一存储单元MC1和第二存储单元MC2可以分别在公共位线BL1至BL4与下字线WL11和WL12之间以及在公共位线BL1至BL4与上字线WL21和WL22之间。例如，多个第一存储单元MC1可以分别设置在公共位线BL1至BL4与下字线WL11和WL12之间的多个交叉点处，并且多个第二存储单元MC2可以分别设置在公共位线BL1至BL4与上字线WL21和WL22之间的多个交叉点处。第一存储单元MC1和第二存储单元MC2的每个可以包括用于存储信息的可变电阻层ME和用于选择存储单元的选择器件层SW。
第一存储单元MC1和第二存储单元MC2可以在第三方向Z上设置为相同的结构。例如，在设置于下字线WL11和公共位线BL1之间的第一存储单元MC1中，选择器件层SW可以电连接到下字线WL11，可变电阻层ME可以电连接到公共位线BL1，并且可变电阻层ME和选择器件层SW可以彼此串联连接。在实施中，在设置于上字线WL21和公共位线BL1之间的第二存储单元MC2中，可变电阻层ME可以电连接到上字线WL21，选择器件层SW可以电连接到公共位线BL1，并且可变电阻层ME和选择器件层SW可以彼此串联连接。
在实施中，与图1中示出的不同，在第一存储单元MC1和第二存储单元MC2的每个中，选择器件层SW和可变电阻层ME可以在它们的设置位置上交换。在实施中，第一存储单元MC1和第二存储单元MC2可以沿第三方向Z设置成关于公共位线BL1至BL4的对称结构。例如，在第一存储单元MC1中，可变电阻层ME可以连接到下字线WL11并且选择器件层SW可以连接到公共位线BL1，并且在第二存储单元MC2中，可变电阻层ME可以连接到上字线WL21并且选择器件层SW可以连接到公共位线BL1，从而第一存储单元MC1和第二存储单元MC2可以关于公共位线BL1对称地设置。
在下文，将简要地描述驱动存储器件200的方法。
电压可以通过字线WL11、WL12、WL21和WL22以及公共位线BL1至BL4施加到第一存储单元MC1或第二存储单元MC2的可变电阻层ME。可变电阻层ME的电阻可以根据所施加的电压而在第一状态和第二状态之间可逆地转换。
任意的存储单元MC1和MC2可以通过选择字线WL11、WL12、WL21和WL22以及公共位线BL1至BL4而被寻址，并可以通过在字线WL11、WL12、WL21和WL22与公共位线BL1至BL4之间施加特定信号而被编程。此外，基于配置每个被寻址的存储单元MC1和MC2的可变电阻层的电阻值的信息(例如编程信息)可以通过测量流过公共位线BL1至BL4的电流值读出。详细描述与参照图1提供的那些基本上相同。
图14示出根据另一实施方式的存储器件200a的透视图。图15是沿图14的线X-X'和线Y-Y'截取的截面图。存储器件200a具有用于增大相邻的存储单元之间的热传导路径的结构，并在以下类似于图2至图4A的存储器件100a：存储器件200a包括具有比存储单元140-1和140-2的顶表面高的顶表面的绝缘结构160a和160c。存储器件200a与图2至图4A的存储器件100a的不同之处在于：存储器件200a具有其中第二存储单元层MCL2设置在第一存储单元层MCL1上的双层结构。
参照图14和图15，存储器件200a可以包括：在第三方向(Z方向)上彼此间隔开并顺序地设置在基板101上的第一至第三导电线层110L、120L和130L；在第一导电线层110L和第二导电线层120L之间的第一存储单元层MCL1；在第二导电线层120L和第三导电线层130L之间的第二存储单元层MCL2；以及在形成第一和第二存储单元层MCL1和MCL2的多个存储单元140-1和140-2之间的第一至第三绝缘结构160a、160c和160d。
第一导电线层110L可以包括在第一方向(X方向)上平行地延伸并彼此间隔开的多条第一导电线110。第二导电线层120L可以包括在垂直于第一方向的第二方向(Y方向)上平行地延伸并彼此间隔开的多条第二导电线120。第三导电线层130L可以包括在第一方向(X方向)上平行地延伸的多条第三导电线130。
第二导电线120和第三导电线130的底表面可以每个具有其中多个凸起部分和多个凹入部分交替地布置的结构。第二导电线120和第三导电线130的结构可以与图2至图4A中示出的第二导电线120的结构相同。
就存储器件200a的驱动而言，第一导电线110可以对应于图13的下字线WL11和WL12，第三导电线130可以对应于图13的上字线WL21和WL22，第二导电线120可以对应于图13的公共位线BL1至BL4。相反地，第一导电线110和第三导电线130可以对应于图13的公共位线BL1至BL4，第二导电线120可以对应于图13的下字线WL11、WL12和上字线WL21和WL22。
第一导电线110可以交叉第二导电线120，第二导电线120可以交叉第三导电线130。第一存储单元140-1可以分别设置在第一导电线层110L和第二导电线层120L之间的第一导电线110和第二导电线120彼此交叉的区域中。第二存储单元140-2可以分别设置在第二导电线层120L和第三导电线层130L之间的第二导电线120和第三导电线130彼此交叉的区域中。
第一存储单元140-1可以每个包括底电极层141-1、选择器件层143-1、中间电极层145-1、可变电阻层147-1和顶电极层149-1，并且第二存储单元140-2可以每个包括底电极层141-2、选择器件层143-2、中间电极层145-2、可变电阻层147-2和顶电极层149-2。顶电极层149-1和149-2可以是加热电极层。第一存储单元140-1的结构可以与第二存储单元140-2的结构基本上相同。
选择器件层143-1可以是用于控制电流的流动的电流控制层。选择器件层143-1可以对应于图13的选择器件层SW。
可变电阻层147-1可以具有取决于电场而变化的电阻，并可以存储实际数据。可变电阻层147-1可以对应于图13的可变电阻层ME。
第一至第三绝缘结构160a、160c和160d可以布置在所述多条第一导电线110之间、所述多条第二导电线120之间、所述多条第三导电线130之间以及所述多个第一存储单元140-1之间和所述多个第二存储单元140-2之间。
例如，第一绝缘结构160a可以与在第二方向Y上布置成行的存储单元140-1交替地布置在第二导电线120下面。第一绝缘结构160a可以具有比第一存储单元140-1的顶表面高的顶表面。因此，第二导电线120的底表面可以每个具有其中连接到第一存储单元140-1的顶表面的多个凸起部分以及在所述多个凸起部分之间容纳第一绝缘结构160a的多个凹入部分交替地布置的结构。
第二绝缘结构160c可以形成在由第一存储单元140-1、第二存储单元140-2、第一绝缘结构160a和第二导电线120限定的空间中，并与在第一方向(X方向)上布置成一行的第二存储单元140-2交替地布置在第三导电线130下面。第二绝缘结构160c可以具有比第二存储单元140-2的顶表面高的顶表面，例如可以具有比第二存储单元140-2的顶表面更远离基板101的顶表面。因此，第三导电线130的底表面可以每个具有其中连接到第二存储单元140-2的顶表面的多个凸起部分以及在所述多个凸起部分之间容纳第二绝缘结构160c的多个凹入部分交替地布置的结构。
第三绝缘结构160d可以形成在由第二存储单元140-2、第二绝缘结构160c和第三导电线130限定的空间中。例如，第三绝缘结构160d可以接触第二存储单元140-2的侧壁、第二绝缘结构160c的侧壁以及第三导电线130的侧壁，并可以从第二导电线120的顶表面延伸直到与第三导电线130的顶表面的水平面相等的水平面。
如上所述，根据本实施方式的存储器件200a可以包括分别具有比第一和第二存储单元140-1和140-2的顶表面高的顶表面的第一和第二绝缘结构160a和160c，并且相邻的存储单元之间的热传导路径可以延伸，因此，热串扰可以被抑制，从而提高存储器件200a的可靠性。
图16示出根据另一实施方式的存储器件200b的透视图。图17示出沿图16的线X-X'和线Y-Y'截取的截面图。存储器件200b可以具有用于增大相邻的存储单元之间的热传导路径的结构，并在以下类似于图7至图9的存储器件100b：存储器件200b的存储单元240-1和240-2中的顶电极层249-1和249-2的厚度大于存储单元240-1和240-2中的底电极层141-1和141-2和/或中间电极层143-1和143-2的厚度。此外，存储器件200b在以下类似于图14和图15的存储器件200a：存储器件200b具有其中第二存储单元层MCL2设置在第一存储单元层MCL1上的双层结构。
参照图16和图17，第一和第二存储单元层MCL1和MCL2的第一和第二存储单元240-1和240-2中的顶电极层249-1和249-2的厚度可以大于第一和第二存储单元240-1和240-2中的底电极层141-1和141-2的厚度以及中间电极层143-1和143-2的厚度。在实施中，顶电极层249-1和249-2的厚度可以为约至约
第一和第二绝缘结构260a和260c可以形成在第一和第二存储单元240-1和240-2以及第一至第三导电线110、220和230之间。第一绝缘结构260a可以具有与第一存储单元240-1的顶表面具有相等的水平面的顶表面，第二绝缘结构260c可以具有与第二存储单元240-2的顶表面具有相等的水平面的顶表面。
在存储器件200b中，从热源起的热传导距离由于顶电极层249-1和249-2的厚度而增大，因此，相邻的存储单元之间的热串扰可以被抑制。详细描述与参照图7至图9、图14和图15提供的那些相同。
图18示出根据另一实施方式的存储器件200c的透视图。图19示出沿图18的线X-X'和线Y-Y'截取的截面图。存储器件200c具有用于增大相邻的存储单元之间的热传导路径的结构，并在以下类似于图14和图15的存储器件200a以及图16和图17的存储器件200b：存储器件200c包括分别具有比第一存储单元340-1和第二存储单元340-2的顶表面高的顶表面的第一绝缘结构360a和第二绝缘结构360c，并且存储单元340-1和340-2中的顶电极层349-1和349-2的厚度大于存储单元340-1和340-2中的底电极层141-1、141-2和/或中间电极层143-1和143-2的厚度。
第一绝缘结构360a和第二绝缘结构360c可以分别具有比第一存储单元340-1和第二存储单元340-2的顶表面高的顶表面，例如第一绝缘结构360a和第二绝缘结构360c可以分别具有比第一存储单元340-1和第二存储单元340-2的顶表面更远离基板101的顶表面。因此，第二导电线320和第三导电线330的底表面可以每个具有其中多个凸起部分和多个凹入部分交替地布置的结构。
第一和第二存储单元层MCL1和MCL2的第一和第二存储单元340-1和340-2中的顶电极层349-1和349-2的厚度可以大于第一和第二存储单元340-1和340-2中的底电极层141-1和141-2的厚度以及中间电极层143-1和143-2的厚度。
顶电极层349-1和349-2的厚度可以为约至约
在实施中，第一存储单元340-1和第一绝缘结构360a之间的水平面差异、第二存储单元340-2和第二绝缘结构360c之间的水平面差异以及顶电极层349-1和349-2的厚度可以等于或大于约
在存储器件200c中，从热源起的热传导距离可以由于第一存储单元340-1和第一绝缘结构360a之间的水平面差异、第二存储单元340-2和第二绝缘结构360c之间的水平面差异以及顶电极层349-1和349-2的厚度而增大，因此，相邻的存储单元之间的热串扰可以被抑制。详细描述与参照图14至图17提供的那些相同。
图20A至图20H示出根据实施方式的用于描述制造存储器件100a的方法的按照工艺次序示出的截面图。
参照图20A，层间绝缘层105可以形成在基板101上。在实施中，集成电路层可以形成在基板101上并且存储单元可以形成在集成电路层上。
第一导电层110LR形成在层间绝缘层105上，并且用于形成交叉点阵列的存储单元层叠结构140-1LR通过以下面陈述的次序在第一导电层110LR上顺序地层叠初始底电极层141-1LR、初始选择器件层143-1LR、初始中间电极层145-1LR、初始可变电阻层147-1LR和初始顶电极层149-1LR而形成。
初始顶电极层149-1LR的厚度T1可以通过考虑到初始顶电极层149-1LR的一部分被消耗以产生如图2至4A中的顶电极层149-1的顶表面和绝缘结构160a的顶表面之间的差异来确定。例如，初始顶电极层149-1LR可以形成得比初始底电极层141-1LR和初始中间电极层145-1LR厚。第一导电层110LR可以是用于形成图2至图4A的第一导电线110的元件。
接着，第一掩模图案422形成在存储单元层叠结构140-1LR上。第一掩模图案422可以包括在第一方向(X方向)上平行地延伸的多个线图案。第一掩模图案422可以包括单层或其中多个层层叠的多层。例如，第一掩模图案422可以包括光致抗蚀剂图案、硅氧化物图案、硅氮化物图案、硅氮氧化物图案、多晶硅图案或其组合。第一掩模图案422可以通过使用各种材料形成。
参照图20B，图20A的存储单元层叠结构140-1LR和第一导电层110LR可以通过使用第一掩模图案422作为蚀刻掩模被顺序地蚀刻。结果，图20A的存储单元层叠结构140-1LR可以被分成在第一方向(X方向)上平行地延伸的多条存储单元层叠线140-1LN，并且图20A的第一导电层110LR可以被分成多条第一导电线110。因此，在第一方向(X方向)上平行地延伸的多个第一间隙G1可以分别形成在所述多条第一导电线110当中的每两条相邻的第一导电线110之间，并且还分别形成在所述多个存储单元层叠线140-1LN当中的每两条相邻的存储单元层叠线140-1LN之间。所述多条存储单元层叠线140-1LN的每条可以具有其中底电极线141-1LN、选择器件线143-1LN、中间电极线145-1LN、可变电阻线147-1LN和顶电极线149-1LN层叠的结构。
参照图20C，间隙填充绝缘层160LR可以形成为填充图20B的所述多个第一间隙G1并覆盖第一掩模图案422。间隙填充绝缘层160LR可以对应于图2至图4A的绝缘结构160a的先前结构。参照图20D，图20C的间隙填充绝缘层160LR和第一掩模图案422可以通过使用化学机械抛光(CMP)工艺平坦化，直到间隙填充绝缘层160LR通过所述多个第一间隙G1分成多条绝缘线160LN。用于CMP工艺的抛光条件可以被选择以适于去除第一掩模图案422从而防止第一掩模图案422的残留。在这种情形下，由于凹形变形(dishing)现象，由导电材料形成的顶电极线149-1LN的顶表面140-LNT可以低于绝缘线160LN的顶表面160T。与平坦化之前图20A的顶电极层149-1LR的厚度T1相比，图20D的顶电极线149-1LN的厚度T2可以减小。
参照图20E，第二导电层120LR可以形成在顶电极线149-1LN的暴露的顶表面以及所述多条绝缘线160LN的突出的顶表面160T上。在这种情形下，顶电极线149-1LN的顶表面140-LNT可以低于绝缘线160LN的顶表面160T，并且第二导电层120LR的底表面可以包括多个凸起部分120cv和多个凹入部分120cc。例如，顶电极线149-1LN的顶表面140-LNT可以连接到第二导电层120LR的底表面的凸起部分120cv。绝缘线160LN的顶表面160T可以连接到第二导电层120LR的底表面的凹入部分120cc。顶电极线149-1LN的顶表面140-LNT与绝缘线160LN的顶表面160T之间的水平面差异可以用作参照图2至图4A描述的热传导路径的垂直轴路径。
参照图20F，第二掩模图案452形成在第二导电层120LR上。第二掩模图案452可以包括在第二方向(Y方向)上平行地延伸的多个线图案。第二掩模图案452可以包括单层或其中多个层层叠的多层。例如，第二掩模图案452可以包括光致抗蚀剂图案、硅氧化物图案、硅氮化物图案、硅氮氧化物图案、多晶硅图案或其组合。第二掩模图案452可以通过使用各种材料形成。
参照图20G，第二导电层120LR、所述多条存储单元层叠线140-1LN以及所述多条绝缘线LN可以通过使用第二掩模图案452作为蚀刻掩模来蚀刻，使得图20F的第二导电层120LR被分成多条第二导电线120并且所述多条存储单元层叠线140-1LN的每条被分成多个存储单元140-1。结果，可以形成布置在所述多条第一导电线110和所述多条第二导电线120之间的多个交叉点处的所述多个存储单元140-1。
所述多条第二导电线120可以每个包括容纳多个绝缘结构160a的顶表面的多个凹入部分以及限定所述多个凹入部分的多个凸起部分。多个第二间隙G2可以分别形成于在第一方向(X方向)上布置成行的所述多个存储单元140-1当中的每两个相邻的存储单元140-1之间，并且还分别形成于在第一方向(X方向)上布置成行的所述多条第二导电线120当中的每两条相邻的第二导电线120之间。
参照图20H，可以在去除图20的第二掩模图案452之后形成填充所述多个第二间隙G2并覆盖所述多条第二导电线120的间隙填充绝缘层。接着，间隙填充绝缘层可以利用所述多条第二导电线120作为抛光停止物通过CMP工艺抛光。因此，可以形成填充图20G的所述多个第二间隙G2的多个第二绝缘结构160b。每个第二绝缘结构160b形成于在第一方向(X方向)上布置成行的多个存储单元140-1当中的每两个相邻的存储单元140-1之间。第二绝缘结构160b可以第二方向(Y方向)上平行地延伸。
图21A和图21B示出用于描述根据另一实施方式的制造存储器件100a的方法的按工艺次序的截面图。图21A和图21B的制造方法类似于图20A至图20H的制造方法，但是在控制顶电极线149-1LN的顶表面140-LNT以使其低于绝缘线160LN的顶表面160T的工艺上不同于图20A至图20H的制造方法。因此，图21A和图21B的制造方法可以具有作为在前步骤的图20A至图20C的工艺步骤，具有作为中间步骤的图21A和图21B的工艺步骤，并具有作为后续步骤的图20E至图20H的工艺步骤。
参照图21A，可以执行CMP工艺，直到对应于图20C的第一掩模图案422的第一掩模图案422被完全去除。因此，形成在第一间隙中的绝缘线160LN的顶表面160T以及存储单元层叠线140-1LN的顶表面可以被暴露。参照图21B，仅顶电极线149-1LN的顶部分可以通过利用间隙填充绝缘层160LR和顶电极线149-1LN之间的蚀刻选择性差异而被选择性地去除。在这种情形下，可以使用湿法蚀刻或干法蚀刻作为蚀刻工艺。结果，顶电极线149-1LN的顶表面140-LNT可以低于绝缘线160LN的顶表面160T。接着，存储器件100a可以通过执行参照图20E至图20H描述的后续工艺步骤来制造。
图22A至图22D示出根据另一实施方式的制造存储器件100a的方法中的各阶段的截面图。图22A至图22D的制造方法类似于图20A至图20H的制造方法，但是在控制顶电极线149-1LN的顶表面140-LNT以使其低于绝缘线160LN的顶表面160T的工艺上不同于图20A至图20H的制造方法。
参照图22A，存储单元层叠结构140-1LR通过以下面陈述的次序在基板101上顺序地层叠层间绝缘层105、第一导电层110LR、初始底电极层141-1LR、初始选择器件层143-1LR、初始中间电极层145-1LR、初始可变电阻层147-1LR和初始顶电极层149-1LR而形成。在这种情形下，与图20A中的不同，初始顶电极层149-1LR可以形成为具有与初始底电极层141-1LR和初始中间电极层145-1LR的厚度相等的厚度T3。接着，第一掩模图案422可以形成在存储单元层叠结构140-1LR上。
参照图22B，图22A的存储单元层叠结构140-1LR和第一导电层110LR可以通过使用第一掩模图案422作为蚀刻掩模被顺序地蚀刻。结果，图22A的存储单元层叠结构140-1LR可以被分成多条存储单元层叠线140-1LN，图22A的第一导电层110LR可以被分成多条第一导电线110。因此，多个第一间隙G1可以分别形成在所述多条第一导电线110当中的每两条相邻的第一导电线110之间，并且还分别形成在所述多条存储单元层叠线140-1LN当中的每两条相邻的存储单元层叠线140-1LN之间。
参照图22C，间隙填充绝缘层160LR可以形成为填充图22B的所述多个第一间隙G1并覆盖第一掩模图案422。间隙填充绝缘层160LR可以对应于图2至图4A的绝缘结构160a的在先结构。接着，可以执行CMP工艺直到仅图22C的间隙填充绝缘层160LR和第一掩模图案422的顶部分的部分被去除。因此，第一掩模图案422的一部分可以以特定厚度保留在存储单元层叠线140-1LN上。在这种情形下，间隙填充绝缘层160LR的顶表面的水平面可以等于第一掩模图案422的顶表面的水平面。
参照图22D，图22C的保留在存储单元层叠线140-1LN上的第一掩模图案422可以通过利用间隙填充绝缘层160LR和第一掩模图案422之间的蚀刻选择性差异而被选择性地去除。在这种情形下，可以使用湿法蚀刻或干法蚀刻作为蚀刻工艺。结果，顶电极线149-1LN的顶表面140-LNT可以低于绝缘线160LN的顶表面160T。接着，存储器件100a可以通过执行参照图20E至图20H描述的后续工艺步骤来制造。尽管已经参照图20A至图22D描述了制造图2至图4A的存储器件100a的不同方法，但是图7至图9的存储器件100b和图10至图12的存储器件100c也可以通过使用参照图20A至图22D描述的制造方法来制造。
图23A至图23F示出根据另一实施方式的制造存储器件200a的方法中的各阶段的截面图。除了作为前面的工艺步骤的图20A至图20E的工艺步骤之外，图23A至图23F的制造方法还包括后续的工艺步骤。
参照图23A，用于形成交叉点阵列的第二存储单元层叠结构140-2LR可以通过在图20E的覆盖所述多条存储单元层叠线140-1LN和绝缘线160LN的第二导电层120LR上顺序地层叠初始底电极层141-2LR、初始选择器件层143-2LR、初始中间电极层145-2LR、初始可变电阻层147-2LR和初始顶电极层149-2LR而形成。接着，第二掩模图案434形成在第二存储单元层叠结构140-2LR上。第二掩模图案434可以包括在第二方向(Y方向)上平行地延伸的多个线图案。
在图23A和图23B中，第二存储单元层叠结构140-2LR层叠在图20E的第二导电层120LR上。第一存储单元层叠线140-1LN、第二导电层120LR和第二存储单元层叠结构140-2LR可以通过使用一个掩模图案来蚀刻。在实施中，用于第一存储单元层叠线140-1LN的图案化工艺以及用于第一绝缘结构的间隙填充工艺可以被首先执行，用于第二存储单元层叠结构140-2LR的图案化工艺以及用于第二绝缘结构的间隙填充工艺被随后执行。下面将描述细节。
参照图23B，图23A的第二存储单元层叠结构140-2LR、第二导电层120LR和第一存储单元层叠线140-1LN可以通过使用第二掩模图案434作为蚀刻掩模被顺序地蚀刻。结果，图23A的第二存储单元层叠结构140-2LR可以被分成在第二方向(Y方向)上平行地延伸的多条第二存储单元层叠线140-2LN，图23A的第二导电层120LR可以被分成多条第二导电线120。第一存储器层叠线140-1LN可以被分成多个第一存储单元140-1。因此，在第二方向(Y方向)上平行地延伸的多个第二间隙G2可以分别形成在所述多条第二导电线120当中的每两条相邻的第二导电线120之间，并且还分别形成在所述多条第二存储单元层叠线140-2LN当中的每两条相邻的第二存储单元层叠线140-2LN之间。所述多条存储单元层叠线140-2LN的每条可以具有其中底电极线141-2LN、选择器件线143-2LN、中间电极线145-2LN、可变电阻线147-2LN和顶电极线149-2LN层叠的结构。
参照图23C，间隙填充绝缘层可以填充图23B的所述多个第二间隙G2并覆盖第二掩模图案434。接着，顶电极线149-2LN的顶表面140-2LNT可以通过使用参照图20A至图22D描述的方法而被控制为低于绝缘线160cLN的顶表面160cT。
参照图23D，第三导电层130LR可以形成在顶电极线149-2LN的暴露的顶表面以及多条绝缘线160cLN的突出的顶表面160cT上。在这种情形下，顶电极线149-2LN的顶表面140-2LNT可以低于绝缘线160cLN的顶表面160cT，并且第三导电层130LR的底表面可以包括多个凸起部分和多个凹入部分。例如，顶电极线149-2LN的顶表面140-2LNT可以连接到第三导电层130LR的底表面的凸起部分。此外，绝缘线160cLN的顶表面160cT可以连接到第三导电层130LR的底表面的凹入部分。顶电极线149-2LN的顶表面140-2LNT与绝缘线160cLN的顶表面160cT之间的水平面差异可以用作参照图14和图15描述的热传导路径的垂直轴路径。接着，第三掩模图案454可以形成在第三导电层130LR上。第三掩模图案434可以包括在第一方向(X方向)上平行地延伸的多个线图案。第三导电层130LR、所述多条存储单元层叠线140-2LN以及所述多条绝缘线160cLN可以通过使用第三掩模图案454作为蚀刻掩模蚀刻以形成在第一方向(X方向)上的多个线图案。
参照图23E，可以形成多条第三导电线130，并且多个存储单元140-2可以形成在所述多条第二导电线120和所述多条第三导电线130之间的多个交叉点处。多个第三间隙G3可以分别形成于在第二方向(Y方向)上布置在一行中的所述多个存储单元140-1当中的每两个相邻的第三存储单元140-1之间，并且还分别形成于在第二方向(Y方向)上布置在一行中的所述多条第三导电线120当中的每两条相邻的第三导电线之间。
参照图23F，可以形成填充图23E的所述多个第三间隙G3并覆盖所述多条第三导电线130的间隙填充绝缘层。接着，间隙填充绝缘层可以利用所述多条第三导电线130作为抛光停止物通过CMP工艺来抛光。因此，可以形成填充图23E的所述多个第三间隙G3的多个第三绝缘结构160d。每个第三绝缘结构160d可以形成于在第二方向(Y方向)上布置在一行中的所述多个存储单元140-2当中的每两个相邻的存储单元140-2之间。第三绝缘结构160d可以在第一方向(X方向)上平行地延伸。因此，可以制造图14至图15中示出的存储器件200a。如上所述，在图23A和图23B中，在实施中，第一存储单元140-1和第二存储单元层叠线140-2LN可以通过使用一个掩模图案来蚀刻。
在实施中，如在图20E至图20H中，掩模图案可以直接形成在图20E的第二导电层120LR上，第一存储单元140-1可以首先形成于在第一方向(X方向)上平行地延伸的第一导电线110与在第二方向(Y方向)上平行地延伸的第二导电线120之间的交叉点处。接着，图14的第二绝缘结构160c的下结构可以通过填充第二导电线120之间的多个间隙而形成。接着，第二存储单元层叠结构140-2LR(其中初始底电极层141-2LR、初始选择器件层143-2LR、初始中间电极层145-2LR、初始可变电阻层147-2LR和初始顶电极层149-2LR以此陈述的次序层叠)可以形成在图14的第二导电层120以及第二绝缘结构160d的下结构上。
掩模图案可以形成在第二存储单元层叠结构140-2LR上，并且可以形成在第二方向(Y方向)上延伸的多个间隙。图14的第二绝缘结构160c的顶部结构可以通过填充所述多个间隙而形成。在形成第二导电层120LR之前，掩模图案可以直接形成在第一存储单元层叠线140-1LN上并且所述多个第一存储单元140-1可以被首先形成。在这种情形下，第二导电层120LR和第二存储单元层叠结构140-2LR可以通过使用一个掩模图案来蚀刻。接着，存储器件200a可以通过如图23C至图23F所示的后续工艺步骤形成。尽管已经参照图23A至图23F描述了制造图14和图15的存储器件200a的方法，但是图16和图17的存储器件200b以及图18和图19的存储器件200c也可以通过使用参照图23A至图23F描述的制造方法来制造。
图24示出根据实施方式的计算机系统的方框图。
参照图24，计算机系统1200可以包括处理器1220和存储系统1210。处理器1220可以包括执行指令并处理数据的多个核心(core)以及用于存储所述命令和所述数据的一个或多个处理器高速缓存。此外，处理器1220可以包括用于控制存储系统1210的存储器和高速缓存的存储器控制器。例如，处理器1220可以包括存储器侧高速缓存(MSC)控制器、非易失性RAM控制器(NVRAM CTRL)和集成的存储器控制器。此外，处理器1220可以包括I/O子系统，在这种情形下，处理器1220可以通过I/O子系统而与外部网络和/或非存储I/O器件通信。存储系统1210可以包括第一存储器件1210-1和第二存储器件1210-2。第一存储器件1210-1和第二存储器件1210-2可以取决于连接到处理器220的通道而区分开。第一存储器件1210-1可以通过第一通道CH1连接到处理器1220。第一存储器件1210-1可以在内部包括两种存储器。例如，第一存储器件1210-1可以包括第一级存储器1202-1和第二级存储器1204-1。第一级存储器1202-1可以具有第一操作速度，例如第一读访问速度和第一写访问速度。第二级存储器1204-1可以具有第二操作速度，例如第二读访问速度和第二写访问速度。这里，第一操作速度可以比第二操作速度快。操作相对较快的第一级存储器1202-1可以用于第二级存储器1204-1中存储的命令或数据。第二存储器件1210-2可以通过第二通道CH2连接到处理器1220。此外，第二存储器件1210-2可以在内部包括两种存储器。例如，第二存储器件1210-2可以包括第一级存储器1202-2和第二级存储器1204-2。第一级存储器1202-2可以具有第一操作速度，第二级存储器1204-2可以具有第二操作速度。即使在第二存储器件1210-2中，具有相对较快的操作速度的第一级存储器1202-2可以用于第二级存储器1204-2中存储的命令或数据。第一级存储器1202-1和1202-2可以每个包括例如DRAM。此外，第二级存储器1204-1和1204-2可以每个包括例如非易失性RAM。非易失性RAM的示例可以包括例如相变随机存取存储器(PRAM)、电阻随机存取存储器(ReRAM)、磁阻随机存取存储器(MRAM)等。此外，非易失性RAM可以包括图1至图4A和图5A至图19中示出的存储器件100、100a、100a'、100a1、100a2、100a3、100a4、100b、100c、200、200a、200b和200c中的至少一个。
作为总结和回顾，由于交叉点堆叠存储器件的更大的按比例缩小，会期望减小存储器件中的每个层的尺寸。因此，会期望抑制相邻的单元之间的串扰以确保存储器件的可靠性。
实施方式可以提供具有三维(3D)交叉点结构的电阻变化存储器件。
实施方式可以提供一种存储器件，其中相邻的存储单元之间的热串扰可以被抑制，因此存储器件的可靠性可以提高。
这里已经公开了示例实施方式，尽管采用了专门的术语，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，如到提交本申请时为止对于本领域普通技术人员来说将是显然的，结合特定实施方式描述的特征、特性和/或元件可以被单独地使用，或者可以与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外明确地指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种变化，而没有脱离本发明的如权利要求书所阐述的精神和范围。
于2016年2月23日在韩国知识产权局提交的名称为“存储器件及其制造方法”的第10-2016-0021318号韩国专利申请通过引用整体地结合于此。

Claims (20)

1.一种存储器件，包括：
在基板上的多条第一导电线，所述多条第一导电线彼此间隔开并在第一方向上延伸；
在所述多条第一导电线上的多条第二导电线，所述多条第二导电线彼此间隔开并在不同于所述第一方向的第二方向上延伸；
多个第一存储单元，分别布置在所述多条第一导电线和所述多条第二导电线之间的多个交叉点处，每个所述第一存储单元具有包括以下面陈述的次序顺序地层叠的第一选择器件层、第一中间电极层、第一可变电阻层和第一顶电极层的结构；以及
多个第一绝缘结构，在所述第二方向上与所述多个第一存储单元交替地布置在所述多条第二导电线下面，
其中：
每个所述第一绝缘结构具有比所述第一顶电极层的顶表面高的顶表面，并且
每条所述第二导电线具有包括多个凸起部分和多个凹入部分的结构，所述多个凸起部分连接到所述第一顶电极层的所述顶表面并且所述多个凹入部分在所述多个凸起部分之间容纳所述第一绝缘结构。
2.如权利要求1所述的存储器件，其中：
每个所述第一绝缘结构包括比所述第一可变电阻层和所述第一顶电极层之间的界面的水平面低的第一基底部分以及比所述第一可变电阻层和所述第一顶电极层之间的界面的所述水平面高的第一隆起部分，
所述第一基底部分交叠所述第一可变电阻层的侧表面，并且所述第一隆起部分交叠所述第一顶电极层的侧表面和所述凸起部分的侧表面并在所述凹入部分中延伸。
3.如权利要求2所述的存储器件，其中所述第一隆起部分的高度为至
4.如权利要求1所述的存储器件，其中所述第一顶电极层的厚度大于所述第一中间电极层的厚度。
5.如权利要求4所述的存储器件，其中所述第一隆起部分的高度为至
6.如权利要求1所述的存储器件，其中每个所述凸起部分的宽度等于所述第一顶电极层的宽度。
7.如权利要求1所述的存储器件，还包括：
在所述多条第二导电线上的多条第三导电线，所述多条第三导电线彼此间隔开并在不同于所述第二方向的第三方向上延伸；
多个第二存储单元，分别布置在所述多条第二导电线和所述多条第三导电线之间的多个交叉点处，所述多个第二存储单元的每个具有包括下面陈述的次序顺序地层叠的第二选择器件层、第二中间电极层、第二可变电阻层和第二顶电极层的结构；以及
多个第二绝缘结构，在所述第三方向上与所述多个第二存储单元交替地布置在所述多条第三导电线下面。
8.如权利要求7所述的存储器件，其中：
每个所述第二绝缘结构具有比所述第二顶电极层的顶表面高的顶表面，并且
每条所述第三导电线具有包括多个凸起部分和多个凹入部分的结构，其中所述多个凸起部分连接到所述第二顶电极层的所述顶表面，并且所述多个凹入部分在所述多个凸起部分之间容纳所述第二绝缘结构。
9.如权利要求8所述的存储器件，其中所述第二顶电极层的厚度大于所述第二中间电极层的厚度。
10.如权利要求7所述的存储器件，其中所述第二顶电极层的厚度大于所述第二中间电极层的厚度。
11.如权利要求7所述的存储器件，其中所述第二绝缘结构交叠所述第一存储单元和所述第二存储单元的侧表面。
12.一种存储器件，包括：
在基板上的多条第一导电线，所述多条第一导电线彼此间隔开并在第一方向上延伸；
在所述多条第一导电线上的多条第二导电线，所述多条第二导电线彼此间隔开并在不同于所述第一方向的第二方向上延伸；
多个第一存储单元，分别布置在所述多条第一导电线和所述多条第二导电线之间的多个交叉点处，所述多个第一存储单元的每个具有包括以下面陈述的次序顺序地层叠的第一选择器件层、第一中间电极层、第一可变电阻层和第一顶电极层的结构，
其中所述第一顶电极层的厚度大于所述第一中间电极层的厚度。
13.如权利要求12所述的存储器件，其中所述第一顶电极层的厚度为至
14.如权利要求12所述的存储器件，还包括：
在所述多条第二导电线上的多条第三导电线，所述多条第三导电线彼此间隔开并在不同于所述第二方向的第三方向上延伸；以及
多个第二存储单元，分别布置在所述多条第二导电线和所述多条第三导电线之间的多个交叉点处，所述多个第二存储单元的每个具有包括以下面陈述的次序顺序地层叠的第二选择器件层、第二中间电极层、第二可变电阻层和第二顶电极层的结构。
15.如权利要求14所述的存储器件，其中所述第二顶电极层的厚度大于所述第二中间电极层的厚度。
16.如权利要求15所述的存储器件，其中：
每个所述第二绝缘结构具有比所述第二顶电极层的顶表面高的顶表面，并且
每条所述第三导电线具有包括多个凸起部分和多个凹入部分的结构，所述多个凸起部分连接到所述第二顶电极层的所述顶表面，并且所述多个凹入部分在所述多个凸起部分之间容纳所述第二绝缘结构。
17.如权利要求14所述的存储器件，其中：
每个所述第二绝缘结构具有比所述第二顶电极层的顶表面高的顶表面，并且
每条所述第三导电线具有包括多个凸起部分和多个凹入部分的结构，所述多个凸起部分连接到所述第二顶电极层的所述顶表面，并且所述多个凹入部分在所述多个凸起部分之间容纳所述第二绝缘结构。
18.一种存储器件，包括：
在基板上的多条第一导电线，所述多条第一导电线彼此间隔开并在第一方向上延伸；
在所述多条第一导电线上的多条第二导电线，所述多条第二导电线彼此间隔开并在不同于所述第一方向的第二方向上延伸；
多个第一存储单元，分别布置在所述多条第一导电线和所述多条第二导电线之间的多个交叉点处，每个所述第一存储单元具有包括以下面陈述的次序顺序地层叠的第一选择器件层、第一中间电极层、第一可变电阻层和第一顶电极层的结构；以及
多个第一绝缘结构，在所述第二方向上与所述多个第一存储单元交替地布置在所述多条第二导电线下面，
其中在第三方向上从所述基板到所述第一绝缘结构的远侧表面的距离大于从所述基板到所述第一可变电阻层和所述第一顶电极层之间的界面的距离。
19.如权利要求18所述的存储器件，其中每条所述第二导电线具有包括多个凸起部分和多个凹入部分的结构，所述多个凸起部分连接到所述第一顶电极层的顶表面，并且所述多个凹入部分在所述多个凸起部分之间容纳所述第一绝缘结构。
20.如权利要求18所述的存储器件，其中所述第一顶电极层的厚度大于所述第一中间电极层的厚度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801658A (zh) * 2017-11-17 2019-05-24 爱思开海力士有限公司 电子设备及其制造方法
CN111009607A (zh) * 2018-10-05 2020-04-14 三星电子株式会社 可变电阻存储器件

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256406B2 (en) * 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
US10762940B2 (en) 2016-12-09 2020-09-01 Integrated Magnetoelectronics Corporation Narrow etched gaps or features in multi-period thin-film structures
US10727405B2 (en) 2017-03-22 2020-07-28 Micron Technology, Inc. Chalcogenide memory device components and composition
US10163977B1 (en) 2017-03-22 2018-12-25 Micron Technology, Inc. Chalcogenide memory device components and composition
US10600961B2 (en) * 2017-07-27 2020-03-24 Hrl Laboratories, Llc Scalable and low-voltage electroforming-free nanoscale vanadium dioxide threshold switch devices and relaxation oscillators with current controlled negative differential resistance
KR102401181B1 (ko) * 2017-10-11 2022-05-24 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US20190115392A1 (en) * 2017-10-16 2019-04-18 International Business Machines Corporation Access device and phase change memory combination structure in backend of line (beol)
WO2019112576A1 (en) 2017-12-06 2019-06-13 Integrated Magnetoelectronics Corporation Narrow etched gaps or features in multi-period thin-film structures
US20190198504A1 (en) * 2017-12-25 2019-06-27 Nanya Technology Corporation Semiconductor memory structure and method for preparing the same
KR102607117B1 (ko) * 2018-08-24 2023-11-29 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
KR102557911B1 (ko) * 2018-08-31 2023-07-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102617145B1 (ko) * 2018-10-02 2023-12-27 삼성전자주식회사 가변 저항 메모리 장치
JP7471293B2 (ja) * 2018-11-26 2024-04-19 マイクロン テクノロジー，インク． カルコゲナイドメモリデバイスの構成要素及び組成物
TWI681509B (zh) * 2018-11-27 2020-01-01 華邦電子股份有限公司 電阻式隨機存取記憶體及其形成方法
KR102314162B1 (ko) * 2019-01-29 2021-10-19 한양대학교 산학협력단 다결정 금속 산화물층을 포함하는 선택소자 및 이를 포함하는 크로스포인트 메모리
US10636842B1 (en) 2019-02-21 2020-04-28 Winbond Electronics Corp. Resistive random access memory and method for forming the same
KR20200131069A (ko) 2019-05-13 2020-11-23 삼성전자주식회사 메모리 소자 제조 방법
KR20200140139A (ko) 2019-06-05 2020-12-15 삼성전자주식회사 비휘발성 메모리 장치
US11875855B2 (en) 2019-06-05 2024-01-16 Samsung Electronics Co., Ltd. Non-volatile memory device including signal lines arranged at the same level as a common source line and a gate arranged at the same level as a ground selection line
US11355194B2 (en) 2019-06-05 2022-06-07 Samsung Electronics Co., Ltd. Non-volatile memory device
KR102617960B1 (ko) * 2019-08-12 2023-12-26 삼성전자주식회사 2-스텝 갭-필 공정을 이용하여 반도체 소자를 형성하는 방법
KR102683301B1 (ko) * 2019-09-03 2024-07-10 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
JP2021048258A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 抵抗変化素子
JP2021129071A (ja) * 2020-02-17 2021-09-02 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11417832B2 (en) * 2020-08-31 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR20220054118A (ko) * 2020-10-23 2022-05-02 삼성전자주식회사 적층 칩 패키지
KR20220115645A (ko) * 2021-02-08 2022-08-18 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2023043636A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101946285A (zh) * 2008-12-18 2011-01-12 松下电器产业株式会社 非易失性存储装置及其写入方法
US20130171741A1 (en) * 2011-12-28 2013-07-04 Sang-Min HWANG Method for fabricating variable resistance memory device
CN105185901A (zh) * 2015-08-06 2015-12-23 天津理工大学 一种基于二硫化钼的复合阻变存储器件及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780964B1 (ko) * 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
KR100960927B1 (ko) 2007-03-30 2010-06-04 주식회사 하이닉스반도체 상변환 기억 소자 및 그 제조방법
US7990754B2 (en) * 2007-06-01 2011-08-02 Panasonic Corporation Resistance variable memory apparatus
JP5477371B2 (ja) * 2009-03-12 2014-04-23 富士通株式会社 半導体記憶装置及びその製造方法
JP4810581B2 (ja) * 2009-03-25 2011-11-09 株式会社東芝 不揮発性記憶装置
JP2011029462A (ja) * 2009-07-27 2011-02-10 Toshiba Corp 不揮発性記憶装置およびその製造方法
KR20110021405A (ko) * 2009-08-26 2011-03-04 삼성전자주식회사 저항성 메모리 소자
US8278641B2 (en) 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells
KR20120133679A (ko) 2011-05-31 2012-12-11 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
US8716098B1 (en) * 2012-03-09 2014-05-06 Crossbar, Inc. Selective removal method and structure of silver in resistive switching device for a non-volatile memory device
KR101934003B1 (ko) 2012-06-01 2019-01-02 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
US8963116B2 (en) 2012-10-30 2015-02-24 Globalfoundries Singapore Pte. Ltd. Wrap around phase change memory
US9166158B2 (en) 2013-02-25 2015-10-20 Micron Technology, Inc. Apparatuses including electrodes having a conductive barrier material and methods of forming same
US8981326B2 (en) 2013-03-05 2015-03-17 International Business Machines Corporation Phase change memory cell with heat shield
US9153777B2 (en) 2013-06-03 2015-10-06 Micron Technology, Inc. Thermally optimized phase change memory cells and methods of fabricating the same
US9231202B2 (en) 2013-06-19 2016-01-05 Intel Corporation Thermal-disturb mitigation in dual-deck cross-point memories
US9312481B2 (en) 2014-03-26 2016-04-12 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
KR102210329B1 (ko) * 2014-08-14 2021-02-01 삼성전자주식회사 저항 변화 메모리 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101946285A (zh) * 2008-12-18 2011-01-12 松下电器产业株式会社 非易失性存储装置及其写入方法
US20130171741A1 (en) * 2011-12-28 2013-07-04 Sang-Min HWANG Method for fabricating variable resistance memory device
CN105185901A (zh) * 2015-08-06 2015-12-23 天津理工大学 一种基于二硫化钼的复合阻变存储器件及其制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801658A (zh) * 2017-11-17 2019-05-24 爱思开海力士有限公司 电子设备及其制造方法
CN109801658B (zh) * 2017-11-17 2023-05-26 爱思开海力士有限公司 电子设备及其制造方法
CN111009607A (zh) * 2018-10-05 2020-04-14 三星电子株式会社 可变电阻存储器件
CN111009607B (zh) * 2018-10-05 2023-08-15 三星电子株式会社 可变电阻存储器件

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