JP2023043636A - 記憶装置 - Google Patents
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Abstract
【課題】 スイッチング素子のオン電流を増加させることが可能な記憶装置を提供する。【解決手段】 実施形態に係る記憶装置は、第１のメモリセル３０ａと、第１のメモリセルに対して第１の方向で隣り合う第２のメモリセル３０ｂと、第１のメモリセルに対して第２の方向で隣り合う第３のメモリセル３０ｃとを備え、第１、第２及び第３のメモリセルのそれぞれが抵抗変化記憶素子４０及びスイッチング素子５０を含み、スイッチング素子は、第１の電極５１と、第２の電極５２と、スイッチング材料層５３とを含み、第１の方向から見て、第１の電極と第２の電極とは互いにオーバーラップし、第１のメモリセルに含まれる第１の電極と、第２のメモリセルに含まれる第１の電極とは互いに離間し、第１のメモリセルに含まれるスイッチング材料層と、第２のメモリセルに含まれるスイッチング材料層とは連続的に設けられている。【選択図】図１Ａ
Description
本発明の実施形態は、記憶装置に関する。
半導体基板上に磁気抵抗効果素子等の抵抗変化記憶素子及びセレクタ（スイッチング素子）が集積化された不揮発性の記憶装置が提案されている。
セレクタ（スイッチング素子）のオン電流を増加させることが可能な記憶装置を提供する。
実施形態に係る記憶装置は、第１のメモリセルと、前記第１のメモリセルに対して第１の方向で隣り合う第２のメモリセルと、前記第１のメモリセルに対して前記第１の方向と交差する第２の方向で隣り合う第３のメモリセルとを備え、前記第１、第２及び第３のメモリセルのそれぞれが抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含む記憶装置であって、前記第１、第２及び第３のメモリセルそれぞれに含まれる前記スイッチング素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられたスイッチング材料層とを含み、前記第１の方向から見て、前記第１、第２及び第３のメモリセルそれぞれに含まれる前記スイッチング素子の前記第１の電極と前記第２の電極とは互いにオーバーラップし、前記第１のメモリセルに含まれる前記スイッチング素子の第１の電極と、前記第２のメモリセルに含まれる前記スイッチング素子の第１の電極とは互いに離間し、前記第１のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層と、前記第２のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層とは連続的に設けられている。
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
図１Ａ及び図１Ｂはそれぞれ、第１の実施形態に係る不揮発性の記憶装置の構成を模式的に示した断面図である。図１ＡはＸ方向に平行な断面図であり、図１ＢはＹ方向に平行な断面図である。なお、Ｘ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交する方向である。
図１Ａ及び図１Ｂはそれぞれ、第１の実施形態に係る不揮発性の記憶装置の構成を模式的に示した断面図である。図１ＡはＸ方向に平行な断面図であり、図１ＢはＹ方向に平行な断面図である。なお、Ｘ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交する方向である。
図１Ａ及び図１Ｂに示すように、Ｘ方向に延伸する複数の第１の配線１０とＹ方向に延伸する複数の第２の配線２０との間に複数のメモリセル３０が接続されている。第１の配線１０及び第２の配線２０の一方はワード線に対応し、第１の配線１０及び第２の配線２０の他方はビット線に対応する。メモリセル３０は、磁気抵抗効果素子（抵抗変化記憶素子）４０と、磁気抵抗効果素子４０に対して直列に接続されたセレクタ（スイッチング素子）５０とを含んでいる。隣り合ったメモリセル３０間の領域には、層間絶縁膜６０が設けられている。上述した構造は、半導体基板（図示せず）上に設けられている。
図２は、磁気抵抗効果素子４０の構成を模式的に示した断面図である。
磁気抵抗効果素子４０は、記憶層（第１の磁性層）４１と、参照層（第２の磁性層）４２と、トンネルバリア層（非磁性層）４３とを含んでいる。
記憶層４１は、可変の磁化方向を有する強磁性層である。参照層４２は固定された磁化方向を有する強磁性層である。トンネルバリア層４３は、記憶層４１と参照層４２との間に設けられた絶縁層である。なお、可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。
記憶層４１の磁化方向と参照層４２の磁化方向とが平行である場合には、磁気抵抗効果素子４０は相対的に低抵抗状態である。記憶層４１の磁化方向と参照層４２の磁化方向とが反平行である場合には、磁気抵抗効果素子４０は相対的に高抵抗状態である。したがって、磁気抵抗効果素子４０は、抵抗状態（低抵抗状態、高抵抗状態）に応じて２値データを記憶することが可能である。また、磁気抵抗効果素子４０には、書き込み電流の方向に応じて低抵抗状態或いは高抵抗状態を設定することが可能である。
なお、図２に示した例では、記憶層４１が下層側に設けられ且つ参照層４２が上層側に設けられているが、記憶層４１が上層側に設けられ且つ参照層４２が下層側に設けられていてもよい。
次に、図１Ａ及び図１Ｂに戻ってセレクタ５０の構成について説明する。
セレクタ５０は、第１の電極５１と、第２の電極５２と、第１の電極５１と第２の電極５２との間に設けられたセレクタ材料層（スイッチング材料層）５３とを含んでいる。
なお、セレクタ５０の第１の電極５１は磁気抵抗効果素子４０の下部電極と共用されているが、共用されていなくてもよい。また、第２の配線２０は磁気抵抗効果素子４０の上部電極と共用されているが、共用されていなくてもよい。また、セレクタ５０の第２の電極５２は、第１の配線１０と共用されていてもよい。この場合、セレクタ５０の厚さを薄くすることが可能である。
第１の電極５１及び第２の電極５２は、同じ導電材料で形成されている。例えば、第１の電極５１及び第２の電極５２は、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、銅（Ｃｕ）或いはモリブデン（Ｍｏ）等で形成されている。第１の電極５１及び第２の電極５２を同じ導電材料で形成することで、セレクタ５０の正方向の電流－電圧特性と負方向の電流－電圧特性とを対称にすることが可能である。
セレクタ材料層５３は、アモルファスシリコン（ａ－Ｓｉ）、シリコン酸化物（ＳｉＯ2 ）、シリコン窒化物（ＳｉＮx ）、タンタル酸化物（Ｔａ2Ｏ5 、ＴａＯx ）、タンタル窒化物（ＴａＮ）、チタン酸化物（ＴｉＯ2 ）或いは亜鉛酸化物（ＺｎＯ）等で形成されている。
セレクタ５０は、ダイオード型の電流－電圧特性を有しており、２端子間に印加される電圧が増加するにしたがって、抵抗値が急激に減少する特性を有している。
ここで、Ｘ方向で隣り合うメモリセル３０を第１のメモリセル３０ａ及び第２のメモリセル３０ｂとし、Ｙ方向で隣り合うメモリセル３０を第１のメモリセル３０ａ及び第３のメモリセル３０ｃと規定する。
上記のように規定した場合、Ｘ方向から見て、第１のメモリセル３０ａ、第２のメモリセル３０ｂ及び第３のメモリセル３０ｃそれぞれに含まれるセレクタ５０の第１の電極５１と第２の電極５２とは、互いにオーバーラップしている。また、Ｙ方向から見ても、第１のメモリセル３０ａ、第２のメモリセル３０ｂ及び第３のメモリセル３０ｃそれぞれに含まれるセレクタ５０の第１の電極５１と第２の電極５２とは、互いにオーバーラップしている。具体的には、セレクタ５０のセレクタ材料層５３が凹部を有し、セレクタ材料層５３の凹部の内側に第１の電極５１の少なくとも一部が設けられ、セレクタ材料層５３の凹部の外側に第２の電極５２の少なくとも一部が設けられている。言い換えると、第１の電極５１とセレクタ材料層５３との接触面積及び第２の電極５２とセレクタ材料層５３との接触面積のいずれも、磁気抵抗効果素子４０の面積（Ｚ方向から見た磁気抵抗効果素子４０のパターンの面積）よりも大きい。
また、第１のメモリセル３０ａに含まれるセレクタ５０の第１の電極５１と、第２のメモリセル３０ｂに含まれるセレクタ５０の第１の電極５１とは互いに離間している。同様に、第１のメモリセル３０ａに含まれるセレクタ５０の第１の電極５１と、第３のメモリセル３０ｃに含まれるセレクタ５０の第１の電極５１とは互いに離間している。
また、第１のメモリセル３０ａに含まれるセレクタ５０のセレクタ材料層５３と、第２のメモリセル３０ｂに含まれるセレクタ５０のセレクタ材料層５３とは連続的に設けられている。同様に、第１のメモリセル３０ａに含まれるセレクタ５０のセレクタ材料層と５３、第３のメモリセル３０ｃに含まれるセレクタ５０のセレクタ材料層５３とは連続的に設けられている。
また、第１のメモリセル３０ａに含まれるセレクタ５０の第２の電極５２と、第２のメモリセル３０ｂに含まれるセレクタ５０の第２の電極５２とは連続的に設けられ、第１のメモリセル３０ａに含まれるセレクタ５０の第２の電極５２と、第３のメモリセル３０ｃに含まれるセレクタ５０の第２の電極５２とは互いに離間している。
また、セレクタ材料層５３の厚さｔは、第１のメモリセル３０ａと第２のメモリセル３０ｂとのピッチｐ１の半分よりも薄く、第１のメモリセル３０ａと第３のメモリセル３０ｃとのピッチｐ２の半分よりも薄い。すなわち、ｔ＜ｐ１／２且つｔ＜ｐ２／２、の関係が満たされている。
これは、上述した関係が満たされていないと、隣り合ったメモリセル３０に含まれるセレクタ５０の第１の電極５１間の領域がセレクタ材料層５３で埋められてしまい、第１の電極５１間の領域にセレクタ５０の第２の電極５２を設けることができなくなるためである。
また、上記の関係に加えて、ｔ＞ｐ１／４且つｔ＞ｐ２／４、の関係が満たされていることが好ましい。
以上のように、本実施形態では、セレクタ５０の第１の電極５１と第２の電極５２とが互いにオーバーラップしている。そのため、第１の電極５１と第２の電極５２との間の電流経路の断面積を大きくすることができ、セレクタ５０のオン電流を増加させることが可能である。その結果、メモリセル３０に対する書き込み電流及び読み出し電流を増加させることができ、優れた記憶装置を得ることができる。
なお、本実施形態において、図１Ｃに示すように、Ｘ方向から見て、第１の電極５１と第２の電極５２とが互いにオーバーラップしていなくてもよい。後述する第２、第３、第５及び第６の変形例でも同様である。
図３は、本実施形態に係る記憶装置の第１の変形例の構成を模式的に示した断面図である。本変形例では、セレクタ５０の第１の電極５１の上面の面積が、第１の電極５１の下面の面積及び磁気抵抗効果素子４０の面積（Ｚ方向から見た磁気抵抗効果素子４０のパターンの面積）よりも大きくなっている。本変形例でも、上述した実施形態と同様の効果を得ることが可能である。
図４は、本実施形態に係る記憶装置の第２の変形例の構成を模式的に示した断面図である。上述した実施形態及び第１の変形例では、セレクタ５０を構成するセレクタ材料層５３が磁気抵抗効果素子４０の位置に対応する箇所において下方向に凹んでいたが、本変形例では、セレクタ５０を構成するセレクタ材料層５３が磁気抵抗効果素子４０の位置に対応する箇所において上方向に凹んでいる。本変形例でも、上述した実施形態と同様の効果を得ることが可能である。
図５Ａ及び図５Ｂは、本実施形態に係る記憶装置の第３の変形例の構成を模式的に示した断面図である。図５ＡはＸ方向に平行な断面図であり、図５ＢはＹ方向に平行な断面図である。
上述した実施形態では、上層側（半導体基板（図示せず）から遠い側）に磁気抵抗効果素子４０が設けられ且つ下層側（半導体基板から近い側）にセレクタ５０が設けられていたが、本変形例では、下層側に磁気抵抗効果素子４０が設けられ且つ上層側にセレクタ５０が設けられている。そのため、本変形例では、セレクタ５０を構成するセレクタ材料層５３が上方向に凹んでいる。本変形例でも、上述した実施形態と同様の効果を得ることが可能である。
なお、セレクタ５０の第１の電極５１は磁気抵抗効果素子４０の上部電極と共用されているが、共用されていなくてもよい。また、第２の配線２０は磁気抵抗効果素子４０の下部電極と共用されているが、共用されていなくてもよい。また、セレクタ５０の第２の電極５２は、第１の配線１０と共用されていてもよい。この場合、セレクタ５０の厚さを薄くすることが可能である。
図６は、本実施形態に係る記憶装置の第４の変形例の構成を模式的に示した断面図である。本変形例でも、第３の変形例と同様に、下層側に磁気抵抗効果素子４０が設けられ且つ上層側にセレクタ５０が設けられている。本変形例でも、上述した実施形態と同様の効果を得ることが可能である。
図７は、本実施形態に係る記憶装置の第５の変形例の構成を模式的に示した断面図である。本変形例でも、第３の変形例と同様に、下層側に磁気抵抗効果素子４０が設けられ且つ上層側にセレクタ５０が設けられている。本変形例でも、上述した実施形態と同様の効果を得ることが可能である。
図８Ａ及び図８Ｂ～図１４Ａ及び図１４Ｂは、本実施形態に係る記憶装置の第６の変形例の構成及び製造方法を模式的に示した断面図である。図８Ａ～図１４ＡはＸ方向に平行な断面図であり、図８Ｂ～図１４ＢはＹ方向に平行な断面図である。
まず、図８Ａ及び図８Ｂに示すように、半導体基板（図示せず）を含む下部構造（図示せず）上に、第１の配線１０及びセレクタ５０の第２の電極５２用のラインパターンを形成する。続いて、ラインパターン間の領域を層間絶縁膜６０で埋める。
次に、図９Ａ及び図９Ｂに示すように、図８Ａ及び図８Ｂの工程で得られた構造上にマスクパターン７１を形成する。さらに、マスクパターン７１をマスクとして用いて第２の電極５２用のパターンをエッチングし、溝７２を形成する。溝７２の底面と側面とで規定されるコーナーは丸まっている。
次に、図１０Ａ及び図１０Ｂに示すように、マスクパターン７１を除去した後、セレクタ材料層５３を形成する。例えば、セレクタ材料層５３は、ＡＬＤ（atomic layer deposition）で形成される。ＰＬＤ（pulsed laser deposition）或いはプラズマＣＶＤ（chemical vapor deposition）等を用いることも可能である。セレクタ材料層５３は溝７２の内面に沿って形成されるため、セレクタ材料層５３は凹部を有している。また、セレクタ材料層５３の凹部のコーナーは丸まっている。すなわち、セレクタ材料層５３の凹部の下部コーナー及び上部コーナーは丸まっている。
次に、図１１Ａ及び図１１Ｂに示すように、図１０Ａ及び図１０Ｂの工程で得られた構造上にセレクタ５０の第１の電極５１用の導電層を形成する。
次に、図１２Ａ及び図１２Ｂに示すように、図１１Ａ及び図１１Ｂの工程で得られた構造上に磁気抵抗効果素子４０用の層を形成する。すなわち、磁気抵抗効果素子４０用の層として、図２に示した記憶層４１、参照層４２及びトンネルバリア層４３を形成する。続いて、磁気抵抗効果素子４０用の層上に導電性のマスクパターン７３を形成する。
次に、図１３Ａ及び図１３Ｂに示すように、マスクパターン７３をマスクとして用いて磁気抵抗効果素子４０用の層及び第１の電極５１用の導電層をエッチングする。これにより、磁気抵抗効果素子４０及びセレクタ５０を含むメモリセル３０が形成される。
次に、図１４Ａ及び図１４Ｂに示すように、メモリセル３０間の領域を層間絶縁膜６０で埋める。さらに、Ｙ方向に延伸する第２の配線２０を形成する。
本変形例の基本的な構造は上述した実施形態の構造と同様であり、本変形例でも上述した実施形態と同様の効果を得ることが可能である。また、本変形例では、セレクタ材料層５３の凹部のコーナーが丸まっているため、コーナー部分への電界集中を抑制することが可能である。
図１５Ａ及び図１５Ｂ～図２２Ａ及び図２２Ｂは、本実施形態に係る記憶装置の第７の変形例の構成及び製造方法を模式的に示した断面図である。図１５Ａ～図２２ＡはＸ方向に平行な断面図であり、図１５Ｂ～図２２ＢはＹ方向に平行な断面図である。
まず、図１５Ａ及び図１５Ｂに示すように、シリコン基板（半導体基板）８１上に、Ｘ方向及びＹ方向に延伸するマスクパターン８２を形成する。シリコン基板８１には、主面が（１００）面である単結晶シリコン基板を用いる。
次に、図１６Ａ及び図１６Ｂに示すように、マスクパターン８２をマスクとして用いてシリコン基板８１をエッチングして、溝８３を形成する。シリコン基板８１として（１００）基板を用いることで、傾斜した側面を有する溝８３が形成される。具体的には、図に示した傾斜面の角度θは５４．７度となる。
次に、図１７Ａ及び図１７Ｂに示すように、マスクパターン８２を除去した後、セレクタ５０の第２の電極５２用の導電層を形成する。なお、第２の電極５２とシリコン基板８１との間に第１の配線１０を設けてもよい。続いて、第２の電極５２用の導電層及びシリコン基板８１の一部をエッチングして溝を形成し、形成された溝を層間絶縁膜６０で埋める。
次に、図１８Ａ及び図１８Ｂに示すように、図１７Ａ及び図１７Ｂの工程で得られた構造上にセレクタ材料層５３をＡＬＤによって形成する。セレクタ材料層５３は溝８３の内面に沿って形成されるため、セレクタ材料層５３は凹部を有しており、セレクタ材料層５３の凹部の側面は傾斜している。
次に、図１９Ａ及び図１９Ｂに示すように、図１８Ａ及び図１８Ｂの工程で得られた構造上にセレクタ５０の第１の電極５１用の導電層を形成する。さらに、第１の電極５１用の導電層をＣＭＰ（chemical mechanical polishing）によって平坦化する。
次に、図２０Ａ及び図２０Ｂに示すように、図１９Ａ及び図１９Ｂの工程で得られた構造上に磁気抵抗効果素子４０用の層を形成する。すなわち、磁気抵抗効果素子４０用の層として、図２に示した記憶層４１、参照層４２及びトンネルバリア層４３を形成する。続いて、磁気抵抗効果素子４０用の層上に導電性のマスクパターン８４を形成する。
次に、図２１Ａ及び図２１Ｂに示すように、マスクパターン８４をマスクとして用いて磁気抵抗効果素子４０用の層及び第１の電極５１用の導電層をエッチングする。これにより、磁気抵抗効果素子４０及びセレクタ５０を含むメモリセル３０が形成される。
次に、図２２Ａ及び図２２Ｂに示すように、メモリセル３０間の領域を層間絶縁膜６０で埋める。さらに、Ｙ方向に延伸する第２の配線２０を形成する。
本変形例の基本的な構造は上述した実施形態の構造と同様であり、本変形例でも上述した実施形態と同様の効果を得ることが可能である。また、本変形例では、セレクタ材料層５３の凹部の側面が傾斜しているため、セレクタ材料層５３のコーナー部分の角度が９０度よりも大きく、コーナー部分への電界集中を抑制することが可能である。
図２３Ａ及び図２３Ｂ～図２７Ａ及び図２７Ｂは、本実施形態に係る記憶装置の第８の変形例の構成及び製造方法を模式的に示した断面図である。図２３Ａ～図２７ＡはＸ方向に平行な断面図であり、図２３Ｂ～図２７ＢはＹ方向に平行な断面図である。
まず、図２３Ａ及び図２３Ｂに示すように、半導体基板（図示せず）を含む下部構造（図示せず）上に、第２の配線２０用の導電層及び磁気抵抗効果素子４０の下部電極４４用の導電層を形成する。続いて、下部電極４４用の導電層上に、磁気抵抗効果素子４０用の層を形成する。すなわち、磁気抵抗効果素子４０用の層として、図２に示した記憶層４１、参照層４２及びトンネルバリア層４３を形成する。さらに、磁気抵抗効果素子４０用の層上に、セレクタ５０の第１の電極５１用の導電層を形成する。
次に、図２４Ａ及び図２４Ｂに示すように、図２３Ａ及び図２３Ｂの工程で形成された各層をパターニングして溝を形成し、溝内に層間絶縁膜６０を形成する。このとき、層間絶縁膜６０の上面が、セレクタ５０の第１の電極５１の上面と下面の間に位置するようにする。
次に、図２５Ａ及び図２５Ｂに示すように、セレクタ材料層５３をＡＬＤによって形成し、セレクタ５０の第２の電極５２用の導電層をＡＬＤによって形成する。
次に、図２６Ａ及び図２６Ｂに示すように、第２の電極５２用の導電層上に導電性のマスクパターン９１を形成する。さらに、マスクパターン９１をマスクとして用いてエッチングを行い、セレクタ５０の第２の電極５２及びセレクタ材料層５３のパターンを形成する。
次に、図２７Ａ及び図２７Ｂに示すように、セレクタ５０間の領域及びマスクパターン９１間の領域を層間絶縁膜６０で埋め、さらにＹ方向に延伸する第１の配線１０を形成する。
本変形例の基本的な構造も上述した実施形態の構造と同様であり、本変形例でも上述した実施形態と同様の効果を得ることが可能である。
（第２の実施形態）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
図２８Ａ及び図２８Ｂはそれぞれ、第２の実施形態に係る不揮発性の記憶装置の構成を模式的に示した断面図である。図２８ＡはＸ方向に平行な断面図であり、図２８ＢはＹ方向に平行な断面図である。
本実施形態でも、第１の実施形態と同様に、Ｘ方向で隣り合うメモリセル３０を第１のメモリセル３０ａ及び第２のメモリセル３０ｂとし、Ｙ方向で隣り合うメモリセル３０を第１のメモリセル３０ａ及び第３のメモリセル３０ｃと規定する。
上記のように規定した場合、第１のメモリセル３０ａ、第２のメモリセル３０ｂ及び第３のメモリセル３０ｃそれぞれに含まれるセレクタ（スイッチング素子）５０のセレクタ材料層（スイッチング材料層）５３が、磁気抵抗効果素子（抵抗変化記憶素子）４０及びセレクタ５０が配列された方向に垂直な平面に対して傾斜している。言い換えると、第１のメモリセル３０ａ、第２のメモリセル３０ｂ及び第３のメモリセル３０ｃそれぞれに含まれるセレクタ５０のセレクタ材料層５３が、磁気抵抗効果素子４０とセレクタ５０との境界面に平行な平面に対して傾斜している。具体的には、Ｘ方向及びＹ方向いずれの方向から見てもセレクタ材料層５３が傾斜している。
また、第１のメモリセル３０ａに含まれるセレクタ５０のセレクタ材料層５３と、第２のメモリセル３０ｂに含まれるセレクタ５０のセレクタ材料層５３とは、互いに逆方向に傾斜している。同様に、第１のメモリセル３０ａに含まれるセレクタ５０のセレクタ材料層５３と、第３のメモリセル３０ｃに含まれるセレクタ５０のセレクタ材料層５３とは、互いに逆方向に傾斜している。
以上のように、本実施形態では、セレクタ材料層５３が傾斜している。そのため、第１の電極５１と第２の電極５２との間の電流経路の断面積を大きくすることができ、セレクタ５０のオン電流を増加させることが可能である。その結果、メモリセル３０に対する書き込み電流及び読み出し電流を増加させることができ、優れた記憶装置を得ることができる。
図２９Ａ及び図２９Ｂ～図３６Ａ及び図３６Ｂは、本実施形態に係る記憶装置の製造方法を模式的に示した断面図である。図２９Ａ～図３６ＡはＸ方向に平行な断面図であり、図２９Ｂ～図３６ＢはＹ方向に平行な断面図である。
まず、図２９Ａ及び図２９Ｂに示すように、半導体基板（図示せず）を含む下部構造（図示せず）上に、第１の配線１０用の導電層及びセレクタ５０の第１の電極５１用の導電層を形成する。続いて、これらの導電層をパターニングして溝を形成し、溝内に層間絶縁膜６０を形成する。
次に、図３０Ａ及び図３０Ｂに示すように、図２９Ａ及び図２９Ｂの工程で得られた構造上にレジストパターン１０１を形成する。
次に、図３１Ａ及び図３１Ｂに示すように、レジストパターン１０１をマスクとして用いて第１の電極５１用の導電層をエッチングする。具体的には、主エッチングガス及び酸素を含有する混合ガスを用いてドライエッチングを行う。これにより、第１の電極５１用の層に傾斜した側面（テーパー状の側面）が形成される。主エッチングガスは、アルゴン（Ａｒ）等を含む。
次に、図３２Ａ及び図３２Ｂに示すように、レジストパターン１０１を除去した後、セレクタ材料層５３をＡＬＤによって形成する。
次に、図３３Ａ及び図３３Ｂに示すように、セレクタ５０の第２の電極５２用の導電層を形成する。さらに、この導電層をＣＭＰによって平坦化する。
次に、図３４Ａ及び図３４Ｂに示すように、図３３Ａ及び図３３Ｂの工程で得られた構造上に磁気抵抗効果素子４０用の層を形成する。すなわち、磁気抵抗効果素子４０用の層として、図２に示した記憶層４１、参照層４２及びトンネルバリア層４３を形成する。続いて、磁気抵抗効果素子４０用の層上に導電性のマスクパターン１０２を形成する。
次に、図３５Ａ及び図３５Ｂに示すように、マスクパターン１０２をマスクとして用いてパターニングを行うことで、磁気抵抗効果素子４０、セレクタ５０のパターンが形成される。
次に、図３６Ａ及び図３６Ｂに示すように、セレクタ５０間の領域、磁気抵抗効果素子４０間の領域及びマスクパターン１０２間の領域を層間絶縁膜６０で埋め、さらにＹ方向に延伸する第２の配線２０を形成する。
上述した製造方法では、図３１Ａ及び図３１Ｂの工程において、ドライエッチングによって第１の電極５１用の層の側面が傾斜する。これにより、セレクタ材料層５３を傾斜させることができ、第１の電極５１と第２の電極５２との間の電流経路の断面積を大きくすることができる。
なお、上述した第１及び第２の実施形態では、抵抗変化記憶素子（抵抗変化に基づいてデータを記憶することが可能な記憶素子）として磁気抵抗効果素子を用いたが、他の抵抗変化記憶素子を用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１の配線 ２０…第２の配線
３０…メモリセル ３０ａ…第１のメモリセル
３０ｂ…第２のメモリセル ３０ｃ…第３のメモリセル
４０…磁気抵抗効果素子（抵抗変化記憶素子）
４１…記憶層（第１の磁性層） ４２…参照層（第２の磁性層）
４３…トンネルバリア層（非磁性層） ４４…下部電極
５０…セレクタ（スイッチング素子） ５１…第１の電極
５２…第２の電極 ５３…セレクタ材料層（スイッチング材料層）
６０…層間絶縁膜
７１…マスクパターン ７２…溝 ７３…マスクパターン
８１…シリコン基板（半導体基板） ８２…マスクパターン
８３…溝 ８４…マスクパターン
９１…マスクパターン
１０１…レジストパターン １０２…マスクパターン
３０…メモリセル ３０ａ…第１のメモリセル
３０ｂ…第２のメモリセル ３０ｃ…第３のメモリセル
４０…磁気抵抗効果素子（抵抗変化記憶素子）
４１…記憶層（第１の磁性層） ４２…参照層（第２の磁性層）
４３…トンネルバリア層（非磁性層） ４４…下部電極
５０…セレクタ（スイッチング素子） ５１…第１の電極
５２…第２の電極 ５３…セレクタ材料層（スイッチング材料層）
６０…層間絶縁膜
７１…マスクパターン ７２…溝 ７３…マスクパターン
８１…シリコン基板（半導体基板） ８２…マスクパターン
８３…溝 ８４…マスクパターン
９１…マスクパターン
１０１…レジストパターン １０２…マスクパターン
Claims (13)
- 第１のメモリセルと、前記第１のメモリセルに対して第１の方向で隣り合う第２のメモリセルと、前記第１のメモリセルに対して前記第１の方向と交差する第２の方向で隣り合う第３のメモリセルとを備え、前記第１、第２及び第３のメモリセルのそれぞれが抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含む記憶装置であって、
前記第１、第２及び第３のメモリセルそれぞれに含まれる前記スイッチング素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられたスイッチング材料層とを含み、
前記第１の方向から見て、前記第１、第２及び第３のメモリセルそれぞれに含まれる前記スイッチング素子の前記第１の電極と前記第２の電極とは互いにオーバーラップし、
前記第１のメモリセルに含まれる前記スイッチング素子の第１の電極と、前記第２のメモリセルに含まれる前記スイッチング素子の第１の電極とは互いに離間し、
前記第１のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層と、前記第２のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層とは連続的に設けられている
ことを特徴とする記憶装置。 - 前記第１のメモリセルに含まれる前記スイッチング素子の第２の電極と、前記第２のメモリセルに含まれる前記スイッチング素子の第２の電極とは連続的に設けられている
ことを特徴とする請求項１に記載の記憶装置。 - 前記第２の方向から見て、前記第１、第２及び第３のメモリセルそれぞれに含まれる前記スイッチング素子の前記第１の電極と前記第２の電極とは互いにオーバーラップし、
前記第１のメモリセルに含まれる前記スイッチング素子の第１の電極と、前記第３のメモリセルに含まれる前記スイッチング素子の第１の電極とは互いに離間し、
前記第１のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層と、前記第３のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層とは連続的に設けられている
ことを特徴とする請求項１に記載の記憶装置。 - 前記第１のメモリセルに含まれる前記スイッチング素子の第２の電極と、前記第３のメモリセルに含まれる前記スイッチング素子の第２の電極とは互いに離間している
ことを特徴とする請求項３に記載の記憶装置。 - 前記スイッチング材料層は凹部を有し、前記スイッチング材料層の前記凹部に前記第１の電極の少なくとも一部が設けられている
ことを特徴とする請求項１に記載の記憶装置。 - 前記スイッチング材料層の前記凹部のコーナーは丸まっている
ことを特徴とする請求項５に記載の記憶装置。 - 前記スイッチング材料層の前記凹部の側面は傾斜している
ことを特徴とする請求項５に記載の記憶装置。 - 前記スイッチング材料層の厚さは、前記第１のメモリセルと前記第２のメモリセルとのピッチの半分よりも薄く、前記第１のメモリセルと前記第３のメモリセルとのピッチの半分よりも薄い
ことを特徴とする請求項１に記載の記憶装置。 - 第１のメモリセルと、前記第１のメモリセルに対して第１の方向で隣り合う第２のメモリセルと、前記第１のメモリセルに対して前記第１の方向と交差する第２の方向で隣り合う第３のメモリセルとを備え、前記第１、第２及び第３のメモリセルのそれぞれが抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含む記憶装置であって、
前記第１、第２及び第３のメモリセルそれぞれに含まれる前記スイッチング素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられたスイッチング材料層とを含み、
前記第１、第２及び第３のメモリセルそれぞれに含まれる前記スイッチング素子の前記スイッチング材料層は、前記抵抗変化記憶素子及び前記スイッチング素子が配列された方向に垂直な平面に対して傾斜している
ことを特徴とする記憶装置。 - 前記第１のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層と、前記第２のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層とは互いに逆方向に傾斜し、
前記第１のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層と、前記第３のメモリセルに含まれる前記スイッチング素子の前記スイッチング材料層とは互いに逆方向に傾斜している
ことを特徴とする請求項９に記載の記憶装置。 - 前記スイッチング素子の前記第１の電極及び前記第２の電極は、同じ材料で形成されている
ことを特徴とする請求項１又は９に記載の記憶装置。 - 前記スイッチング素子は、印加される電圧が増加するにしたがって抵抗値が減少する特性を有している
ことを特徴とする請求項１又は９に記載の記憶装置。 - 前記抵抗変化記憶素子は、磁気抵抗効果素子である
ことを特徴とする請求項１又は９に記載の記憶装置。
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