CN114639725A - 包括电介质扩散阻挡的薄膜晶体管及其形成方法 - Google Patents

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陈海清
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Abstract

本公开涉及包括电介质扩散阻挡的薄膜晶体管及其形成方法。一种半导体器件包括：绝缘层，嵌有栅极电极并覆盖衬底；覆盖栅极电极的顶表面的以下项的堆叠：包括栅极电介质材料的栅极电介质、包括电介质扩散阻挡材料的电介质扩散阻挡衬里、以及有源层；以及源极电极和漏极电极，接触有源层的顶表面的相应部分。电介质扩散阻挡材料不同于栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物，并且抑制随后的退火工艺中金属元素的损失。

Description

包括电介质扩散阻挡的薄膜晶体管及其形成方法
技术领域
本公开总体涉及包括电介质扩散阻挡的薄膜晶体管及其形成方法。
背景技术
由氧化物半导体制成的薄膜晶体管(TFT)是用于后段工艺(BEOL)集成的有吸引力的选择，因为可以在低温下处理TFT，因此不会损坏先前制造的器件。例如，制造条件和技术可能不会损坏先前制造的前段工艺(FEOL)和中段工艺(MEOL)器件。
发明内容
根据本公开的实施例，提供了一种半导体器件，包括：绝缘层，嵌有栅极电极并覆盖衬底；覆盖所述栅极电极的顶表面的以下项的堆叠：包括栅极电介质材料的栅极电介质、包括电介质扩散阻挡材料并覆盖所述栅极电介质的电介质扩散阻挡衬里、以及有源层，其中所述电介质扩散阻挡材料不同于所述栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以及源极电极和漏极电极，接触所述有源层的顶表面的相应部分。
根据本公开的实施例，提供一种半导体器件，包括：绝缘层，嵌有底部栅极电极并覆盖衬底；覆盖所述底部栅极电极的顶表面的以下项的第一堆叠：包括第一栅极电介质材料的底部栅极电介质、包括电介质扩散阻挡材料并覆盖所述底部栅极电介质的电介质扩散阻挡衬里、以及有源层，其中，所述电介质扩散阻挡材料不同于所述第一栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以下项的第二堆叠：顶部栅极电介质、以及顶部栅极电极，所述顶部栅极电极覆盖所述底部栅极电极并且在平面图中与所述底部栅极电极具有区域重叠；以及源极电极和漏极电极，接触所述有源层的顶表面的相应部分。
根据本公开的实施例，提供了一种形成半导体器件的方法，包括：在覆盖衬底的绝缘层内形成栅极电极；在所述栅极电极和所述绝缘层上方形成以下项的堆叠：包括栅极电介质材料的栅极电介质、包括电介质扩散阻挡材料的电介质扩散阻挡衬里、以及有源层，其中所述电介质扩散阻挡材料不同于所述栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以及在所述有源层的端部形成源极电极和漏极电极。
附图说明
当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理解本公开的各方面。要注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据本公开的实施例的在形成互补金属氧化物半导体(CMOS)晶体管、在下级电介质层中形成的第一金属互连结构、绝缘间隔件层和可选的蚀刻停止电介质层之后的第一示例性结构的垂直截面图。
图2A是根据本公开的第一实施例的在形成绝缘层之后的第一示例性结构的一部分的俯视图。
图2B是沿图2A的垂直平面B-B’的第一示例性结构的垂直截面图。
图2C是沿图2A的垂直平面C-C’的第一示例性结构的垂直截面图。
图3A是根据本公开的第一实施例的在绝缘层中形成凹槽区域之后的第一示例性结构的区域的俯视图。
图3B是沿图3A的垂直平面B-B’的第一示例性结构的垂直截面图。
图3C是沿图3A的垂直平面C-C’的第一示例性结构的垂直截面图。
图4A是根据本公开的第一实施例的在形成底部栅极电极之后的第一示例性结构的区域的俯视图。
图4B是沿图4A的垂直平面B-B’的第一示例性结构的垂直截面图。
图4C是沿图4A的垂直平面C-C’的第一示例性结构的垂直截面图。
图5A是根据本公开的第一实施例的在形成连续底部栅极电介质层、连续电介质扩散阻挡衬里和连续有源层之后的第一示例性结构的区域的俯视图。
图5B是沿图5A的垂直平面B-B’的第一示例性结构的垂直截面图。
图5C是沿图5A的垂直平面C-C’的第一示例性结构的垂直截面图。
图6A是根据本公开的第一实施例的在形成底部栅极电介质、电介质扩散阻挡衬里和有源层之后的第一示例性结构的区域的俯视图。
图6B是沿图6A的垂直平面B-B’的第一示例性结构的垂直截面图。
图6C是沿图6A的垂直平面C-C’的第一示例性结构的垂直截面图。
图7A是根据本公开的第一实施例的在形成盖帽电介质扩散阻挡衬里和顶部栅极电介质之后的第一示例性结构的区域的俯视图。
图7B是沿图7A的垂直平面B-B’的第一示例性结构的垂直截面图。
图7C是沿图7A的垂直平面C-C’的第一示例性结构的垂直截面图。
图8A是根据本公开的第一实施例的在形成顶部栅极电极之后的第一示例性结构的区域的俯视图。
图8B是沿图8A的垂直平面B-B’的第一示例性结构的垂直截面图。
图8C是沿图8A的垂直平面C-C’的第一示例性结构的垂直截面图。
图9A是根据本公开的第一实施例的在形成电介质层之后的第一示例性结构的区域的俯视图。
图9B是沿图9A的垂直平面B-B’的第一示例性结构的垂直截面图。
图9C是沿图9A的垂直平面C-C’的第一示例性结构的垂直截面图。
图10A是根据本公开的第一实施例的在形成源极腔、漏极腔和底部栅极接触通孔腔之后的第一示例性结构的区域的俯视图。
图10B是沿图10A的垂直平面B-B’的第一示例性结构的垂直截面图。
图10C是沿图10A的垂直平面C-C’的第一示例性结构的垂直截面图。
图11A是根据本公开的第一实施例的在形成源极电极、漏极电极和背侧电极接触通孔结构之后的第一示例性结构的区域的俯视图。
图11B是沿图11A的垂直平面B-B’的第一示例性结构的垂直截面图。
图11C是沿图11A的垂直平面C-C’的第一示例性结构的垂直截面图。
图12A是根据本公开的第一实施例的在形成源极电极、漏极电极和背侧电极接触通孔结构之后的第一示例性结构的第一替代配置的区域的俯视图。
图12B是沿图12A的垂直平面B-B’的第一示例性结构的垂直截面图。
图12C是沿图12A的垂直平面C-C’的第一示例性结构的垂直截面图。
图13A是根据本公开的第一实施例的在形成源极电极、漏极电极和背侧电极接触通孔结构之后的第一示例性结构的第二替代配置的区域的俯视图。
图13B是沿图13A的垂直平面B-B’的第一示例性结构的垂直截面图。
图13C是沿图13A的垂直平面C-C’的第一示例性结构的垂直截面图。
图14A是根据本公开的第二实施例的在形成顶部栅极电介质之后的第二示例性结构的区域的俯视图。
图14B是沿图14A的垂直平面B-B’的第二示例性结构的垂直截面图。
图14C是沿图14A的垂直平面C-C’的第二示例性结构的垂直截面图。
图15A是根据本公开的第二实施例的在形成顶部栅极电极之后的第二示例性结构的区域的俯视图。
图15B是沿图15A的垂直平面B-B’的第二示例性结构的垂直截面图。
图15C是沿图15A的垂直平面C-C’的第二示例性结构的垂直截面图。
图16A是根据本公开的第二实施例的在形成电介质层之后的第二示例性结构的区域的俯视图。
图16B是沿图16A的垂直平面B-B’的第二示例性结构的垂直截面图。
图16C是沿图16A的垂直平面C-C’的第二示例性结构的垂直截面图。
图17A是根据本公开的第二实施例的在形成源极腔、漏极腔、栅极腔和底部栅极接触通孔腔之后的第二示例性结构的区域的俯视图。
图17B是沿图17A的垂直平面B-B’的第二示例性结构的垂直截面图。
图17C是沿图17A的垂直平面C-C’的第二示例性结构的垂直截面图。
图18A是根据本公开的第二实施例的在形成源极电极、漏极电极和背侧电极接触通孔结构之后的第二示例性结构的区域的俯视图。
图18B是沿图18A的垂直平面B-B’的第二示例性结构的垂直截面图。
图18C是沿图18A的垂直平面C-C’的第二示例性结构的垂直截面图。
图19A是根据本公开的第二实施例的在形成源极电极、漏极电极和背侧电极接触通孔结构之后的第二示例性结构的第一替代配置的区域的俯视图。
图19B是沿图19A的垂直平面B-B’的第二示例性结构的垂直截面图。
图19C是沿图19A的垂直平面C-C’的第二示例性结构的垂直截面图。
图20A是根据本公开的第三实施例的在形成盖帽电介质扩散阻挡衬里之后的第三示例性结构的区域的俯视图。
图20B是沿图20A的垂直平面B-B’的第三示例性结构的垂直截面图。
图20C是沿图20A的垂直平面C-C’的第三示例性结构的垂直截面图。
图21A是根据本公开的第三实施例的在形成电介质层和源极腔、漏极腔、栅极腔和底部栅极接触通孔腔之后的第三示例性结构的区域的俯视图。
图21B是沿图21A的垂直平面B-B’的第三示例性结构的垂直截面图。
图21C是沿图21A的垂直平面C-C’的第三示例性结构的垂直截面图。
图22A是根据本公开的第三实施例的在形成源极电极、漏极电极和背侧电极接触通孔结构之后的第三示例性结构的区域的俯视图。
图22B是沿图22A的垂直平面B-B’的第三示例性结构的垂直截面图。
图22C是沿图22A的垂直平面C-C’的第三示例性结构的垂直截面图。
图23A是根据本公开的第四实施例的在形成电介质层之后的第四示例性结构的区域的俯视图。
图23B是沿图23A的垂直平面B-B’的第四示例性结构的垂直截面图。
图23C是沿图23A的垂直平面C-C’的第四示例性结构的垂直截面图。
图24A是根据本公开的第四实施例的在形成源极腔、漏极腔、栅极腔和底部栅极接触通孔腔之后的第四示例性结构的区域的俯视图。
图24B是沿图24A的垂直平面B-B’的第四示例性结构的垂直截面图。
图24C是沿图24A的垂直平面C-C’的第四示例性结构的垂直截面图。
图25A是根据本公开的第四实施例的在形成源极电极、漏极电极和背侧电极接触通孔结构之后的第四示例性结构的区域的俯视图。
图25B是沿图25A的垂直平面B-B’的第四示例性结构的垂直截面图。
图25C是沿图25A的垂直平面C-C’的第四示例性结构的垂直截面图。
图26是根据本公开的实施例的在形成存储单元之后的示例性结构的垂直截面图。
图27是示出用于制造本公开的半导体器件的一般工艺步骤的流程图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。具有相同附图标记的元素指代相同的元素，并且被假定具有相同的材料成分和相同的厚度范围，除非另有明确说明。
一般而言，本公开的结构和方法可用于形成包括至少一个薄膜晶体管(例如，多个薄膜晶体管)的半导体结构。薄膜晶体管可以形成在任何衬底上方，衬底可以是绝缘衬底、导电衬底或半导体衬底。在利用导电衬底或半导体衬底的实施例中，可以使用至少一个绝缘层来提供薄膜晶体管和下面的衬底之间的电隔离。在使用诸如单晶硅衬底之类的半导体衬底的实施例中，可以在半导体衬底上形成使用半导体衬底的一些部分作为半导体沟道的场效应晶体管，并且可以在场效应晶体管上形成嵌入在互连级电介质层中的金属互连结构。薄膜晶体管可以形成在包括单晶半导体沟道的场效应晶体管上方和金属互连结构上方，金属互连结构在本文中被称为下级金属互连结构。
根据本公开的一方面，可以在每个有源层的底侧上形成电介质扩散阻挡衬里，每个有源层包括相应薄膜晶体管的多晶半导体沟道。具体地，可以在每个薄膜晶体管的底部栅极电介质和有源层之间形成电介质扩散阻挡衬里。可选地，可以在有源层上方形成盖帽电介质扩散阻挡衬里。电介质扩散阻挡衬里和可选的盖帽电介质扩散阻挡衬里防止金属元素在随后的退火工艺中扩散出有源层，从而防止有源层内材料成分的变化和薄膜晶体管的晶体管特性的有害性能。现在详细描述本公开的实施例的各个方面。
参考图1，示出了根据本公开的第一实施例的第一示例性结构。第一示例性结构包括衬底8，其可以是诸如市售硅衬底之类的半导体衬底。衬底8可以至少在其上部包括半导体材料层9。半导体材料层9可以是体半导体衬底的表面部分，或者可以是绝缘体上半导体(SOI)衬底的顶部半导体层。在一个实施例中，半导体材料层9包括单晶半导体材料，例如单晶硅。在一个实施例中，衬底8可以包括单晶硅衬底，该单晶硅衬底包括单晶硅材料。
可以在半导体材料层9的上部中形成包括电介质材料(例如，氧化硅)的浅沟槽隔离结构720。可以在由浅沟槽隔离结构720的一部分横向包围的每个区域内形成合适的掺杂半导体阱，例如p型阱和n型阱。场效应晶体管701可以形成在半导体材料层9的顶表面上方。例如，每个场效应晶体管701可以包括源极电极732、漏极电极738、半导体沟道735、以及栅极结构750，其中半导体沟道735包括衬底8的在源极电极732和漏极电极738之间延伸的表面部分。半导体沟道735可以包括单晶半导体材料。每个栅极结构750可以包括栅极电介质层752、栅极电极754、栅极帽电介质758和电介质栅极间隔件756。源极侧金属半导体合金区域742可以形成在每个源极电极732上，并且漏极侧金属半导体合金区域748可以形成在每个漏极电极738上。
在随后可以在电介质层级形成存储单元阵列的实施例中，场效应晶体管701可以包括提供操作存储单元阵列的功能的电路。具体地，外围区域中的器件可以被配置为控制存储单元阵列的编程操作、擦除操作和感测(读取)操作。例如，外围区域中的器件可以包括感测电路和/或编程电路。形成在半导体材料层9的顶表面上的器件可以包括互补金属氧化物半导体(CMOS)晶体管和可选的附加半导体器件(例如，电阻器、二极管、电容器等)，并且统称为CMOS电路700。
CMOS电路700中的一个或多个场效应晶体管701可以包括半导体沟道735，该半导体沟道735包含衬底8中的半导体材料层9的一部分。如果半导体材料层9包括单晶半导体材料(例如，单晶硅)，CMOS电路700中的每个场效应晶体管701的半导体沟道735可以包括单晶半导体沟道，例如单晶硅沟道。在一个实施例中，CMOS电路700中的多个场效应晶体管701可以包括相应的节点，该相应的节点随后电连接到随后要形成的相应铁电存储单元的节点。例如，CMOS电路700中的多个场效应晶体管701可以包括相应的源极电极732或相应的漏极电极738，其随后电连接到随后要形成的相应铁电存储单元的节点。
在一个实施例中，CMOS电路700可以包括编程控制电路，该编程控制电路被配置为控制一组场效应晶体管701的栅极电压，该组场效应晶体管701用于对相应的铁电存储单元进行编程并且控制随后要形成的薄膜晶体管的栅极电压。在该实施例中，编程控制电路可以被配置为提供第一编程脉冲，该第一编程脉冲将所选铁电存储单元中的相应铁电电介质层编程为第一极化状态，在该第一极化状态中，铁电电介质层中的电极化指向所选铁电存储单元的第一电极，并且编程控制电路可以被配置为提供第二编程脉冲，该第二编程脉冲将所选铁电存储单元中的铁电电介质层编程为第二极化状态，在该第二极化状态中，铁电电介质层中的电极化指向所选铁电存储单元的第二电极。
在一个实施例中，衬底8可以包括单晶硅衬底，并且场效应晶体管701可以包括单晶硅衬底的作为半导体沟道的相应部分。如本文所使用的，“半导体”元件指代具有在1.0x10-6S/cm至1.0x105S/cm的范围内的电导率的元件。如本文所使用的，“半导体材料”指代具有在1.0x10-6S/cm至1.0x105S/cm的范围内的电导率的材料(在其中不存在电掺杂剂的情况下)，并且能够产生具有在1.0S/cm至1.0x105S/cm的范围内的电导率的掺杂材料(在适当掺杂电掺杂剂后)。
根据本公开的一方面，场效应晶体管701可以随后电连接到存取晶体管的漏极电极和栅极电极，存取晶体管包括要在场效应晶体管701上方形成的有源层。在一个实施例中，场效应晶体管701的子集可以随后电连接到漏极电极和栅极电极中的至少一个。例如，场效应晶体管701可以包括第一字线驱动器和第二字线驱动器，其中第一字线驱动器被配置为通过随后要形成的下级金属互连结构的第一子集向第一字线施加第一栅极电压，并且第二字线驱动器被配置为通过下级金属互连结构的第二子集向第二字线施加第二栅极电压。此外，场效应晶体管701可以包括被配置为将位线偏置电压施加到随后要形成的位线的位线驱动器，以及被配置为在读取操作期间检测流经位线的电流的感测放大器。
在电介质层内形成的各种金属互连结构可以随后形成在衬底8和其上的半导体器件(例如，场效应晶体管701)上方。在说明性示例中，电介质层可以包括例如第一电介质层601、第一互连级电介质层610和第二互连级电介质层620，其中第一电介质层601可以是围绕连接到源极和漏极的接触结构的层(有时称为接触级电介质层601)。金属互连结构可以包括形成在第一电介质层601中并接触CMOS电路700的相应组件的器件接触通孔结构612、形成在第一互连级电介质层610中的第一金属线结构618、形成在第二互连级电介质层620的下部中的第一金属通孔结构622和形成在第二互连级电介质层620的上部中的第二金属线结构628。
电介质层(601、610、620)中的每一个可以包括电介质材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、其多孔变体或其组合。金属互连结构(612、618、622、628)中的每一个可以包括至少一种导电材料，该至少一种导电材料可以是金属衬里(例如，金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬里可以包括TiN、TaN、WN、TiC、TaC和WC，并且每个金属填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。也可以使用在公开的预期范围内的其他合适的金属衬里和金属填充材料。在一个实施例中，第一金属通孔结构622和第二金属线结构628可以通过双镶嵌工艺形成为集成的线和通孔结构。电介质层(601、610、620)在本文中被称为下级电介质层。在下级电介质层内形成的金属互连结构(612、618、622、628)在本文中被称为下级金属互连结构。
虽然使用其中薄膜晶体管可以形成在第二互连级电介质层620上方的实施例来描述本公开，但是在本文中明确预期其他实施例，其中可以在不同的金属互连级处形成存储单元阵列。此外，虽然使用其中使用半导体衬底作为衬底8的实施例来描述本公开，但是在本文中明确预期其中使用绝缘衬底或导电衬底作为衬底8的实施例。
在形成薄膜晶体管阵列或铁电存储单元阵列之前形成的所有电介质层的集合统称为下级电介质层(601、610、620)。在下级电介质层(601、610、620)内形成的所有金属互连结构的集合在本文中被称为第一金属互连结构(612、618、622、628)。通常，在至少一个下级电介质层(601、610、620)内形成的第一金属互连结构(612、618、622、628)可以形成在位于衬底8中的半导体材料层9上方。
根据本公开的一个方面，薄膜晶体管(TFT)可以随后形成在金属互连级中，该金属互连级覆盖包含下级电介质层(601、610、620)和第一金属互连结构(612、618、622、628)的金属互连级。在一个实施例中，可以在下级电介质层(601、610、620)上方形成具有均匀厚度的平面电介质层。平面电介质层在本文中被称为绝缘间隔件层635。绝缘间隔件层635包括电介质材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔电介质材料，并且可以通过化学气相沉积来沉积。绝缘间隔件层635的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。
通常，其中包含金属互连结构(例如，第一金属互连结构(612、618、622、628))的互连级电介质层(例如，下级电介质层(601、610、620))可以形成在半导体器件上方。绝缘间隔件层635可以形成在互连级电介质层上方。
在一个实施例中，衬底8可以包括单晶硅衬底，并且嵌有下级金属互连结构(612、618、622、628)的下级电介质层(601、610、620)可以位于单晶硅衬底上方。包括单晶硅衬底的作为沟道的相应部分的场效应晶体管701可以嵌入在下级电介质层(601、610、620)内。场效应晶体管可以随后电连接到随后要形成的薄膜晶体管中的一个或多个或每个薄膜晶体管的栅极电极、源极电极和漏极电极中的至少一个。
蚀刻停止电介质层636可以可选地形成在绝缘间隔件层635上方。蚀刻停止电介质层636包括蚀刻停止电介质材料，该蚀刻停止电介质材料在随后的各向异性蚀刻工艺期间提供对蚀刻化学物的更高抗蚀刻性，该随后的各向异性蚀刻工艺蚀刻随后要沉积在蚀刻停止电介质层636上方的电介质材料。例如，蚀刻停止电介质层636可以包括碳氮化硅、氮化硅、氧氮化硅或诸如氧化铝之类的电介质金属氧化物。蚀刻停止电介质层636的厚度可以在2nm至40nm的范围内，例如在4nm至20nm的范围内，但是也可以使用更小和更大的厚度。
参考图2A-图2C，示出了第一示例性结构的区域，其对应于随后将形成薄膜晶体管的区域。尽管使用薄膜晶体管的单个实例描述了本公开，但是应当理解，可以在本公开的示例性结构中的任一个中同时形成薄膜晶体管的多个实例。
绝缘层42可以形成在绝缘间隔件层635和可选的蚀刻停止电介质层636上方。绝缘层42包括电介质材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔电介质材料，并且可以通过化学气相沉积来沉积。绝缘层42的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。多个薄膜晶体管可以随后形成在绝缘层42上方。在一个实施例中，多个薄膜晶体管可以沿第一水平方向hd1和第二水平方向hd2布置，第二水平方向hd2可以垂直于第一水平方向hd1。
参考图3A-图3C，光刻胶层(未示出)可以被施加在绝缘层42的顶表面上方，并且可以被光刻图案化以在所示区域内形成开口。在一个实施例中，开口可以是具有一对沿第一水平方向的横向侧壁并具有一对沿第二水平方向hd2的纵向侧壁的矩形开口。可以执行各向异性蚀刻工艺以将光刻胶层中的开口的图案转移到绝缘层42的上部中。可以在绝缘层42的上部中形成凹槽区域11。凹槽区域11也称为底部栅极沟槽。
在一个实施例中，凹槽区域11沿第一水平方向hd1的宽度可以在20nm至300nm的范围内，但是也可以使用更小和更大的宽度。在一个实施例中，凹槽区域11沿第二水平方向hd2的长度可以在30nm至3000nm的范围内，但是也可以使用更小和更大的长度。凹槽区域11的深度可以与绝缘层42的厚度相同。因此，可选蚀刻停止电介质层636的顶表面或绝缘间隔件层635的顶表面(在蚀刻停止电介质层636没有被使用的实施例中)可以物理地暴露在凹槽区域11的底部。随后可以例如通过灰化去除光刻胶层。
参考图4A-图4C，至少一种导电材料可以沉积在凹槽区域11中。至少一种导电材料可以包括例如金属阻挡衬里材料(例如，TiN、TaN和/或WN)和金属填充材料(例如，Cu、W、Mo、Co、Ru等)。也可以使用在公开的预期范围内的其他合适的金属衬里和金属填充材料。可以通过平坦化工艺从包括绝缘层42的顶表面的水平面上方去除至少一种导电材料的多余部分，该平坦化工艺可以包括化学机械抛光(CMP)工艺和/或凹槽蚀刻工艺。平坦化工艺可以使用化学机械抛光工艺或凹槽蚀刻工艺。可以在凹槽区域11中形成底部栅极电极15。底部栅极电极15可以是随后要形成的薄膜晶体管的唯一电极，或者在随后形成顶部栅极电极的实施例中，可以是薄膜晶体管的两个栅极电极之一。底部栅极电极15的顶表面可以位于与绝缘层42的顶表面相同的水平面内。
参考图5A-图5C，连续底部栅极电介质层10C、连续电介质扩散阻挡衬里12C和连续有源层20C可以顺序沉积在绝缘层42和底部栅极电极15上方作为连续材料层。可以通过沉积至少一种栅极电介质材料来形成连续底部栅极电介质层10C。栅极电介质材料可以包括但不限于氧化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝、氧化铪、氧化钇、氧化镧等)或其堆叠。其他合适的电介质材料也在公开的预期范围内。栅极电介质材料可以通过原子层沉积或化学气相沉积来沉积。连续底部栅极电介质层10C的厚度可以在1nm至12nm的范围内，例如在2nm至6nm的范围内，但是也可以使用更小和更大的厚度。可以在升高的温度下对连续底部栅极电介质层10C进行退火以增强电性能，例如表面状态的降低。升高的温度可以在300摄氏度至700摄氏度的范围内，例如在350摄氏度至600摄氏度的范围内、和/或在400摄氏度至500摄氏度的范围内。在一个实施例中，升高的温度可高于400摄氏度。退火工艺的持续时间可以在10分钟至240分钟的范围内，例如在20分钟至120分钟的范围内，但是也可以使用更短和更长的持续时间。与低于400摄氏度的退火工艺相比，在400摄氏度或更高的温度下的退火工艺可以提供连续底部栅极电介质层10C的材料的增强的结晶。
连续电介质扩散阻挡衬里12C包括可以阻止连续有源层20C内的金属元素向外扩散的电介质材料。例如，连续有源层20C可以包括半导体金属氧化物材料，该半导体金属氧化物材料包括至少两种金属元素，例如氧化铟镓锌(IGZO)、氧化铟钨、氧化铟锌、氧化铟锡、氧化镓、氧化铟、掺杂的氧化锌、掺杂的氧化铟、掺杂的氧化镉和由此衍生的各种其他掺杂的变体。在该实施例中，连续有源层20C的半导体金属氧化物材料内的至少一种金属元素(例如，铟)可以具有高体扩散速率，并且可以在退火工艺期间以比连续有源层20C内的其他金属元素更快的向外扩散速率向外扩散，其中可以在形成连续有源层20C之后执行退火工艺。连续电介质扩散阻挡衬里12C的电介质材料可以抑制至少一种具有高体扩散速率的金属元素的向外扩散，并且在整个退火工艺中保持连续有源层20C内的半导体金属氧化物材料的化学计量。在一个实施例中，连续电介质扩散阻挡衬里12C可以形成为具有垂直成分梯度的成分渐变材料层，和/或可以形成为包括具有不同材料成分的至少两个电介质层的多层堆叠。
连续有源层20C可以沉积在连续电介质扩散阻挡衬里12C上方。在一个实施例中，半导体材料包括提供在适当掺杂了电掺杂剂(其可以是p型掺杂剂或n型掺杂剂)后电导率在1.0S/m至1.0×105S/m的范围内的材料。可用于连续有源层的示例性半导体材料包括但不限于氧化铟镓锌(IGZO)、氧化铟钨、氧化铟锌、氧化铟锡、氧化镓、氧化铟、掺杂的氧化锌、掺杂的氧化铟、掺杂的氧化镉和由此衍生的各种其他掺杂的变体。其他合适的半导体材料在公开的预期范围内。在一个实施例中，连续有源层20C的半导体材料可以包括氧化铟镓锌。
连续有源层20C可以包括多晶半导体材料、或者非晶半导体材料，该非晶半导体材料可以随后退火成具有更大平均晶粒尺寸的多晶半导体材料。可以通过物理气相沉积来沉积连续有源层20C，尽管可以使用其他合适的沉积工艺。连续有源层20C的厚度可以在1nm至100nm的范围内，例如在2nm至50nm的范围内和/或4nm至15nm的范围内，但是也可以使用更小和更大的厚度。连续有源层20C可以在升高的温度下退火以增强电性能，例如，通过降低表面状态和增加平均晶粒尺寸。升高的温度可以在250摄氏度至400摄氏度的范围内，例如在300摄氏度至375摄氏度的范围内。在一个实施例中，升高的温度可低于350摄氏度。退火工艺的持续时间可以在10分钟至240分钟的范围内，例如在20分钟至120分钟的范围内，但是也可以使用更短和更长的持续时间。通常，针对连续底部栅极电介质层10C的材料以及针对连续有源层20C的材料进行两次单独的退火工艺允许在沉积连续有源层20C之前增强底部栅极电介质层10C的材料的电性能(因此，没有由连续有源层20C的材料扩散施加的温度限制)，例如，针对连续底部栅极电介质层10C的材料的退火工艺可以在高于400摄氏度的温度下进行，同时将连续有源层20C的材料的退火温度限制为不会引起显著的铟向外扩散的温度(例如，低于350摄氏度的退火温度)。在一个实施例中，在沉积连续有源层20C之前用于对连续底部栅极电介质层10C进行退火的第一退火工艺可以在高于400摄氏度的第一温度下进行，并且用于对连续有源层20C进行退火的第二退火工艺可以在低于350摄氏度的第二退火温度下进行。
根据本公开的一方面，可以选择连续电介质扩散阻挡衬里12C的材料以提供对于连续有源层20C内的金属元素的有效扩散阻挡。在一个实施例中，连续有源层20C包括化合物半导体材料，和/或基本上由化合物半导体材料组成，该化合物半导体材料包括至少两种金属元素和氧。在一个实施例中，连续电介质扩散阻挡衬里12C可以通过沉积氧化物材料形成，该氧化物材料包括选自上述至少两种金属元素的至少一种金属元素。
在一个实施例中，连续有源层20C包括含铟半导体金属氧化物材料，并且连续电介质扩散阻挡衬里12C包括不含铟的电介质材料(即，包括原子浓度小于百万分之10(例如，小于百万分之1)的铟)，和/或基本上由不含铟的电介质材料组成。
在一个实施例中，连续有源层20C包括含铟半导体金属氧化物材料，并且连续电介质扩散阻挡衬里12C包括选自金属氧化物材料的材料，和/或基本上由选自金属氧化物材料的材料组成，其中该金属氧化物材料不包括铟并且包括至少一种不同于铟且存在于连续有源层20C的含铟半导体金属氧化物材料内的金属。在一个实施例中，连续电介质扩散阻挡衬里12C包括选自氧化镓、氧化锌和氧化镓锌的材料，和/或基本上由选自氧化镓、氧化锌和氧化镓锌的材料组成。
在一个实施例中，连续有源层20C包括含铟半导体金属氧化物材料，并且连续电介质扩散阻挡衬里12C包括碱土金属的金属氧化物，和/或基本上由碱土金属的金属氧化物组成。例如，连续电介质扩散阻挡衬里12C包括CaO或SrO，和/或基本上由CaO或SrO组成。
在一个实施例中，连续有源层20C包括含铟半导体金属氧化物材料，并且连续电介质扩散阻挡衬里12C包括过渡金属的电介质氧化物或氧化铝，和/或基本上由过渡金属的电介质氧化物或氧化铝组成。例如，连续电介质扩散阻挡衬里12C包括以下项和/或基本上由以下项组成：氧化铝、氧化铬、氧化钛、氧化钇、氧化锆、氧化镧、氧化铪、氧化钽、其化合物、其均质混合物、以及其层堆叠。
在一个实施例中，连续有源层20C包括含铟半导体金属氧化物材料，并且连续电介质扩散阻挡衬里12C包括选自氮化硅和氧化硅的材料，和/或基本上由选自氮化硅和氧化硅的材料组成。
通常，连续电介质扩散阻挡衬里12C的材料可以通过原子层沉积、物理气相沉积、化学气相沉积或其组合来沉积。在一个实施例中，连续扩散阻挡衬里12C可以包括用于连续扩散阻挡衬里12C的以上所列材料中的任何两种或更多种的层堆叠。连续电介质扩散阻挡衬里12C的厚度可以在0.5nm至30nm的范围内，例如在3nm至10nm的范围内，但是也可以使用更小和更大的厚度。
参考图6A-图6C，光刻胶层(未示出)可以被施加在连续有源层20C上方，并且可以被光刻图案化以形成沿第一水平方向hd1跨越相应底部栅极电极15的离散的图案化光刻胶材料部分。在一个实施例中，光刻胶层的每个图案化部分可以具有矩形或圆角矩形的水平截面形状。通过执行各向异性蚀刻工艺，可以将光刻胶层中的图案转移穿过连续有源层20C、连续电介质扩散阻挡衬里12C和连续底部栅极电介质层10C。连续有源层20C的每个图案化部分包括有源层20。连续电介质扩散阻挡衬里12C的每个图案化部分包括电介质扩散阻挡衬里12。连续底部栅极电介质层10C的每个图案化部分包括底部栅极电介质10。
在一个实施例中，每个有源层20可以具有矩形或圆角矩形的水平截面形状。在一个实施例中，每个有源层20可以具有在60nm至1000nm的范围内(例如，在100nm至300nm的范围内)沿第一水平方向hd1的横向尺寸，但是也可以使用更小和更大的横向尺寸。在一个实施例中，每个有源层20可以具有在20nm至500nm的范围内(例如，在40nm至250nm的范围内)沿第二水平方向hd2的横向尺寸，但是也可以使用更小和更大的横向尺寸。每个有源层20中沿第一水平方向hd1的横向尺寸与沿第二水平方向hd2的横向尺寸的比率可以在0.5至4的范围内，例如在1至2的范围内，但是也可以使用更小和更大的比率。通常，底部栅极电极15、底部栅极电介质10、电介质扩散阻挡衬里12和有源层20的垂直堆叠可以形成在覆盖衬底8的下级电介质层(601、610、620)上方。底部栅极电介质10、电介质扩散阻挡衬里12和有源层20的侧壁可以在垂直方向重合，即可以位于相同的垂直平面内。随后可以例如通过灰化去除光刻胶层。
参考图7A-图7C，可以在底部栅极电介质10、电介质扩散阻挡衬里12和有源层20的每个层堆叠上方形成可选的盖帽电介质扩散阻挡衬里22和顶部栅极电介质30。
可选的盖帽电介质扩散阻挡衬里22(如果存在)包括可用于盖帽电介质扩散阻挡衬里22的任何材料，和/或基本上由可用于盖帽电介质扩散阻挡衬里22的任何材料组成。盖帽电介质扩散阻挡衬里22的材料可以与电介质扩散阻挡衬里12的材料相同，或者可以不同于电介质扩散阻挡衬里12的材料。盖帽电介质扩散阻挡衬里22的电介质材料在本文中被称为盖帽电介质金属氧化物材料。
根据本公开的一方面，可以选择盖帽电介质扩散阻挡衬里22的材料以提供对于有源层20内的金属元素的有效扩散阻挡。在一个实施例中，有源层20包括化合物半导体材料，和/或基本上由化合物半导体材料组成，该化合物半导体材料包括至少两种金属元素和氧。在一个实施例中，盖帽电介质扩散阻挡衬里22可以通过沉积氧化物材料形成，该氧化物材料包括选自上述至少两种金属元素的至少一种金属元素。盖帽电介质扩散阻挡衬里22包括盖帽电介质金属氧化物材料，和/或基本上由盖帽电介质金属氧化物材料组成，该盖帽电介质金属氧化物材料接触覆盖底部栅极电极15的有源层20的顶表面的一部分。有源层20的每个表面可以与选自以下表面的相应表面接触：电介质扩散阻挡衬里12的顶表面以及盖帽电介质扩散阻挡衬里22的表面。
在一个实施例中，有源层20包括含铟半导体金属氧化物材料，并且盖帽电介质扩散阻挡衬里22包括不含铟的电介质材料(即，包括原子浓度小于百万分之10(例如，小于百万分之1)的铟)，和/或基本上由不含铟的电介质材料组成。
在一个实施例中，有源层20包括含铟半导体金属氧化物材料，并且盖帽电介质扩散阻挡衬里22包括选自金属氧化物材料的材料，和/或基本上由选自金属氧化物材料的材料组成，其中该金属氧化物材料不包括铟并且包括至少一种不同于铟且存在于有源层20的含铟半导体金属氧化物材料内的金属。在一个实施例中，盖帽电介质扩散阻挡衬里22包括选自氧化镓、氧化锌和氧化镓锌的材料，和/或基本上由选自氧化镓、氧化锌和氧化镓锌的材料组成。
在一个实施例中，有源层20包括含铟半导体金属氧化物材料，并且盖帽电介质扩散阻挡衬里22包括碱土金属的金属氧化物，和/或基本上由碱土金属的金属氧化物组成。例如，盖帽电介质扩散阻挡衬里22包括CaO或SrO，和/或基本上由CaO或SrO组成。
在一个实施例中，有源层20包括含铟半导体金属氧化物材料，并且盖帽电介质扩散阻挡衬里22包括过渡金属的电介质氧化物或氧化铝，和/或基本上由过渡金属的电介质氧化物或氧化铝组成。例如，盖帽电介质扩散阻挡衬里22包括以下项和/或基本上由以下项组成：氧化铝、氧化铬、氧化钛、氧化钇、氧化锆、氧化镧、氧化铪、氧化钽、其化合物、其均质混合物、以及其层堆叠。
在一个实施例中，有源层20包括含铟半导体金属氧化物材料，并且盖帽电介质扩散阻挡衬里22包括选自氮化硅和氧化硅的材料，和/或基本上由选自氮化硅和氧化硅的材料组成。
通常，盖帽电介质扩散阻挡衬里22的材料可以通过原子层沉积、物理气相沉积、化学气相沉积或其组合来沉积。盖帽电介质扩散阻挡衬里22的厚度可以在0.5nm至30nm的范围内，例如在3nm至10nm的范围内，但是也可以使用更小和更大的厚度。
顶部栅极电介质30可以通过沉积至少一种顶部栅极电介质材料来形成。至少一种顶部栅极电介质材料可以包括但不限于氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝、氧化铪、氧化钇、氧化镧等)，或其堆叠。其他合适的电介质材料在公开的预期范围内。可以通过原子层沉积或化学气相沉积来沉积至少一种顶部栅极电介质材料。顶部栅极电介质30的厚度可以在1nm至12nm的范围内，例如在2nm至6nm的范围内，但是也可以使用更小和更大的厚度。在执行退火工艺以对顶部栅极电介质30的材料进行退火的情况下，退火工艺的升高温度可以低于350摄氏度以限制铟从有源层20的扩散。
参考图8A-图8C，可以在顶部栅极电介质30上方沉积至少一个导电材料层。至少一个导电材料层可以包括至少一种金属材料和/或至少一种重掺杂的半导体材料(例如，重掺杂的多晶硅)。光刻胶层(未示出)可以被施加在至少一个导电材料层上方，并且可以被光刻图案化以形成离散的光刻胶材料部分。可以通过执行各向异性蚀刻工艺将光刻胶材料部分中的图案转移穿过至少一个导电材料层。在一个实施例中，各向异性蚀刻工艺可以对顶部栅极电介质30的材料具有选择性。至少一个导电材料层的每个图案化部分构成顶部栅极电极35。随后可以例如通过灰化来去除光刻胶层。顶部栅极电极35沿第二水平方向hd2横跨有源层20。在顶部栅极电极35的底表面和顶表面之间的覆盖有源层20的区域中测量的顶部栅极电极35的高度可以在50nm至300nm的范围内，例如在100nm至200nm的范围内，但是也可以使用更小和更大的高度。
参考图9A-图9C，可以在顶部栅极电极35和顶部栅极电介质30上方沉积电介质层48。电介质层也被称为电极级电介质层。电介质层48包括电介质材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或其堆叠。可选地，电介质层48可以被平坦化以提供平坦的顶表面。电介质层48的电介质材料可以被平坦化，使得电介质层48的平坦化的水平顶表面形成在包括顶部栅极电极35的顶表面的水平面内。绝缘层42和电介质层48的集合在本文中被称为薄膜晶体管级(TFT级)电介质层40，即位于薄膜晶体管级的电介质层。
参考图10A-图10C，光刻胶层(未示出)可以被施加在TFT级电介质层40上方，并且可以被光刻图案化以在其中形成离散开口。光刻胶层中的离散开口的图案可以通过至少一种蚀刻工艺转移穿过电介质层48、顶部栅极电介质层30和盖帽电介质扩散阻挡衬里22，以形成源极腔51、漏极腔59以及底部栅极接触通孔腔19。至少一种蚀刻工艺可以包括第一各向异性蚀刻工艺、各向同性蚀刻工艺或第二各向异性蚀刻工艺、以及各向同性蚀刻工艺或第三各向异性蚀刻工艺，其中，第一各向异性蚀刻工艺对电介质层48的材料进行蚀刻(对顶部栅极电介质30的材料具有选择性)，各向同性蚀刻工艺或第二各向异性蚀刻工艺对顶部栅极电介质30的材料进行蚀刻(对盖帽电介质扩散阻挡衬里22的材料具有选择性)，各向同性蚀刻工艺或第三各向异性蚀刻工艺对盖帽电介质扩散阻挡衬里22的材料进行蚀刻(对有源层20的材料具有选择性)。
源极腔51和漏极腔59可以形成在有源层20的相对端，并且可以沿第一水平方向hd1彼此横向间隔开。在一个实施例中，有源层20的沿第二水平方向hd2横向延伸的端部侧壁以及有源层20的沿第一水平方向hd1横向延伸的一对侧壁段可以物理地暴露在源极腔51和漏极腔59中的每一个的底部。有源层20的顶表面的矩形部分可以物理地暴露在源极腔51和漏极腔59中的每一个的底部。底部栅极电极15的顶表面可以物理地暴露在背侧电极接触通孔腔19的底部。随后可以例如通过灰化去除光刻胶层。
参考图11A-图11C，至少一种导电材料可以沉积在腔(51、19、59)中和TFT级电介质层40上方。至少一种导电材料可以包括金属衬里材料和金属填充材料。金属衬里材料可以包括导电金属氮化物或导电金属碳化物，例如TiN、TaN、WN、TiC、TaC和/或WC。金属填充材料可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。也可以使用在公开的预期范围内的其他合适的材料。
可以通过平坦化工艺从包括TFT级电介质层40的顶表面的水平面上方去除至少一种导电材料的多余部分，该平坦化工艺可以使用CMP工艺和/或凹槽蚀刻工艺。可以使用其他合适的平坦化工艺。填充源极腔51的至少一种导电材料的每个剩余部分构成源极电极52。填充漏极腔59的至少一种导电材料的每个剩余部分构成漏极电极56。填充背侧电极接触通孔腔19的至少一个导电材料的每个剩余部分构成背侧电极接触通孔结构18，其接触底部栅极电极15的顶表面。
在一个实施例中，每个源极电极52可以包括作为金属衬里材料的剩余部分的源金属衬里53和作为金属填充材料的剩余部分的源金属填充材料部分54。每个漏极电极56可以包括作为金属衬里材料的剩余部分的漏极金属衬里57和作为金属填充材料的剩余部分的漏极金属填充材料部分58。每个背侧电极接触通孔结构18可以包括作为金属衬里材料的剩余部分的底部栅极接触金属衬里16和作为金属填充材料的剩余部分的底部栅极接触金属填充材料部分17。
有源层20和一组电极结构(52、15、35、56)可以形成在TFT级电介质层40内。源极电极52、漏极电极56、顶部栅极电极35、以及底部栅极电极接触结构18的顶表面可以位于包括TFT级电介质层40的顶表面的水平面内(即，可以与该水平面共面)。
通常，源极电极52和漏极电极56可以穿过盖帽电介质扩散阻挡衬里22直接形成在有源层20的端部上。盖帽电介质扩散阻挡衬里22可以接触底部栅极电介质10的侧壁、电介质扩散阻挡衬里12的侧壁和电介质扩散阻挡衬里12的顶表面。
参考图12A-图12C，通过在图案化顶部栅极电极35(在图8A-图8C的工艺步骤处)之后去除顶部栅极电介质30的未掩蔽部分，可以从图11A-图11C中所示的第一示例性结构得到第一示例性结构的第一替代配置。对顶部栅极电介质30的未掩蔽部分的去除可以被执行为对盖帽电介质扩散阻挡衬里22的材料具有选择性。随后可以去除光刻胶层，并且随后可以执行图9A-图11C的工艺步骤以提供图12A-图12C中所示的第一示例性结构的第一替代配置。
参考图13A-图13C，通过在图案化顶部栅极电极35(在图8A-图8C的工艺步骤处)之后去除顶部栅极电介质30的未掩蔽部分和盖帽电介质扩散阻挡衬里22的未掩蔽部分，可以从图11A-图11C中所示的第一示例性结构得到第一示例性结构的第二替代配置。对顶部栅极电介质30的未掩蔽部分的去除可以被执行为对盖帽电介质扩散阻挡衬里22的材料具有选择性。对盖帽电介质扩散阻挡衬里22的未掩蔽部分的去除可以被执行为对有源层20的材料具有选择性。随后可以去除光刻胶层，并且随后可以执行图9A-图11C的工艺步骤以提供图13A-图13C中所示的第一示例性结构的第二替代配置。
参考图14A-图14C，通过经由执行图7A-图7C的工艺步骤形成顶部栅极电介质30而不形成可选的盖帽电介质扩散阻挡衬里22，可以从图6A-图6C的第一示例性结构得到根据本公开的第二实施例的第二示例性结构。因此，顶部栅极电介质30可以直接形成在有源层20的物理暴露表面、电介质扩散阻挡衬里12的侧壁、底部栅极电介质10的侧壁、以及底部栅极电极15和绝缘层42的顶表面上。
参考图15A-图15C，可以执行图8A-图8C的工艺步骤以在每个有源层20上方、在顶部栅极电介质30的顶表面上形成顶部栅极电极35。
参考图16A-图16C，可以执行图9A-图9C的工艺步骤以形成电介质层48，该电介质层48具有位于包括顶部栅极电极35的顶表面的水平面内的顶表面。绝缘层42和电介质层48的集合在本文中被称为薄膜晶体管级(TFT级)电介质层40，即位于薄膜晶体管级的电介质层。
参考图17A-图17C，可以执行图10A-图10C的工艺步骤以形成穿过电介质层48和顶部栅极电介质30的源极腔51、漏极腔59和背侧电极接触通孔腔19。
参考图18A-图18C，可以执行图11A-图11C的工艺步骤以形成源极电极52、漏极电极56和背侧电极接触通孔结构18。
参考图19A-图19C，通过在图案化顶部栅极电极35(在图15A-图15C的工艺步骤处)之后去除顶部栅极电介质30的未掩蔽部分，可以从图18A-图18C中所示的第二示例性结构得到第二示例性结构的替代配置。对顶部栅极电介质30的未掩蔽部分的去除可以被执行为对有源层20的材料具有选择性。随后可以去除光刻胶层，并且随后可以执行图16A-图18C的工艺步骤以提供图19A-图19C中所示的第二示例性结构的替代配置。
参考图20A-图20C，示出了根据本公开的第三实施例的第三示例性结构。通过使用图7A-图7C的工艺步骤沉积盖帽电介质扩散阻挡衬里22，并且通过使用图9A-图9C的工艺步骤形成电介质层48，可以从图6A-图6C中所示的第一示例性结构得到第三示例性结构。省略了顶部栅极电介质或顶部栅极电极的形成。
参考图21A-图21C，可以执行图10A-图10C的工艺步骤以形成穿过电介质层48和盖帽电介质扩散阻挡衬里22的源极腔51、漏极腔59和背侧电极接触通孔腔19。
参考图22A-图22C，可以执行图11A-图11C的工艺步骤以形成源极电极52、漏极电极56和背侧电极接触通孔结构18。
参考图23A-图23C，示出了根据本公开的第四实施例的第四示例性结构。通过使用图9A-图9C的工艺步骤形成电介质层48，可以从图6A-图6C中所示的第一示例性结构得到第四示例性结构。省略了图7A-图7C和图8A-图8C的工艺步骤。换句话说，没有形成盖帽电介质扩散阻挡衬里或顶部栅极电介质。
参考图24A-图24C，可以执行图10A-图10C的工艺步骤以形成穿过电介质层48的源极腔51、漏极腔59和背侧电极接触通孔腔19。
参考图25A-图25C，可以执行图11A-图11C的工艺步骤以形成源极电极52、漏极电极56和背侧电极接触通孔结构18。
参考图26，示出了在形成薄膜晶体管之后的示例性结构。可以从图11A-图13C中所示的第一示例性结构、图18A-图19C中所示的第二示例性结构、图22A-图22C中所示的第三示例性结构、或者图25A-图25C中所示的第四示例性结构得到该示例性结构。例如，可以在形成源极电极52、漏极电极56、可选的顶部栅极电极35和背侧电极接触通孔结构18的同时、之前或之后，形成第二金属通孔结构632，该第二金属通孔结构632穿过第二金属线结构628中的相应一个上的TFT级电介质层40和绝缘间隔件层635。
可以在TFT级电介质层40上方沉积电介质层，该电介质层在本文被称为第三线级电介质层637。可以在第三线级电介质层637中、在嵌入在TFT级电介质层40内的金属结构(52、56、35、18)中的相应金属结构上形成第三金属线结构638。
嵌入在附加电介质层中的附加金属互连结构可以随后形成在薄膜晶体管和第三线级电介质层637上方。在说明性示例中，电介质层可以包括例如第四互连级电介质层640、第五互连级电介质层650等。附加金属互连结构可以包括嵌入在第四互连级电介质层640中的第三金属通孔结构(未示出)和第四金属线648、嵌入在第五互连级电介质层650中的第四金属通孔结构652和第五金属线结构658等。
可选地，存储单元150可以形成在薄膜晶体管的下方、上方或同一水平面上。在薄膜晶体管被形成为二维周期性阵列的实施例中，存储单元150可以被形成为存储单元150的二维周期性阵列。每个存储单元150可以包括磁隧道结、铁电体隧道结、相变存储材料或空位调制导电氧化物材料部分。此外，每个存储单元150可以包括第一电极126和第二电极158，第一电极126包括金属材料，第二电极158包括金属材料并保护存储单元150的下面的数据存储部分。存储元件设置在第一电极126(即，底部电极)和第二电极158(即，顶部电极)之间。
在说明性示例中，在存储单元150包括磁隧道结的实施例中，存储单元150可以包括层堆叠，该层堆叠自下而上包括第一电极126、促进覆盖材料层的晶体生长的金属种子层128、合成反铁磁体(SAF)结构140、隧道阻挡层146、自由磁化层148和第二电极158。虽然使用其中薄膜晶体管用作针对存储单元150的存取晶体管的实施例来描述本公开，但在本文中明确预期其中薄膜晶体管用作逻辑器件、用作针对存储阵列的外围电路的组件、或用于任何其他半导体电路的实施例。
在一个实施例中，衬底8包括单晶硅衬底。嵌有下级金属互连结构(612、618、622、628)的下级电介质层(601、610、620)可以位于单晶硅衬底和绝缘层42之间。包括单晶硅衬底的作为沟道的相应部分的场效应晶体管701可以嵌入在下级电介质层(601、610、620)中，并且可以电连接到栅极电极(15、35)、源极电极52和漏极电极56中的至少一个。
图27是示出用于制造本公开的半导体器件的一般工艺步骤的流程图。参考步骤2710和图1-图4C、图12A-图13C、图14A-图14C、图19A-图19C、图20A-图20C和图23A-图23C，栅极电极(例如，底部栅极电极15)可以形成在覆盖衬底8的绝缘层42内。参考步骤2720和图5A-图6C、图12A-图13C、图14A-图14C、图19A-图19C、图20A-图20C和图23A-图23C，包括栅极电介质材料的栅极电介质(例如，底部栅极电介质10)、包括电介质扩散阻挡材料的电介质扩散阻挡衬里12、以及有源层20的堆叠可以形成在栅极电极(例如，底部栅极电极15)和绝缘层42上方。电介质扩散阻挡材料不同于栅极电介质材料，并且选自电介质金属氧化物材料和硅电介质化合物。参考步骤2730和图7A-图11C、图12A-图13C、图15A-图18C、图19A-图19C、图20A-图22C和图23A-图25C，源极电极52和漏极电极56可以形成在有源层20的端部上。
参考所有附图并根据本公开的各种实施例，提供了一种包括薄膜晶体管的半导体器件。该薄膜晶体管包括：绝缘层42，嵌有栅极电极(例如，底部栅极电极15)并覆盖衬底8；覆盖栅极电极(例如，底部栅极电极15)的顶表面的以下项的堆叠：包括栅极电介质材料的栅极电介质(例如，底部栅极电介质10)、包括电介质扩散阻挡材料并覆盖栅极电介质的电介质扩散阻挡衬里12、以及有源层20，其中电介质扩散阻挡材料不同于栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以及源极电极52和漏极电极56，接触有源层20的顶表面的相应部分。
在一个实施例中，栅极电介质(例如，底部栅极电介质10)的侧壁、电介质扩散阻挡衬里12的侧壁和有源层20的侧壁彼此在垂直方向重合，即，位于公共垂直平面内。
在一个实施例中，有源层20包括化合物半导体材料，该化合物半导体材料包括至少两种金属元素和氧；并且电介质扩散阻挡衬里12包括氧化物材料，该氧化物材料包括选自上述至少两种金属元素的至少一种金属元素。
在一个实施例中，有源层20包括含铟半导体金属氧化物材料；并且电介质扩散阻挡衬里12包括不含铟的电介质材料，即，包括原子浓度小于百万分之10(例如，小于百万分之1)的铟。
在一个实施例中，有源层20包括氧化铟镓锌；并且电介质扩散阻挡衬里12包括选自氧化镓、氧化锌和氧化镓锌的材料。
在一个实施例中，电介质扩散阻挡衬里12包括碱土金属的金属氧化物。在一个实施例中，电介质扩散阻挡衬里12包括过渡金属的电介质氧化物或氧化铝。在一个实施例中，电介质扩散阻挡衬里12包括选自氮化硅和氧化硅的材料。
在一个实施例中，半导体器件包括盖帽电介质扩散阻挡衬里22，该盖帽电介质扩散阻挡衬里22包括盖帽电介质金属氧化物材料并且接触有源层20的顶表面的覆盖栅极电极(例如，底部栅极电极15)的部分。在一个实施例中，有源层20的每个表面可以与选自以下项的相应表面接触：电介质扩散阻挡衬里12的顶表面、源极电极52的表面、漏极电极56的表面以及盖帽电介质扩散阻挡衬里22的表面。
在一个实施例中，源极电极52接触栅极电介质(例如，底部栅极电介质10)的第一侧壁和电介质扩散阻挡衬里12的第一侧壁；并且漏极电极56接触栅极电介质的第二侧壁和电介质扩散阻挡衬里12的第二侧壁。
在一个实施例中，衬底8包括单晶硅衬底；并且嵌有下级金属互连结构(612、618、622、628)的下级电介质层(601、610、620)位于单晶硅衬底和绝缘层42之间。包括单晶硅衬底的作为沟道的相应部分的场效应晶体管701可以嵌入在下级电介质层(601、610、620)内。场效应晶体管701可以电连接到栅极电极(例如，底部栅极电极15或顶部栅极电极35)、源极电极52和漏极电极56中的至少一个。
根据本公开的一方面，半导体器件可以包括：绝缘层42，嵌有底部栅极电极15并覆盖衬底8；覆盖底部栅极电极15的顶表面的以下项的第一堆叠：包括第一栅极电介质材料的底部栅极电介质10、包括电介质扩散阻挡材料并覆盖底部栅极电介质的电介质扩散阻挡衬里12、以及有源层20，其中，电介质扩散阻挡材料不同于第一栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以下项的第二堆叠：顶部栅极电介质30、以及顶部栅极电极35，其中顶部栅极电极35覆盖底部栅极电极15并且在平面图(即，沿垂直方向的透视图，该垂直方向垂直于衬底8的顶表面)中与底部栅极电极重叠具有区域重叠；以及源极电极52和漏极电极56，接触有源层20的顶表面的相应部分。
在一个实施例中，半导体器件包括盖帽电介质扩散阻挡衬里22，该盖帽电介质扩散阻挡衬里22包括盖帽电介质金属氧化物材料并且接触有源层20的位于源极电极52和漏极电极56之间的顶表面，其中有源层20的每个表面与选自以下项的相应表面接触：电介质扩散阻挡衬里12的顶表面、源极电极52的表面、漏极电极56的表面以及盖帽电介质扩散阻挡衬里22的表面。
在一个实施例中，半导体器件包括：电介质层(例如，电介质层48)，其横向围绕底部栅极电介质10和有源层20的堆叠；以及背侧电极接触通孔结构18，其接触底部栅极电极15的顶表面，其中源极电极52、漏极电极56、顶部栅极电极35和背侧电极接触通孔结构18的顶表面位于包括电介质层的顶表面的水平面内。
根据本公开的一方面，提供了一种形成半导体器件的方法。该方法可以包括以下操作：在覆盖衬底的绝缘层内形成栅极电极；在栅极电极和绝缘层上方形成以下项的堆叠：包括栅极电介质材料的栅极电介质、包括电介质扩散阻挡材料的电介质扩散阻挡衬里、以及有源层，其中电介质扩散阻挡材料不同于栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以及在有源层的端部形成源极电极和漏极电极。
在一个实施例中，该方法还可以包括以下操作：在高于400摄氏度的第一退火温度下对电介质扩散阻挡衬里进行退火；以及在低于350摄氏度的第二退火温度下对有源层进行退火。
在一个实施例中，可以通过沉积和图案化包括至少两种金属元素和氧的化合物半导体材料来形成有源层；并且可以通过沉积和图案化氧化物材料来形成电介质扩散阻挡衬里，该氧化物材料包括选自上述至少两种金属元素的至少一种金属元素。
在一个实施例中，有源层可以包括含铟半导体金属氧化物材料；并且电介质扩散阻挡衬里可以包括不含铟的电介质材料。
在一个实施例中，该方法还可以包括以下操作：在有源层的顶表面上形成可以包括盖帽电介质金属氧化物材料的盖帽电介质扩散阻挡衬里，其中源极电极和漏极电极是穿过盖帽电介质扩散阻挡衬里直接在有源层上形成的。
本公开的各种实施例可用于通过提供防金属扩散的阻挡结构或通过提供至少一种金属源结构(例如，铟源)，来减少诸如铟之类的金属元素从有源层20的向外扩散。防金属扩散的阻挡结构或至少一种金属源结构可以包括电介质扩散阻挡衬里12、可选的盖帽电介质扩散阻挡衬里22、源极电极52、漏极电极56和可选的顶部栅极电极35。阻止有源层20的金属向外扩散防止了有源层20内的成分变化，因此可以帮助在薄膜晶体管的整个工作寿命期间保持薄膜晶体管的器件特性恒定。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体器件，包括：绝缘层，嵌有栅极电极并覆盖衬底；覆盖所述栅极电极的顶表面的以下项的堆叠：包括栅极电介质材料的栅极电介质、包括电介质扩散阻挡材料并覆盖所述栅极电介质的电介质扩散阻挡衬里、以及有源层，其中所述电介质扩散阻挡材料不同于所述栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以及源极电极和漏极电极，接触所述有源层的顶表面的相应部分。
示例2是示例1所述的半导体器件，其中，所述栅极电介质的侧壁、所述电介质扩散阻挡衬里的侧壁和所述有源层的侧壁彼此在垂直方向重合。
示例3是示例1所述的半导体器件，其中：所述有源层包括化合物半导体材料，所述化合物半导体材料包括至少两种金属元素和氧；并且所述电介质扩散阻挡衬里包括氧化物材料，所述氧化物材料包括选自所述至少两种金属元素的至少一种金属元素。
示例4是示例3所述的半导体器件，其中：所述有源层包括含铟半导体金属氧化物材料；并且所述电介质扩散阻挡衬里包括不含铟的电介质材料。
示例5是示例3所述的半导体器件，其中：所述有源层包括氧化铟镓锌；并且所述电介质扩散阻挡衬里包括选自氧化镓、氧化锌和氧化镓锌的材料。
示例6是示例1所述的半导体器件，其中，所述电介质扩散阻挡衬里包括碱土金属的金属氧化物。
示例7是示例1所述的半导体器件，其中，所述电介质扩散阻挡衬里包括过渡金属的电介质氧化物或氧化铝。
示例8是示例1所述的半导体器件，其中所述电介质扩散阻挡衬里包括选自氮化硅和氧化硅的材料。
示例9是示例1所述的半导体器件，还包括盖帽电介质扩散阻挡衬里，所述盖帽电介质扩散阻挡衬里包括盖帽电介质金属氧化物材料并且接触所述有源层的顶表面的覆盖所述栅极电极的部分。
示例10是示例9所述的半导体器件，其中，所述有源层的每个表面与选自以下项的相应表面接触：所述电介质扩散阻挡衬里的顶表面、所述源极电极的表面、所述漏极电极的表面以及所述盖帽电介质扩散阻挡衬里的表面。
示例11是示例1所述的半导体器件，其中，所述盖帽电介质扩散阻挡衬里接触所述栅极电介质的侧壁、所述电介质扩散阻挡衬里的侧壁和所述有源层的顶表面。
示例12是示例1所述的半导体器件，其中：所述衬底包括单晶硅衬底；嵌有下级金属互连结构的下级电介质层位于所述单晶硅衬底和所述绝缘层之间；并且场效应晶体管嵌入在所述下级电介质层内并且电连接到栅极电极、源极电极和漏极电极中的至少一个，其中，所述场效应晶体管包括所述单晶硅衬底的相应部分作为沟道。
示例13是一种半导体器件，包括：绝缘层，嵌有底部栅极电极并覆盖衬底；覆盖所述底部栅极电极的顶表面的以下项的第一堆叠：包括第一栅极电介质材料的底部栅极电介质、包括电介质扩散阻挡材料并覆盖所述底部栅极电介质的电介质扩散阻挡衬里、以及有源层，其中，所述电介质扩散阻挡材料不同于所述第一栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以下项的第二堆叠：顶部栅极电介质、以及顶部栅极电极，所述顶部栅极电极覆盖所述底部栅极电极并且在平面图中与所述底部栅极电极具有区域重叠；以及源极电极和漏极电极，接触所述有源层的顶表面的相应部分。
示例14是示例13的半导体器件，还包括盖帽电介质扩散阻挡衬里，所述盖帽电介质扩散阻挡衬里包括盖帽电介质金属氧化物材料并且接触所述有源层的位于所述源极电极和所述漏极电极之间的顶表面，其中所述有源层的每个表面与选自以下项的相应表面接触：所述电介质扩散阻挡衬里的顶表面、所述源极电极的表面、所述漏极电极的表面以及所述盖帽电介质扩散阻挡衬里的表面。
示例15是示例14所述的半导体器件，还包括：电介质层，横向围绕所述底部栅极电介质与所述有源层的堆叠；以及背侧电极接触通孔结构，接触所述底部栅极电极的顶表面，其中，所述源极电极、所述漏极电极、所述顶部栅极电极和所述背侧电极接触通孔结构的顶表面位于包括所述电介质层的顶表面的水平面内。
示例16是一种形成半导体器件的方法，包括：在覆盖衬底的绝缘层内形成栅极电极；在所述栅极电极和所述绝缘层上方形成以下项的堆叠：包括栅极电介质材料的栅极电介质、包括电介质扩散阻挡材料的电介质扩散阻挡衬里、以及有源层，其中所述电介质扩散阻挡材料不同于所述栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以及在所述有源层的端部形成源极电极和漏极电极。
示例17是示例16所述的方法，还包括：在高于400摄氏度的第一退火温度下对所述电介质扩散阻挡衬里进行退火；以及在低于350摄氏度的第二退火温度下对所述有源层进行退火。
示例18是示例16所述的方法，其中：所述有源层是通过对化合物半导体材料的沉积和图案化形成的，所述化合物半导体材料包括至少两种金属元素和氧；并且所述电介质扩散阻挡衬里是通过对氧化物材料的沉积和图案化形成的，所述氧化物材料包括选自所述至少两种金属元素的至少一种金属元素。
示例19是示例18所述的方法，其中：所述有源层包括含铟半导体金属氧化物材料；并且所述电介质扩散阻挡衬里包括不含铟的电介质材料。
示例20是示例16所述的方法，还包括在所述有源层的顶表面上形成包括盖帽电介质金属氧化物材料的盖帽电介质扩散阻挡衬里，其中所述源极电极和所述漏极电极是穿过所述盖帽电介质扩散阻挡衬里直接在所述有源层上形成的。

Claims (10)

1.一种半导体器件，包括：
绝缘层，嵌有栅极电极并覆盖衬底；
覆盖所述栅极电极的顶表面的以下项的堆叠：包括栅极电介质材料的栅极电介质、包括电介质扩散阻挡材料并覆盖所述栅极电介质的电介质扩散阻挡衬里、以及有源层，其中所述电介质扩散阻挡材料不同于所述栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以及
源极电极和漏极电极，接触所述有源层的顶表面的相应部分。
2.如权利要求1所述的半导体器件，其中，所述栅极电介质的侧壁、所述电介质扩散阻挡衬里的侧壁和所述有源层的侧壁彼此在垂直方向重合。
3.如权利要求1所述的半导体器件，其中：
所述有源层包括化合物半导体材料，所述化合物半导体材料包括至少两种金属元素和氧；并且
所述电介质扩散阻挡衬里包括氧化物材料，所述氧化物材料包括选自所述至少两种金属元素的至少一种金属元素。
4.如权利要求3所述的半导体器件，其中：
所述有源层包括含铟半导体金属氧化物材料；并且
所述电介质扩散阻挡衬里包括不含铟的电介质材料。
5.如权利要求3所述的半导体器件，其中：
所述有源层包括氧化铟镓锌；并且
所述电介质扩散阻挡衬里包括选自氧化镓、氧化锌和氧化镓锌的材料。
6.如权利要求1所述的半导体器件，其中，所述电介质扩散阻挡衬里包括碱土金属的金属氧化物。
7.如权利要求1所述的半导体器件，其中，所述电介质扩散阻挡衬里包括过渡金属的电介质氧化物或氧化铝。
8.如权利要求1所述的半导体器件，其中所述电介质扩散阻挡衬里包括选自氮化硅和氧化硅的材料。
9.一种半导体器件，包括：
绝缘层，嵌有底部栅极电极并覆盖衬底；
覆盖所述底部栅极电极的顶表面的以下项的第一堆叠：包括第一栅极电介质材料的底部栅极电介质、包括电介质扩散阻挡材料并覆盖所述底部栅极电介质的电介质扩散阻挡衬里、以及有源层，其中，所述电介质扩散阻挡材料不同于所述第一栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；
以下项的第二堆叠：顶部栅极电介质、以及顶部栅极电极，所述顶部栅极电极覆盖所述底部栅极电极并且在平面图中与所述底部栅极电极具有区域重叠；以及
源极电极和漏极电极，接触所述有源层的顶表面的相应部分。
10.一种形成半导体器件的方法，包括：
在覆盖衬底的绝缘层内形成栅极电极；
在所述栅极电极和所述绝缘层上方形成以下项的堆叠：包括栅极电介质材料的栅极电介质、包括电介质扩散阻挡材料的电介质扩散阻挡衬里、以及有源层，其中所述电介质扩散阻挡材料不同于所述栅极电介质材料并选自电介质金属氧化物材料和硅电介质化合物；以及
在所述有源层的端部形成源极电极和漏极电极。
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