TWI470804B - 半導體裝置及其製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 80
- 238000000034 method Methods 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims description 70
- 230000002093 peripheral effect Effects 0.000 claims description 45
- 238000002955 isolation Methods 0.000 claims description 35
- 229910052732 germanium Inorganic materials 0.000 claims description 17
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000000203 mixture Substances 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000012528 membrane Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 229920005591 polysilicon Polymers 0.000 description 29
- 239000010410 layer Substances 0.000 description 23
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 21
- 239000012535 impurity Substances 0.000 description 11
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 9
- 238000000059 patterning Methods 0.000 description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 6
- 229910052707 ruthenium Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000009834 vaporization Methods 0.000 description 2
- 230000008016 vaporization Effects 0.000 description 2
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 1
- 229910001922 gold oxide Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002815 nickel Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本文中所描述之實施例大體而言係關於半導體裝置及其製造方法。
本申請案係基於且主張2010年9月6日申請之先前日本專利申請案第2011-194161號之優先權的權利；該案之全部內容以引用之方式併入本文中。
近年來，已將MRAM(磁阻隨機存取記憶體)提議作為新型記憶體裝置，其中藉由利用電子之自旋來儲存資料。在MRAM中，多個記憶胞以一陣列組態而配置；且磁阻記憶體元件及電晶體設在該等記憶胞中之每一者中。為了增加MRAM中之記憶胞的整合，有必要按比例減少電晶體同時確保規定之導通狀態電流。
另一方面，已提議鰭型MOSFET(下文中稱為鰭型FET)來實現MOSFET(金氧半場效電晶體)之較高整合與較大導通狀態電流兩者。在鰭型FET中，具有在一方向上延伸之突出組態的鰭狀物形成於半導體基板之上表面中；且提供在另一方向上延伸之閘電極以橫跨該鰭狀物。藉此，將鰭狀物之由閘電極圍繞之部分的外圓周用作通道區域；且可擴大通道寬度而不增加元件表面積。
因此，可想像將鰭型FET用作MRAM之電晶體以增加MRAM之記憶胞的整合。然而，在此狀況下，不幸地是難以將MRAM中所包括之多個類型的電晶體之臨限值調整至
各別最佳值。
一般而言，根據一實施例，一半導體裝置包括：一半導體基板，其包括複數個鰭狀物，該等鰭狀物形成於第一區域中之半導體基板之上表面中以在第一方向上延伸；一第一閘電極，其在與第一方向相交之第二方向上延伸以橫跨該等鰭狀物；一第一閘極絕緣膜，其設在該第一閘電極與該等鰭狀物之間；一第二閘電極，其設在第二區域中之半導體基板上；及一第二閘極絕緣膜，其設在該半導體基板與該第二閘電極之間。該第一閘電極之層結構不同於該第二閘電極之層結構。
一般而言，根據另一實施例，提供一半導體裝置，其包括設定於該裝置中的一記憶體陣列區域、一周邊電路區域及一電阻元件區域。該裝置包括：一半導體基板，其包括複數個鰭狀物，該等鰭狀物形成於記憶體陣列區域中之半導體基板之上表面中以在第一方向上延伸，電阻元件區域之半導體基板之上表面經定位成低於周邊電路區域之半導體基板之上表面；一第一閘電極，其在與第一方向相交之第二方向上延伸以橫跨該等鰭狀物；一第一閘極絕緣膜，其設在該第一閘電極與該等鰭狀物之間；一第二閘電極，其設在周邊電路區域中之半導體基板上；一第二閘極絕緣膜，其設在半導體基板與第二閘電極之間；一元件分離絕緣膜，其設在半導體基板上，記憶體陣列區域之元件分離絕緣膜之上表面經定位成低於電阻元件區域之元件分離絕
緣膜之上表面；一電阻構件，其設在電阻元件區域中之元件分離絕緣膜上，該電阻構件之組成及厚度與第二閘電極之組成及厚度相同；及一磁阻記憶體元件，其設在記憶體陣列區域中。第一閘電極包括：一包括矽之下部分；及一包括金屬之上部分。第二閘電極由包括矽之材料形成。第一閘電極之下端經定位成低於鰭狀物之上端。第二閘電極之下表面經定位成高於半導體基板之上表面。鰭狀物之上端、第二區域之半導體基板之上表面及第三區域之元件分離絕緣膜之上表面被定位於相同高度。第一源極/汲極區域形成於鰭狀物之區域中。鰭狀物之一位於第一閘電極正下方的區域被插入於該等第一源極/汲極區域之間。第二源極/汲極區域形成於半導體基板之上層部分之區域中。半導體基板之上層部分之一位於第二閘電極正下方的區域被插入於該等第二源極/汲極區域之間。
一般而言，根據另一實施例，一種用於製造半導體裝置之方法包括：選擇性地移除半導體基板以在第一區域中形成在第一方向上延伸之複數個鰭狀物；將元件分離絕緣膜填充至位於鰭狀物之間的一部分之下部分中；在鰭狀物之自元件分離絕緣膜突出之一部分的表面上形成第一閘極絕緣膜；在鰭狀物及元件分離絕緣膜上形成一第一導電膜；選擇性地移除第一導電膜以移除第二區域中之第一導電膜及形成在與第一方向相交之第二方向上延伸的第一閘電極以橫跨第一區域中之鰭狀物；在半導體基板之上表面之第二區域上形成第二閘極絕緣膜；形成第二導電膜；及選擇
性地移除第二導電膜以在第二閘極絕緣膜上形成第二閘電極。
根據上文所描述之實施例，可實現包括高度整合之電晶體的半導體裝置及用於製造該半導體裝置之方法。
現將參看圖式來描述本發明之實施例。
圖1A至圖1C為平面圖，其說明根據實施例之半導體裝置。圖1A說明記憶體陣列區域；圖1B說明周邊電路區域；及圖1C說明電阻元件區域。
圖2A至圖2E為橫截面圖，其說明根據實施例之半導體裝置。圖2A為沿圖1A之線A-A'的橫截面圖；圖2B為沿圖1A之線B-B'的橫截面圖；圖2C為沿圖1B之線C-C'的橫截面圖；圖2D為沿圖1B之線D-D'的橫截面圖；及圖2E為沿圖1C之線E-E'的橫截面圖。
圖3A及圖3B為示意性橫截面圖，其說明根據實施例之半導體裝置之記憶體陣列區域。
出於說明之方便性，在圖1A至圖1C及圖2A至圖2E中未說明層間絕緣膜及位於層間絕緣膜上方的上結構。一般而言，圖3A及圖3B中僅說明導電部分且未說明絕緣部分。
如圖1A至圖1C及圖2A至圖2E中所說明，根據實施例之半導體裝置1為半導體記憶體裝置，且更具體言之為其中設定有記憶體陣列區域Rm、周邊電路區域Rp及電阻元件區域Rr的MRAM。多個記憶胞設在記憶體陣列區域Rm中；且資料儲存於該等記憶胞中。一經組態以驅動記憶胞
之周邊電路設在周邊電路區域Rp中。一電阻元件設在電阻元件區域Rr中。此電阻元件連接至(例如)周邊電路。
矽基板11設在半導體裝置1中。然而，針對上文所描述之區域中之每一者對矽基板11之上表面11a執行不同圖案化。
在記憶體陣列區域Rm中，在矽基板11之上表面11a中製造在一方向(下文中稱為X方向)上延伸的多個渠溝12。藉此，矽基板11之上層部分之位於渠溝12之間的部分為鰭狀物13。鰭狀物13經多倍地形成且被週期性地配置；且該等鰭狀物13中之每一者在X方向上延伸。氮化矽膜14設在鰭狀物13之上表面上。
在周邊電路區域Rp中，以框架狀組態在矽基板11之上表面11a中製造渠溝15。矽基板11之上層部分之由渠溝15圍繞的部分為作用中部分16。該作用中部分16(例如)經多倍地形成且由渠溝15分割。
在電阻元件區域Rr中移除矽基板11之上層部分。藉此，電阻元件區域Rr之矽基板11之上表面11a經定位成低於記憶體陣列區域Rm之鰭狀物13之上端及周邊電路區域Rp之矽基板11之上表面11a，且被定位於與記憶體陣列區域Rm之渠溝12之底表面及周邊電路區域Rp之渠溝15之底表面相同的高度。
一由絕緣材料(諸如氧化矽等)製成之元件分離絕緣膜17設在矽基板11上。在記憶體陣列區域Rm中，元件分離絕緣膜17安置於渠溝12之下部分中。在周邊電路區域Rp中，
元件分離絕緣膜17安置於渠溝15內部。在電阻元件區域Rr中，元件分離絕緣膜17安置於矽基板11上。元件分離絕緣膜17之上表面17a的高度在周邊電路區域Rp及電阻元件區域Rr中係相同的，且匹配鰭狀物13之上端及作用中部分16之上表面16a的高度。記憶體陣列區域Rm之元件分離絕緣膜17之上表面17a經定位成低於周邊電路區域Rp及電阻元件區域Rr之元件分離絕緣膜17之上表面17a。
在記憶體陣列區域Rm中，多個閘電極21週期性地設在矽基板11及元件分離絕緣膜17上。該等閘電極21中之每一者在與X方向正交之方向(下文中稱為Y方向)上延伸以橫跨鰭狀物13。換言之，閘電極21之下端經定位成低於鰭狀物13之上端。閘電極21之下部分22由含有雜質之多晶矽形成。閘電極21之上部分23由諸如鎢等之金屬形成。下部分22與上部分23之間的界面為位於(例如)與鰭狀物13之上端面相同之高度的平面。將與X方向及Y方向兩者正交的方向(亦即，垂直方向)稱為Z方向。
閘極絕緣膜24設在閘電極21與鰭狀物13之間。閘極絕緣膜24覆蓋鰭狀物13之自元件分離絕緣膜17之上表面17a突出的部分之側表面。一由(例如)氮化矽製成之硬式光罩25設在位於閘電極21中之每一者正上方的區域中。一由諸如氮化矽等之絕緣材料製成的側壁26設在由閘電極21及硬式光罩25製成之堆疊體28的側表面上。將其中引入有雜質之源極/汲極區域27形成於鰭狀物13之在位於閘電極21正下方之區域與側壁26之間的部分中。換言之，鰭狀物13之位
於閘電極21正下方的區域被插入於一對互相鄰近之源極/汲極區域27之間。矽化物層29形成於源極/汲極區域27之上層部分中。藉此，鰭型FET形成於閘電極21與鰭狀物13之間的最接近點中之每一者處。因此，多個鰭型FET以矩陣組態而配置於記憶體陣列區域Rm中。此等鰭型FET之電特性係實質上均一的。
在周邊電路區域Rp中，在一方向上延伸之閘電極31設在矽基板11及元件分離絕緣膜17上以穿越位於作用中部分16正上方之區域。舉例而言，兩個閘電極31穿越位於一個作用中部分16正上方之區域。儘管閘電極31延伸的方向為圖1A至圖1C及圖2A至圖2E中的Y方向，但此並非限制於其。閘電極31(例如)由包括矽之導電材料製成且由(例如)含有雜質之多晶矽形成。閘極絕緣膜32設在作用中部分16與閘電極31之間。作用中部分16之上表面及閘電極31之下表面為平坦的。換言之，閘電極31之下表面經定位成高於作用中部分16之上表面。因此，閘極絕緣膜32亦具有平面組態。
一由(例如)氮化矽製成之側壁33設在閘電極31中之每一者的兩個側表面上。將其中引入有雜質之源極/汲極區域34形成於作用中部分16之上層部分之部分中，使得位於閘電極31及側壁33正下方的區域被插入於源極/汲極區域34之間。一由諸如矽化鎳等之矽化物製成的矽化物層35形成於閘電極31之上層部分及源極/汲極區域34之上層部分中。作用中部分16之上層部分之對應於位於閘電極31正下
方之區域的部分(亦即，被插入於一對源極/汲極區域34之間的部分)被用作通道區域。因此，平面MOSFET由作用中部分16、閘極絕緣膜32及閘電極31形成。形成於周邊電路區域Rp中之多個平面MOSFET被劃分為具有不同電特性之若干類型。周邊電路包括此等平面MOSFET。
在電阻元件區域Rr中，一由(例如)含有雜質之多晶矽製成的電阻構件41設在元件分離絕緣膜17上。電阻構件41之組態係一實質上長方體，其中(例如)縱向中心部分之寬度窄於兩個端部分之寬度。電阻構件41及閘電極31係藉由圖案化相同之多晶矽膜而形成且因此具有相同之組成及厚度。矽化物層42形成於電阻構件41之兩個端部分之上表面上。矽化物層42及35係藉由相同之處理而形成且因此具有相同之組成及厚度。絕緣膜43設在電阻構件41之上表面之未形成矽化物層42的區域及電阻構件41之側表面上。絕緣膜43係與側壁33同時形成。因此，絕緣膜43及側壁33具有相同之組成。
提供一層間絕緣膜(未說明)以覆蓋鰭狀物13、閘電極21、閘電極31、電阻構件41及其類似者。
在如圖3A及圖3B中所說明之記憶體陣列區域Rm中，接點51a及51b設在鰭狀物13之兩個部分上，使得位於閘電極21正下方之區域被插入於該兩個部分之間(亦即，在其中形成有源極/汲極區域27之部分正上方的區域上)。磁阻記憶體元件52設在接點51a上；且介層孔53設在接點51b上。藉此，包括於鰭型FET中之每一者中的該對源極/汲極區域
27中之一區域藉由接點51a而連接至磁阻記憶體元件52；且源極/汲極區域27中之另一區域藉由接點51b而連接至介層孔53。磁阻記憶體元件52為一經組態以藉由具有在注入具有指定方向之自旋之電子時改變的電阻值來儲存資料的元件。
中間互連件54以矩形組態設在磁阻記憶體元件52及介層孔53上方，其中Y方向係作為中間互連件54之縱向。連接至互相鄰近之鰭狀物13的磁阻記憶體元件52及介層孔53藉由中間互連件54而彼此連接。介層孔55設在位於介層孔53正上方之區域中的中間互連件54上。一在X方向上延伸的上層互連件56設在介層孔55上。中間互連件54藉由介層孔55而連接至上層互連件56。接著，一個記憶胞由一個鰭型FET及一個磁阻記憶體元件52形成。換言之，上文所描述之鰭型FET為胞電晶體。
現將描述根據實施例之用於製造半導體裝置之方法。
圖4A至圖8E及圖10A至圖17E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法。在該等圖式中之每一者中，圖式A對應於沿圖1A之線A-A'的橫截面圖；圖式B對應於沿圖1A之線B-B'的橫截面圖；圖式C對應於沿圖1B之線C-C'的橫截面圖；圖式D對應於沿圖1B之線D-D'的橫截面圖；且圖式E對應於沿圖1C之線E-E'的橫截面圖。
圖9A至圖9C為製程平面圖，其說明根據實施例之用於製造半導體裝置之方法。圖9A說明記憶體陣列區域；圖
9B說明周邊電路區域；且圖9C說明電阻元件區域。
圖10A為沿圖9A之線A-A'的橫截面圖；圖10B為沿圖9A之線B-B'的橫截面圖；圖10C為沿圖9B之線C-C'的橫截面圖；圖10D為沿圖9B之線D-D'的橫截面圖；且圖10E為沿圖9C之線E-E'的橫截面圖。
首先，如圖4A至圖4E中所說明，製備矽基板11。接著，在矽基板11上形成氮化矽膜14。
接著，如圖5A至圖5E中所說明，在氮化矽膜14上形成光罩圖案(未說明)。在記憶體陣列區域Rm中，藉由側壁製程來形成光罩圖案。接著，藉由將此光罩圖案用作光罩執行蝕刻來選擇性地移除氮化矽膜14及矽基板11之上層部分。藉此，在記憶體陣列區域Rm中，在矽基板11之上表面中成倍地製造在X方向上延伸之渠溝12；且矽基板11之位於渠溝12之間的部分被用作鰭狀物13。在周邊電路區域Rp中，以框架狀組態在矽基板11之上表面中製造渠溝15；且矽基板11之由渠溝15圍繞的部分被用作作用中部分16。在電阻元件區域Rr中，使矽基板11之上表面11a退回至(例如)與渠溝12之底表面相同的高度。此時，對於所有鰭狀物13而言，寬度及間距係相同的。另一方面，多個作用中部分16可具有互不相同之組態。
如圖6A至圖6E中所說明地繼續，將氧化矽沈積於整個表面上且藉由加熱使其緻密化。藉此，在矽基板11及氮化矽膜14上形成元件分離絕緣膜17。接著，藉由將氮化矽膜14用作擋止件執行諸如CMP(化學機械研磨)等之平坦化而
將元件分離絕緣膜17之上表面17a平坦化至與氮化矽膜14之上表面相同的高度。
接著，在如圖7A至圖7E中所說明之記憶體陣列區域Rm中，藉由使元件分離絕緣膜17凹進而使上表面17a退回。結果，鰭狀物13之上部分自元件分離絕緣膜17突出且被曝露。接著，執行氧化。藉此，在鰭狀物13之上部分之側表面上形成由氧化矽製成之閘極絕緣膜24。
繼續如圖8A至圖8E中所說明，在整個表面上形成其中添加有雜質之多晶矽膜62；且執行CMP。藉此，多晶矽膜62被填充至渠溝12內部之上部分中。此時，位於矽基板11上方及位於元件分離絕緣膜17上方的多晶矽膜62可被移除或可保留。圖8A至圖8E說明位於元件分離絕緣膜17上方及位於鰭狀物13之矽基板11上方的多晶矽膜62被完全移除且僅保留於渠溝12內部的狀況。接著，藉由將金屬(例如，鎢)沈積於整個表面上而在整個表面上形成金屬膜63。繼續，藉由將氮化矽沈積於整個表面上而在整個表面上形成氮化矽膜65。
接著，在如圖9A至圖9C及圖10A至圖10E中所說明之記憶體陣列區域Rm中，在氮化矽膜65上形成光罩圖案(未說明)。藉由側壁製程以此光罩圖案多次形成具有在Y方向上延伸之線組態的圖案。另一方面，在周邊電路區域Rp及電阻元件區域Rr中，未形成光罩圖案。
繼續，將此光罩圖案用作光罩來蝕刻氮化矽膜65、金屬膜63及多晶矽膜62。此時，蝕刻停止於位於鰭狀物13正上
方之區域中的氮化矽膜14處。藉此，在記憶體陣列區域Rm中，氮化矽膜65被圖案化為在Y方向上延伸之多個硬式光罩25；且金屬膜63及多晶矽膜62被圖案化為閘電極21。結果，金屬膜63變成閘電極21之上部分23；且多晶矽膜62變成閘電極21之下部分22。另一方面，在周邊電路區域Rp及電阻元件區域Rr中，移除氮化矽膜65、金屬膜63及多晶矽膜62。
接著，如圖11A至圖11E中所說明，藉由將絕緣材料(諸如氮化矽等)沈積於整個表面上而形成絕緣膜。接著，藉由圖案化此絕緣膜，此絕緣膜保留於記憶體陣列區域Rm中且被從周邊電路區域Rp及電阻元件區域Rr移除。此時，亦自周邊電路區域Rp及電阻元件區域Rr移除氮化矽膜14。結果，在記憶體陣列區域Rm中，側壁26形成於元件分離絕緣膜17上以覆蓋由閘電極21及硬式光罩25製成之堆疊體28。
如圖12A至圖12E中所說明地繼續，在周邊電路區域Rp中，藉由執行氧化而在矽基板11之作用中部分16之上表面16a上形成由氧化矽製成之閘極絕緣膜32。接著，藉由沈積其中添加有雜質之多晶矽而在整個表面上形成多晶矽膜66。亦將多晶矽膜66填充於堆疊體28之間。
接著，如圖13A至圖13E中所說明，在多晶矽膜66上形成抗反射膜(未說明)及光罩圖案(未說明)；且將此光罩圖案用作光罩而執行蝕刻。藉此，多晶矽膜66之安置於周邊電路區域Rp中的部分被圖案化為閘電極31；且多晶矽膜66
之安置於電阻元件區域Rr中的部分被圖案化為電阻構件41。多晶矽膜66之安置於記憶體陣列區域Rm中且定位於堆疊體28上方的部分被移除；且多晶矽膜66之安置於記憶體陣列區域Rm中且填充於堆疊體28之間的部分保留。
將閘電極31圖案化為在一個方向上延伸以穿越位於作用中部分16正上方之區域的線組態。在此狀況下，根據待形成之平面MOSFET的電特性，閘電極31之寬度在多個閘電極31之間可不同。將電阻構件41圖案化為在一個方向上延伸之實質上長方體組態；且縱向中心部分之寬度窄於縱向端部分中之每一者的寬度。在此狀況下，根據待藉由電阻構件41實現之電阻值的大小來控制電阻構件41之組態。
接著，如圖14A至圖14E中所說明，在整個表面上形成一由絕緣材料(諸如氮化矽膜等)製成之絕緣膜68。此時，雖然在閘電極31之側表面及電阻構件41之側表面上形成絕緣膜68，但絕緣膜68並未形成於堆疊體28之側表面上，因為多晶矽膜66被填充於堆疊體28之間。接著，在絕緣膜68上形成硬式光罩69且圖案化該硬式光罩69，使得光罩材料69在縱向端部分(排除中心部分)中之每一者的區域中保留於電阻構件41之上表面上。
如圖15A至圖15E中所說明地繼續，執行絕緣膜68之回蝕。藉此，移除整個記憶體陣列區域Rm之絕緣膜68；移除周邊電路區域Rp之位於閘電極31、作用中部分16及元件分離絕緣膜17之上表面上的絕緣膜68；移除在電阻元件區域Rr中位於元件分離絕緣膜17之上表面及電阻構件41之未
覆蓋有硬式光罩69的上表面上之區域的絕緣膜68；且絕緣膜68保留於閘電極31之側表面上、電阻構件41之側表面上及電阻構件41之上表面之位於硬式光罩69正下方的區域中。結果，絕緣膜68被選擇性地移除以在閘電極31之側表面上形成側壁33及在電阻構件41之上表面之覆蓋有硬式光罩69的區域及電阻構件41之側表面上形成絕緣膜43。
接著，如圖16A至圖16E中所說明，藉由形成一覆蓋周邊電路區域Rp及電阻元件區域Rr且使記憶體陣列區域Rm曝露的光罩(未說明)及藉由使用此光罩執行濕式蝕刻來移除位於堆疊體28之間的多晶矽膜66。
如圖17A至圖17E中所說明地繼續，移除側壁26之形成於堆疊體28之上表面上的部分。
接著，如圖1A至圖1C、圖2A至圖2E及圖3A與圖3B中所說明，形成一不覆蓋記憶體陣列區域Rm之抗蝕劑光罩(未說明)；且將此抗蝕劑光罩、堆疊體28及側壁26用作光罩來植入雜質。藉此，在鰭狀物13之未覆蓋有堆疊體28及側壁26的部分中形成源極/汲極區域27。結果，在閘電極21與鰭狀物13之間的最接近點中之每一者處形成鰭型FET。
繼續，形成一不覆蓋周邊電路區域Rp之抗蝕劑光罩(未說明)；且將此抗蝕劑光罩、閘電極31及側壁33用作光罩來植入雜質。藉此，在作用中部分16之未覆蓋有閘電極31及側壁33的部分中形成源極/汲極區域34。結果，在作用中部分16與閘電極31之間的最接近點中之每一者處形成一平面MOSFET。在此狀況下，根據針對MOSFET中之每一
者所必要的電特性，雜質之植入量及植入深度可不同。
接著，藉由沈積(例如)鎳及藉由加熱來使矽之曝露表面變成矽化物。藉此，在源極/汲極區域27之上層部分中形成矽化物層29；在閘電極31之上層部分及源極/汲極區域34之上層部分中形成矽化物層35；且在電阻構件41之兩個縱向端部分之中心部分的上表面中形成矽化物層42。
繼續，藉由整體地形成層間絕緣膜(未說明)來覆蓋鰭狀物13、閘電極21、閘電極31、電阻構件41及其類似者。接著，藉由在層間絕緣膜及氮化矽膜14中製造接觸孔及將導電材料填充至該等接觸孔之內部中而形成接點51a及51b。繼續，在接點51a上形成磁阻記憶體元件52；且在接點51b上形成介層孔53。接著，在磁阻記憶體元件52及介層孔53上方形成中間互連件54。連接至互相鄰近之鰭狀物13的磁阻記憶體元件52及介層孔53連接至相同之中間互連件54。繼續，在位於介層孔53正上方之區域中的中間互連件54上形成介層孔55；且在介層孔55上形成在X方向上延伸之上層互連件56。因此，製造根據實施例之半導體裝置1。
現將描述實施例之效應。
在實施例中之圖5A至圖5E中所描述的製程中，選擇性地移除矽基板11以在記憶體陣列區域Rm中形成鰭狀物13及在周邊電路區域Rp中形成作用中部分16。
接著，在圖8A至圖8E中所說明之製程中，形成多晶矽膜62及金屬膜63；及在圖9A至圖9C及圖10A至圖10E中所說明之製程中，藉由圖案化多晶矽膜62及金屬膜63來形成
閘電極21。隨後，在圖11A至圖11E中所說明之製程中，藉由形成側壁26而在記憶體陣列區域Rm中形成鰭型FET。
另一方面，藉由在圖12A至圖12E中所說明之製程中形成多晶矽膜66及藉由在圖13A至圖13E中所說明之製程中圖案化多晶矽膜66而在周邊電路區域Rp中形成閘電極31。在圖14A至圖14E中所說明之製程中形成絕緣膜68；且藉由在圖15A至圖15E中所說明之製程中執行絕緣膜68之回蝕而在閘電極31之側表面上形成側壁33。因此，在周邊電路區域Rp中形成平面MOSFET。當形成絕緣膜68時，未在閘電極21之側表面上形成側壁33，因為多晶矽膜66被填充於堆疊體28之間。因此，根據實施例，可在周邊電路區域Rp中形成平面MOSFET同時在記憶體陣列區域Rm中形成鰭型FET。
使形成於記憶體陣列區域Rm中之電晶體高度整合而具有均一特性係有利的，因為此等電晶體被包括於記憶胞中。因此，可增加整合同時藉由將鰭型FET用作形成於記憶體陣列區域Rm中之電晶體而確保導通狀態電流。鰭型FET之臨限值具有一個位準，因為該鰭型FET為全空乏電晶體。因此，鰭型FET之特性可為匹配的且記憶胞之特性可為均一的。
另一方面，對於形成於周邊電路區域Rp中之電晶體而言各種特性係必要的，因為此等電晶體被包括於包括核心單元、感測放大器單元及其類似者之周邊電路中。因此，由於此等電晶體為平面MOSFET，所以形成於周邊電路區域
Rp中之電晶體根據必要之特性(例如，導通狀態電流)而可具有各種大小。由於平面MOSFET為部分空乏電晶體，所以可藉由調整作用中部分16及閘電極31之大小及組態、源極/汲極區域34之雜質濃度及其類似者來個別地控制臨限值。因此，可藉由將平面MOSFET用作形成於周邊電路區域Rp中之電晶體來製造具有周邊電路之各種必要特性的電晶體。由於可藉由利用現有設計資產來設計平面MOSFET，所以可形成具有高可靠性之便宜電晶體。相反地，若不能利用現有設計資產，則為了收集設計所必要之資訊將需要大量之實驗及時間。
在實施例中，不必使閘電極21之高度高於鰭型FET所必要之高度，因為可獨立地形成鰭型FET及平面MOSFET。藉由使閘電極21形成得低，隨後之製程更容易。舉例而言，可防止在製造程序中閘電極21之崩潰。又，更容易將雜質植入至源極/汲極區域27中。相反地，在藉由圖案化相同導電膜來形成鰭型FET之閘電極21及平面MOSFET之閘電極31的狀況下，閘電極21之上表面在垂直方向(Z方向)上的位置與閘電極31之上表面的位置相同。因此，閘電極21之高度(亦即，自渠溝12之底表面至閘電極21之上表面的距離)不良地增加；且隨後之製程係困難的。
當在實施例中在圖5A至圖5E中所說明之製程中選擇性地移除矽基板11時，使電阻元件區域Rr之矽基板11之上表面11a退回同時形成鰭狀物13及作用中部分16。接著，在圖6A至圖6E中所說明之製程中在矽基板11上形成元件分離
絕緣膜17；在圖12A至圖12E中所說明之製程中形成多晶矽膜66；且在圖13A至圖13E中所說明之製程中在形成閘電極31同時藉由圖案化多晶矽膜66而形成電阻構件41。因此，根據實施例，可藉由與閘電極31之製程相同的製程來形成電阻構件41。結果，可抑制用於形成電阻構件41之製程之數目的增加；且可降低半導體裝置1之製造成本。
根據上文所描述之實施例，可實現包括高度整合之電晶體的半導體裝置及用於製造半導體裝置之方法。
儘管已描述某些實施例，但僅借助於實例來呈現此等實施例，且該等實施例並不意欲限制本發明之範疇。實際上，本文中所描述之新穎實施例可以多種其他形式體現；此外，在不脫離本發明之精神的情況下，可對本文中所描述之實施例進行各種省略、替換及形式的改變。附加之申請專利範圍及其均等物意欲涵蓋將在本發明之範疇及精神內的此等形式或修改。
1‧‧‧半導體裝置
11‧‧‧矽基板
11a‧‧‧上表面
12‧‧‧渠溝
13‧‧‧鰭狀物
14‧‧‧氮化矽膜
15‧‧‧渠溝
16‧‧‧作用中部分
16a‧‧‧上表面
17‧‧‧元件分離絕緣膜
17a‧‧‧上表面
21‧‧‧閘電極
22‧‧‧下部分
23‧‧‧上部分
24‧‧‧閘極絕緣膜
25‧‧‧硬式光罩
26‧‧‧側壁
27‧‧‧源極/汲極區域
28‧‧‧堆疊體
29‧‧‧矽化物層
31‧‧‧閘電極
32‧‧‧閘極絕緣膜
33‧‧‧側壁
34‧‧‧源極/汲極區域
35‧‧‧矽化物層
41‧‧‧電阻構件
42‧‧‧矽化物層
43‧‧‧絕緣膜
51a‧‧‧接點
51b‧‧‧接點
52‧‧‧磁阻記憶體元件
53‧‧‧介層孔
54‧‧‧中間互連件
55‧‧‧介層孔
56‧‧‧上層互連件
62‧‧‧多晶矽膜
63‧‧‧金屬膜
65‧‧‧氮化矽膜
66‧‧‧多晶矽膜
68‧‧‧絕緣膜
69‧‧‧硬式光罩
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
D-D'‧‧‧線
E-E'‧‧‧線
Rm‧‧‧記憶體陣列區域
Rp‧‧‧周邊電路區域
Rr‧‧‧電阻元件區域
圖1A至圖1C為平面圖，其說明根據實施例之半導體裝置；圖2A至圖2E為橫截面圖，其說明根據實施例之半導體裝置；圖3A及圖3B為示意性橫截面圖，其說明根據實施例之半導體裝置之記憶體陣列區域；圖4A至圖4E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；
圖5A至圖5E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖6A至圖6E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖7A至圖7E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖8A至圖8E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖9A至圖9C為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖10A至圖10E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖11A至圖11E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖12A至圖12E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖13A至圖13E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖14A至圖14E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖15A至圖15E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；圖16A至圖16E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法；及
圖17A至圖17E為製程之橫截面圖，其說明根據實施例之用於製造半導體裝置之方法。
1‧‧‧半導體裝置
17‧‧‧元件分離絕緣膜
25‧‧‧硬式光罩
26‧‧‧側壁
27‧‧‧源極/汲極區域
29‧‧‧矽化物層
31‧‧‧閘電極
33‧‧‧側壁
34‧‧‧源極/汲極區域
35‧‧‧矽化物層
41‧‧‧電阻構件
42‧‧‧矽化物層
43‧‧‧絕緣膜
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
D-D'‧‧‧線
E-E'‧‧‧線
Rm‧‧‧記憶體陣列區域
Rp‧‧‧周邊電路區域
Rr‧‧‧電阻元件區域
Claims (11)
- 一種半導體裝置，其包含：一半導體基板，其包括複數個鰭狀物，該等鰭狀物係形成於一第一區域中之該半導體基板之一上表面中以在一第一方向上延伸；一第一閘電極，其在一與該第一方向相交之第二方向上延伸以橫跨該等鰭狀物；一第一閘極絕緣膜，其設在該第一閘電極與該等鰭狀物之間；一第二閘電極，其設在一第二區域中之該半導體基板上；一第二閘極絕緣膜，其設在該半導體基板與該第二閘電極之間，該第一閘電極之一層結構係不同於該第二閘電極之一層結構；及一磁阻記憶體元件，其設在該第一區域中，該第一區域為一記憶體陣列區域，該第二區域為一周邊電路區域；其中該第一閘電極之一下端係經定位成低於該等鰭狀物之上端，且該第二閘電極之一下表面係經定位成高於該半導體基板之該上表面。
- 如請求項1之裝置，其中：該第一閘電極包括：一包括矽之下部分；及 一包括金屬之上部分；該第二閘電極係由包括矽之材料形成。
- 如請求項1之裝置，其進一步包含：一元件分離絕緣膜，其設在該半導體基板上且安置於一第三區域及位於該等鰭狀物之間的一部分之一下部分中；及一電阻構件，其設在該第三區域中之該元件分離絕緣膜上，該電阻構件之組成及厚度係與該第二閘電極之組成及厚度相同，該第三區域之該半導體基板之該上表面係經定位成低於該第二區域之該半導體基板之該上表面。
- 如請求項3之裝置，其中該第一區域之該元件分離絕緣膜之一上表面係經定位成低於該第三區域之該元件分離絕緣膜之該上表面。
- 如請求項4之裝置，其中該等鰭狀物之上端、該第二區域之該半導體基板之該上表面及該第三區域之該元件分離絕緣膜之該上表面係經定位於相同高度。
- 一種半導體裝置，其包括設定於該裝置中的一記憶體陣列區域、一周邊電路區域及一電阻元件區域，該裝置包含：一半導體基板，其包括複數個鰭狀物，該等鰭狀物係形成於該記憶體陣列區域中之該半導體基板之一上表面中以在一第一方向上延伸，該電阻元件區域之該半導體基板之該上表面係經定位成低於該周邊電路區域之該半 導體基板之該上表面；一第一閘電極，其在一與該第一方向相交之第二方向上延伸以橫跨該等鰭狀物；一第一閘極絕緣膜，其設在該第一閘電極與該等鰭狀物之間；一第二閘電極，其設在該周邊電路區域中之該半導體基板上；一第二閘極絕緣膜，其設在該半導體基板與該第二閘電極之間；一元件分離絕緣膜，其設在該半導體基板上，該記憶體陣列區域之該元件分離絕緣膜之一上表面係經定位成低於該電阻元件區域之該元件分離絕緣膜之該上表面；一電阻構件，其設在該電阻元件區域中之該元件分離絕緣膜上，該電阻構件之組成及厚度係與該第二閘電極之組成及厚度相同；及一磁阻記憶體元件，其設在該記憶體陣列區域中，該第一閘電極包括：一包括矽之下部分；及一包括金屬之上部分，該第二閘電極係由包括矽之材料形成，該第一閘電極之一下端係經定位成低於該等鰭狀物之上端，該第二閘電極之一下表面係經定位成高於該半導體基板之該上表面， 該等鰭狀物之該等上端、該第二區域之該半導體基板之該上表面及該第三區域之該元件分離絕緣膜之該上表面係經定位於相同高度，第一源極/汲極區域係形成於該等鰭狀物之區域中，該等鰭狀物之一位於該第一閘電極正下方的區域係插入於該等第一源極/汲極區域之間，第二源極/汲極區域係形成於該半導體基板之一上層部分之區域中，該半導體基板之該上層部分之一位於該第二閘電極正下方的區域係插入於該等第二源極/汲極區域之間。
- 一種用於製造半導體裝置之方法，其包含：選擇性地移除一半導體基板，以在一第一區域中形成在一第一方向上延伸之複數個鰭狀物；將一元件分離絕緣膜填充至位於該等鰭狀物之間的一部分之一下部分中；在該等鰭狀物之一自該元件分離絕緣膜突出之部分的一表面上形成一第一閘極絕緣膜；在該等鰭狀物及該元件分離絕緣膜上形成一第一導電膜；選擇性地移除該第一導電膜，以移除在一第二區域中之該第一導電膜及形成一在一與該第一方向相交之第二方向上延伸的第一閘電極以橫跨該第一區域中之該等鰭狀物；在該半導體基板之一上表面之該第二區域上形成一第二閘極絕緣膜； 形成一第二導電膜；及選擇性地移除該第二導電膜，以在該第二閘極絕緣膜上形成一第二閘電極。
- 如請求項7之方法，其進一步包含：在該形成該第二閘電極之後形成一絕緣膜；執行該絕緣膜之回蝕，以自該第一區域移除該絕緣膜及在該第二閘電極之一側表面上形成一側壁；及在該側壁之該形成之後移除位於該等第一閘電極之間的該第二導電膜。
- 如請求項7之方法，其中：在該形成該等鰭狀物中使一第三區域之該半導體基板之該上表面退回；在該安置該元件分離絕緣膜中亦將該元件分離絕緣膜安置於該第三區域中；在該形成該第二導電膜中亦將該第二導電膜形成於該第三區域中；及在該形成該第二閘電極中將該第二導電膜之一形成於該第三區域中的部分圖案化為一電阻構件。
- 如請求項7之方法，其進一步包含在該第一閘電極上形成一記憶體元件，將一記憶胞形成於該第一區域中，將一周邊電路形成於該第二區域中。
- 如請求項10之方法，其中將一磁阻記憶體元件形成為該記憶體元件。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011194161A JP5555211B2 (ja) | 2011-09-06 | 2011-09-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201312749A TW201312749A (zh) | 2013-03-16 |
| TWI470804B true TWI470804B (zh) | 2015-01-21 |
Family
ID=47752452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101105148A TWI470804B (zh) | 2011-09-06 | 2012-02-16 | 半導體裝置及其製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8860104B2 (zh) |
| JP (1) | JP5555211B2 (zh) |
| KR (1) | KR101314351B1 (zh) |
| TW (1) | TWI470804B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013058688A (ja) * | 2011-09-09 | 2013-03-28 | Toshiba Corp | 半導体装置の製造方法 |
| US10790271B2 (en) * | 2018-04-17 | 2020-09-29 | International Business Machines Corporation | Perpendicular stacked field-effect transistor device |
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| CN101051637A (zh) * | 2006-04-06 | 2007-10-10 | 三星电子株式会社 | 半导体器件及其制造方法 |
| TW200816325A (en) * | 2006-09-29 | 2008-04-01 | Hynix Semiconductor Inc | Method for fabricating a semiconductor device with a FinFET |
| CN101771047A (zh) * | 2008-12-26 | 2010-07-07 | 海力士半导体有限公司 | 具有鞍鳍晶体管的半导体器件及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214413A (ja) * | 2002-12-27 | 2004-07-29 | Toshiba Corp | 半導体装置 |
| JP2003249579A (ja) * | 2003-02-10 | 2003-09-05 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP4050663B2 (ja) | 2003-06-23 | 2008-02-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2005277189A (ja) * | 2004-03-25 | 2005-10-06 | Renesas Technology Corp | 磁気記憶装置 |
| JP4552908B2 (ja) | 2006-07-26 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR100979359B1 (ko) * | 2008-05-30 | 2010-08-31 | 주식회사 하이닉스반도체 | 새들형 핀 트랜지스터를 포함한 반도체 장치의 제조 방법및 반도체 장치 |
| JP5025702B2 (ja) | 2009-09-18 | 2012-09-12 | 株式会社東芝 | 半導体記憶装置 |
| JP5542550B2 (ja) * | 2010-07-08 | 2014-07-09 | 株式会社東芝 | 抵抗変化メモリ |
-
2011
- 2011-09-06 JP JP2011194161A patent/JP5555211B2/ja not_active Expired - Fee Related
-
2012
- 2012-02-16 TW TW101105148A patent/TWI470804B/zh active
- 2012-03-01 US US13/409,319 patent/US8860104B2/en active Active
- 2012-03-02 KR KR1020120022025A patent/KR101314351B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101051637A (zh) * | 2006-04-06 | 2007-10-10 | 三星电子株式会社 | 半导体器件及其制造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20130026966A (ko) | 2013-03-14 |
| JP2013055297A (ja) | 2013-03-21 |
| TW201312749A (zh) | 2013-03-16 |
| JP5555211B2 (ja) | 2014-07-23 |
| US8860104B2 (en) | 2014-10-14 |
| KR101314351B1 (ko) | 2013-10-04 |
| US20130056810A1 (en) | 2013-03-07 |
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