KR20240002388A - 반도체 소자 - Google Patents

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KR20240002388A
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semiconductor
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김진범
김다혜
전경빈
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되어 상기 활성 영역으로부터 순차적으로 배치되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 복수의 채널층들의 상기 제1 방향을 따른 측면들을 덮는 제1 반도체층, 상기 제1 반도체층의 상부 영역 상에 배치되며, 하단이 상기 복수의 채널층들 중 최하부의 제1 채널층의 상면의 레벨보다 높은 레벨에 위치하며, 탄소를 포함하는 확산 방지층, 및 상기 확산 방지층 및 상기 제1 반도체층 상의 제2 반도체층을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되어 상기 활성 영역으로부터 순차적으로 배치되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 복수의 채널층들의 상기 제1 방향을 따른 측면들을 덮는 제1 반도체층, 상기 제1 반도체층의 상부 영역 상에 배치되며, 하단이 상기 복수의 채널층들 중 최하부의 제1 채널층의 상면의 레벨보다 높은 레벨에 위치하며, 탄소를 포함하는 확산 방지층, 및 상기 확산 방지층 및 상기 제1 반도체층 상의 제2 반도체층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 및 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역을 노출시키는 리세스 영역 상에 배치되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 리세스 영역의 내측면을 덮는 제1 반도체층, 상기 제1 반도체층의 상단들 상에 배치되며, 상기 제1 방향과 상기 기판의 상면에 수직한 제3 방향 사이의 방향으로 연장되는 확산 방지층들, 및 상기 확산 방지층들 및 상기 제1 반도체층 상의 제2 반도체층을 포함하고, 상기 확산 방지층은 상기 소스/드레인 영역 내에서 상기 제1 방향을 따라 서로 이격되어 배치될 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되어 배치되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 복수의 채널층들의 상기 제1 방향을 따른 측면들을 덮는 제1 반도체층, 상기 제1 반도체층 상의 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층의 사이에서 복수개로 배치되는 확산 방지층들을 포함할 수 있다.
소스/드레인 영역이 상부 영역에 배치되는 확산 방지층을 포함함으로써, 소스/드레인 영역으로부터 채널층들로의 도펀트 확산을 방지하여, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 부분 확대도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 8a 내지 도 8i는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 2는 도 1의 반도체 소자를 절단선 I-I' 및 ±-±'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 부분 확대도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는, 활성 영역(105)을 포함하는 기판(101), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함하는 채널 구조물들(140), 활성 영역(105)과 교차하여 연장되며 게이트 전극(165)을 각각 포함하는 게이트 구조물들(160), 채널 구조물들(140)과 접촉하는 소스/드레인 영역들(150), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110), 게이트 유전층들(162), 게이트 스페이서층들(164), 및 층간 절연층(190)을 더 포함할 수 있다.
반도체 소자(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물(140)의 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이, 및 채널 구조물(140) 상에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)은 상부에 배치되는 활성 영역(105)을 포함할 수 있다. 활성 영역(105)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 다만, 설명 방식에 따라, 활성 영역(105)을 기판(101)과 별도의 구성으로 설명하는 것도 가능할 것이다. 활성 영역(105)은 소자 분리층(110) 상으로 일부 돌출되어, 활성 영역(105)의 상면은 소자 분리층(110)의 상면보다 높은 레벨에 위치할 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양측에서는 활성 영역(105)이 일부 리세스되어 리세스 영역들이 형성되며, 상기 리세스 영역들에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예들에서, 활성 영역(105)은 불순물들을 포함하는 웰(well) 영역을 포함하거나 포함하지 않을 수 있다. 예를 들어, p형 트랜지스터(pFET)의 경우, 상기 웰 영역은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있으며, n형 트랜지스터(nFET)의 경우, 상기 웰 영역은 붕소(B), 갈륨(Ga), 또는 인듐(In)과 같은 p형 불순물들을 포함할 수 있다. 상기 웰 영역은, 예컨대, 활성 영역(105)의 상면으로부터 소정 깊이로 위치할 수 있다.
소자 분리층(110)은 기판(101) 내에서 활성 영역(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 활성 영역(105)의 상면을 노출시킬 수 있으며, 상부를 일부 노출시킬 수도 있다. 일부 실시예들에서, 소자 분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖도록 굴곡진 상면을 가질 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
게이트 구조물들(160)은 활성 영역(105) 및 채널 구조물들(140) 상에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 제2 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160)의 게이트 전극들(165)과 교차되는 활성 영역(105) 및/또는 채널 구조물들(140)에는 트랜지스터들의 기능상의 채널 영역이 형성될 수 있다. 게이트 구조물들(160) 각각은 게이트 전극(165), 게이트 전극(165)과 제1 내지 제4 채널층들(141, 142, 143, 144) 사이의 게이트 유전층들(162), 및 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164)을 포함할 수 있다. 예시적인 실시예들에서, 게이트 구조물들(160) 각각은, 게이트 전극(165)의 상면 상의 캡핑층을 더 포함할 수 있다. 또는, 게이트 구조물(160) 상의 층간 절연층(190)의 일부는 게이트 캡핑층으로 지칭될 수 있다.
게이트 유전층들(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층들(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층들(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층들(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층막으로 이루어질 수 있다.
게이트 전극(165)은 활성 영역(105) 상에서 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이를 채우며 채널 구조물(140) 상으로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층들(162)에 의해 제1 내지 제4 채널층들(141, 142, 143, 144)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
게이트 스페이서층들(164)은 채널 구조물(140) 상에서 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은, 실시예들에 따라, 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
채널 구조물들(140)은, 활성 영역(105)이 게이트 구조물들(160)과 교차하는 영역들에서, 활성 영역(105) 상에 배치될 수 있다. 채널 구조물들(140) 각각은 z 방향으로 서로 이격되어 배치되는 복수의 채널층들인 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있다. 제1 내지 제4 채널층들(141, 142, 143, 144)은 활성 영역(105)으로부터 순차적으로 배치될 수 있다. 채널 구조물들(140)은 소스/드레인 영역들(150)과 연결될 수 있다. 채널 구조물들(140)은 x 방향에서 게이트 구조물들(160)과 동일하거나 유사한 폭을 가질 수 있으며, y 방향에서 활성 영역(105)과 동일하거나 작은 폭을 가질 수 있다. y 방향을 따른 단면에서, 제1 내지 제4 채널층들(141, 142, 143, 144) 중 하부에 배치된 채널층은 상부에 배치된 채널층과 동일하거나 그보다 큰 폭을 가질 수 있다.
하나의 채널 구조물(140)을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 도 2에 도시된 것과 같이, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향을 따른 측면들이 외측으로 볼록한 형상을 갖고, 최상부의 제4 채널층(144)은 활성 영역(105)을 향하면서 폭이 감소하도록 경사진 측면들을 가질 수 있다. 채널 구조물(140)은 활성 영역(105)에 가까운 채널층일수록 x 방향에서의 폭이 증가하는 형상을 가질 수 있다. 제1 내지 제4 채널층들(141, 142, 143, 144) 중 적어도 하나는 x 방향에서 게이트 구조물들(160)의 아래에 측면들이 위치하도록, 감소된 폭을 가질 수도 있다. 다만, 실시예들에서, 제1 내지 제4 채널층들(141, 142, 143, 144)의 측면들의 형상 및 상대적인 폭은 다양하게 변경될 수 있으며, 도 2에 도시된 형태에 한정되지는 않는다. 예를 들어, 일부 실시예들에서, 제1 내지 제4 채널층들(141, 142, 143, 144)은 z 방향을 따라 수직하게 연장되는 측면을 가질 수도 있을 것이다.
채널 구조물들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널 구조물들(140)은 예를 들어, 활성 영역(105)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 채널 구조물들(140)은 소스/드레인 영역들(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다.
소스/드레인 영역들(150)은 게이트 구조물(160)의 양측에서 활성 영역(105)의 상부를 일부 리세스한 리세스 영역들에 배치될 수 있다. 소스/드레인 영역(150)은, 채널 구조물들(140)의 제1 내지 제4 채널층들(141, 142, 143, 144) 각각의 x 방향을 따른 측면들을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)의 상면들은 채널 구조물들(140) 상의 게이트 전극들(165)의 하면과 동일하거나 유사한 높이에 위치할 수 있으며, 상기 높이는 실시예들에서 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 반도체 물질, 예를 들어 실리콘(Si) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있으며, 불순물들을 더 포함할 수 있다. 소스/드레인 영역들(150) 각각은, 제1 반도체층(152), 제2 반도체층(156), 및 제1 반도체층(152)의 일부와 제2 반도체층(156)의 일부 사이에 개재되는 확산 방지층들(154)을 포함할 수 있다.
제1 반도체층(152)은 제1 내지 제4 채널층들(141, 142, 143, 144) 각각의 x 방향을 따른 측면들을 덮고, 채널 구조물들(140) 아래의 게이트 구조물들(160)의 x 방향을 따른 측면들을 덮을 수 있다. 제1 반도체층(152)은 소스/드레인 영역(150)이 배치되는 리세스 영역의 내측면 및 바닥면을 덮으며, 하나의 소스/드레인 영역(150) 내에서 하나의 층으로 연장될 수 있다. 제1 반도체층(152)은 채널 구조물들(140)의 아래에서 게이트 구조물들(160)을 향하여 볼록하게 돌출된 측면을 가질 수 있으며, 이에 따라, 측면에 굴곡을 가질 수 있다.
도 3에 도시된 것과 같이, 제1 반도체층(152)은 상기 리세스 영역의 바닥면에서의 두께(T1)보다 채널 구조물(140)의 측면들 상에서의 두께(T2a, T2b)가 작을 수 있다. 또한, 하부의 채널층, 예컨대 제2 채널층(142)의 측면 상에서의 하부 두께(T2a)보다 최상부의 채널층인 제4 채널층(144)의 측면 상에서의 상부 두께(T2b)가 작을 수 있다. 상부 두께(T2b)를 갖는 영역은 제1 반도체층(152)이 확산 방지층(154)과 접촉하는 영역이고, 상기 하부 두께(T2a)를 갖는 영역은 제1 반도체층(152)이 확산 방지층(154)과 접촉하지 않는 영역일 수 있다. 예를 들어, 상기 두께들(T2a, T2b) 각각은 약 1 nm 내지 20 nm의 범위일 수 있다.
제1 반도체층(152)은, 제조 시에, 게이트 구조물들(160)의 게이트 스페이서층들(164)로 인하여 제4 채널층(144)의 측면 상에서 상대적으로 얇은 두께로 성장될 수 있으며, 결정면을 따라 형성된 패시트(facet)를 갖도록 형성될 수 있다. 예를 들어, 기판(101) 또는 활성 영역(105)의 상면이 {100} 면인 경우, 제1 반도체층(152)은 상단 또는 상부에서 (100)면을 포함하는 {111} 패시트를 가질 수 있다.
확산 방지층들(154)은 제1 반도체층(152)의 상부 영역, 예컨대 상단을 포함하는 영역들에서, 제1 반도체층(152) 상에 배치될 수 있다. 확산 방지층들(154)은 하나의 소스/드레인 영역(150) 내에서 복수개, 예컨대 2개로 배치되며, x 방향을 따라 서로 이격되어 배치될 수 있다. 확산 방지층들(154)은 x 방향을 따른 소스/드레인 영역(150)의 중심을 기준으로 실질적으로 대칭인 형상으로 배치될 수 있다. 확산 방지층들(154)은 실리콘(Si) 및/또는 게르마늄(Ge)과 같은 반도체 물질 외에, 탄소(C)를 상대적으로 고농도로 포함하는 반도체층일 수 있다. 확산 방지층들(154)에서, 탄소(C)의 농도는 약 1×1018 /cm3 내지 약 5×1021 /cm3의 범위일 수 있다. 예를 들어, 탄소의 농도가 상기 범위보다 낮은 경우, 후술하는 도펀트들에 대한 확산 방지 기능이 충분하지 않을 수 있고, 상기 범위보다 높은 경우, 소스/드레인 영역(150)의 저항이 증가할 수 있다.
도 3에 도시된 것과 같이, 확산 방지층들(154) 각각은 제1 반도체층(152)의 상기 패시트 상에 배치되어 상기 패시트를 따라 연장될 수 있다. 예를 들어, 확산 방지층(154)은 {111} 결정면을 따라 연장될 수 있다. 확산 방지층(154)의 두께(T3)는 약 0.1 nm 내지 약 5.0 nm의 범위일 수 있다. 확산 방지층(154)은 x 방향과 소정 각도(θ)를 이루며, x 방향과 z 방향 사이의 각도로 경사를 가지며 연장될 수 있다. 상기 각도(θ)는 예컨대, 54.7 °일 수 있으나, 기판(101)의 결정면 종류에 따라 변경될 수 있다.
확산 방지층(154)의 상단(154T)은 제4 채널층(144)과 접촉할 수 있다. 다만, 일부 실시예들에서, 제4 채널층(144)의 측면 전체가 제1 반도체층(152)으로 덮일 수 있다. 이 경우, 확산 방지층(154)의 상단(154T)은 제4 채널층(144)에 인접하되 제1 반도체층(152)에 의해 제4 채널층(144)과 이격될 수 있다. 확산 방지층(154)의 하단(154B)은 적어도 하나의 채널층보다 높은 레벨에 위치할 수 있다. 구체적으로, 확산 방지층(154)의 하단(154B)은 제1 채널층(141)의 상면의 레벨보다 높은 레벨에 위치할 수 있다. 본 실시예에서, 확산 방지층(154)의 하단(154B)은 제2 채널층(142)의 상면의 레벨보다 높은 레벨에 위치하나, 이에 한정되지는 않는다. 또한, 확산 방지층(154)의 하단(154B)은 제4 채널층(144)의 하면의 레벨보다 낮은 레벨, 예컨대, 제3 채널층(143)의 하면과 상면 사이의 레벨에 위치하나, 이에 한정되지는 않는다.
확산 방지층(154)의 하단(154B)은 소스/드레인 영역(150)의 상면으로부터 제1 깊이(D1)에 위치할 수 있다. 본 실시예에서, 제1 깊이(D1)는 콘택 플러그(180)의 제2 깊이(D2)보다 클 수 있다. 제1 깊이(D1)는 예를 들어, 약 10 nm 내지 약 30 nm의 범위일 수 있다. 확산 방지층(154)의 연장 방향을 따른 길이는 약 15 nm 내지 약 35 nm의 범위일 수 있다. 확산 방지층(154)의 하단(154B)은 콘택 플러그(180)로부터 x 방향을 따라 제1 길이(L1)로 이격되고, 상단(154T)은 제1 길이(L1)보다 큰 제2 길이(L2)로 이격될 수 있다.
제2 반도체층(156)은 제1 반도체층(152) 및 확산 방지층들(154)을 덮고, 상기 리세스 영역을 채울 수 있다. 제2 반도체층(156)은 상면을 제외한 영역에서 제1 반도체층(152) 및 확산 방지층들(154)로 둘러싸일 수 있다. 제1 반도체층(152)의 사이에서 제2 반도체층(156)의 x 방향을 따른 폭 또는 두께(T4)는 제1 반도체층(152)의 채널 구조물(140)의 측면에서의 두께들(T2a, T2b)보다 클 수 있다. 상기 두께(T4)는 예를 들어, 약 10 nm 내지 100 nm의 범위일 수 있다.
제2 반도체층(156)은 제1 반도체층(152)과 동일한 물질을 포함할 수 있으나, 조성 및/또는 도핑 농도가 제1 반도체층(152)과 다를 수 있다. 반도체 소자(100)가 pFET인 경우, 소스/드레인 영역(150)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 제2 반도체층(156)의 게르마늄(Ge) 농도는 제1 반도체층(152)의 게르마늄(Ge) 농도보다 높을 수 있다. 예를 들어, 제1 반도체층(152)의 게르마늄(Ge) 농도는 약 1 at% 내지 약 15 at%의 범위이고, 제2 반도체층(156)의 게르마늄(Ge) 농도는 약 20 at% 내지 약 100 at%의 범위일 수 있다. 또한, 제2 반도체층(156)은 도펀트, 즉 불순물들의 도핑 농도가 제1 반도체층(152)보다 높을 수 있다. 반도체 소자(100)가 pFET인 경우, 상기 불순물들은 붕소(B), 갈륨(Ga), 및 인듐(In) 중 적어도 하나일 수 있으며, nFET인 경우, 상기 불순물들은 인(P), 비소(As), 및 안티모니(Sb) 중 적어도 하나일 수 있다. 예를 들어, 제1 반도체층(152)의 붕소(B) 농도는 약 1×1016 /cm3 내지 약 1×1020 /cm3의 범위의 범위이고, 제2 반도체층(156)의 붕소(B) 농도는 약 1×1019 /cm3 내지 약 2×1022 /cm3의 범위일 수 있다.
확산 방지층들(154)은 탄소(C)를 포함하므로, 상대적으로 불순물들의 농도가 높은 제2 반도체층(156)으로부터 도펀트들이 채널 구조물(140)로 확산되는 것을 방지할 수 있다. 예를 들어, 도펀트인 붕소(B)는 탄소는 소스/드레인 영역(150)을 이루는 반도체 물질에서 침입형 사이트(interstitial site)를 매개로 확산되는데, 확산 방지층들(154)의 탄소(C)는 침입형 사이트에 결합되어 이러한 확산을 방지할 수 있다. 이에 따라, 특히 제1 반도체층(152)이 상대적으로 얇은 두께를 갖는 채널 구조물(140)의 상부의 채널층들에서, 도펀트의 확산에 의해 발생하는 단채널(short channel) 현상을 방지할 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물(160)을 덮으며, 소자 분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 층간 절연층(190)은 복수의 절연층을 포함할 수 있다.
콘택 플러그들(180)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180)은 상부로부터 예를 들어, 채널 구조물(140)의 최상부의 제4 채널층(144)의 하면보다 아래로 연장될 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180)은 소스/드레인 영역들(150)의 제2 반도체층들(156)과 접촉할 수 있으며, 확산 방지층들(154)과는 이격되어 배치될 수 있다. 일부 실시예들에서, 콘택 플러그들(180)은 소스/드레인 영역들(150)을 리세스하지 않고, 소스/드레인 영역들(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
콘택 플러그들(180) 각각은 하면을 포함하는 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 콘택 플러그(180)의 측면들을 이루며 상기 금속 실리사이드층의 상면 상으로 연장되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 콘택 플러그들(180)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(180)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다.
게이트 전극(165) 상에도 콘택 플러그와 같은 배선 구조물이 더 배치될 수 있으며, 콘택 플러그들(180) 상에는 콘택 플러그들(180)과 연결되는 배선 구조물이 더 배치될 수 있다.
이하의 실시예들에 대한 설명에서, 도 1 내지 도 3을 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 4 내지 도 6은 도 1의 절단선 I-I'를 따라 절단한 단면을 각각 도시한다.
도 4를 참조하면, 반도체 소자(100a)에서, 소스/드레인 영역들(150a) 각각은, 제1 반도체층(152), 확산 방지층들(154), 및 제2 반도체층(156) 외에, 제3 반도체층(155)을 더 포함할 수 있다.
제3 반도체층(155)은 제1 반도체층(152) 및 확산 방지층들(154) 상에 배치될 수 있다. 제3 반도체층(155)은 확산 방지층들(154) 상의 영역을 포함하는 상부 영역에서의 두께(T5b)보다 하부 영역에서의 z 방향을 따른 두께(T5a)가 클 수 있다. 이에 따라, 제3 반도체층(155)은 주로 소스/드레인 영역(150a)의 하부에 배치될 수 있다.
제3 반도체층(155)은 제1 및 제2 반도체층들(152, 156)과 동일한 물질을 포함할 수 있으나, 조성 및/또는 도핑 농도가 제1 및 제2 반도체층들(152, 156)과 다를 수 있다. 예를 들어, 제3 반도체층(155)의 도핑 농도는 제1 반도체층(152)의 도핑 농도보다 높고 제2 반도체층(156)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제3 반도체층(155)의 게르마늄(Ge) 농도는 제1 반도체층(152)의 게르마늄(Ge) 농도보다 높고 제2 반도체층(156)의 게르마늄(Ge) 농도보다 낮을 수 있다.
이와 같이, 실시예들에서, 소스/드레인 영역들(150a)을 이루는 반도체층의 개수 및 배치 형태는 다양하게 변경될 수 있다.
도 5를 참조하면, 반도체 소자(100b)에서 콘택 플러그들(180)은 확산 방지층들(154)보다 깊게 소스/드레인 영역들(150) 내로 연장될 수 있다.
소스/드레인 영역들(150)의 상면들로부터 콘택 플러그들(180)의 하면들까지의 깊이(D2')는, 소스/드레인 영역들(150)의 상면들로부터 확산 방지층들(154)의 하단까지의 깊이(D1)보다 클 수 있다. 이 경우에도, 콘택 플러그들(180)은 제2 반도체층들(156)과 접촉되도록 배치될 수 있다. 이와 같이, 실시예들에서, 콘택 플러그들(180)의 깊이는 다양하게 변경될 수 있다.
도 6을 참조하면, 반도체 소자(100c)는, 제4 채널층들(144)의 아래에서 게이트 구조물들(160)의 x 방향을 따른 양측면들 상에 배치되는 내부 스페이서층들(130)을 더 포함할 수 있다.
내부 스페이서층들(130)은 z 방향을 따라 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이에서 게이트 전극들(165) 및 게이트 유전층들(162)과 나란하게 배치될 수 있다. 게이트 전극들(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극들(165)과 마주하는 측면이 게이트 전극들(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
일부 실시예들에서, 반도체 소자(100c)의 일부 소자들에서만 내부 스페이서층들(130)이 적용될 수도 있을 것이다. 예를 들어, nFET에서는 내부 스페이서층들(130)을 적용하고, pFET에서는 소스/드레인 영역들(150)의 실리콘 게르마늄(SiGe)의 결정성 향상을 위하여 내부 스페이서층(130)을 생략할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 7을 참조하면, 반도체 소자(100d)는 도 1 내지 도 3의 실시예에서와 달리, 채널 구조물들(140)을 포함하지 않을 수 있으며, 이에 따라 게이트 구조물들(160)의 배치가 상기 실시예에서와 다를 수 있다. 반도체 소자(100d)는 별도의 채널층을 포함하지 않는 FinFET들을 포함할 수 있다.
반도체 소자(100d)에서, 트랜지스터들의 채널 영역은 활성 구조물인 핀(fin) 구조의 활성 영역(105)에 한정되어 위치할 수 있다. 또한, 게이트 전극들(165) 내에는 별도의 채널층들이 개재되지 않을 수 있다. 이에 따라, 소스/드레인 영역들(150)에서, 제1 반도체층들(152)은 측면들에 게이트 구조물(160) 및 채널층들에 대응하는 굴곡을 갖지 않을 수 있다. 다만, 게이트 전극들(165) 및 소스/드레인 영역들(150)에 대한 그 외의 설명은, 도 1 내지 도 3의 실시예에서의 설명이 동일하게 적용될 수 있다. 이와 같은 반도체 소자(100d)는 다른 실시예들의 반도체 소자의 일 영역에 추가적으로 배치될 수도 있을 것이다.
도 8a 내지 도 8i는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 8a 내지 도 8i에서는 도 2의 반도체 소자를 제조하기 위한 제조 방법의 일 실시예를 설명한다.
도 8a를 참조하면, 기판(101) 상에 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 교대로 적층할 수 있다.
희생층들(120)은 후속 공정을 통해, 도 2와 같이, 제4 채널층(144) 아래의 게이트 유전층들(162) 및 게이트 전극들(165)로 교체되는 층일 수 있다. 희생층들(120)은 제1 내지 제4 채널층들(141, 142, 143, 144)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 내지 제4 채널층들(141, 142, 143, 144)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제4 채널층들(141, 142, 143, 144)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)은 상기 적층 구조물로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144) 각각은 약 1 nm 내지 약 20 nm의 범위의 두께를 가질 수 있다. 희생층들(120)과 교대로 적층되는 채널층들의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 8b를 참조하면, 희생층들(120), 제1 내지 제4 채널층들(141, 142, 143, 144), 및 기판(101)을 일부 제거하여 활성 영역(105)을 포함하는 활성 구조물을 형성하고, 소자 분리층(110)을 형성할 수 있다.
상기 활성 구조물은, 활성 영역(105), 희생층들(120), 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있다. 상기 활성 구조물은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, y 방향에서 인접하는 활성 구조물과 서로 이격되어 형성될 수 있다. 상기 활성 구조물의 y 방향을 따른 측면들은 서로 공면을 이루며, 일직선 상에 위치할 수 있다.
활성 영역(105), 희생층들(120), 및 제1 내지 제4 채널층들(141, 142, 143, 144) 각각의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 8c를 참조하면, 상기 활성 구조물 상에 희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(200) 각각은, 후속 공정을 통해 도 2와 같이, 채널 구조물(140) 상에서 게이트 유전층들(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(200)은 상기 활성 구조물과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(200)은 예를 들어, y 방향으로 연장될 수 있다. 희생 게이트 구조물들(200) 각각은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 205) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다.
제1 및 제2 희생 게이트층들(202, 205)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 205)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(200)의 양 측벽들 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 8d를 참조하면, 희생 게이트 구조물들(200)로부터 노출된 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 일부 제거하여 리세스 영역들(RC)을 형성하고, 희생층들(120)을 일부 제거할 수 있다.
희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120)의 일부 및 제1 내지 제4 채널층들(141, 142, 143, 144)의 일부를 제거하여 리세스 영역들(RC)을 형성할 수 있다. 이에 의해, 제1 내지 제4 채널층들(141, 142, 143, 144)은 x 방향을 따라 한정된 길이를 갖는 채널 구조물들(140)을 이룰 수 있다.
희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 구체적인 형상은 도 8d에 도시된 것에 한정되지 않는다.
도 8e를 참조하면, 리세스 영역들(RC)에 소스/드레인 영역들(150)(도 2 참조)의 제1 반도체층들(152)을 형성할 수 있다.
제1 반도체층들(152) 각각은 활성 영역(105) 및 채널 구조물들(140)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 제1 반도체층들(152)은 인-시추(in-situ) 도핑 또는 엑스-시추(ex-situ) 도핑에 의해 불순물들을 포함할 수 있다. 본 단계에서, 게이트 스페이서층들(164)에 의해, 최상부의 제4 채널층들(144)의 측면들 상에서 제1 반도체층들(152)의 성장이 제한적으로 수행될 수 있다. 이에 따라, 제4 채널층들(144)에 인접한 영역에서 제1 반도체층들(152)은 특정 결정면, 예컨대 {111}면을 따른 패시트를 갖는 영역들을 포함할 수 있다. 이와 같은 패시트가 형성되면 제1 반도체층들(152)의 성장이 저하되어 상기 패시트 영역에서 제1 반도체층들(152)의 두께가 상대적으로 얇게 형성될 수 있다.
도 6의 실시예는, 본 단계에서, 제1 반도체층들(152)의 형성 전에 내부 스페이서층들(130)을 형성함으로써 제조될 수 있다. 내부 스페이서층들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 채우고, 채널 구조물(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다.
도 8f를 참조하면, 제1 반도체층들(152)의 상부 영역들 상에 확산 방지층들(154)을 형성할 수 있다.
확산 방지층들(154)은 탄소 함유 가스, 예컨대 모노메틸 사일레인(monomethylsilane, CH3-SiH3)을 플로우함으로써, 제1 반도체층들(152)의 상기 패시트들 상에 선택적으로 형성할 수 있다. 상기 탄소 함유 가스는 예를 들어, 제1 반도체층(152) 및/또는 제2 반도체층(156)을 이루는 반도체 물질의 소스일 수도 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 모노메틸 사일레인을 이용하는 경우, 상기 모노메틸 사일레인은 단독으로 플로우되거나, 실리콘(Si) 및/또는 게르마늄(Ge) 소스 물질과 함께 플로우될 수 있다. 이 경우, 확산 방지층들(154)이 형성된 후, 상기 모노메틸 사일레인의 플로우는 중단되고 다른 반도체 소스 물질은 계속 플로우 되어 제2 반도체층(156)이 형성될 수 있다.
제1 반도체층들(152)의 상기 패시트들 상에서는 결정면의 특성으로 인하여 성장 속도가 상대적으로 느리므로, 실리콘(Si)이나 게르마늄(Ge)의 성장이 거의 일어나지 않거나 성장이 최소화될 수 있다. 이에 비하여 탄소(C)의 스택킹(stacking)은 용이하게 일어나므로, 탄소가 편석(segregation)되어 확산 방지층들(154)이 형성될 수 있다.
후속의 공정 중에, 확산 방지층들(154) 내의 탄소 중 일부는 인접한 제1 반도체층들(152) 및 채널 구조물들(140)로 확산될 수도 있을 것이다. 다만, 이 경우에도 확산 방지층들(154)에서의 탄소의 농도가 가장 높을 수 있다. 확산 방지층들(154)은 투과 전자 현미경(transmission electron microscopy, TEM)을 이용한 이미지 분석 및/또는 성분 분석에 의해 확인될 수 있다.
도 8g를 참조하면, 제1 반도체층들(152) 및 확산 방지층들(154) 상에 제2 반도체층들(156)을 형성하여, 소스/드레인 영역들(150)을 형성할 수 있다.
제2 반도체층들(156)은 확산 방지층들(154)을 덮고 리세스 영역들(RC)을 채우도록 형성될 수 있다. 제2 반도체층들(156)은 제1 반도체층들(152)보다 고농도의 도펀트들로 도핑될 수 있다.
소스/드레인 영역들(150)의 상부 영역들에서는 제1 반도체층들(152)의 두께가 상대적으로 얇을 수 있다. 따라서, 상기 상부 영역들에서 제2 반도체층들(156)의 도펀트들은 채널 구조물(140) 내로 쉽게 확산되어 단채널 효과에 의한 불량 등을 발생시킬 수 있다. 하지만, 실시예들에서는 상기 상부 영역들에 확산 방지층들(154)이 배치되므로, 이와 같은 도펀트들의 확산을 방지하거나 최소화할 수 있다.
도 8h를 참조하면, 층간 절연층(190)을 형성하고, 희생 게이트 구조물들(200) 및 희생층들(120)을 제거할 수 있다.
층간 절연층(190)은, 희생 게이트 구조물들(200) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행하여, 마스크 패턴층들(206)을 노출시킴으로써 형성될 수 있다.
희생 게이트 구조물들(200) 및 희생층들(120)은, 게이트 스페이서층들(164), 층간 절연층(190), 및 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(200)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 습식 식각 공정을 수행하여 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다.
도 8i를 참조하면, 게이트 구조물들(160)을 형성할 수 있다.
게이트 구조물들(160)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내표면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 이에 의해, 게이트 유전층들(162), 게이트 전극(165), 및 게이트 스페이서층들(164)을 각각 포함하는 게이트 구조물들(160)이 형성될 수 있다.
게이트 구조물(160)을 형성한 후, 게이트 구조물(160) 상에 층간 절연층(190)을 더 형성할 수 있다.
다음으로, 도 2를 함께 참조하면, 콘택 플러그들(180)을 형성할 수 있다.
층간 절연층(190)을 패터닝하여 소스/드레인 영역들(150)을 노출시키는 콘택 홀들을 형성할 수 있다. 다음으로, 상기 콘택 홀들 내에 도전성 물질을 채워 콘택 플러그들(180)을 형성할 수 있다.
구체적으로, 상기 콘택 홀들 내에 배리어층을 이루는 물질을 증착한 후, 실리사이드 공정을 수행하여 하단에 실리사이드층과 같은 금속-반도체 화합물층을 형성할 수 있다. 다음으로, 상기 콘택 홀들을 채우도록 도전성 물질을 증착하여, 콘택 플러그들(180)을 형성할 수 있다. 이에 의해, 도 1 내지 도 3의 반도체 소자(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형, 및 변경이 가능하고, 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자 분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
141, 142, 143, 144: 제1 내지 제4 채널층
150: 소스/드레인 영역 152: 제1 반도체층
154: 확산 방지층 156: 제2 반도체층
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서층 165: 게이트 전극
180: 콘택 플러그 190: 층간 절연층

Claims (10)

  1. 제1 방향으로 연장되는 활성 영역을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물;
    상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되어 상기 활성 영역으로부터 순차적으로 배치되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들; 및
    상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 복수의 채널층들의 상기 제1 방향을 따른 측면들을 덮는 제1 반도체층;
    상기 제1 반도체층의 상부 영역 상에 배치되며, 하단이 상기 복수의 채널층들 중 최하부의 제1 채널층의 상면의 레벨보다 높은 레벨에 위치하며, 탄소를 포함하는 확산 방지층; 및
    상기 확산 방지층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 확산 방지층은 상기 제1 반도체층의 상기 상부 영역에서 결정면을 따라 연장되는 반도체 소자.
  3. 제1 항에 있어서,
    상기 확산 방지층의 탄소(C) 농도는 1×1018 /cm3 내지 5×1021 /cm3의 범위인 반도체 소자.
  4. 제1 항에 있어서,
    상기 제2 반도체층의 불순물들의 농도는 상기 제1 반도체층의 불순물들의 도핑 농도보다 높은 반도체 소자.
  5. 제1 항에 있어서,
    상기 소스/드레인 영역의 상부를 리세스하며 상기 소스/드레인 영역과 연결되는 콘택 플러그를 더 포함하고,
    상기 제1 방향에서, 상기 확산 방지층의 상기 하단은 상기 콘택 플러그와 제1 거리로 이격되고, 상기 확산 방지층의 상단은 상기 콘택 플러그와 상기 제1 거리보다 큰 제2 거리로 이격되는 반도체 소자.
  6. 제1 방향으로 연장되는 활성 영역을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역을 노출시키는 리세스 영역 상에 배치되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 리세스 영역의 내측면을 덮는 제1 반도체층;
    상기 제1 반도체층의 상단들 상에 배치되며, 상기 제1 방향과 상기 기판의 상면에 수직한 제3 방향 사이의 방향으로 연장되는 확산 방지층들; 및
    상기 확산 방지층들 및 상기 제1 반도체층 상의 제2 반도체층을 포함하고,
    상기 확산 방지층은 상기 소스/드레인 영역 내에서 상기 제1 방향을 따라 서로 이격되어 배치되는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 반도체층은 상기 확산 방지층들과 접촉하는 영역에서 제1 두께를 갖고, 상기 확산 방지층들과 접촉하지 않는 영역에서 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 소자.
  8. 제6 항에 있어서,
    상기 확산 방지층들은 탄소(C)를 포함하고, 실리콘(Si) 및 게르마늄(Ge) 중 적어도 하나를 더 포함하는 반도체 소자.
  9. 제1 방향으로 연장되는 활성 영역을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물;
    상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되어 배치되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들; 및
    상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 복수의 채널층들의 상기 제1 방향을 따른 측면들을 덮는 제1 반도체층;
    상기 제1 반도체층 상의 제2 반도체층; 및
    상기 제1 반도체층의 일부와 상기 제2 반도체층의 일부 사이에서 복수개로 배치되는 확산 방지층들을 포함하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 확산 방지층들의 하단들은, 상기 복수의 채널층들 중 적어도 하나의 채널층보다 높은 레벨에 위치하는 반도체 소자.
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