KR20230174499A - 반도체 장치 - Google Patents

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KR20230174499A
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gate
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disposed
gate electrode
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김정익
신충환
이재문
임성동
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 게이트 전극을 포함하는 게이트 구조물; 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역; 상기 게이트 구조물의 적어도 일 측에서 상기 소스/드레인 영역과 연결되는 제1 콘택 구조물; 및 상기 게이트 전극 상에서 상기 게이트 전극과 연결되는 게이트 콘택 구조물을 포함하고, 상기 게이트 콘택 구조물은, 도전성 물질로 이루어진 제1 층; 상기 제1 층 상에 배치되고, 제1 불순물들을 포함하는 제2 층; 및 상기 제2 층 상에 배치되고, 상기 제1 불순물들과 다른 제2 불순물들을 포함하는 제3 층을 포함하고, 상기 제2 층은 상기 제1 층에 의해 상기 게이트 콘택 구조물의 측면 및 상기 게이트 구조물을 덮는 층간 절연층으로부터 이격될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 게이트 전극을 포함하는 게이트 구조물; 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역; 상기 게이트 구조물의 적어도 일 측에서 상기 소스/드레인 영역과 연결되는 제1 콘택 구조물; 및 상기 게이트 전극 상에서 상기 게이트 전극과 연결되는 게이트 콘택 구조물을 포함하고, 상기 게이트 콘택 구조물은, 도전성 물질로 이루어진 제1 층; 상기 제1 층 상에 배치되고, 제1 불순물들을 포함하는 제2 층; 및 상기 제2 층 상에 배치되고, 상기 제1 불순물들과 다른 제2 불순물들을 포함하는 제3 층을 포함하고, 상기 제2 층은 상기 제1 층에 의해 상기 게이트 콘택 구조물의 측면 및 상기 게이트 구조물을 덮는 층간 절연층으로부터 이격될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되며, 게이트 전극을 포함하는 게이트 구조물; 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역; 상기 게이트 구조물의 적어도 일 측에서 상기 소스/드레인 영역과 연결되는 제1 콘택 구조물 및 상기 게이트 전극 상에서 상기 게이트 전극과 연결되는 게이트 콘택 구조물을 포함하고, 상기 게이트 콘택 구조물은, 도전성 물질로 이루어진 제1 층; 제1 층 상에 배치되고, 제1 불순물들을 포함하는 제2 층; 및 제2 층 상에 배치되고, 상기 제1 불순물들과 다른 제2 불순물을 포함하는 제3 층을 포함하고, 상기 제1 층은 상기 제2 층의 아래에서 수직 방향의 제1 두께를 갖고, 상기 제1 층은 상기 제2 층의 측면 상에서 수평 방향의 제2 두께를 갖고, 상기 제1 두께는 상기 제2 두께보다 클 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되며, 게이트 전극을 포함하는 게이트 구조물; 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역; 및 상기 게이트 전극 상에서 상기 게이트 전극과 연결되는 게이트 콘택 구조물을 포함하고, 상기 게이트 콘택 구조물은, 도전성 물질로 이루어진 제1 층; 상기 제1 층 상에 배치되고, 보론(B) 또는 실리콘(Si) 중 어느 하나를 포함하는 제2 층; 및 상기 제2 층 상에 배치되고, 플루오린(F)을 포함하는 제3 층을 포함할 수 있다.
게이트 콘택 구조물의 핵생성층이 보론(B) 또는 실리콘(Si)을 포함하게 함으로써, 게이트 콘택 구조물의 저항을 낮출 수 있다. 이로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 3 및 도 4a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6a 내지 도 6k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2a는 각각 도 1의 반도체 장치를 절단선 I-I', II-II'을 따라서 절단한 단면들을 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도이다. 도 2b에서는 도 2a의 'A' 영역을 확대하여 도시한다.
설명의 편의를 위하여, 도 1에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역(150), 활성 영역(105)과 교차하여 연장되는 게이트 구조물(160), 소스/드레인 영역(150)에 연결되는 제1 콘택 구조물(180), 제1 콘택 구조물(180)과 연결되는 제2 콘택 구조물(190), 및 게이트 구조물(160)의 게이트 전극층(163)에 연결되는 게이트 콘택 구조물(200)을 포함할 수 있다. 반도체 장치(100)는, 소자분리층들(110) 및 층간 절연층들(191, 192)을 더 포함할 수 있다.
반도체 장치(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극층(163)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(100)는 채널 구조물(140), 소스/드레인 영역(150), 및 게이트 구조물(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 즉 MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다. 상기 트랜지스터는 예를 들어 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜 층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역(150)이 배치될 수 있다. 따라서, 도 2a에 도시된 것과 같이, 게이트 구조물(160)의 하부보다 소스/드레인 영역(150)에서 활성 영역(105)은 상대적으로 높은 높이를 가질 수 있다. 실시예들에 따라, 활성 영역(105)은 불순물들을 포함할 수 있고, 활성 영역들(105) 중 적어도 일부는 서로 다른 도전형의 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다. 활성 영역(105)은 y 방향에서 서로 이격되어 복수개로 배치될 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 복수의 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역(150)은 채널 구조물(140)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역(150)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(150)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역(150)은 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면을 따라 배치되는 에피택셜 층들을 포함할 수 있다. 소스/드레인 영역(150)은 복수의 에피택셜층들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 소스/드레인 영역(150)은 실리콘(Si) 및/또는 게르마늄(SiGe)을 포함하는 반도체층일 수 있다. 소스/드레인 영역(150)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역(150)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 소스/드레인 영역(150)은 y 방향을 따른 단면이 원형, 타원형, 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극층(163), 게이트 전극층(163)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 게이트 전극층(163)의 측면들 상의 스페이서층들(161), 및 게이트 전극층(163)의 상면 상의 게이트 캡핑층(164)을 포함할 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극층(163)의 사이 및 채널 구조물(140)과 게이트 전극층(163)의 사이에 배치될 수 있으며, 게이트 전극층(163)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극층(163)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극층(163)과 스페이서층들(161)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극층(163)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(163)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극층(163)은 도전성 물질을 포함할 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 전극층(163)은 2개 이상의 다중층으로 구성될 수도 있다. 스페이서층들(161)은 게이트 전극층(163)의 양 측면에 배치될 수 있다. 스페이서층들(161)은 소스/드레인 영역(150)과 게이트 전극층(163)을 절연시킬 수 있다. 스페이서층들(161)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 스페이서층들(161)은 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(164)은 게이트 전극층(163)의 상부에 배치될 수 있다. 게이트 캡핑층(164)은 게이트 전극층(163)의 상면을 따라 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 게이트 캡핑층(164)의 측면들은 스페이서층들(161)에 의해 둘러싸일 수 있다. 게이트 캡핑층(164)의 상면은 스페이서층들(161)의 상면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 게이트 캡핑층(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
반도체 장치(100)는 도시하지는 않았으나, 내부 스페이서층들을 더 포함할 수 있다. 내부 스페이서층들은 채널 구조물(140)의 사이에서 게이트 전극층(163)과 나란하게 배치될 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극층(163)은 내부 스페이서층들에 의해 소스/드레인 영역(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들은 측면이 게이트 전극층(163)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
내부 스페이서층들은 스페이서층들(161)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 내부 스페이서층들은 다른 실시예들에도 적용될 수 있다.
층간 절연층들(191, 192)은 소스/드레인 영역(150)을 덮도록 배치되는 제1 층간 절연층(191) 및 제1 층간 절연층(191) 상의 제2 층간 절연층(192)을 포함할 수 있다. 제1 층간 절연층(191)은 게이트 구조물(160)의 측면들 및 제1 콘택 구조물(180)의 측면을 덮도록 배치될 수 있다. 제2 층간 절연층(192)은 게이트 콘택 구조물(200)의 측면 및 제2 콘택 구조물(190)의 측면을 덮도록 배치될 수 있다. 층간 절연층들(191, 192)은, 예를 들어, 산화물, 질화물, 산질화물, 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
제1 콘택 구조물(180)은 게이트 구조물들(160)의 사이에서 제1 층간 절연층(191)을 수직 방향, 예를 들어 z 방향을 따라 관통할 수 있다. 제1 콘택 구조물(180)은 소스/드레인 영역(150)과 연결될 수 있다. 제1 콘택 구조물(180)은 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 제1 콘택 구조물(180)은 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 제1 콘택 구조물(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 제1 콘택 구조물(180)은 소스/드레인 영역(150)을 소정 깊이로 리세스하도록 배치될 수 있다. 제1 콘택 구조물들(180)은 하단에 위치하는 금속-반도체 화합물층(182), 측벽들을 따라 배치되는 제1 배리어층(184), 및 플러그 도전층(186)을 포함할 수 있다.
금속-반도체 화합물층(182)은 소스/드레인 영역(150)의 리세스 영역에 배치될 수 있다. 금속-반도체 화합물층(182)은 예를 들어, 금속 실리사이드(metal silicide), 금속 저마나이드(metal germanide), 또는 금속 실리사이드-저마나이드(metal silicide-germanide)를 포함할 수 있다. 금속-반도체 화합물층(182) 및 게이트 콘택 구조물(200)의 제1 층(202)은 서로 다른 물질로 이루어질 수 있다.
제1 배리어층(184)은 플러그 도전층(186)의 하면 및 측면들을 둘러쌀 수 있다. 제1 배리어층(184)은 금속-반도체 화합물층(182)과 직접 접할 수 있다. 제1 배리어층(184)은 콘택 홀의 내벽을 컨포멀하게 덮을 수 있다. 제1 배리어층(184)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다.
플러그 도전층(186)은 제1 배리어층(184)의 내측벽 사이 공간을 채우도록 배치될 수 있다. 플러그 도전층(186)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제2 콘택 구조물(190)은 제1 콘택 구조물(180) 상에 배치되어 제1 콘택 구조물(180)과 연결될 수 있다. 제2 콘택 구조물(190)은 제2 층간 절연층(192)을 수직 방향, 예를 들어 z 방향을 따라 관통할 수 있다. 제2 콘택 구조물(190)은 제2 배리어층(194) 및 제2 배리어층(194) 상의 비아 도전층(196)을 포함할 수 있다.
제2 배리어층(194)은 비아 도전층(196)의 하면 및 측면들을 둘러쌀 수 있다. 제2 배리어층(194)은 플러그 도전층(186)과 직접 접할 수 있다. 제2 배리어층(194)은 콘택 홀의 내벽을 컨포멀하게 덮을 수 있다. 제2 배리어층(194)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다.
비아 도전층(196)은 제2 배리어층(194)의 내측벽 사이 공간을 채우도록 배치될 수 있다. 비아 도전층(196)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 비아 도전층(196)의 상면은 게이트 콘택 구조물(200)의 상면과 공면을 이룰 수 있다.
게이트 콘택 구조물(200)은 게이트 캡핑층(164)을 수직 방향, 예를 들어 z 방향을 따라 관통하여 게이트 전극층(163)과 연결될 수 있다. 게이트 콘택 구조물(200)은 게이트 전극층(163) 상에서 제2 층간 절연층(192)을 관통하여 게이트 전극층(163)과 연결될 수 있다. 게이트 콘택 구조물(200)은 제1 층(202), 제1 층(202) 상에 배치되는 제2 층(204) 및 제2 층(204) 상에 배치되는 제3 층(206)을 포함할 수 있다. 게이트 콘택 구조물(200)은 제1 콘택 구조물(180)과 다른 금속 물질을 포함할 수 있다.
제1 층(202)은 게이트 전극층(163)의 상면을 덮고, 제2 콘택홀들(CH)(도 6h 및 도 6i 참조)의 내벽을 덮도록 배치될 수 있다. 제1 층(202)은 게이트 전극층(163)의 상면 및 제2 층(204)과 직접 접촉할 수 있다. 제1 층(202)은 물리 기상 증착(Physical Vapor Deposition, PVD) 공정을 통해 형성된 층일 수 있다. PVD 공정을 통해 형성된 제1 층(202)은 제2 층간 절연층(192)과의 접착력이 우수할 수 있다.
도 2b에 도시된 것과 같이, 제1 층(202)은 제2 층(204)의 하면 상에서 제1 두께(D2)를 갖고, 제2 층(204)의 측면 상에서 제1 두께(D2)보다 작은 제2 두께(D1)를 가질 수 있다. 제1 층(202)은 제2 층(204)의 측면의 상부에서 제3 두께를 갖고, 제2 층(204)의 측면의 하부에서 제3 두께보다 작은 제4 두께를 가질 수 있다. 예를 들어, PVD 공정으로 제1 층(202)을 형성하기 때문에, 제1 층(202)의 측면 하부에는 제1 층(202)의 측면 상부보다 얇게 형성될 수 있다. 즉, 제1 층(202)의 측면 두께는 제1 층(202)의 측면 상부에서 제1 층(202)의 측면 하부로 갈수록 감소할 수 있다. 게이트 콘택 구조물(200)의 제1 방향(x)에서의 폭(L1)은 게이트 전극층(163)의 제1 방향(x)에서의 폭(L2)과 동일하거나 그 보다 작을 수 있으나, 이에 한정되는 것은 아니다. 제2 층(204)의 측면 두께(D3)는 제3 층(206)의 제1 방향(x)을 따른 폭 보다 작을 수 있다.
제1 층(202)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 제1 층(202)은 상대적으로 고저항인 배리어 금속층(Ti/TiN)을 대체할 수 있어, 게이트 콘택 구조물(200)의 저항을 낮출 수 있다.
제2 층(204)은 제1 층(202)의 내벽 또는 내측면을 덮도록 배치될 수 있다. 제2 층(204)은 핵생성층(Nucleation layer)일 수 있다. 제2 층(204)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 형성할 수 있다. 제2 층(204)은 제1 불순물들을 포함할 수 있다. 예를 들어, 제1 불순물들은 보론(B) 및 실리콘(Si) 중 적어도 하나를 포함할 수 있다. 상기 제1 불순물들은 제2 층(204)의 형성 시 사용하는 반응 가스인 다이보레인(B2H6) 및/또는 실레인(SiH4)으로 인한 것일 수 있다. 제2 층(204)은 육불화텅스텐(WF6)을 이용하여 형성할 수 있으며, 이에 따라 제2 불순물들인 플루오린(F)을 더 포함할 수 있다. 제2 층(204)은 제1 층(202)에 의해 제2 층간 절연층(192) 및 게이트 전극층(163)으로부터 이격될 수 있다. 제2 층(204)은 제1 층(202)의 내측면을 따라 실질적으로 컨포멀하게 배치될 수 있다. 제2 층(204)의 두께(D3)는 약 1nm 내지 약 3nm일 수 있다. 본 명세서에서, 길이 등이 "실질적으로" 컨포멀하게 배치될 수 있다는 의미는 완전히 균일한 경우뿐만 아니라, 동일한 공정을 통하여 함께 형성됨에도 불구하고, 실제로는 공정 상의 오차 등에 의하여 미세하게 차이가 발생하는 경우를 포함하는 것을 의미하며, "실질적으로"의 표현이 생략되는 경우에도 동일한 의미로 해석될 수 있다.
제2 층(204)은 게이트 콘택 구조물(200)을 형성하는 과정에서 게이트 콘택 구조물(200)의 종횡비(Aspect Ratio, AR)가 3:1 이상일 때 발생하는 불량을 방지할 수 있다. 예를 들어, 게이트 콘택 구조물(200)의 종횡비(AR)가 5:1이고 제1 층(202)을 형성하는 PVD 공정이 진행되는 경우, 제1 층(202)의 측면 하부의 두께가 얇아지면서 후속하는 공정에서 게이트 콘택 구조물(200) 내부에 빈 공간(void)이 형성될 수 있다. 예를 들어, 게이트 콘택 구조물(200)의 제1 방향(x)을 따른 폭(L1)은 약 10nm 내지 약 15nm 범위이고, 게이트 콘택 구조물(200) 형성하는 공정 중에, 제1 층(202)이 형성되는 콘택 홀의 z 방향을 따른 깊이(도 6h의 제2 콘택홀(CH) 참조)는 약 50nm 내지 약 75nm 범위일 수 있다. 제2 층(204)은 제1 층(202)의 측면 하부의 두께를 보강하기 위해 형성되는 층이며, 이로 인해 게이트 콘택 구조물(200) 내부에 빈 공간(void)이 형성되는 것을 방지할 수 있다. 이로써, 게이트 콘택 구조물(200)의 저항이 낮아지게 되며, 전기적 특성이 향상된 반도체 장치를 제공할 수 있다.
제3 층(206)은 제2 층(204) 상에 배치될 수 있다. 제3 층(206)은 제2 층(204)의 내측벽 또는 내측면 사이 공간을 채우도록 배치될 수 있다. 제3 층(206)의 하면의 형상은 실질적으로 평탄할 수 있으나, 도 2b에 도시된 형상에 한정되는 것은 아니다. 제3 층(206)은 CVD 공정을 이용하여 형성할 수 있다. 제1 층(202)은 CVD 공정을 이용하여 형성된 제2 층(204) 및 제3 층(206)으로부터의 플루오린(F) 원소가 제2 층간 절연층(192)로 확산하는 것을 방지하는 배리어 역할을 할 수 있다. 제3 층(206)은 상기 제2 불순물들을 포함할 수 있다. 예를 들어, 제3 층(206)은 플루오린(F)을 포함할 수 있다. 제3 층(206)은 육불화텅스텐(WF6)을 이용하여 형성할 수 있으므로, 플루오린(F) 원소는 제3 층(206)을 형성하기 위한 텅스텐(W)의 전구체 물질로부터 잔존한 것일 수 있다. 한편, 제1 층(202)은 제3 층(206)과 달리 PVD 공정에 의해 형성되므로 플루오린(F)을 포함하지 않거나, 제2 층(204) 및 제3 층(206)의 플루오린(F)이 제1 층(202)으로 확산되어 제2 층(204) 및 제3 층(206)의 플루오린(F) 원소 농도 보다 작은 농도의 플루오린(F)을 포함할 수 있다.
제1 내지 제3 층들(202, 204, 206)은 서로 동일한 금속 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 층들(202, 204, 206)은 텅스텐(W)을 포함할 수 있으나, 이에 한정되지는 않는다.
도 3, 도 4a 및 도 5는 예시적인 실시예들에 따른 반도체 장치(100a, 100b, 100c)를 도시하는 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도이다. 도 4b에서는 도 4a의 'B' 영역을 확대하여 도시한다.
도 3 내지 도 5에서, 앞선 도 2a와 동일한 도면 번호는 대응되는 구성을 나타내며, 상술한 내용과 중복되는 설명은 생략한다.
도 3을 참조하면, 반도체 장치(100a)에서, 도 2a의 실시예와 달리, 제1 층(202)의 측면 구조가 도 2a의 실시예와 다를 수 있다. 예를 들어, 제1 층(202)의 측면의 두께는 제1 층(202)의 측면 최하부에서 상부로 갈수록 점진적으로 증가하다가 다시 상부에서 최상부로 갈수록 감소할 수 있다. 즉, 하부에서의 제3 측면 두께(T3)는 그보다 위에서의 제2 측면 두께(T2)보다 작을 수 있고, 상부에서의 제1 측면 두께(T1)는 제2 측면 두께(T2)보다 작을 수 있다.
게이트 콘택 구조물(200)의 제1 층(202)은 PVD 공정을 수행하여 형성한 층이고, 제2 층(204) 및 제3 층(206)은 선택적 증착 공정 및 CVD 공정 중 적어도 하나를 수행하여 형성한 층일 수 있다. 제1 층(202)은 PVD 공정을 수행하여 형성되므로, 제1 층(202)의 제3 측면 두께(T3)는 제1 측면 두께(T1) 및 제2 측면 두께(T2)에 비해 작을 수 있다. 반도체 장치(100a)에서는, 고저항의 배리어 금속층(Ti/TiN)을, 텅스텐(W)을 포함하는 제1 층(202)으로 대체될 수 있어, 게이트 콘택 구조물(200)의 저항을 낮출 수 있다.
도 4a 및 도 4b를 참조하면, 반도체 장치(100b)에서, 제2 층(204)의 측면 하부는 게이트 캡핑층(164) 및 제2 층간 절연층(192) 중 적어도 하나와 직접 접촉할 수 있다. 게이트 콘택 구조물(200)을 형성하는 과정에서 게이트 콘택 구조물(200)의 종횡비(AR)가 3:1 이상인 경우, 예를 들어 게이트 콘택 구조물(200)을 형성하는 과정에서 게이트 콘택 구조물(200)의 종횡비(AR)가 5:1일 때, 제2 콘택홀들(CH)의 측면 하부에 제1 층(202)이 형성되지 않는 영역이 있을 수 있다. 이에 의해 제1 층(202)은 측면과 하면이 분리될 수 있다. 즉, 제1 층(202)은 제2 콘택홀들(CH)의 내벽을 따라 이어지는 것이 아니라 제2 콘택홀들(CH)의 측면 하부는 제1 층(202)이 형성되지 않을 수 있다.
게이트 콘택 구조물(200)의 제1 층(202)은 PVD 공정을 수행하여 형성하고, 제2 층(204) 및 제3 층(206)은 선택적 증착 공정 및 CVD 공정 중 적어도 하나를 수행하여 형성할 수 있다. 고저항의 배리어 금속층(Ti/TiN)을 텅스텐(W)을 포함하는 제1 층(202)으로 대체될 수 있어, 게이트 콘택 구조물(200)의 저항을 낮출 수 있다.
도 5를 참조하면, 반도체 장치(100c)는 기판(101), 활성 영역(105), 소자분리층(110), 소스/드레인 영역(150), 게이트 구조물들(160), 제1 콘택 구조물(180), 제2 콘택 구조물(190), 게이트 콘택 구조물(200) 및 층간 절연층들(191, 192)을 포함할 수 있다. 반도체 장치(100c)는 활성 영역(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자를 포함할 수 있다. 상기 FinFET 소자는 서로 교차하는 활성 영역(105)과 게이트 구조물들(160)을 중심으로 배치되는 트랜지스터를 포함할 수 있다. 예를 들어, 상기 트랜지스터들은 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
소스/드레인 영역(150)은 게이트 구조물들(160)의 양측에서, 활성 영역(105)이 리세스된 리세스 영역들 상에 배치될 수 있다. 상기 리세스 영역은 게이트 구조물들(160)의 사이에서 x 방향을 따라 연장되며, x 방향을 따른 양단에 위치하는 내측벽들 및 내측벽들 사이의 바닥면을 가질 수 있다. 소스/드레인 영역(150)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(150)의 상면은, 도 5에 도시된 것과 같이, 게이트 구조물들(160)의 하면과 유사하거나 하면보다 높은 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역(150)과 게이트 구조물들(160)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 소스/드레인 영역(150)은 상면이 게이트 구조물들(160), 특히 게이트 전극층(163)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수 있으나, 이에 한정되지는 않는다.
도 6a 내지 도 6k는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6k는 도 1 내지 도 2a의 반도체 장치(100)를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2a에 대응하는 단면들을 도시한다.
도 6a를 참조하면, 기판(101) 상에 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(120)은 후속 공정을 통해 도 2과 같이 게이트 유전층(162) 및 게이트 전극층(163)으로 교체되는 층일 수 있다. 희생층들(120)은 복수의 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 복수의 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 복수의 채널층들(141, 142, 142)은 실리콘(Si)을 포함하고, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
희생층들(120) 및 복수의 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 복수의 채널층들(141, 142, 143) 각각은 약 1Å 내지 100nm의 범위의 두께를 가질 수 있다. 희생층(120)과 교대로 적층되는 복수의 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 6b를 참조하면, 희생층들(120) 및 복수의 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 6c를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물들(170) 및 스페이서층들(161)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 채널 구조물(140)의 상부에서 게이트 유전층(162) 및 게이트 전극층(163)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성 구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
스페이서층들(161)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 스페이서층들(161)은 희생 게이트 구조물들(170) 및 상기 활성 구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 스페이서층들(161)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 6d를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
희생 게이트 구조물들(170) 및 게이트 스페이서층들(161)을 마스크로 이용하여, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 제거할 수 있다. 잔존한 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거되어, 내측으로 오목한 측면들을 가질 수 있다. 잔존한 복수의 채널층들(141, 142, 143)은 x 방향을 따른 측면이 식각되어, 외측으로 볼록한 측면을 가질 수 있다. 다만, 희생층들(120) 및 복수의 채널층들(141, 142, 143)의 측면의 형상은 도시된 것에 한정되지 않는다. 희생층들(120) 및 복수의 채널층들(141, 142, 143)의 측면은 기판(101)의 상면에 수직한 방향으로 공면을 이루도록 형성될 수 있다.
도 6e를 참조하면, 에피택셜층을 리세스 영역(RC) 내에 형성함으로써, 소스/드레인 영역(150)을 형성할 수 있다.
소스/드레인 영역(150)은 적절한 에피택셜 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 소스/드레인 영역(150)은 에피택셜 성장에 의해 형성될 수 있으며, 리세스 영역(RC) 내에서 복수의 채널층들(141, 142, 143) 및 희생층들(120)과 접촉하도록 연장될 수 있다. 소스/드레인 영역(150)이 복수의 채널층들(141, 142, 143) 및 희생층들(120)과 접촉하는 면은 굴곡진(wavy) 형상을 가질 수 있다. 소스/드레인 영역(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있다.
도 6f를 참조하면, 제1 층간 절연층(191)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거하고 게이트 구조물(160)을 형성할 수 있다.
제1 층간 절연층(191)은 희생 게이트 구조물들(170) 및 소스/드레인 영역(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(170)은 스페이서층들(161), 제1 층간 절연층(191), 및 복수의 채널층들(141, 142, 143)에 대하여 선택적으로 제거될 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 복수의 채널층들(141, 142, 143)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다.
희생 게이트 구조물들(170)이 제거되어 스페이서층들(161)의 사이에서 활성 영역(105)이 일부 노출될 수 있다.
희생 게이트 구조물들(170)이 제거된 영역에, 게이트 유전층(162), 게이트 전극층(163), 게이트 캡핑층(164)을 형성하여, 게이트 구조물(160)을 형성할 수 있다. 게이트 유전층(162)은 활성 영역(105)의 상면 및 측면들과 스페이서층들(161)의 내벽들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극층(163)의 상부를 소정 깊이로 일부 제거한 후, 게이트 캡핑층(164)을 형성할 수 있다.
도 6g을 참조하면, 제1 콘택 구조물(180)을 형성할 수 있다.
먼저, 제1 층간 절연층(191)을 패터닝하여 소스/드레인 영역(150)을 노출시키는 제1 콘택 홀들을 형성할 수 있다. 제1 콘택 홀들의 하면은 소스/드레인 영역(150) 내로 리세스될 수 있다.
다음으로, 제1 배리어층(184)을 이루는 물질을 증착한 후, 실리사이드 공정과 같은 공정을 수행하여, 제1 콘택 홀들의 바닥면들에 금속-반도체 화합물층(182)을 형성할 수 있다.
다음으로, 제1 콘택 홀들을 채우도록 도전성 물질을 증착하여, 플러그 도전층(186)을 형성할 수 있다. 본 단계에 의해, 금속-반도체 화합물층(182), 제1 배리어층(184), 및 플러그 도전층(186)을 포함하는 제1 콘택 구조물(180)이 형성될 수 있다. 금속-반도체 화합물층(182)의 하단은 복수의 채널층들(141, 142, 143)의 상단보다 낮은 레벨에 위치할 수 있다. 다만, 제1 콘택 구조물(180)의 형상 및 배치는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예시적인 실시예에서, 제1 배리어층(184)은 텅스텐(W) PVD 공정을 수행하여 형성하고, 플러그 도전층(186)은 CVD 공정을 수행하여 형성할 수 있다.
도 6h을 참조하면, 제2 층간 절연층(192) 및 제2 콘택홀들(CH)을 형성할 수 있다.
먼저, 제2 층간 절연층(192)은 제1 층간 절연층(191), 제1 콘택 구조물(180) 및 게이트 구조물을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
다음으로, 제2 층간 절연층(192) 및 게이트 캡핑층(164)을 관통하고, 게이트 전극층(163)을 노출시키는 제2 콘택홀들(CH)을 형성할 수 있다. 제2 콘택홀들(CH)의 하면은 게이트 전극층(163) 내로 일부 리세스될 수 있다. 제2 콘택홀들(CH)의 하면의 제1 방향(x)에 따른 폭은 게이트 전극층(163)의 제1 방향(x)에 따른 폭보다 작을 수 있으나, 이에 한정되는 것은 아니다.
도 6i를 참조하면, 제2 콘택홀들(CH) 상의 제1 층(202)을 형성할 수 있다.
제1 층(202)은 제2 콘택홀들(CH)의 내측벽을 따라 형성될 수 있다. 제1 층(202)은 PVD 공정을 통해 형성되므로, 게이트 콘택 구조물(200)을 형성하는 과정에서 게이트 콘택 구조물(200)의 종횡비(AR)가 3:1 이상인 경우, 예를 들어 게이트 콘택 구조물(200)을 형성하는 과정에서 게이트 콘택 구조물(200)의 종횡비(AR)가 5:1 일 때, 제1 층(202)은 제2 콘택홀들(CH) 측면 하부에 상대적으로 얇게 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 6j를 참조하면, 제1 층(202) 상의 제2 층(204)을 형성할 수 있다. 제2 층(204)은 제3 층(206)의 형성을 위한 핵생성층(Nucleation layer)일 수 있다. 예를 들어, 제2 층(204)은 온도가 약 300℃ 내지 약 400℃인 범위를 만족하며, 압력이 약 3 Torr 내지 약 7 Torr 범위에서 형성될 수 있다. 일 실시예에 따르면, CVD 공정을 통해, 육불화텅스텐(WF6)을 다이보레인(B2H6) 및 실레인(SiH4) 중 적어도 하나와 반응시켜 제2 층(204)을 형성할 수 있다. 제2 층(204)은 제1 불순물들을 포함할 수 있다. 예를 들어, 제1 불순물들은 보론(B) 및 실리콘(Si) 중 적어도 하나를 포함할 수 있다. 상기 제1 불순물들은 제2 층(204)의 형성 시 사용하는 반응 가스인 다이보레인(B2H6) 및/또는 실레인(SiH4)으로 인한 것일 수 있다. 제2 층(204)은 제1 층(202) 내벽을 따라 컨포멀 하게 형성될 수 있다. 제2 층(204)은 제1 층(202)이 제2 콘택홀들(CH) 측면 하부에 얇게 형성되어 이를 보강하기 위한 역할을 할 수 있다. 제2 층(204)은 형성 물질이 상이하여, 제1 층(202) 및 제3 층(206)과 성분이 다르므로 TEM-EDX(Transmission Electron Microscopy Energy-Dispersive X-ray spectroscopy) 등의 분석을 통해 실질적으로 구분하거나, EDS(Energy Dispersive Spectrometer)분석 또는 EELS(Electron energy loss spectroscopy)분석을 통해 구분할 수 있다.
도 6k를 참조하면, 제2 층(204) 상에 제3 층(206)을 형성할 수 있다. 제3 층(206)은 제2 층(204)의 내측벽 사이 공간을 채우도록 배치될 수 있다. 제3 층(206)은 CVD 공정을 이용하여 형성할 수 있다. 이 때, 제2 층(204)을 형성하는 조건에서 압력만 변경하여 제3 층(206)을 형성할 수 있다. 예를 들어, 제3 층(206)은 약 50 Torr 내지 약 300 Torr 범위에서 형성할 수 있다. 일 실시예에 따르면, CVD 공정을 통해, 육불화텅스텐(WF6)을 수소(H2)와 반응시켜 제3 층(206)을 형성할 수 있다. 제3 층(206)은 제2 층(204)과 전구체 물질이 플루오린(F)을 포함한 물질로 동일하더라도 반응 가스는 제2 층(204)을 형성할 때 이용하는 가스와 다를 수 있다. 일 실시예에 따르면, CVD 공정을 이용하여 형성하는 경우, 제2 층(204)은 플루오린(F) 원소의 확산을 방지하는 배리어 역할을 할 수 있다.
도 2a를 함께 참조하면, 제2 층간 절연층(192)을 관통하는 제2 콘택 구조물(190)을 형성할 수 있다.
먼저, 게이트 콘택 구조물(200) 및 제2 층간 절연층(192)을 평탄화 하는 평탄화 공정을 수행할 수 있다. 다음으로, 제2 층간 절연층(192)을 패터닝하여 제3 콘택홀을 형성하고, 제3 콘택홀 내에 제2 배리어층(194) 및 비아 도전층(196)을 형성할 수 있다. 이로써, 제2 콘택 구조물(190)을 형성할 수 있다. 게이트 콘택 구조물(200)의 최하부면은 제2 콘택 구조물(190)의 최하부면보다 낮은 레벨에 위치할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 101: 기판
105: 활성 영역 110: 소자분리층
120: 희생층 140: 채널 구조물
141, 142, 143: 채널층 150: 소스/드레인 영역
160: 게이트 구조물 161: 스페이서층
162: 게이트 유전층 163: 게이트 전극
164: 게이트 캡핑층 170: 희생 게이트 구조물
180: 제1 콘택 구조물 182: 금속-반도체 화합물층
190: 제2 콘택 구조물 191: 제1 층간 절연층
192: 제2 층간 절연층 200: 게이트 콘택 구조물

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 게이트 전극을 포함하는 게이트 구조물;
    상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역;
    상기 게이트 구조물의 적어도 일 측에서 상기 소스/드레인 영역과 연결되는 제1 콘택 구조물; 및
    상기 게이트 전극 상에서 상기 게이트 전극과 연결되는 게이트 콘택 구조물을 포함하고,
    상기 게이트 콘택 구조물은,
    도전성 물질로 이루어진 제1 층;
    상기 제1 층 상에 배치되고, 제1 불순물들을 포함하는 제2 층; 및
    상기 제2 층 상에 배치되고, 상기 제1 불순물들과 다른 제2 불순물들을 포함하는 제3 층을 포함하고,
    상기 제2 층은 상기 제1 층에 의해 상기 게이트 콘택 구조물의 측면 및 상기 게이트 구조물을 덮는 층간 절연층으로부터 이격되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 불순물들은 보론(B) 및 실리콘(Si) 중 적어도 하나를 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 층은 상기 제1 층의 내측면을 따라 컨포멀하게 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 층의 두께는 1nm 내지 3nm 인 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 내지 제3 층들은 서로 동일한 금속 물질을 포함하는 반도체 장치.
  6. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되며, 게이트 전극을 포함하는 게이트 구조물;
    상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역;
    상기 게이트 구조물의 적어도 일 측에서 상기 소스/드레인 영역과 연결되는 제1 콘택 구조물 및
    상기 게이트 전극 상에서 상기 게이트 전극과 연결되는 게이트 콘택 구조물을 포함하고,
    상기 게이트 콘택 구조물은,
    도전성 물질로 이루어진 제1 층;
    제1 층 상에 배치되고, 제1 불순물들을 포함하는 제2 층; 및
    제2 층 상에 배치되고, 상기 제1 불순물들과 다른 제2 불순물을 포함하는 제3 층을 포함하고,
    상기 제1 층은 상기 제2 층의 아래에서 수직 방향의 제1 두께를 갖고,
    상기 제1 층은 상기 제2 층의 측면 상에서 수평 방향의 제2 두께를 갖고,
    상기 제1 두께는 상기 제2 두께보다 큰 반도체 장치.
  7. 제6 항에 있어서,
    상기 제2 두께는 상기 제1 층의 측면 하부로 갈수록 감소하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제1 콘택 구조물은, 상기 소스/드레인 영역의 리세스 영역에 배치되는 금속-반도체 화합물층, 상기 금속-반도체 화합물층 상의 제1 플러그 도전층 및, 상기 제1 플러그 도전층의 하면 및 측면들을 덮는 제1 배리어층을 포함하고,
    상기 금속-반도체 화합물층 및 상기 제1 층은 서로 다른 물질로 이루어진 반도체 장치.
  9. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되며, 게이트 전극을 포함하는 게이트 구조물;
    상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역; 및
    상기 게이트 전극 상에서 상기 게이트 전극과 연결되는 게이트 콘택 구조물을 포함하고,
    상기 게이트 콘택 구조물은,
    도전성 물질로 이루어진 제1 층;
    상기 제1 층 상에 배치되고, 보론(B) 또는 실리콘(Si) 중 어느 하나를 포함하는 제2 층; 및
    상기 제2 층 상에 배치되고, 플루오린(F)을 포함하는 제3 층을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 층은 상기 제1 층의 내측면을 따라 1nm 내지 3nm 인 범위의 두께를 갖는 반도체 장치.
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