CN117276341A - 半导体器件 - Google Patents

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gate
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thickness
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金桢益
申忠桓
李在纹
任星东
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本发明提供一种半导体器件，该半导体器件包括：基板；有源区，在基板上在第一方向上延伸；栅极结构，在基板上在第二方向上延伸并包括栅电极；源极/漏极区，提供在有源区上在栅极结构的至少一侧；层间绝缘层，覆盖栅极结构；第一接触结构，在栅极结构的至少一侧连接到源极/漏极区；以及栅极接触结构，至少部分地穿过层间绝缘层并连接到栅电极，其中栅极接触结构包括：第一层，包括导电材料；第二层，提供在第一层上，通过第一层与层间绝缘层间隔开，并包括第一杂质；以及第三层，提供在第二层上并包括第二杂质。

Description

半导体器件
技术领域
本公开涉及半导体器件。
背景技术
随着对半导体器件的高性能、高速度和/或多功能性的需求增加，半导体器件的集成度提高。在制造具有与半导体器件高集成的趋势相对应的精细图案的半导体器件时，可以实现具有精细宽度或精细分隔距离的图案。此外，为了克服由于平面金属氧化物半导体FET(MOSFET)的尺寸减小引起的对工作特性的限制，正在努力开发包括具有三维(3D)沟道结构的FinFET的半导体器件。
发明内容
示例实施方式提供一种具有改善的电特性的半导体器件。
根据示例实施方式的一方面，一种半导体器件包括：基板；有源区，在基板上在第一方向上延伸；栅极结构，在基板上在第二方向上延伸并与有源区交叉，该栅极结构包括栅电极；源极/漏极区，提供在有源区上在栅极结构的至少一侧；层间绝缘层，覆盖栅极结构；第一接触结构，在栅极结构的至少一侧连接到源极/漏极区；以及栅极接触结构，至少部分地穿过层间绝缘层并且连接到栅电极，其中栅极接触结构包括：第一层，包括导电材料；第二层，提供在第一层上并包括第一杂质；以及第三层，提供在第二层上并包括不同于第一杂质的第二杂质，第二层通过第一层与层间绝缘层间隔开。
根据示例实施方式的一方面，一种半导体器件包括：基板；有源区，在基板上在第一方向上延伸；多个沟道层，提供在有源区上并在垂直于基板的上表面的垂直方向上彼此间隔开；栅极结构，在基板上在第二方向上延伸，与有源区和所述多个沟道层交叉，并围绕所述多个沟道层中的每个，该栅极结构包括栅电极；源极/漏极区，提供在有源区上在栅极结构的至少一侧；第一接触结构，在栅极结构的至少一侧连接到源极/漏极区；以及栅极接触结构，提供在栅电极上并且连接到栅电极，其中栅极接触结构包括：第一层，由导电材料形成；第二层，提供在第一层上并包括第一杂质；以及第三层，提供在第二层上并包括不同于第一杂质的第二杂质，其中第一层在第二层下方在垂直方向上具有第一厚度，第一层在第二层的侧表面上在水平方向上具有第二厚度，第一厚度大于第二厚度。
根据示例实施方式的一方面，一种半导体器件包括：基板；有源区，在基板上在第一方向上延伸；多个沟道层，提供在有源区上并在垂直于基板的上表面的垂直方向上彼此间隔开；栅极结构，在基板上在第二方向上延伸，与有源区和所述多个沟道层交叉，并围绕所述多个沟道层中的每个，该栅极结构包括栅电极；源极/漏极区，提供在有源区上在栅极结构的至少一侧；以及栅极接触结构，提供在栅电极上并且连接到栅电极，其中栅极接触结构包括：第一层，包括导电材料；第二层，提供在第一层上并包括硼(B)或硅(Si)中的至少一种；以及第三层，提供在第二层上并包括氟(F)。
附图说明
从以下结合附图对示例实施方式的描述，以上和其它的方面和特征将更加明显，附图中：
图1是示出根据示例实施方式的半导体器件的平面图。
图2A是示出根据示例实施方式的半导体器件的剖视图。
图2B是示出根据示例实施方式的半导体器件的一部分的局部放大图。
图3和图4A是示出根据示例实施方式的半导体器件的剖视图。
图4B是示出根据示例实施方式的半导体器件的一区域的局部放大图。
图5是示出根据示例实施方式的半导体器件的剖视图。
图6A至图6K是示出根据示例实施方式的制造半导体器件的方法中的工艺顺序的剖视图。
具体实施方式
在下文将参照附图描述示例实施方式，附图中显示了示例实施方式。这里描述的实施方式被提供作为示例，因此，本公开不限于此，并可以以各种其它形式实现。在以下描述中提供的每个示例实施方式不排除与也在这里提供或没有在这里提供但与本公开一致的另一示例或另一示例实施方式的一个或更多个特征相关联。将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在该另一元件或层上、直接连接到或直接联接到该另一元件或层，或者可以存在居间的元件或层。相比之下，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间的元件或层。当在一列元素之后时，诸如“……中的至少一个”的表述修饰整列元素，而不修饰该列表中的个别元素。例如，表述“a、b和c中的至少一个”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。
图1是示出根据示例实施方式的半导体器件的平面图。
图2A是示出根据示例实施方式的半导体器件的剖视图。图2A示出分别沿着线I-I'和II-II'截取的图1的半导体器件的剖面。
图2B是示出根据示例实施方式的半导体器件的一部分的局部放大图。图2B示出图2A的部分‘A’的放大图。
为便于描述，在图1中仅示出半导体器件的主要部件。
参照图1至图2B，半导体器件100可以包括：基板101；在基板101上的有源区105；沟道结构140，包括在有源区105上设置为彼此垂直且彼此间隔开的多个沟道层141、142和143；源极/漏极区150，接触多个沟道层141、142和143；栅极结构160，延伸以与有源区105相交；第一接触结构180，连接到源极/漏极区150；第二接触结构190，连接到第一接触结构180；以及栅极接触结构200，连接到栅极结构160的栅电极层163。半导体器件100可以进一步包括器件隔离层110以及层间绝缘层191和192。
在半导体器件100中，有源区105可以具有鳍结构，栅电极层163可以设置在有源区105和沟道结构140之间、在沟道结构140的沟道层141、142和143之间以及在沟道结构140上。因此，半导体器件100可以包括由沟道结构140、源极/漏极区150和栅极结构160形成的全环绕栅极型场效应晶体管，例如多桥沟道FET(MBCFETTM)。晶体管可以是例如NMOS晶体管或PMOS晶体管。
基板101可以具有在X方向和Y方向上延伸的上表面。基板101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。基板101可以被提供为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
器件隔离层110可以在基板101上限定有源区105。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。在一些实施方式中，器件隔离层110可以进一步包括具有台阶差并在基板101的下部中更深地延伸的区域。器件隔离层110可以部分地暴露有源区105的上部。在一些实施方式中，器件隔离层110可以具有弯曲上表面，该弯曲上表面具有朝向栅电极层163的较高水平。器件隔离层110可以由绝缘材料形成。器件隔离层110可以是例如氧化物、氮化物或其组合。
有源区105可以在基板101中由器件隔离层110限定，并可以设置为在第一方向(例如X方向)上延伸。有源区105可以具有从基板101突出的结构。有源区105的上端可以设置为从器件隔离层110的上表面突出到预定高度。有源区105可以形成为基板101的一部分，或者可以包括从基板101生长的外延层。在栅极结构160的两侧，在基板101上的有源区105可以部分地凹陷，并且源极/漏极区150可以设置在有源区105的凹陷部分上。因此，如图2A所示，有源区105在栅极结构160下方可以具有比在源极/漏极区150下方相对更高的高度。在一些实施方式中，有源区105可以包括杂质，并且有源区105中的至少一些可以包括不同导电类型的杂质，但是本公开的实施方式不限于此。有源区105可以设置为在Y方向上彼此间隔开的多个有源区105。
沟道结构140可以包括第一至第三沟道层141、142和143，其在有源区105上形成为在垂直于有源区105的上表面的方向上(例如，在Z方向上)彼此间隔开的两个或更多个沟道层。第一至第三沟道层141、142和143可以与有源区105的上表面间隔开，同时连接到源极/漏极区150。第一至第三沟道层141、142和143可以在Y方向上具有与有源区105相同或相似的宽度，并可以在X方向上具有与栅极结构160相同或相似的宽度。在一些实施方式中，第一至第三沟道层141、142和143可以具有减小的宽度，使得其侧表面在X方向上位于栅极结构160下方。
第一至第三沟道层141、142和143可以由半导体材料形成，并可以包括例如硅(Si)、硅锗(SiGe)或锗(Ge)中的至少一种。第一至第三沟道层141、142和143可以由例如与基板101的材料相同的材料形成。构成一个沟道结构140的多个沟道层141、142和143的数量和形状可以在实施方式中不同地改变。例如，在一些实施方式中，沟道结构140可以进一步包括设置在有源区105的上表面上的沟道层。
源极/漏极区150可以在沟道结构140的两侧设置在有源区105上。源极/漏极区150可以用作晶体管的源极区或漏极区。源极/漏极区150可以通过使有源区105的上部部分地凹陷来设置，但是在实施方式中，凹陷的存在或不存在以及凹陷的深度可以不同地改变。源极/漏极区150可以包括沿着沟道结构140的第一至第三沟道层141、142和143中的每个的侧表面设置的外延层。源极/漏极区150可以包括多个外延层，但是本公开的实施方式不限于此。源极/漏极区150可以是包括硅(Si)和/或硅锗(SiGe)的半导体层。源极/漏极区150可以包括不同类型和/或浓度的杂质。例如，源极/漏极区150可以包括N型掺杂的硅(Si)和/或P型掺杂的硅锗(SiGe)。在示例实施方式中，源极/漏极区150可以包括多个区域，该多个区域包括不同浓度的元素和/或掺杂元素。源极/漏极区150可以在沿Y方向的剖面中具有圆形、椭圆形、五边形、六边形或与其类似的形状。在实施方式中，源极/漏极区150可以具有各种形状，例如多边形、圆形或矩形中的任何一种。
栅极结构160可以设置在有源区105和沟道结构140上以与有源区105和沟道结构140交叉，在一个方向(例如Y方向)上延伸。晶体管的沟道区可以形成在与栅极结构160交叉的有源区105和沟道结构140中。栅极结构160可以包括栅电极层163、在栅电极层163与多个沟道层141、142和143之间的栅极电介质层162、在栅电极层163的侧表面上的间隔物层161以及在栅电极层163的上表面上的栅极覆盖层164。
栅极电介质层162可以设置在有源区105和栅电极层163之间以及在沟道结构140和栅电极层163之间，并可以布置为覆盖栅电极层163的表面的至少一部分。例如，栅极电介质层162可以设置为围绕栅电极层163的除了最上表面之外的所有表面。栅极电介质层162可以在栅电极层163和间隔物层161之间延伸，但是本公开的实施方式不限于此。栅极电介质层162可以包括氧化物、氮化物或高κ材料。高κ材料可以指具有比硅氧化物(SiO2)的介电常数高的介电常数的电介质材料。高介电常数材料可以是例如铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)或镨氧化物(Pr2O3)中的任一种。
栅电极层163可以设置在有源区105上以填充在多个沟道层141、142和143之间的空间并延伸到沟道结构140的上部。栅电极层163可以通过栅极电介质层162与多个沟道层141、142和143间隔开。栅电极层163可以包括导电材料。例如，导电材料可以包括金属氮化物(诸如钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN))和/或金属材料(诸如铝(Al)、钨(W)、钼(Mo)等)或者半导体材料(诸如掺杂的多晶硅)。
栅电极层163可以由两个或更多的多层形成。间隔物层161可以设置在栅电极层163的两个侧表面上。间隔物层161可以使源极/漏极区150和栅电极层163绝缘。根据实施方式，间隔物层161可以具有多层结构。间隔物层161可以包括氧化物、氮化物、氮氧化物或低κ电介质中的至少一种。
栅极覆盖层164可以设置在栅电极层163上。栅极覆盖层164可以设置为沿着栅电极层163的上表面在第二方向(例如Y方向)上延伸。栅极覆盖层164的侧表面可以被间隔物层161围绕。在一示例中，栅极覆盖层164的上表面可以与间隔物层161的上表面基本上共面，但是本公开的实施方式不限于此。栅极覆盖层164可以由氧化物、氮化物或氮氧化物形成，具体地，可以包括SiO、SiN、SiCN、SiOC、SiON或SiOCN中的至少一种。
尽管没有示出，但是半导体器件100可以进一步包括内部间隔物层。内部间隔物层可以在沟道结构140之间与栅电极层163平行地设置。在第三沟道层143下方，栅电极层163可以通过内部间隔物层与源极/漏极区150间隔开，以彼此电隔离。内部间隔物层可以具有这样的形状，其中面对栅电极层163的侧表面可以朝向栅电极层163向内凸起地圆化，但是本公开的实施方式不限于此。内部间隔物层可以由氧化物、氮化物或氧氮化物形成，具体地，由低κ膜形成。
内部间隔物层可以由与间隔物层161相同的材料形成，但是本公开的实施方式不限于此。例如，内部间隔物层可以包括SiN、SiCN、SiOCN、SiBCN或SiBN中的至少一种。内部间隔物层也可以应用于其它实施方式。
层间绝缘层191和192可以包括设置为覆盖源极/漏极区150的第一层间绝缘层191和在第一层间绝缘层191上的第二层间绝缘层192。第一层间绝缘层191可以设置为覆盖栅极结构160的侧表面和第一接触结构180的侧表面。第二层间绝缘层192可以设置为覆盖栅极接触结构200的侧表面和第二接触结构190的侧表面。层间绝缘层191和192可以包括例如氧化物、氮化物、氮氧化物或低κ电介质中的至少一种。
第一接触结构180可以在垂直方向(例如Z方向)上穿过栅极结构160之间的第一层间绝缘层191。第一接触结构180可以连接到源极/漏极区150。第一接触结构180可以向源极/漏极区150施加电信号。在一些实施方式中，第一接触结构180可以设置在源极/漏极区150上，并可以设置为在Y方向上具有比源极/漏极区150更长的长度。第一接触结构180可以具有倾斜的侧表面，其中根据高宽比，下部的宽度变得比上部的宽度窄，但是本公开的实施方式不限于此。第一接触结构180可以设置为使源极/漏极区150凹陷到预定深度。第一接触结构180可以包括设置在下端的金属-半导体化合物层182、沿着侧壁设置的第一阻挡层184、以及插塞导电层186。
金属-半导体化合物层182可以设置在源极/漏极区150的凹陷区中。金属-半导体化合物层182可以包括例如金属硅化物、金属锗化物或金属硅化物-锗化物。金属-半导体化合物层182和栅极接触结构200的第一层202可以由不同的材料形成。
第一阻挡层184可以围绕插塞导电层186的下表面和侧表面。第一阻挡层184可以直接接触金属半导体化合物层182。第一阻挡层184可以共形地覆盖接触孔的内壁。第一阻挡层184可以包括例如金属氮化物，诸如钛氮化物层(TiN)、钽氮化物层(TaN)或钨氮化物层(WN)。
插塞导电层186可以设置为填充第一阻挡层184的内壁之间的空间。插塞导电层186可以包括金属材料，例如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)或钼(Mo)中的至少一种。
第二接触结构190可以设置在第一接触结构180上以连接到第一接触结构180。第二接触结构190可以在垂直方向上(例如在Z方向上)穿过第二层间绝缘层192。第二接触结构190可以包括第二阻挡层194和在第二阻挡层194上的导电通路层196。
第二阻挡层194可以围绕导电通路层196的下表面和侧表面。第二阻挡层194可以直接接触插塞导电层186。第二阻挡层194可以共形地覆盖接触孔的内壁。第二阻挡层194可以包括例如金属氮化物，诸如钛氮化物层(TiN)、钽氮化物层(TaN)或钨氮化物层(WN)。
导电通路层196可以设置为填充第二阻挡层194的内壁之间的空间。导电通路层196可以包括金属材料，例如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)或钼(Mo)中的至少一种。导电通路层196的上表面可以与栅极接触结构200的上表面共面。
栅极接触结构200可以在垂直方向(例如Z方向)上穿过栅极覆盖层164以连接到栅电极层163。栅极接触结构200可以穿过在栅电极层163上的第二层间绝缘层192以连接到栅电极层163。栅极接触结构200可以包括第一层202、设置在第一层202上的第二层204和设置在第二层204上的第三层206。栅极接触结构200可以包括与第一接触结构180的金属材料不同的金属材料。
第一层202可以设置为覆盖栅电极层163的上表面并覆盖第二接触孔CH(参照图6H和图6I)的内壁。第一层202可以与栅电极层163的上表面和第二层204直接接触。第一层202可以是通过物理气相沉积(PVD)工艺形成的层。通过PVD工艺形成的第一层202可以具有对第二层间绝缘层192的优异粘附性。
如图2B所示，第一层202可以在第二层204的下表面上具有第一厚度D2，可以在第二层204的侧表面上具有小于第一厚度D2的第二厚度D1。第二厚度D1可以在第二层204的侧表面的上部中比在第二层204的侧表面的下部中大。例如，由于第一层202可以通过PVD工艺形成，所以第一层202的侧表面的下部可以形成为比第一层202的侧表面的上部薄。例如，第一层202的横向厚度可以从第一层202的侧表面的上部向第一层202的侧表面的下部减小。栅极接触结构200在第一方向(X方向)上的宽度L1可以等于或小于栅电极层163在第一方向(X方向)上的宽度L2，但是本公开的实施方式不限于此。第二层204的横向厚度D3可以小于第三层206在第一方向(X方向)上的宽度。
第一层202可以包括金属材料，例如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)或钼(Mo)中的至少一种。第一层202可以代替具有相对高的电阻的阻挡金属层(Ti/TiN)以降低栅极接触结构200的电阻。
第二层204可以设置为覆盖第一层202的内壁或内侧表面。第二层204可以是成核层。第二层204可以使用化学气相沉积(CVD)工艺形成。第二层204可以包括第一杂质。例如，第一杂质可以包括硼(B)或硅(Si)中的至少一种。第一杂质可以来自于乙硼烷(B2H6)和/或硅烷(SiH4)，其可以是在形成第二层204时使用的反应气体。第二层204可以使用六氟化钨(WF6)形成，因此可以进一步包括氟(F)作为第二杂质。第二层204可以通过第一层202与第二层间绝缘层192和栅电极层163间隔开。第二层204可以沿着第一层202的内侧表面基本上共形地设置。第二层204的厚度D3可以是约1nm至约3nm。在本说明书中，术语“基本上共形”不限于完全均匀，而且还包括从均匀的微小变化。这样的微小变化可以包括例如由于制造工艺引起的变化，尽管该术语不限于此。此外，“共形”和“基本上共形”可以互换地使用并被赋予相同的含义。
在形成栅极接触结构200的工艺期间，第二层204可以防止在栅极接触结构200的高宽比AR是3：1或更大时缺陷的发生。例如，当栅极接触结构200的高宽比AR是5：1并且执行用于形成第一层202的PVD工艺时，随着第一层202的侧表面的下部的厚度减小，在后续工艺中可能在栅极接触结构200中形成空隙。例如，栅极接触结构200在第一方向(X方向)上的宽度L1可以在约10nm至约15nm的范围内，并且在形成栅极接触结构200的工艺期间，在其中形成第一层202的接触孔(参照图6H的第二接触孔CH)在Z方向上的深度可以在约50nm至约75nm的范围内。第二层204可以是形成为增加第一层202的侧表面的下部的厚度的层，以防止在栅极接触结构200中形成空隙。因此，可以降低栅极接触结构200的电阻，并且可以提供具有改善的电特性的半导体器件。
第三层206可以设置在第二层204上。第三层206可以设置为填充第二层204的内侧壁或内侧表面之间的空间。第三层206的下表面的形状可以是基本上平坦的，但是不限于图2B所示的形状。第三层206可以使用CVD工艺形成。第一层202可以起到阻挡物的作用，该阻挡物防止元素氟(F)从使用CVD工艺形成的第二层204和第三层206扩散到第二层间绝缘层192中。第三层206可以包括第二杂质。例如，第三层206可以包括氟(F)。由于第三层206可以通过使用六氟化钨(WF6)形成，所以元素氟(F)可以从用于形成第三层206的钨(W)的前体材料留下。第一层202可以不含氟(F)，因为它可以通过与第三层206不同的PVD工艺形成，或者可以含有比第二层204和第三层206的浓度低的浓度的氟(F)，因为第二层204和第三层206的元素氟(F)可能扩散到第一层202中。
第一至第三层202、204和206可以包括相同的金属材料。例如，第一至第三层202、204和206可以包括但不限于钨(W)。
图3、图4A和图5是示出根据示例实施方式的半导体器件100a、100b和100c的剖视图。
图4B是示出根据示例实施方式的半导体器件的一区域的局部放大图。图4B示出图4A的部分‘B’的放大图。
参照图3至图5，与图2A的附图标记相同的附图标记表示相应的部件，与以上描述重复的描述将被省略。
参照图3，在半导体器件100a中，第一层202的侧面结构可以不同于图2A的实施方式的侧面结构。例如，第一层202的侧表面的厚度可以从第一层202的最下部到上部逐渐增大，然后可以从第一层202的上部到最上部再次减小。例如，下部中的第三横向厚度T3可以小于其上方的第二横向厚度T2，上部中的第一横向厚度T1可以小于第二横向厚度T2。
栅极接触结构200的第一层202可以是通过执行PVD工艺形成的层，第二层204和第三层206可以是通过执行选择性沉积工艺或CVD工艺中的至少一种形成的层。由于第一层202可以通过执行PVD工艺形成，所以第一层202的第三横向厚度T3可以小于第一横向厚度T1和第二横向厚度T2。在半导体器件100a中，具有高电阻的阻挡金属层(Ti/TiN)可以由包括钨(W)的第一层202代替以降低栅极接触结构200的电阻。
参照图4A和图4B，在半导体器件100b中，第二层204的侧表面的下部可以直接接触栅极覆盖层164或第二层间绝缘层192中的至少一个。当在形成栅极接触结构200的工艺期间栅极接触结构200的高宽比AR为3：1或更大时，例如当在形成栅极接触结构200的工艺期间高宽比AR为5：1时，可能在第二接触孔CH的侧表面的下部中存在其中没有形成第一层202的区域。因此，在第一层202中，侧表面可以与下表面分隔开。例如，第一层202可以不沿着第二接触孔CH的全部内壁延伸，例如，第一层202可以不形成在第二接触孔CH的侧表面的下部上。
栅极接触结构200的第一层202可以通过执行PVD工艺形成，第二层204和第三层206可以通过执行选择性沉积工艺或CVD工艺中的至少一种形成。具有高电阻的阻挡金属层(Ti/TiN)可以由包括钨(W)的第一层202代替以降低栅极接触结构200的电阻。
参照图5，半导体器件100c可以包括基板101、有源区105、器件隔离层110、源极/漏极区150、栅极结构160、第一接触结构180、第二接触结构190、栅极接触结构200以及层间绝缘层191和192。半导体器件100c可以包括FinFET器件，其中有源区105是具有鳍结构的晶体管。FinFET器件可以包括在其中主要设置彼此交叉的有源区105和栅极结构160的晶体管。例如，晶体管可以是NMOS晶体管或PMOS晶体管。
源极/漏极区150可以设置在栅极结构160的两侧，在其中有源区105凹陷的凹陷区上。凹陷区可以在栅极结构160之间在X方向上延伸，并可以具有位于在X方向上的两端的内侧壁以及在内侧壁之间的底表面。源极/漏极区150可以用作晶体管的源极区或漏极区。如图5所示，源极/漏极区150的上表面可以类似于栅极结构160的下表面，或者位于比栅极结构160的下表面的水平更高的高度水平上。源极/漏极区150和栅极结构160的相对高度可以根据实施方式不同地改变。例如，源极/漏极区150可以具有升高的源极/漏极形状，其中源极/漏极区150的上表面定位得高于栅极结构160(具体地，栅电极层163)的下表面，但是本公开的实施方式不限于此。
图6A至图6K是示出根据示例实施方式的制造半导体器件100的方法中的工艺顺序的剖视图。图6A至图6K示出制造图1至图2A的半导体器件100的方法的实施方式，并示出对应于图2A的剖面。
参照图6A，可以在基板101上交替地堆叠牺牲层120和多个沟道层141、142和143。
牺牲层120可以通过后续工艺用如图2A和图2B所示的栅极电介质层162和栅电极层163替换。牺牲层120可以由相对于多个沟道层141、142和143具有蚀刻选择性的材料形成。多个沟道层141、142和143可以包括与牺牲层120的材料不同的材料。在一示例实施方式中，多个沟道层141、142和142可以包括硅(Si)，牺牲层120可以包括硅锗(SiGe)。
牺牲层120和多个沟道层141、142和143可以通过使用基板101作为籽晶执行外延生长工艺来形成。牺牲层120和多个沟道层141、142和143可以分别具有约至100nm的厚度。与牺牲层120交替堆叠的多个沟道层141、142和143的层数可以在实施方式中不同地改变。
参照图6B，可以部分地去除牺牲层120和多个沟道层141、142和143的堆叠结构以及基板101以形成有源结构。
有源结构可以包括彼此交替堆叠的牺牲层120和多个沟道层141、142和143，并且可以进一步包括有源区105，其通过去除基板101的一部分形成为从基板101的上表面突出。有源结构可以形成为在一个方向(例如X方向)上延伸的线性形状，并可以设置为在Y方向上彼此间隔开。
通过掩埋绝缘材料以及然后使绝缘材料凹陷以使有源区105突出，器件隔离层110可以形成在从其去除部分基板101的区域中。器件隔离层110的上表面可以形成为低于有源区105的上表面。
参照图6C，可以在有源结构上形成牺牲栅极结构170和间隔物层161。
牺牲栅极结构170可以是通过后续工艺在沟道结构140上在其中将设置如图2A和图2B所示的栅极电介质层162和栅电极层163的区域中形成的牺牲结构。牺牲栅极结构170可以包括依次堆叠的第一牺牲栅极层172和第二牺牲栅极层175以及掩模图案层176。第一牺牲栅极层172和第二牺牲栅极层175可以使用掩模图案层176被图案化。第一牺牲栅极层172和第二牺牲栅极层175可以分别是绝缘层和导电层。例如，第一牺牲栅极层172可以包括硅氧化物，第二牺牲栅极层175可以包括多晶硅。掩模图案层176可以包括硅氮化物。牺牲栅极结构170可以具有与有源结构交叉并在一个方向上延伸的线性形状。牺牲栅极结构170可以例如在Y方向上延伸，并可以设置为在X方向上彼此间隔开。
间隔物层161可以形成在牺牲栅极结构170的两个侧壁上。间隔物层161可以通过沿着牺牲栅极结构170的上表面和侧表面以及有源结构形成具有均匀厚度的膜并且然后执行各向异性蚀刻来制备。间隔物层161可以由低κ材料形成，并可以包括例如SiO、SiN、SiCN、SiOC、SiON或SiOCN中的至少一种。
参照图6D，可以通过去除暴露的牺牲层120和多个沟道层141、142和143以在牺牲栅极结构170之间形成凹陷区RC来形成沟道结构140。
可以通过使用牺牲栅极结构170和间隔物层161作为掩模来去除暴露的牺牲层120和多个沟道层141、142和143。剩余的牺牲层120可以通过例如湿法蚀刻工艺相对于沟道结构140被选择性地蚀刻，并且在X方向上从侧表面被去除至预定深度，以具有向内凹入的侧表面。剩余的沟道层141、142和143可以具有在X方向上被蚀刻的侧表面，以具有向外凸起的侧表面。牺牲层120的侧表面和多个沟道层141、142和143的侧表面的形状不限于所示的那些。牺牲层120的侧表面和多个沟道层141、142和143的侧表面可以形成为在垂直于基板101的上表面的方向上共面。
参照图6E，可以通过在凹陷区RC中形成外延层来制备源极/漏极区150。
可以通过适当的外延生长工艺形成源极/漏极区150。源极/漏极区150可以通过外延生长形成，并可以延伸以接触凹陷区RC中的多个沟道层141、142、143和牺牲层120。接触多个沟道层141、142和143和牺牲层120的源极/漏极区150的表面可以具有波状形状。源极/漏极区150可以通过原位掺杂而包括杂质。
参照图6F，可以形成第一层间绝缘层191，可以去除牺牲层120和牺牲栅极结构170，并可以形成栅极结构160。
第一层间绝缘层191可以通过形成覆盖牺牲栅极结构170和源极/漏极区150的绝缘层并执行平坦化工艺来制备。
相对于间隔物层161、第一层间绝缘层191和多个沟道层141、142和143，可以选择性地去除牺牲层120和牺牲栅极结构170。例如，当牺牲层120包括硅锗(SiGe)并且多个沟道层141、142和143包括硅(Si)时，可以通过使用过乙酸作为蚀刻剂执行湿法蚀刻工艺来选择性地去除牺牲层120。
可以去除牺牲栅极结构170以部分地暴露间隔物层161的侧壁以及有源区105的上表面和侧表面。
可以通过在从其去除牺牲栅极结构170的区域中形成栅极电介质层162、栅电极层163和栅极覆盖层164来制备栅极结构160。栅极电介质层162可以形成为共形地覆盖有源区105的上表面和侧表面以及间隔物层161的内壁。在将栅电极层163的上部部分地去除至预定深度之后，可以形成栅极覆盖层164。
参照图6G，可以形成第一接触结构180。
首先，可以通过图案化第一层间绝缘层191来形成暴露源极/漏极区150的第一接触孔。第一接触孔的下表面可以凹陷到源极/漏极区150中。
接下来，在沉积形成第一阻挡层184的材料之后，可以执行诸如硅化工艺的工艺，以在第一接触孔的底表面上形成金属-半导体化合物层182。
接下来，可以沉积导电材料以填充第一接触孔，从而形成插塞导电层186。在该操作中，可以形成包括金属-半导体化合物层182、第一阻挡层184和插塞导电层186的第一接触结构180。金属-半导体化合物层182的下端可以位于比多个沟道层141、142和143的上端低的水平上。第一接触结构180的形状和布置不限于此，并可以进行各种改变。在一示例实施方式中，第一阻挡层184可以通过执行钨(W)PVD工艺形成，插塞导电层186可以通过执行CVD工艺形成。
参照图6H，可以形成第二层间绝缘层192和第二接触孔CH。
首先，可以通过形成覆盖第一层间绝缘层191、第一接触结构180和栅极结构的绝缘层以及执行平坦化工艺来制备第二层间绝缘层192。
接下来，可以形成穿过第二层间绝缘层192和栅极覆盖层164并暴露栅电极层163的第二接触孔CH。第二接触孔CH的下表面可以部分地凹陷到栅电极层163中。每个第二接触孔CH的下表面在第一方向(X方向)上的宽度可以比栅电极层163在第一方向(X方向)上的宽度窄，但是本公开的实施方式不限于此。
参照图6I，可以在第二接触孔CH上形成第一层202。
第一层202可以沿着第二接触孔CH的内侧壁形成。由于第一层202通过PVD工艺形成，所以当在形成栅极接触结构200的工艺期间栅极接触结构200的高宽比AR为3：1或更大时，例如当在形成栅极接触结构200的工艺期间栅极接触结构200的高宽比AR为5：1时，第一层202可以形成为在第二接触孔CH的侧表面的下部中具有相对薄的厚度，但是本公开的实施方式不限于此。
参照图6J，可以在第一层202上形成第二层204。第二层204可以是用于形成第三层206的成核层。例如，第二层204可以在从约300℃至约400℃的温度范围和从约3托至约7托的压强范围内形成。根据一实施方式，第二层204可以通过在CVD工艺中使六氟化钨(WF6)与乙硼烷(B2H6)或硅烷(SiH4)中的至少一种反应来形成。第二层204可以包括第一杂质。例如，第一杂质可以包括硼(B)或硅(Si)中的至少一种。第一杂质可以由于乙硼烷(B2H6)和/或硅烷(SiH4)而产生，乙硼烷和/或硅烷可以是在形成第二层204时使用的反应气体。第二层204可以沿着第一层202的内壁共形地形成。由于第一层202在第二接触孔CH的侧表面的下部中薄地形成，所以第二层204可以用于加强第二接触孔CH的侧表面的下部。由于第二层204具有与第一层202和第三层206不同的形成材料并具有与其不同的成分，所以它们实际上可以通过透射电子显微镜能量分散X射线光谱(TEM-EDX)等的分析来区分，或者可以通过能量分散光谱仪(EDS)分析或电子能量损失光谱(EELS)分析来区分。
参照图6K，可以在第二层204上形成第三层206。第三层206可以设置为填充第二层204的内壁之间的空间。第三层206可以使用CVD工艺形成。在这种情况下，可以通过在用于形成第二层204的条件下仅改变压强来形成第三层206。例如，第三层206可以在约50托至约300托的范围内形成。根据一实施方式，第三层206可以通过在CVD工艺中使六氟化钨(WF6)与氢气(H2)反应来形成。尽管第三层206具有与第二层204相同的包括氟(F)的前体材料，但是反应气体可以不同于用于形成第二层204的气体。根据一实施方式，在使用CVD工艺形成时，第二层204可以用作防止氟(F)元素扩散的阻挡物。
参照图2A，还可以形成穿过第二层间绝缘层192的第二接触结构190。
首先，可以执行平坦化栅极接触结构200和第二层间绝缘层192的工艺。接下来，可以通过图案化第二层间绝缘层192来形成第三接触孔，并且可以在第三接触孔中形成第二阻挡层194和导电通路层196。因此，可以形成第二接触结构190。栅极接触结构200的最下表面可以位于比第二接触结构190的最下表面的水平更低的水平上。
栅极接触结构的成核层可以包括硼(B)或硅(Si)以降低栅极接触结构的电阻。因此，可以提供具有改善的电特性的半导体器件。
尽管已经具体显示和描述了示例实施方式，但是将理解，在不脱离权利要求的精神和范围的情况下，可以进行形式和细节上的各种改变。
本申请要求于2022年6月21日在韩国知识产权局提交的韩国专利申请第10-2022-0075503号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板；
有源区，在所述基板上在第一方向上延伸；
栅极结构，在所述基板上在第二方向上延伸并与所述有源区交叉，所述栅极结构包括栅电极；
源极/漏极区，提供在所述有源区上在所述栅极结构的至少一侧；
层间绝缘层，覆盖所述栅极结构；
第一接触结构，在所述栅极结构的至少一侧连接到所述源极/漏极区；以及
栅极接触结构，至少部分地穿过所述层间绝缘层并连接到所述栅电极，
其中所述栅极接触结构包括：
第一层，包括导电材料；
第二层，提供在所述第一层上并包括第一杂质；以及
第三层，提供在所述第二层上并包括不同于所述第一杂质的第二杂质，以及
其中所述第二层通过所述第一层与所述层间绝缘层间隔开。
2.根据权利要求1所述的半导体器件，其中所述第一杂质包括硼(B)或硅(Si)中的至少一种。
3.根据权利要求1所述的半导体器件，其中所述第一层在所述第二层的下表面上具有第一厚度，并且在所述第二层的侧表面上具有第二厚度，所述第二厚度小于所述第一厚度。
4.根据权利要求1所述的半导体器件，其中所述第一层在所述第二层的侧表面的上部中具有第三厚度，并且在所述第二层的所述侧表面的下部中具有第四厚度，所述第四厚度小于所述第三厚度。
5.根据权利要求1所述的半导体器件，其中所述第二层沿着所述第一层的内侧表面基本上共形地设置。
6.根据权利要求1所述的半导体器件，其中所述第二层的横向厚度小于所述第三层在所述第一方向上的宽度。
7.根据权利要求1所述的半导体器件，其中所述第二层的厚度在1nm至3nm的范围内。
8.根据权利要求1所述的半导体器件，其中所述第二杂质包括氟(F)。
9.根据权利要求1所述的半导体器件，进一步包括提供在所述第一接触结构上并且连接到所述第一接触结构的第二接触结构。
10.根据权利要求1所述的半导体器件，其中所述第一层直接接触所述栅电极，所述第二层通过所述第一层与所述栅电极间隔开。
11.根据权利要求1所述的半导体器件，其中所述栅极接触结构在所述第一方向上的宽度等于或小于所述栅电极在所述第一方向上的宽度。
12.根据权利要求1所述的半导体器件，其中所述第一层、所述第二层和所述第三层包括相同的金属材料。
13.一种半导体器件，包括：
基板；
有源区，在所述基板上在第一方向上延伸；
多个沟道层，提供在所述有源区上并在垂直于所述基板的上表面的垂直方向上彼此间隔开；
栅极结构，在所述基板上在第二方向上延伸，与所述有源区和所述多个沟道层交叉，并围绕所述多个沟道层中的每个，所述栅极结构包括栅电极；
源极/漏极区，提供在所述有源区上在所述栅极结构的至少一侧；
第一接触结构，在所述栅极结构的至少一侧连接到所述源极/漏极区；以及
栅极接触结构，提供在所述栅电极上并连接到所述栅电极，
其中所述栅极接触结构包括：
第一层，由导电材料形成；
第二层，提供在所述第一层上并包括第一杂质；以及
第三层，提供在所述第二层上并包括不同于所述第一杂质的第二杂质，
其中所述第一层在所述第二层下方在所述垂直方向上具有第一厚度，
所述第一层在所述第二层的侧表面上在水平方向上具有第二厚度，以及
所述第一厚度大于所述第二厚度。
14.根据权利要求13所述的半导体器件，其中所述第二厚度朝向所述第一层的侧表面的下部减小。
15.根据权利要求13所述的半导体器件，其中所述第一接触结构包括第一金属材料，所述栅极接触结构包括不同于所述第一金属材料的第二金属材料。
16.根据权利要求13所述的半导体器件，其中所述第一接触结构包括：
金属-半导体化合物层，设置在所述源极/漏极区的凹陷区中；以及
在所述金属-半导体化合物层上的第一插塞导电层以及覆盖所述第一插塞导电层的下表面和侧表面的第一阻挡层，以及
其中所述金属-半导体化合物层包括第一材料，并且所述第一层包括不同于所述第一材料的第二材料。
17.根据权利要求15所述的半导体器件，进一步包括提供在所述第一接触结构上并且连接到所述第一接触结构的第二接触结构。
18.根据权利要求17所述的半导体器件，其中所述栅极接触结构的最下表面位于比所述第二接触结构的最下表面低的水平上。
19.一种半导体器件，包括：
基板；
有源区，在所述基板上在第一方向上延伸；
多个沟道层，提供在所述有源区上并在垂直于所述基板的上表面的垂直方向上彼此间隔开；
栅极结构，在所述基板上在第二方向上延伸，与所述有源区和所述多个沟道层交叉，并围绕所述多个沟道层中的每个，所述栅极结构包括栅电极；
源极/漏极区，提供在所述有源区上在所述栅极结构的至少一侧；以及
栅极接触结构，提供在所述栅电极上并连接到所述栅电极，
其中所述栅极接触结构包括：
第一层，包括导电材料；
第二层，提供在所述第一层上并包括硼(B)或硅(Si)中的至少一种；以及
第三层，提供在所述第二层上并包括氟(F)。
20.根据权利要求19所述的半导体器件，其中所述第二层沿着所述第一层的内侧表面具有1nm至3nm的厚度。
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