KR20060128350A - 반도체 메모리소자의 캐패시터 형성방법 및 이를 이용한반도체 메모리소자 및 그의 제조방법 - Google Patents
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Abstract
반도체 메모리소자의 캐패시터 형성방법 및 이를 이용한 반도체 메모리소자 및 그의 제조방법을 개시한다. 캐패시터 형성방법은 반도체 기판내에 액티브 영역을 한정하는 소자분리막을 형성하고, 상기 액티브영역중 소정부분으로 불순물을 이온주입하여 불순물영역을 형성한다. 절연막을 상기 반도체 기판상에 형성하고, 그위에 상기 불순물영역의 상면 및 상기 불순물영역의 양측면과 접하고 있는 소자분리막의 일부분에 대응하는 부분이 노출되도록 마스크패턴을 형성한다. 상기 마스크패턴을 이용하여 상기 노출된 절연막과 상기 소자분리막의 일부분을 식각하여 스토리지노드 콘택홀을 형성하고, 상기 스토리지노드 콘택홀에 연속되고 상기 불순물영역의 상기 양측면과 각각 접하도록 제1트렌치와 제2트렌치를 상기 소자분리막에 형성한다. 상기 제1트렌치 및 제2트렌치내에 상기 불순물영역의 상기 양측면과 접하도록 제1유전막 및 제2유전막을 형성한다. 상기 제1 및 제2트렌치내의 제1 및 제2유전막상에 각각 제1 및 제2전극 플러그를 형성하고, 상기 스토리지노드 콘택홀내에 상기 제1 및 제2전극플러그와 접촉되는 스토리지노드 콘택플러그를 형성한다. 상기 스토리지노드 콘택플러그와 접촉되는 스토리지노드, 제3유전막 및 플레이트노드를 형성한다.
Description
도 1은 종래의 반도체 메모리소자의 단면도를 도시한 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 평면도를 도시한 것이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리소자의 등가회로도이다.
도 4a 내지 도 4l은 도 2의 III-III 선에 따른 반도체 메모리소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
205 : 소자분리막 210 : 액티브영역
232 : 비트라인 콘택홀 250 : 비트라인 스택
234 : 스토리지노드 콘택홀 244 : 스토리지노드 콘택플러그
231, 233, 275 : 절연막 260 : 유전막
236, 237 : 트렌치 281 : 스토리지노드
본 발명은 반도체 메모리소자에 관한 것으로서, 보다 구체적으로는 캐패시턴스가 증가된 반도체 메모리소자의 캐패시터 형성방법에 관한 것이다. 또한, 본 발명은 캐패시턴스가 향상된 반도체 메모리소자 및 그의 제조방법에 관한 것이다.
도 1은 종래의 반도체 메모리소자의 단면도를 도시한 것으로서, 비트라인과 교차하는 방향으로 절단하여 비트라인과 스토리지 노드의 단면구조를 보여주는 것이다. 도 1을 참조하면, 반도체 기판(100)내에 액티브영역을 한정하는 소자분리막(105)이 형성한다. 도면상에는 도시되지 않았으나, 상기 반도체 기판(100)상에 게이트 스택을 형성하고 상기 게이트 스택 양측의 상기 액티브 영역으로 불순물을 이온주입하여 소오스/드레인을 위한 제1불순물영역(111)과 제2불순물영역(115)을 형성한다. 게이트 스택을 포함한 상기 반도체 기판(100)상에 제1절연막(121)을 형성한다. 상기 제1절연막(121)을 식각하여 상기 제1불순물영역(111)과 상기 제2불순물영역(115)을 노출시키는 콘택홀(122)을 형성한다.
상기 제1절연막(121)의 콘택홀(122)에 도전성 패드(131)를 형성한다. 상기 도전성패드(131)중 하나는 제1불순물영역(111)과 콘택되고, 다른 하나는 제2불순물영역(115)과 콘택된다. 상기 도전성 패드(131) 및 상기 제1절연막(121)상에 제2절연막(123)을 형성한다. 상기 제2절연막(123)을 식각하여 상기 도전성 패드(131)를 노출시키는 비트라인 콘택홀(124)을 형성한다. 상기 비트라인 콘택홀(124)에 비트라인 콘택플러그(133)을 형성한다. 기판상에 배리어층(141), 도전층(143) 및 마스 크층(145)을 순차적으로 증착한 다음 패터닝하여 비트라인스택(140)을 형성한다. 상기 배리어층(141), 도전층(143) 및 마스크층(145)이 순차 적층된 구조를 갖는 비트라인 스택(140)에 절연막으로 된 비트라인 스페이서(147)를 형성한다. 상기 비트라인 스택(140)이 형성된 제2절연막(123)상에 제3절연막(도면상에는 도시되지 않음)을 형성한 다음 상기 제2절연막(123)과 상기 제3절연막을 식각하여 스토리지노드 콘택홀(125)을 형성한다. 상기 스토리지 노드 콘택홀(125)에 스토리지노드 콘택플러그(150)를 형성한 다음 통상적인 캐패시터 형성공정을 수행하여 스토리지노드(160) 및 유전막(161)과 플레이트노드(162)를 형성한다. 상기 스토리지노드(160)는 스토리지노드 콘택플러그(150)에 연결되고, 플레이트노드(162)에는 바이어스전압(Vp)에 제공된다.
상기한 바와같은 종래의 반도체 메모리소자는 고집적화됨에 따라 소자의 크기가 축소되고, 이에 따라 캐패시터가 차지하는 면적도 감소되었다. 그러므로, 캐패시터의 면적감소로 캐패시터의 전극면적이 감소하여 메모리셀에 요구되는 캐패시턴스를 충분히 확보할 수 없었다. 종래의 고집적 반도체 메모리소자에서 캐패시턴스를 충분히 확보하기 위한 방법으로는, 유전체막을 얇게 형성하거나 또는 고유전물질을 사용하는 방법 또는 캐패시터의 저장전극을 3차원적인 스택구조로 형성하거나 또는 트렌치구조로 형성하여 전극면적을 증대시키는 방법 등이 있었다. 그러나, 이러한 스택구조 또는 트렌치구조의 캐패시터의 경우에도 충분한 캐패시턴스를 확보하는 데에 한계가 발생하였다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고집적도 및 충분한 캐패시턴스를 확보할 수 있는 반도체 메모리소자의 캐패시터 형성방법 및 이를 이용한 반도체 메모리소자의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 병렬캐패시터구조를 갖는 반도체 메모리소자의 캐패시터 형성방법 및 이를 이용한 반도체 메모리소자의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리소자의 제조방법에 의해 제조된 반도체 메모리소자를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리소자의 캐패시터 형성방법은 다음과 같다. 먼저, 반도체 기판내에 액티브 영역을 한정하는 소자분리막을 형성하고, 상기 액티브영역중 소정부분으로 불순물을 이온주입하여 불순물영역을 형성한다. 절연막을 상기 반도체 기판상에 형성하고, 상기 절연막상에 마스크패턴을 형성한다. 상기 마스크패턴은 상기 불순물영역의 상면 및 상기 불순물영역의 측면과 접하고 있는 소자분리막의 일부분에 대응하는 부분이 노출되도록 형성한다. 상기 마스크패턴을 이용하여 상기 노출된 절연막과 상기 소자분리막의 일부분을 식각하여 스토리지노드 콘택홀 및 제1트렌치와 제2트렌치를 형성한다. 상기 제1트렌치는 상기 스토리지노드 콘택홀에 연속되고 상기 불순물영역의 일측면과 접하도록 상기 소자분리막에 형성한다. 상기 제2트렌치는 상기 스토리지노드 콘택홀에 연속되며 상기 불순물영역의 일측면과 대향하는 측면과 접하도록 상기 소자분리막에 형성한다. 상기 스토리지노드 콘택홀은 상기 불순물영역의 상면 및 상기 제1트렌치와 상기 제2트렌치가 노출되도록 형성한다. 상기 제1트렌치내에 상기 불순물영역의 상기 일측면과 접하도록 제1유전막을 형성하고, 상기 제2트렌치내에 상기 불순물영역의 상기 일측면과 대향하는 상기 측면과 접하도록 제2유전막을 형성한다. 상기 스토리지노드 콘택홀과 상기 제1트렌치 및 상기 제2트렌치가 매립되도록 상기 절연막상에 도전막을 형성한다. 상기 도전막을 식각하여, 상기 제1트렌치내의 제1유전막상에 제1전극 플러그를 형성하고, 상기 제2트렌치내의 제2유전막상에 제2전극플러그를 형성하며, 상기 스토리지노드 콘택홀내에 상기 제1전극플러그 및 상기 제2전극플러그와 접촉되는 스토리지노드 콘택플러그를 형성한다. 상기 스토리지노드 콘택플러그와 접촉되는 스토리지노드를 형성한다. 상기 스토리지노드가 형성된 상기 절연막상에 제3유전막 및 플레이트노드를 형성한다.
상기 제1유전막 및 상기 제2유전막은 상기 제3유전막보다 낮은 유전상수를 갖으며, 상기 제1유전막과 제2유전막은 질화막 및 산화막중 적어도 하나를 포함하고, 상기 제3유전막은 ZrO2, HfO2, Ta2O5 및 Al2O5로부터 선택되는 적어도 하나를 포함한다.
또한, 본 발명의 다른 견지에 따르면, 본 발명의 반도체 메모리소자의 제조방법은 반도체 기판내에 액티브 영역을 한정하는 소자분리막을 형성하고, 상기 액티브영역과 교차하도록 길게 연장되는 게이트 스택을 형성한다. 상기 게이트 스택사이의 액티브 영역으로 불순물을 이온주입하여 서로 인접한 제1불순물영역과 제2불순물영역을 형성한다. 상기 반도체 기판상에 제1절연막을 형성한 다음 식각하여, 상기 제1불순물영역을 노출시키는 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀내에 상기 제1불순물영역과 콘택되는 비트라인 콘택플러그를 형성한다. 상기 제1절연막상에 상기 비트라인 콘택플러그와 콘택되고 상기 게이트스택과 교차하는 비트라인스택을 형성하고, 상기 비트라인 스택의 측면에 절연 스페이서를 형성한다. 상기 비트라인 스택사이가 매립되도록 상기 제1절연막상에 제2절연막을 형성한다. 상기 제2절연막상에 마스크패턴을 형성한다. 상기 마스크패턴은 상기 제2불순물영역의 상면 및 상기 제2불순물영역의 양측면에 인접한 소자분리막의 일부분에 대응하는 부분이 노출되도록 형성한다. 상기 마스크패턴은 상기 게이트스택에 대응하여 상기 게이트스택에 나란하게 배열되는 스트라이프 형태를 갖는다. 상기 마스크패턴을 이용하여 상기 노출된 제2절연막, 상기 제1절연막 및 상기 소자분리막의 일부분을 식각하여 스토리지노드 콘택홀 및 제1트렌치와 제2트렌치를 형성한다. 상기 제1트렌치는 상기 스토리지노드 콘택홀에 연속되고 상기 제2불순물영역의 일측면과 접하도록 상기 소자분리막에 형성한다. 상기 제2트렌치는 상기 스토리지노드 콘택홀에 연속되며 상기 제2불순물영역의 일측면과 대향하는 측면과 접하도록 상기 소자분리막에 형성한다. 상기 스토리지노드 콘택홀은 상기 제2불순물영역의 상기 상면 및 상기 제1트렌치와 상기 제2트렌치가 노출되도록 형성한다. 상기 제1트렌치내에 상기 제2불순물영역의 일측면과 접하도록 제1유전막을 형성한다. 상기 제2트렌치내에 상기 제2불순물영역의 상기 일측면과 대향하는 상기 측면과 접하도록 상기 제2유전막을 형성한다. 상기 제1유전막과 접촉하는 상기 제2불순물영역의 상기 일측면과 상기 제2유전막과 접촉하는 상기 제2불순물영역의 상기 측면은 상기 게이 트 스택과 나란한 방향으로 서로 대향하는 측면이다. 상기 스토리지노드 콘택홀과 상기 제1트렌치 및 상기 제2트렌치가 매립되도록 상기 절연막상에 도전막을 형성한다. 상기 도전막을 식각하여, 상기 제1트렌치내의 제1유전막상에 제1전극 플러그를 형성하고, 상기 제2트렌치내의 제2유전막상에 제2전극플럭그를 형성하며, 상기 스토리지노드 콘택플러그내에 상기 제1전극플러그 및 상기 제2전극플러그와 접촐되는 스토리지노드 콘택플러그를 형성한다. 상기 스토리지노드 콘택플러그와 접촉되는 스토리지노드를 형성한다. 상기 스토리지노드가 형성된 상기 절연막상에 제3유전막 및 플레이트노드를 형성한다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리소자는 반도체 기판의 액티브영역에 서로 인접하여 형성된 제1 및 제2불순물영역을 포함한다. 상기 반도체 기판상에 상기 액티브 영역과 교차하도록 게이트 스택이 길게 연장 형성된다. 소자분리막이 상기 반도체 기판내에 상기 액티브 영역을 한정하도록 형성된다. 상기 소자분리막은 상기 불순물영역의 양측면의 일부분을 각각 노출시키는 제1트렌치와 제2트렌치를 구비한다. 상기 제1트렌치내에 상기 불순물영역의 양측면중 일측면과 접하도록 제1유전막이 형성되고, 상기 제2트렌치내에 상기 불순물영역의 양측면중 다른 측면과 접하도록 제2유전막이 형성된다. 제1전극플러그가 상기 제1트렌치내의 상기 제1유전막상에 형성되고, 제2전극플러그가 상기 제2트렌치내의 상기 제2유전막상에 형성된다. 상기 반도체 기판상에 제1절연막이 형성되고, 상기 제1절연막에 상기 제1불순물영역의 상면을 노출시키는 비트라인 콘택홀이 형성된다. 비트라인 콘택플러그가 상기 비트라인 콘택홀에 상기 제1불순물영역의 상기 상면과 콘택되도 록 형성된다. 상기 비트라인 콘택플러그에 콘택되도록 상기 제1절연막상에 비트라인 스택이 형성되고, 상기 비트라인 스택의 측면에 절연 스페이서가 형성된다. 상기 비트라인 스택사이가 매립되도록 상기 제1절연막상에 제2절연막이 형성된다. 상기 제2절연막과 제1절연막에 걸쳐, 상기 제2불순물영역의 상기 상면과 상기 제1전극플러그 및 제2전극플러그를 노출시키는 스토리지노드 콘택홀이 형성된다. 상기 제2불순물영역의 상기 상면 및 상기 제1전극플러그와 상기 제2전극플러그와 접촉되도록 상기 스토리지노드 콘택홀에 스토리지노드 콘택플러그가 형성된다. 스토리지노드가 상기 스토리지노드 콘택플러그에 접촉되도록 상기 제2절연막상에 형성된다. 제3유전체막과 플레이트노드가 상기 스토리지노드 및 상기 제2절연막상에 형성된다.
제1캐패시터는 상기 스토리지노드, 상기 제3유전막 및 제1바이어스가 제공되는 상기 플레이트노드로 구성된다. 제2캐패시터는 제2바이어스가 제공되는 상기 제2불순물영역, 상기 제1유전막 및 상기 제1전극플러그로 구성된다. 상기 제3캐패시터는 상기 제2바이어스가 제공되는 상기 제2불순물영역, 상기 제2유전막 및 상기 제2전극플러그로 구성된다. 상기 제1캐패시터와 상기 제2캐패시터 및 제3캐패시터는 상기 스토리지노드 콘택플러그를 통해 병렬연결된다. 상기 제1전극플러그 및 상기 제2전극플러그는 상기 스토리지노드 콘택플러그와 동일한 물질로 이루어진다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어 져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 평면도를 도시한 것이다. 도 3은 본 발명의 실시예에 따른 반도체 메모리소자의 등가회로를 도시한 것이다. 도 4a 내지 도 4l은 본 발명의 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 4a 내지 도 4l은 도 2의 III-III 선에 따른 단면도를 도시한 것으로서, 비트라인과 교차하는 방향에서 절단된 반도체 메모리소자의 단면도이다.
도 2 및 도 4a를 참조하면, 반도체 기판(200)내에 액티브영역(210)을 한정하는 소자분리막(205)을 형성한다. 본 발명의 실시예에서는 상기 소자분리막(205)이 트렌치형태를 갖는 것을 예시하였으나, 로코스(LOCOS) 공정 등과 같은 소자분리공정에 의해 형성된 소자분리막의 형태를 가질 수도 있다. 이어서, 상기 반도체 기판(200)상에 게이트 스택(220)을 형성한다. 상기 게이트 스택(220)은 상기 액티브영역(210)과 교차하는 방향으로 길게 연장되는 스트라이프 형태를 갖는다. 상기 게이트 스택(220)의 형성으로, 상기 액티브 영역(210)중 상기 게이트 스택(220)과 교차하는 부분을 제외한 부분이 노출되어진다.
도면상에는 도시되지 않았으나, 상기 게이트 스택(220)은 게이트 절연막, 도전층, 마스크층이 순차적으로 적층된 구조를 갖으며, 상기 게이트 스택(220)의 측 면에는 게이트 스페이서가 형성된다. 상기 게이트 스택(220)을 구성하는 도전층은 폴리실리콘막 및 금속막의 적층구조, 또는 금속 질화막과 금속막의 적층구조 등 다양한 구조를 가질 수 있다. 상기 게이트 스택(220)을 구성하는 마스크층은 질화막과 같은 절연막으로 이루어지고, 상기 게이트 스페이서는 질화막과 같은 절연막으로 이루어진다.
상기 게이트 스택(220)을 형성한 다음, 상기 게이트 스택(220)사이의 노출된 액티브 영역(210)으로 소정 도전형의 불순물을 이온주입하여 소오스/드레인을 위한 불순물영역(211), (213)을 형성한다. 상기 불순물영역(211)중 제1불순물영역(211)은 후속공정에서 형성되는 비트라인스택(240)에 콘택되고, 제2불순물영역(213)은 후속공정에서 형성되는 캐패시터의 스토리지 노드에 콘택되어진다.
이어서, 상기 게이트 스택(220)을 포함한 반도체 기판(200)상에 제1절연막(231)을 형성한다. 상기 제1절연막(231)은 상기 반도체 기판(200)과는 식각선택비를 갖는 반면에, 상기 소자분리막(205)과 식각선택비를 갖지 않는 물질, 예를 들어 산화막 계열의 절연막을 포함한다. 상기 제1절연막(231)을 식각하여 상기 제1불순물영역(211)을 노출시키는 비트라인 콘택홀(232)을 형성한다. 상기 비트라인 콘택홀(232)이 매립되도록 도전막을 제1절연막(231)상에 증착한 다음 식각한다. 따라서, 상기 비트라인 콘택홀(232)에 매립되어 상기 제1불순물영역(211)에 콘택되는 비트라인 콘택플러그(242)를 형성한다. 상기 비트라인 콘택플러그(242)는 W 등과 같은 금속막을 포함하거나 또는 폴리실리콘막을 포함할 수 있다. 상기 비트라인 콘택플러그(242)의 하부에는 배리어층이 더 형성될 수도 있다.
도 2 및 도 4b를 참조하면, 상기 제1절연막(231)상에 폴리실리콘막(251), 텅스텐막(253) 및 마스크층(255)을 제1절연막(231)상에 순차적으로 형성한다. 상기 폴리실리콘막(251), 텅스텐막(253) 및 마스크층(255)을 순차적으로 패터닝하여 비트라인 스택(250)을 형성한다. 상기 비트라인 스택(250)을 포함한 상기 제1절연막(231)상에 절연막을 증착한 다음 에치백 등의 식각공정을 통해 상기 비트라인 스택(250)의 측면에 비트라인 스페이서(257)를 형성한다. 상기 비트라인 스택(250)은 상기 게이트 스택(220)과 교차하도록 길게 연장되는 스트라이프형태를 갖는다. 상기 비트라인 스택(250)은 상기 비트라인 콘택홀(231)내에 형성된 비트라인 콘택 플러그(242)를 통해 상기 제1불순물영역(211)과 직접 콘택되도록 형성된다.
본 발명의 실시예에서, 상기 비트라인 스택(250)은 폴리실리콘막(251), 텅스텐막(253) 및 마스크층(255)의 적층구조를 갖는 것을 예시하였으나, 폴리실리콘막 또는 금속막의 단일막으로 형성할 수도 있으며, 상기 텅스텐막(253) 대신에 텅스텐 실리사이드 또는 다른 금속막을 사용할 수도 있다. 또한, 상기 폴리실리콘막(251)의 하부에 배리어층이 더 형성될 수도 있다. 상기 비트라인 스택(250)의 마스크층(255)은 질화막으로 이루어지고, 상기 비트라인 스페이서(257)는 질화막으로 이루어진다.
도 2 및 도 4c를 참조하면, 상기 비트라인 스택(250)사이가 매립되도록 상기 제1절연막(231)상에 제2절연막(233)을 형성한다. 상기 제2절연막(233)은 상기 제1절연막(231) 및 상기 소자분리막(205)과는 식각선택비를 갖지 않으며, 상기 반도체 기판(200)과는 식각선택비를 갖는 물질로 이루어지며, 바람직하게는 산화막으로 이 루어진다.
도 4d 및 도 4e를 참조하면, 상기 제2절연막(233)상에 포토레지스트막(292)을 형성한다. 상기 포토레지스트막(292)은 상기 게이트스택(220) 상부에 대응하여 상기 게이트 라인(220)과 나란하게 배열되도록 형성된다. 상기 포토레지스트막(292)의 형성에 따라, 상기 제2절연막(233)중 상기 비트라인 스택(250)사이의 부분이 노출되도록 형성되어진다. 상기 포토레지스트막(292) 및 비트라인 스택(250)그리고 비트라인 스페이서(257)을 마스크로 하여 자기정합적으로 상기 노출된 제2절연막(233)을 식각한 다음 그 하부의 제1절연막(231) 그리고 제2불순물영역(213)의 측면과 접하는 소자분리막(205)의 일부분을 식각하여 스토리지 노드콘택홀(234)을 형성한다.
이때, 상기 소자분리막(205)과 상기 제1절연막(231)은 상기 제2절연막(233)과 식각선택비를 갖지 않으므로 식각되지만, 상기 제2불순물영역(213)은 상기 제1절연막(231) 및 상기 제2절연막(233)과는 식각선택비를 가지므로 식각되지 않는다. 그러므로, 상기 스토리지 노드 콘택홀(233)은 상기 제2불순물영역(213)이 노출되도록 상기 제2절연막(233)과 상기 제1절연막(231)에 걸쳐 형성된다.
또한, 상기 소자분리막(205)도 상기 제1절연막(231)과 상기 제2절연막(233)과는 식각선택비를 갖지 않지만 상기 제2불순물영역(213)이 형성된 반도체기판(200)과는 식각선택비를 가지므로, 상기 스토리지노드 콘택홀(234) 형성시 상기 제1절연막(231)과 상기 제2절연막(233)과 함께 소자분리막(205)의 일부분도 식각되어 제1트렌치(236)과 제2트렌치(237)가 형성된다. 상기 제1트렌치(236)는 상기 제2불 순물영역(213)의 일측면과 접하는 소자분리막(205)내에 형성되고, 상기 스토리지노드 콘택홀(233)에 연속하여 상기 제2불순물영역(213)의 상기 일측면과 접하도록 형성된다. 상기 제2트렌치(237)는 상기 제2불순물영역(213)의 다른 측면과 접하는 소자분리막(205)에 형성되고, 상기 스토리지 노드 콘택홀(233)에 연속하여 상기 제2불순물영역(213)의 다른 측면과 접하도록 형성된다. 상기 제1트렌치(236)과 제2트렌치(237)는 상기 제2불순물영역(213)의 측면중 게이트 스택(220)과 나란한 방향으로 서로 마주보는 측면과 각각 접하도록 형성되어진다.
이어서, 상기 스토리지 노드 콘택홀(233)의 형성을 형성하기 위한 소자분리막(205)의 식각시 상기 노출된 제2불순물영역(213)의 손상을 치유하기 위하여 상기 스토리지노드 콘택홀(235)내의 노출된 제2불순물영역(213)으로 소정도전형의 불순물을 이온주입하기 위한 이온주입공정을 수행한다. 이때, 상기 불순물은 상기 제2불순물영역(213)과 동일한 도전형을 갖는다.
도 2 및 도 4f를 참조하면, 상기 포토레지스트막(292)을 제거한다. 상기 제1트렌치(236)과 제2트렌치(237)는 상기 스토리지노드 콘택홀(234)에 연속하여 상기 제2불순물영역(213)의 측면과 접하도록 각각 형성되므로, 상기 스토리지노드 콘택홀(234)에 의해 제1트렌치(236)과 제2트렌치(237) 그리고 상기 제2불순물영역(213)의 상면이 노출되어진다. 이어서, 상기 제1트렌치(236)과 제2트렌치(237)내에 각각 제1유전막(260)과 제2유전막(261)을 각각 형성한다. 상기 제1유전막(260)과 제2유전막(261)은 누설전류를 고려하여 유전율이 낮은 절연막, 예를 들어 산화막 또는 질화막으로 이루어진다. 상기 제1유전막(260)과 제2유전막(261)은 단일막 또는 다 층막으로 구성될 수도 있다. 상기 제1유전막(260)은 도 2에 도시된 제2캐패시터(C2)의 유전막으로 작용하고, 상기 제2유전막(261)은 제3캐패시터(C3)의 유전막으로 작용한다.
도 2 및 도 4g를 참조하면, 상기 스토리지노드 콘택홀(234) 및 제1트렌치(236)과 제2트렌치(237)가 매립되도록 상기 제2절연막(233)과 상기 제1유전막(260) 및 제2유전막(261)상에 도전막(243)을 증착한다. 상기 도전막(243)은 W 등과 같은 금속막을 포함하거나 또는 폴리실리콘막을 포함할 수 있다.
도 2 및 도 4h를 참조하면, 상기 도전막(243)을 패터닝하여 상기 스토리지노드 콘택홀(234)에 형성된 스토리지노드 콘택플러그(244)를 형성하고, 상기 제1트렌치(236)내의 제1유전막(260)상에 제1전극플러그(246)와 상기 제2트렌치(237)내의 제2유전막(261)상에 제2전극플러그(247)를 형성한다. 상기 스토리지노드 콘택플러그(244)는 상기 스토리지노드 콘택홀(235)을 통해 노출된 상기 제2불순물영역(215)의 상면과 콘택되도록 형성된다. 상기 제1전극플러그(246)는 도 2에 도시된 제2캐패시터(C2)의 전극으로 작용하고, 상기 제2전극플러그(247)는 된 부분은 도 2에 도시된 제3캐패시터(C3)의 전극으로 작용한다. 본 발명의 실시예에서, 상기 스토리지노드 콘택플러그(244)와 제1전극플러그(246) 및 제2전극플러그(247)는 동일한 물질로 이루어지는 것으로 예시하였으나, 제2전극플러그(246) 및 제2전극플러그(247)와 다른 물질로 이루어질 수도 있다.
도 2, 도 4i 내지 도 4k를 참조하면, 상기 제2절연막(233)과 상기 스토리지노드 콘택플러그(244)상에 식각정지막(271)과 몰드산화막(273)을 순차 형성한 다음 상기 몰드산화막(273)과 식각정지막(271)을 순차적으로 식각하여 상기 콘택플러그(244)를 노출시키는 개구부(274)를 형성한다. 이어서, 상기 몰드산화막(273)과 개구부(274)내에 도전막(280)을 증착한 다음, 상기 개구부(274)가 매립되도록 제3절연막(275)을 상기 도전막(280)상에 형성한다. 상기 제3절연막(275)과 도전막(280)을 CMP, 에치백 등과 같은 식각공정을 통해 식각하여 노드를 분리시켜 준다. 따라서, 상기 노출된 스토리지노드 콘택플러그(244)에 콘택되는 스토리지노드(281)가 형성된다.
도 2 및 도 4l을 참조하면, 남아있는 제3절연막(275)과 몰드산화막(273) 그리고 식각정지막(271)을 제거한다. 상기 스토리지노드(281)가 형성된 제2절연막(233)상에 제3유전막(282)을 형성한다. 상기 제3유전막(282)은 상기 제1유전막(260) 및 상기 제2유전막(261)과는 상이한 유전율을 갖는 물질로 이루어진다. 바람직하게는, 상기 제3유전막(282)은 상기 제1유전막(260) 및 제2유전막(261)보다 큰 유전상수를 갖는 유전막을 포함한다. 예를 들어, 상기 제3유전막(282)은 ZrO2, Ta2O5, HfO2 및 Al2O3 로부터 선택되는 적어도 하나의 유전막을 사용한다. 상기 제3유전막(282)상에 플레이트노드(283)를 형성하여 도 2에 도시된 제1캐패시터(C1)를 형성한다.
본 발명의 반도체 메모리소자는 도 2에 도시된 바와같이, 하나의 트랜지스터(T1)와 병렬연결된 캐패시터(C1-C3)로 구성되는 단위 메모리셀을 구비한다. 상기 박막 트랜지스터(T1)는 상기 게이트 스택(220), 상기 제1불순물영역(211) 및 제2불순물영역(213)으로 구성된다. 상기 게이트 스택(220)은 게이트라인(G/L)에 연결되 고, 제1불순물영역(211)은 비트라인 스택(250), 즉 비트라인(B/L)에 연결된다. 상기 제2불순물영역(213)은 상기 캐패시터(C1-C3)에 연결된다.
반도체 기판(200)상부에 형성된 스택구조의 제1캐패시터(C1)와, 반도체 기판(200)의 소자분리막(205)에 형성된 트렌치구조의 제2캐패시터(C2) 및 제3캐패시터(C3)가 병렬연결되는 구조를 갖는다. 상기 제1캐패시터(C1)는 스토리지노드(281), 제3유전막(282) 및 제1바이어스(Vpp)가 제공되는 플레이트노드(283)를 구비한다. 상기 제2캐패시터(C2)는 제1전극으로 제2바이어스(VBB)가 제공되는 제2불순물영역(213), 상기 제2불순물영역(213)의 측면과 접하도록 상기 소자분리막(205)의 제1트렌치(236)에 형성된 제1유전막(260), 제2전극으로 상기 제1트렌치(236)내의 제1유전막(260)상에 형성된 제1전극플러그(246)를 구비한다. 상기 제3캐패시터(C3)는 제1전극으로 제2바이어스(VBB)가 제공되는 제2불순물영역(213), 상기 제2불순물영역(213)의 상기 측면과 대향하는 다른 측면과 접하도록 상기 소자분리막(205)의 제2트렌치(237)에 형성된 제2유전막(261), 제2전극으로 상기 제2트렌치(237)내의 제2유전막(261)상에 형성된 제2전극플러그(247)를 구비한다. 상기 제1캐패시터(C1)의 스토리지노드(281)와 상기 제1캐패시터(C2)의 제1전극플러그(246)과 상기 제2캐패시터(C3)의 제2전극플러그(247)는 상기 스토리지노드 콘택홀(234)에 형성된 상기 스토리지노드 콘택플러그(244)를 통해 제2불순물영역(213)에 전기적으로 연결되어진다.
본 발명의 실시예에서는 상기 제1캐패시터가 실린더형태를 갖는 것을 예시하였으나, 상기 스토리지노드 콘택플러그에 연결되는 다양한 형태의 캐패시터를 형성 하는 것이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 소자분리막에 트렌치를 형성하여 트렌치형태의 캐패시터를 형성하고, 트렌치 형태의 캐패시터를 반도체 기판상부에 형성된 스택형태의 캐패시터와 병렬연결구성하므로써, 캐패시터 면적의 증대없이 충분한 캐패시턴스를 확보할 수 있을 뿐만 아니라 고집적에 유리한 이점이 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (29)
- 반도체 기판내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계;상기 액티브영역중 소정부분으로 불순물을 이온주입하여 불순물영역을 형성하는 단계;상기 반도체 기판상에 절연막을 형성하는 단계;상기 절연막상에 마스크패턴을 형성하되, 상기 불순물영역의 상면 및 상기 불순물영역의 측면과 접하고 있는 상기 소자분리막의 일부분에 대응하는 부분이 노출되도록 형성하는 단계;상기 마스크패턴을 이용하여 상기 노출된 절연막과 상기 소자분리막의 상기 일부분을 식각하여 스토리지노드 콘택홀 및 제1트렌치와 제2트렌치를 형성하되, 상기 제1트렌치는 상기 스토리지노드 콘택홀에 연속되고 상기 불순물영역의 일측면과 접하도록 상기 소자분리막에 형성하고, 상기 제2트렌치는 상기 스토리지노드 콘택홀에 연속되며 상기 불순물영역의 상기 일측면과 대향하는 측면과 접하도록 상기 소자분리막에 형성하며, 상기 스토리지노드 콘택홀은 상기 불순물영역의 상면 및 상기 제1트렌치와 상기 제2트렌치가 노출되도록 형성하는 단계;상기 제1트렌치내에 상기 불순물영역의 상기 일측면과 접하도록 제1유전막을 형성하고, 상기 제2트렌치내에 상기 불순물영역의 상기 일측면과 대향하는 상기 측면과 접하도록 제2유전막을 형성하는 단계;상기 스토리지노드 콘택홀과 상기 제1트렌치 및 상기 제2트렌치가 매립되도 록 상기 절연막상에 도전막을 형성하는 단계;상기 도전막을 식각하여, 상기 제1트렌치내의 상기 제1유전막상에 제1전극 플러그를 형성하고, 상기 제2트렌치내의 상기 제2유전막상에 제2전극플러그를 형성하며, 상기 스토리지노드 콘택홀내에 상기 제1전극플러그 및 상기 제2전극플러그와 접촉되는 스토리지노드 콘택플러그를 형성하는 단계;상기 스토리지노드 콘택플러그와 접촉되는 스토리지노드를 형성하는 단계; 및상기 스토리지노드가 형성된 상기 절연막상에 제3유전막 및 플레이트노드를 형성하는 단계를 포함하는 반도체 메모리소자의 캐패시터 형성방법.
- 제1항에 있어서, 상기 제1유전막 및 상기 제2유전막은 상기 제3유전막보다 낮은 유전상수를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
- 제2항에 있어서, 상기 제1유전막과 상기 제2유전막은 질화막 및 산화막중 적어도 하나를 포함하고, 상기 제3유전막은 ZrO2, HfO2, Ta2O5 및 Al2O5로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
- 제1항에 있어서, 상기 절연막은 상기 반도체층과는 식각선택비를 가지며, 상 기 소자분리막과는 식각선택비를 갖지 않는 물질로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
- 제2항에 있어서, 상기 절연막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
- 제1항에 있어서, 상기 스토리지노드 콘택홀을 형성하는 단계와 상기 제1유전막과 상기 제2유전막을 형성하는 단계사이에, 상기 노출된 불순물영역으로 상기 불순물영역과 동일한 도전형의 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
- 반도체 기판내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계;상기 액티브영역과 교차하도록 길게 연장되는 게이트 스택을 형성하는 단계;상기 게이트 스택사이의 상기 액티브 영역으로 불순물을 이온주입하여 서로 인접한 제1불순물영역과 제2불순물영역을 형성하는 단계;상기 반도체 기판상에 제1절연막을 형성하는 단계;상기 제1절연막을 식각하여 상기 제1불순물영역을 노출시키는 비트라인 콘택홀을 형성하는 단계;상기 비트라인 콘택홀내에 상기 제1불순물영역과 콘택되는 비트라인 콘택플러그를 형성하는 단계;상기 제1절연막상에 상기 비트라인 콘택플러그와 콘택되고 상기 게이트스택과 교차하는 비트라인스택을 형성하는 단계;상기 비트라인 스택의 측면에 절연 스페이서를 형성하는 단계;상기 비트라인 스택사이가 매립되도록 상기 제1절연막상에 제2절연막을 형성하는 단계;상기 제2절연막상에 마스크패턴을 형성하되, 상기 제2불순물영역의 상면 및 상기 제2불순물영역의 양측면에 인접한 상기 소자분리막의 일부분에 대응하는 부분이 노출되도록 형성하는 단계;상기 마스크패턴을 이용하여 상기 노출된 제2절연막, 상기 제1절연막 및 상기 소자분리막의 상기 일부분을 식각하여 스토리지노드 콘택홀 및 제1트렌치와 제2트렌치를 형성하되, 상기 제1트렌치는 상기 스토리지노드 콘택홀에 연속되고 상기 제2불순물영역의 일측면과 접하도록 상기 소자분리막에 형성하고, 상기 제2트렌치는 상기 스토리지노드 콘택홀에 연속되며 상기 제2불순물영역의 상기 일측면과 대향하는 측면과 접하도록 상기 소자분리막에 형성하며, 상기 스토리지노드 콘택홀은 상기 제2불순물영역의 상기 상면 및 상기 제1트렌치와 상기 제2트렌치가 노출되도록 형성하는 단계;상기 제1트렌치내에 상기 제2불순물영역의 상기 일측면과 접하도록 제1유전막을 형성하고, 상기 제2트렌치내에 상기 제2불순물영역의 상기 일측면과 대향하는 상기 측면과 접하도록 상기 제2유전막을 형성하는 단계;상기 스토리지노드 콘택홀과 상기 제1트렌치 및 상기 제2트렌치가 매립되도 록 상기 절연막상에 도전막을 형성하는 단계;상기 도전막을 식각하여, 상기 제1트렌치내의 상기 제1유전막상에 제1전극 플러그를 형성하고, 상기 제2트렌치내의 상기 제2유전막상에 제2전극플럭그를 형성하며, 상기 스토리지노드 콘택홀내에 상기 제1전극플러그 및 상기 제2전극플러그와 접촐되는 스토리지노드 콘택플러그를 형성하는 단계;상기 스토리지노드 콘택플러그와 접촉되는 스토리지노드를 형성하는 단계; 및상기 스토리지노드가 형성된 상기 절연막상에 제3유전막 및 플레이트노드를 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법.
- 제7항에 있어서, 상기 제1유전막 및 상기 제2유전막은 상기 제3유전막보다 낮은 유전상수를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제8항에 있어서, 상기 제1유전막과 상기 제2유전막은 질화막 및 산화막중 적어도 하나를 포함하고, 상기 제3유전막은 ZrO2, HfO2, Ta2O5 및 Al2O5로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제7항에 있어서, 상기 제1절연막과 상기 제2절연막은 상기 반도체층과는 식각선택비를 가지며, 상기 소자분리막과는 식각선택비를 갖지 않는 물질로 이루어지 는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제10항에 있어서, 상기 제1절연막과 상기 제2절연막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제7항에 있어서, 상기 마스크패턴은 상기 게이트스택에 대응하여 상기 게이트스택에 나란하게 배열되는 스트라이프 형태를 갖는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제7항에 있어서, 상기 스토리지노드 콘택홀과 상기 제1 및 상기 제2트렌치를 형성하는 단계와 상기 제1 및 상기 제2유전막을 형성하는 단계사이에, 상기 노출된 제2불순물영역으로 상기 제2불순물영역과 동일한 도전형의 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제7항에 있어서, 상기 제1유전막과 접촉하는 상기 제2불순물영역의 상기 일측면과 상기 제2유전막과 접촉하는 상기 제2불순물영역의 상기 측면은 상기 게이트 스택과 나란한 방향으로 서로 대향하는 측면인 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 반도체 기판의 액티브영역에 형성된 불순물영역;상기 반도체 기판내에 상기 액티브 영역을 한정하도록 형성되되, 상기 불순물영역의 양측면의 일부분을 각각 노출시키는 제1트렌치와 제2트렌치를 구비하는 소자분리막;상기 제1트렌치내에 상기 불순물영역의 양측면중 일측면과 접하도록 형성된 제1유전막;상기 제2트렌치내에 상기 불순물영역의 양측면중 다른 측면과 접하도록 형성된 제2유전막;상기 제1트렌치내의 상기 제1유전막상에 형성된 제1전극플러그;상기 제2트렌치내의 상기 제2유전막상에 형성된 제2전극플러그;상기 반도체 기판상에 형성되고, 상기 불순물영역의 상면과 상기 제1전극플러그 및 상기 제2전극플러그를 노출시키는 스토리지노드 콘택홀을 구비하는 절연막과;상기 불순물영역의 상기 상면 및 상기 제1전극플러그와 상기 제2전극플러그와 접촉되도록 상기 스토리지노드 콘택홀에 형성된 스토리지노드 콘택플러그;상기 스토리지노드 콘택플러그에 접촉되도록 상기 절연막상에 형성된 스토리지 노드;상기 스토리지노드 및 상기 절연막상에 형성된 제3유전체막; 및상기 제3유전체막상에 형성된 플레이트노드를 구비하는 반도체 메모리소자의 캐패시터.
- 제15항에 있어서, 상기 제1유전막 및 상기 제2유전막은 상기 제3유전막보다 낮은 유전상수를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터.
- 제16항에 있어서, 상기 제1유전막과 상기 제2유전막은 질화막 및 산화막중 적어도 하나를 포함하고, 상기 제3유전막은 ZrO2, HfO2, Ta2O5 및 Al2O5로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터.
- 제15항에 있어서, 상기 절연막은 상기 반도체층과는 식각선택비를 가지며, 상기 소자분리막과는 식각선택비를 갖지 않는 물질로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 캐패시터.
- 제18항에 있어서, 상기 절연막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 캐패시터.
- 제19항에 있어서, 상기 스토리지노드, 상기 제3유전막 및 제1바이어스가 제공되는 상기 플레이트노드는 제1캐패시터를 구성하고, 제2바이어스가 제공되는 상기 제2불순물영역, 상기 제1유전막 및 상기 제1전극플러그는 제2캐패시터를 구성하며, 상기 제2바이어스가 제공되는 상기 제2불순물영역, 상기 제2유전막 및 상기 제 2전극플러그는 제3캐패시터를 구성하며, 상기 제1캐패시터와 상기 제2캐패시터 및 제3캐패시터는 상기 스토리지노드 콘택플러그를 통해 병렬연결되는 것을 특징으로 하는 반도체 메모리소자의 캐패시터.
- 제20항에 있어서, 상기 제1전극플러그 및 상기 제2전극플러그는 상기 스토리지노드 콘택플러그와 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 캐패시터.
- 반도체 기판의 액티브영역에 서로 인접하여 형성된 제1 및 제2불순물영역;상기 반도체 기판상에 상기 액티브 영역과 교차하도록 길게 연장 형성된 게이트 스택;상기 반도체 기판내에 상기 액티브 영역을 한정하도록 형성되되, 상기 불순물영역의 양측면의 일부분을 각각 노출시키는 제1트렌치와 제2트렌치를 구비하는 소자분리막;상기 제1트렌치내에 상기 불순물영역의 양측면중 일측면과 접하도록 형성된 제1유전막;상기 제2트렌치내에 상기 불순물영역의 양측면중 다른 측면과 접하도록 형성된 제2유전막;상기 제1트렌치내의 상기 제1유전막상에 형성된 제1전극플러그;상기 제2트렌치내의 상기 제2유전막상에 형성된 제2전극플러그;상기 반도체 기판상에 형성되고, 상기 제1불순물영역의 상면을 노출시키는 비트라인 콘택홀을 구비하는 제1절연막;상기 제1불순물영역의 상기 상면과 콘택되도록, 상기 비트라인 콘택홀에 형성된 비트라인 콘택플러그;상기 비트라인 콘택플러그에 콘택되도록 상기 제1절연막상에 형성된 비트라인 스택;상기 비트라인 스택의 측면에 형성된 절연 스페이서;상기 비트라인 스택사이가 매립되도록 상기 제1절연막상에 형성되되, 제1절연막에 걸쳐 형성되는 상기 제2불순물영역의 상기 상면과 상기 제1전극플러그 및 제2전극플러그를 노출시키는 스토리지노드 콘택홀을 구비하는 제2절연막;상기 제2불순물영역의 상기 상면 및 상기 제1전극플러그와 상기 제2전극플러그와 접촉되도록 상기 스토리지노드 콘택홀에 형성된 스토리지노드 콘택플러그;상기 스토리지노드 콘택플러그에 접촉되도록 상기 제2절연막상에 형성된 스토리지 노드;상기 스토리지노드 및 상기 제2절연막상에 형성된 제3유전체막; 및상기 제3유전체막상에 형성된 플레이트노드를 구비하는 반도체 메모리소자.
- 제22항에 있어서, 상기 제1유전막 및 상기 제2유전막은 상기 제3유전막보다 낮은 유전상수를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 메모리소자.
- 제23항에 있어서, 상기 제1유전막과 상기 제2유전막은 질화막 및 산화막중 적어도 하나를 포함하고, 상기 제3유전막은 ZrO2, HfO2, Ta2O5 및 Al2O5로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리소자.
- 제22항에 있어서, 상기 절연막은 상기 반도체층과는 식각선택비를 가지며, 상기 소자분리막과는 식각선택비를 갖지 않는 물질로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
- 제25항에 있어서, 상기 절연막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
- 제22항에 있어서, 상기 스토리지노드, 상기 제3유전막 및 제1바이어스가 제공되는 상기 플레이트노드는 제1캐패시터를 구성하고, 제2바이어스가 제공되는 상기 제2불순물영역, 상기 제1유전막 및 상기 제1전극플러그는 제2캐패시터를 구성하며, 상기 제2바이어스가 제공되는 상기 제2불순물영역, 상기 제2유전막 및 상기 제2전극플러그는 제3캐패시터를 구성하며, 상기 제1캐패시터와 상기 제2캐패시터 및 제3캐패시터는 상기 스토리지노드 콘택플러그를 통해 병렬연결되는 것을 특징으로 하는 반도체 메모리소자의 캐패시터.
- 제27항에 있어서, 상기 제1전극플러그 및 상기 제2전극플러그는 상기 스토리 지노드 콘택플러그와 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 캐패시터.
- 제22항에 있어서, 상기 제1유전막과 접촉하는 상기 제2불순물영역의 상기 일측면과 상기 제2유전막과 접촉하는 상기 제2불순물영역의 상기 측면은 상기 게이트 스택과 나란한 방향으로 서로 대향하는 측면인 것을 특징으로 하는 반도체 메모리소자.
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|---|---|---|---|---|
| CN112750783A (zh) * | 2019-10-31 | 2021-05-04 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
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2005
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