CN114156230A - 半导体器件及其制造方法 - Google Patents

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金大益
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Abstract

本申请涉及一种半导体器件及其制造方法。用于制造半导体器件的方法包括：在衬底中形成位线接触孔；在位线接触孔的侧壁上形成第一间隔件；在第一间隔件上方形成牺牲间隔件；在牺牲间隔件上方形成填充位线接触孔的第一导电材料；在第一导电材料上方形成第二导电材料；通过刻蚀第二导电材料形成位线；通过部分地刻蚀第一导电材料和牺牲间隔件以与位线对准，形成位线接触插塞和在位线接触插塞与第一间隔件之间的间隙。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2020年9月8日提交的申请号为10-2020-0114438的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各个实施例涉及一种半导体器件及其制造方法，并且更具体地，涉及一种包括接触插塞、第一间隔件和第二间隔件的半导体器件，以及用于制造该半导体器件的方法。
背景技术
随着半导体器件的集成度增大，由图案占据的面积正在减小。因此，当形成接触插塞时，导电材料没有被刻蚀而是保留，这可能引起与其他相邻接触插塞的短路缺陷。因此，已经提出了一种形成包围接触插塞的间隔件以防止短路缺陷的方法。
发明内容
本公开的实施例针对一种半导体器件以及制造该半导体器件的方法，该半导体器件包括能够防止接触插塞的短路缺陷的第一间隔件和第二间隔件。
根据本公开的实施例，一种用于制造半导体器件的方法包括：在衬底中形成位线接触孔；在位线接触孔的侧壁上形成第一间隔件；在第一间隔件上方形成牺牲间隔件；在牺牲间隔件上方形成填充位线接触孔的第一导电材料；在第一导电材料上方形成第二导电材料；通过刻蚀第二导电材料形成位线；以及通过部分地刻蚀第一导电材料和牺牲间隔件以与位线对准，形成位线接触插塞和在位线接触插塞与第一间隔件之间的间隙。
根据本公开的实施例，一种用于制造半导体器件的方法还包括：在衬底中形成开口；在开口的侧壁上形成第一间隔件；在第一间隔件上形成硅锗层(SiGe)；在硅锗层(SiGe)上形成填充开口的多晶硅层；通过部分地刻蚀多晶硅层和硅锗层(SiGe)形成接触插塞和位于接触插塞与第一间隔件之间的间隙；以及清洁间隙以扩大间隙。
根据本公开的实施例，一种半导体器件包括：位线结构，该位线结构包括在衬底上方的位线接触插塞和在位线接触插塞上方的位线；在衬底上方形成储存节点接触插塞，该储存节点接触插塞在第一方向上与位线结构间隔开；第一间隔件，所述第一间隔件在位线结构与储存节点接触插塞之间；以及第二间隔件对，第二间隔件对在垂直于第一方向的第二方向上形成在位线接触插塞的两端。
附图说明
图1A是示出根据本发明实施例的半导体器件的一部分的俯视图。
图1B示出了说明根据本公开的实施例的半导体器件的截面图。
图2A至图2E是示出根据本公开的实施例的用于制造半导体器件的方法的截面图。
图3A至图3H是示出根据本公开的实施例的半导体器件的一部分的俯视图。
图4是示出根据本公开的实施例的半导体器件的俯视图。
图5示出了说明根据本公开的实施例的半导体器件的截面图。
图6A至图6L示出了说明根据本公开的实施例的用于制造半导体器件的方法的截面图。
图7A至图7E示出根据本公开的实施例的用于制造半导体器件的方法。
具体实施方式
下面将参考附图更详细地描述本公开的各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。在整个本公开中，贯穿本公开的各个附图和实施例，相同的附图标记指代相同的部分。
附图不一定按比例绘制，并且在某些情况下，可能已经放大了比例以清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，而且还指在第一层和第二层或衬底之间存在第三层的情况。
图1A至图1B示出了根据本公开实施例的半导体器件100。图1A是根据本公开的实施例的半导体器件100的俯视图。图1B示出了沿图1A的线A-A′和B-B′截取的截面图。
根据图1A和图1B，可以准备衬底11。衬底11可以包括半导体衬底。衬底11可以由例如含硅材料形成。衬底11可以包括例如硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺杂碳的硅、其组合或其多层。衬底11还可以包括其他半导体材料，诸如锗。衬底11可以包括第III-V族半导体衬底，例如，诸如GaAs的化合物半导体衬底。衬底11可以包括绝缘体上硅(SOI)衬底。
接触孔H可以形成在衬底11中。接触孔H也可以被称为开口H。接触孔H的俯视图可以是椭圆的，例如圆形。接触孔H的俯视图可以是椭圆形。
接触插塞15可以位于接触孔H中。接触插塞15可以位于衬底11中。接触插塞15可以掩埋在衬底11中。接触插塞15可以直接接触衬底11。接触插塞15可以填充接触孔H的一部分。接触插塞15的上表面可以位于与衬底11的上表面相同的水平(level)处。接触插塞15可以包括半导体材料。接触插塞15可以包括含硅材料。根据一实施例，接触插塞15可以包括多晶硅。多晶硅可以掺杂有掺杂剂。接触插塞15可以由掺杂有杂质、金属、导电金属氮化物或其组合的半导体材料形成。根据一实施例，接触插塞15可以通过选择性外延生长(SEG)形成。
间隙对G1和G2可以形成在接触孔H中，其中接触插塞15介于间隙对之间。间隙对G1和G2可以在第一方向D1上彼此面对，其中接触插塞15介于间隙对之间。间隙对G1和G2可以对称，其中接触插塞15介于间隙对之间。间隙对G1和G2的底表面可以位于比接触插塞15的底表面低的水平处。衬底11的一部分可以被间隙对G1和G2暴露。
导线结构CL可以位于接触插塞15上。导线结构CL可以包括在接触插塞15上形成的阻挡金属层16、在阻挡金属层16上形成的导线17和在导线17上形成的导线硬掩模层18。导线结构CL可以包括跨过接触孔H的线形。导线结构CL可以以线形延伸。导线结构CL可以在覆盖接触插塞15的同时沿一个方向延伸。接触插塞15、阻挡金属层16、导线17和导线硬掩模层18的线宽可以相同。位线结构可以是导线结构CL的示例。
阻挡金属层16可以形成在接触插塞15上以与接触插塞15直接接触。阻挡金属层16可以包括例如金属或金属氮化物。阻挡金属层16可以包括例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)或其组合。根据实施例，可以省略阻挡金属层16。
导线17可以形成在阻挡金属层16上以与阻挡金属层16直接接触。导线17可以被形成为包括单层、双层或具有三层或更多层的多个层的叠层结构。导线17可以包括其电阻率比接触插塞15低的材料。导线17可以包括例如其电阻率比接触插塞15低的金属材料。导线17可以包括：例如，金属、金属氮化物、金属硅化物或其组合。导线17可以包括例如含钨的材料。导线17可以包括例如钨(W)或钨化合物。在一实施例中，可以通过层叠硅化钨层、氮化钨层和钨层来形成导线17。当导线17具有多个层的叠层结构时，下导电层可以包括导电多晶硅，并且中间导电层和上导电层可以单独地由TiN、TiSiN、W、硅化钨或其组合形成。例如，中间导电层可以由TiN、TiSiN或其组合形成，并且上导电层可以由钨(W)形成。
导线硬掩模层18可以形成在导线17上以与导线17直接接触。导线硬掩模层18的厚度可以大于导线17的厚度。导线硬掩模层18可以由电介质材料形成。导线硬掩模层18可以由相对于导线17具有刻蚀选择性的材料形成。导线硬掩模层18可以包括例如氧化硅、氮化硅、氮氧化硅或其组合。根据一实施例，导线硬掩模层18可以由氮化硅形成。
第一间隔件13可以形成为位于接触孔H的侧壁上。接触插塞15、间隙对G1和G2以及第一间隔件13可以在第一方向D1上横向布置。第一间隔件13可以包括包围接触孔H的侧壁的环形。第一间隔件13可以与导线结构CL部分地重叠。第一间隔件13可以包括电介质材料。第一间隔件13可以包括例如氧化物、氮化物或其组合。第一间隔件13可以包括例如氧化硅、氮化硅、氧氮化硅或其组合。根据实施例，第一间隔件13可以由氧化硅形成。第一间隔件13可以通过化学气相沉积(CVD)方法或原子层沉积(ALD)方法形成。
第二间隔件14可以位于第一间隔件13上。第二间隔件14可以与间隙对G1和G2不重叠。第二间隔件14可以位于接触插塞15和第一间隔件13之间。第二间隔件14可以直接接触接触插塞15。第二间隔件14可以在垂直于第一方向D1的第二方向D2上位于接触插塞15的端部。第二间隔件14可以是在第二方向D2上位于接触插塞15的两个相对端部的间隔件对。接触插塞15、第二间隔件14和第一间隔件13可以在第二方向D2上横向布置。导线结构CL可以位于第二间隔件14上方。第二间隔件14的厚度可以比第一间隔件13的厚度厚。第二间隔件14可以包括具有比第一间隔件13高的刻蚀速率的材料。第二间隔件14可以由含硅材料形成或包括含硅材料。第二间隔件14可以由非晶硅(Si)、多晶硅(Poly Si)、未掺杂的多晶硅(Undoped-Poly Si)或硅锗(SiGe)形成或包括非晶硅(Si)、多晶硅(Poly Si)、未掺杂的多晶硅(Undoped-Poly Si)或硅锗(SiGe)。第二间隔件14可以包括例如金属氮化物。例如，第二间隔件14包括例如氮化钛(TiN)。
根据上述实施例，通过形成第一间隔件13，接触插塞15的掺杂剂可以不流入衬底11中。因此，可以消除由掺杂剂流入衬底11引起的半导体器件的性能缺陷。此外，通过形成第二间隔件14，可以保护第一间隔件13。当用第二间隔件14形成导线结构CL时，可以增大刻蚀速率。由于第二间隔件14包括非晶硅(非晶Si)、未掺杂的多晶硅(未掺杂的多晶Si)、硅锗(SiGe)、氮化钛(TiN)或其组合，因此与导线结构CL不重叠的部分可能会减少。因此，可以改善接触插塞15的短路缺陷。
图2A至图2E是示出根据本公开的实施例的用于制造半导体器件100的方法的截面图。图2A至图2E是沿图1A的线A-A′和B-B′截取的截面图。
参照图2A，可以准备衬底11。衬底11可以包括半导体衬底。衬底11可以包括含硅材料，但是衬底可以不限制于此方式。例如，衬底11还可以包括其他半导体材料，诸如锗。衬底11可以包括第III-V族半导体衬底。例如，衬底11可以包括化合物半导体衬底，诸如GaAs。衬底11可以包括绝缘体上硅(SOI)衬底。
可选地，在衬底11上方还可以包括层间电介质层(未示出)。层间电介质层(未示出)可以包括例如氧化硅、氮化硅、低k材料或其组合。层间电介质层(未示出)可以包括一层或多层。层间电介质层(未示出)可以包括由不同材料形成的一层或多层。
开口12可以形成在衬底11中。开口12可以被称为“接触孔”。开口12的俯视图可以是椭圆的，例如圆形或椭圆形。
参照图2B，可以在开口12中形成预(preliminary)第一间隔件13L。预第一间隔件13L可以覆盖衬底11。预第一间隔件13L可以覆盖开口12的底表面和侧壁。预第一间隔件13L可以包括电介质材料。预第一间隔件13L可以包括例如氧化物、氮化物或其组合。预第一间隔件13L可以包括例如氧化硅、氮化硅、氧氮化硅或其组合。根据实施例，预第一间隔件13L可以由氧化硅形成。预第一间隔件13L可以通过化学气相沉积(CVD)方法或原子层沉积(ALD)方法形成。
预牺牲间隔件14L可以形成在预第一间隔件13L上方。预牺牲间隔件14L可以覆盖预第一间隔件13L。预牺牲间隔件14L的厚度可以比预第一间隔件13L的厚度厚。预牺牲间隔件14L可以形成在开口12中。预牺牲间隔件14L可以包括具有比预第一间隔件13L高的刻蚀速率的材料。预牺牲间隔件14L可以由含硅材料形成或包括含硅材料。预牺牲间隔件14L可以由非晶硅(Si)、多晶硅(多晶Si)、未掺杂的多晶硅(未掺杂的多晶Si)或硅锗(SiGe)形成或包括非晶硅(Si)、多晶硅(多晶Si)、未掺杂的多晶硅(未掺杂的多晶Si)或硅锗(SiGe)。当预牺牲间隔件14L包括硅锗(SiGe)时，其可以被称为“硅锗(SiGe)层”。预牺牲间隔件14L可以包含金属氮化物。例如，预牺牲间隔件14L可以包括例如氮化钛(TiN)。
参照图2C，可以刻蚀预牺牲间隔件14L以形成牺牲间隔件14P。可以通过刻蚀预第一间隔件13L来形成第一间隔件13。随着形成第一间隔件13和牺牲间隔件14P，可以暴露衬底11的一部分。随着形成第一间隔件13和牺牲间隔件14P，可以暴露衬底11的顶表面和底表面。第一间隔件13可以包括包围开口12的侧壁的环形。第一间隔件13可以具有包围开口12的侧壁的包围形状。牺牲间隔件14P可以覆盖在第一间隔件13上方的开口12的侧壁。从俯视图的角度看，第一间隔件13和牺牲间隔件14P可以具有环形。
随着形成第一间隔件13和牺牲间隔件14P，可以暴露开口12的底表面。可以通过使用第一间隔件13和牺牲间隔件14P来进一步扩大暴露在开口12的内部中的衬底11的表面。可以通过使用第一间隔件13和牺牲间隔件14P额外地使暴露在开口12内部的衬底11凹陷。可以通过使用第一间隔件13和牺牲间隔件14P额外地刻蚀暴露在开口12的内部中的衬底11的表面。因此，可以形成凹陷开口12R。随着形成凹陷开口12R，凹陷开口12R的底表面可以位于比第一间隔件13和牺牲间隔件14P的底表面低的水平处。
参照图2D，第一导电材料15A可以形成在凹陷开口12R中。第一导电材料15A可以填充凹陷开口12R。在形成覆盖衬底11的预第一导电材料层(未示出)以形成第一导电材料15A之后，可以包括使预第一导电材料层(未示出)平坦化以暴露衬底11的上表面的工艺。第一导电材料15A的上表面可以位于与衬底11的上表面相同的水平处。
第一导电材料15A可以包括半导体材料。第一导电材料15A可以包括导电材料。第一导电材料15A可以包括含硅材料。根据一实施例，第一导电材料15A可以包括多晶硅。多晶硅可以被注入掺杂剂。第一导电材料15A可以包括掺杂硅(Doped-Si)。第一导电材料15A可以由掺杂有杂质、金属、导电金属氮化物或其组合的半导体材料形成。第一导电材料15A也可以被称为“多晶硅层”。根据一实施例，第一导电材料15A可以通过选择性外延生长(SEG)形成。
预阻挡金属层16A可以形成在第一导电材料15A和衬底11的上方。预阻挡金属层16A可以包括例如金属或金属氮化物。预阻挡金属层16A可以包括例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)或其组合。
第二导电材料17A可以形成在预阻挡金属层16A的上方。第二导电材料17A可以包括单层、双层或三层或多层的叠层结构。第二导电材料17A可以包括其电阻率比第一导电材料15A低的材料。第二导电材料17A可以包括例如具有比第一导电材料15A低的电阻率的金属材料。第二导电材料17A可以包括例如金属、金属氮化物、金属硅化物或其组合。第二导电材料17A可以包括例如包含钨作为主要成分的含钨材料。例如，在一实施例中，可以通过层叠硅化钨层、氮化钨层和钨层来形成第二导电材料17A。第二导电材料17A可以包括例如钨(W)或钨化合物。
可以在第二导电材料17A的上方形成预导线硬掩模层18A。预导线硬掩模层18A可以由电介质材料形成。预导线硬掩模层18A可以包括相对于第二导电材料17A具有刻蚀选择性的材料。预导线硬掩模层18A可以包括例如氧化硅、氮化硅、氧氮化硅或其组合。根据一实施例，预导线硬掩模层18A可以由氮化硅形成。
导线掩模19可以形成在预导线硬掩模层18A上。导线掩模19可以包括光致抗蚀剂图案。导线掩模19可以具有在一个方向上延伸的线形。导线掩模19的线宽可以小于第一导电材料15A的底表面的直径。
参照图2E，可以形成导线结构CL。导线结构CL可以包括阻挡金属层16、导线17和导线硬掩模层18。位线结构可以是导线结构CL的示例。
可以通过使用导线掩模19作为刻蚀掩模来刻蚀预导线硬掩模层18A。因此，可以形成导线硬掩模层18。可以通过使用导线硬掩模层18作为刻蚀掩模来刻蚀第二导电材料17A、预阻挡金属层16A和第一导电材料15A。因此，可以形成导线17、阻挡金属层16和接触插塞15。导线硬掩模层18、导线17、阻挡金属层16和接触插塞15可以具有相同的线宽。导线17可以在覆盖接触插塞15的同时沿一个方向延伸。导线17可以以线形延伸。
随着形成接触插塞15，可以去除牺牲间隔件14P的一部分。因此，可以形成第二间隔件14。即，第二间隔件14可以包括牺牲间隔件14P的其余部分。可以通过切割牺牲间隔件14P形成第二间隔件14。第二间隔件14可以覆盖接触插塞15的未暴露的侧壁。第二间隔件14可以覆盖第一间隔件13的一部分。可以在接触插塞15与第一间隔件13之间形成第二间隔件14。接触插塞15、第二间隔件14和第一间隔件13可以在图1A的第二方向D2上横向布置。第二间隔件14可以被形成为在第二方向D2上彼此面对的第二间隔件对，其中接触插塞15介入第二间隔件对之间。第二间隔件14可以是对称的或不对称的，并且其间介入有接触插塞15。第二间隔件14可以直接接触第一间隔件13。第二间隔件14可以直接接触接触插塞15。当形成接触插塞15时，第二间隔件14可以保护第一间隔件13。因此，第一间隔件13可以保持不被刻蚀。
随着形成接触插塞15，间隙G1和G2可以形成在从其中去除第一导电材料15A的一部分和牺牲间隔件14P的一部分的空间中。随着刻蚀接触插塞15，可以在接触插塞15的两个侧壁上形成间隙对G1和G2。间隙对G1和G2可以被形成为在图1A的第一方向D1上彼此面对的一对，其中接触插塞15位于间隙对G1和G2之间。第一方向D1和第二方向D2可以彼此相交。间隙对G1和G2可以独立地形成在接触插塞15的两个侧壁上而彼此不连接。间隙对G1和G2可以通过接触插塞15彼此隔离。间隙对G1和G2可以是对称或不对称的，其中接触插塞15介于间隙对G1和G2之间。间隙对G1和G2可以不与第二间隔件14重叠。可以使被间隙对G1和G2暴露的衬底11附加地凹陷，使得间隙G1和G2的下表面可以低于接触插塞的底表面。当形成接触插塞15时，间隙G1和G2的区域可以被确保为牺牲间隔件14P的被去除的一部分。因此，可以减少接触插塞15的短路缺陷。
随后，可以执行使用湿化学物质的清洁工艺以扩大间隙G1和G2的体积。随着执行清洁工艺，可以减少牺牲间隔件14P的剩余量。因此，第二间隔件14在第一方向D1上的线性长度可以与接触插塞15在第一方向D1上的线性长度相同。当第二间隔件14包含硅锗(SiGe)时，在第一方向D1上通过清洁工艺形成的第二间隔件14的线性长度可以小于在包含其他材料的情况下的线性长度。即，可以通过清洁工艺去除更多的牺牲间隔件14P。通过将间隙对G1和G2形成为具有较大的体积，可以显着减少接触插塞15的短路缺陷。
根据上述实施例，通过形成第一间隔件13，接触插塞15的掺杂剂可以不流入衬底11中。可以消除由掺杂剂流入衬底11导致的半导体器件的性能缺陷。当形成导线结构CL时，第一间隔件13可以防止衬底11被进一步刻蚀。因此，间隙对G1和G2可以在后续工艺中被填充而没有空隙。
当形成导线结构CL时，牺牲间隔件14P可以保护第一间隔件13。当形成导线结构CL时，牺牲间隔件14P可以增大刻蚀速率。另外，由于在随后的清洁工艺中选择性地去除牺牲间隔件14P，所以间隙对G1和G2可以被形成得更大。因此，由于第二间隔件14仅保留在与导线结构CL重叠的区域中，所以可以改善接触插塞15的短路缺陷。
图3A至图3H是示出根据本公开的实施例的半导体器件的一部分的俯视图。图3A至图3H示出了图1A的修改示例。修改示例可以类似于图1A至图1B的半导体器件100。图3A至图3H的也出现在图1A至图1B的半导体器件100中的构成要素可以具有相同的附图标记。在下文中，可以省略关于也出现在图1A至图1B的半导体器件100中的组成元件的详细描述。
可以通过根据图2A至图2E的制造方法来形成根据图3A至图3H的半导体器件。具体地，参照图2D，可以根据用于形成导线结构CL的导线掩模19来改变导线结构CL的位置。导线结构CL可以具有在穿过如图1A所示的第一间隔件13的中心时延伸的形状。根据一实施例，导线结构CL可以具有延伸超过第一间隔件13的右侧或左侧的形状。另外，参照图2E，间隙对G1和G2的体积可以根据被去除的牺牲间隔件14P的量而变化。间隙G1和G2的体积可以依据形成牺牲间隔件14P的材料、在清洁工艺中使用的化学物质以及在形成导线结构CL时刻蚀牺牲间隔件14P的量而变化。例如，当牺牲间隔件14P包括硅锗(SiGe)时，与牺牲间隔件14P包括其他材料时相比，可以通过清洁工艺去除更多的牺牲间隔件14P。因此，第二间隔件14可以与导线结构CL完全重叠。在下文中，将描述具体实施例。
参照图3A，第二间隔件14A可以与导线结构CL完全重叠。第二间隔件14A可以仅位于导线结构CL的下方。导线结构CL可以包括沿着第二方向D2延伸的线形，并且可以从第一间隔件13的中心向左移动。因此，利用接触插塞15介入其间形成的间隙对GA1和GA2可以被不对称地形成。例如，间隙对GA1和GA2的体积可以不同，其中间隙GA1的体积小于间隙GA2的体积。
参照图3B，第二间隔件14B可以与导线结构CL完全重叠。第二间隔件14B可以仅位于导线结构CL的下方。导线结构CL可以包括沿着第二方向D2延伸并且从第一间隔件13的中心向右移动的线形。因此，利用接触插塞15介入其间形成的间隙对GB1和GB2可以被不对称地形成。例如，间隙对GB1和GB2的体积可以不同，其中间隙GB2的体积小于间隙GB1的体积。
参照图3C，第二间隔件14C可以与导线结构CL部分地重叠。接触插塞15可以与导线结构CL部分地重叠。在形成导线结构CL之后，第二间隔件14C可以在清洁工艺期间保留而不被去除。第二间隔件14C可以具有比图1A的第二间隔件14保留的更多的牺牲间隔件。第二间隔件14C可以形成在第一间隔件13与接触插塞15之间。导线结构CL可以包括在穿过第一间隔件13的中心时沿着第二方向D2延伸的线形。因此，利用接触插塞15介入其间形成的间隙对GC1和GC2可以被对称地形成。例如，间隙对GC1和GC2可以是相同的体积。
参照图3D，第二间隔件14D可以与导线结构CL部分地重叠。接触插塞15可以与导线结构CL部分地重叠。在形成导线结构CL之后，第二间隔件14D可以在清洁工艺中保留而不被去除。第二间隔件14D可以具有比图3A的第二间隔件14A保留的更多的牺牲间隔件。第二间隔件14D可以形成在第一间隔件13与接触插塞15之间。导线结构CL可以包括沿着第二方向D2延伸并且从第一间隔件13的中心向左移动的线形。因此，利用接触插塞15介入其间形成的间隙对GD1和GD2可以被不对称地形成。例如，间隙对GD1和GD2的体积可以不同，其中GD1的体积小于GD2的体积。
参照图3E，第二间隔件14E可以与导线结构CL部分地重叠。接触插塞15可以与导线结构CL部分地重叠。在形成导线结构CL之后，第二间隔件14E可以在清洁工艺中保留而不被去除。第二间隔件14E可以具有比图3B的第二间隔件14B保留的更多的牺牲间隔件。第二间隔件14E可以形成在第一间隔件13与接触插塞15之间。导线结构CL可以包括沿着第二方向D2延伸并且从第一间隔件13的中心向右移动的线形。因此，利用接触插塞15介入其间形成的间隙对GE1和GE2可以被不对称地形成。例如，间隙对GE1和GE2的体积可以不同。
参照图3F，第二间隔件14F可以与导线结构CL部分地重叠。接触插塞15可以与导线结构CL部分地重叠。在形成导线结构CL之后，第二间隔件14F可以在清洁工艺中保留而不被去除。第二间隔件14F可以具有比图3C的第二间隔件14C保留的更多的牺牲间隔件。第二间隔件14F可以形成在第一间隔件13与接触插塞15之间。导线结构CL可以包括在穿过第一间隔件13的中心的同时延伸的线形。因此，利用接触插塞15介入其间形成的间隙对GF1和GF2可以被对称地形成。例如，间隙对GF1和GF2可以是相同的体积。
参照图3G，第二间隔件14G可以与导线结构CL部分地重叠。接触插塞15可以与导线结构CL部分地重叠。在形成导线结构CL之后，第二间隔件14G可以在清洁工艺中保留而不被去除。第二间隔件14G可以具有比图3D的第二间隔件14D保留的更多的牺牲间隔件。第二间隔件14G可以形成在第一间隔件13与接触插塞15之间。导线结构CL可以包括沿着第二方向D2延伸并且从第一间隔件13的中心向左移动的线形。因此，利用接触插塞15介入其间形成的间隙对GG1和GG2可以被不对称地形成。例如，间隙对GG1和GG2可以具有不同的体积。
参照图3H，第二间隔件14H可以与导线结构CL部分地重叠。接触插塞15可以与导线结构CL部分地重叠。在形成导线结构CL之后，第二间隔件14H可以在清洁工艺中保留而不被去除。第二间隔件14H可以具有比图3E的第二间隔件14E保留的更多的牺牲间隔件。第二间隔件14H可以形成在第一间隔件13与接触插塞15之间。导线结构CL可以包括沿着第二方向D2延伸并且从第一间隔件13的中心向右移动的线形。因此，利用接触插塞15介入其间形成的间隙对GH1和GH2可以被不对称地形成。例如，间隙对GH1和GH2可以是不同的体积。
本发明可以不限于图3A至图3H所示的实施例，并且可以以各种其他形式形成。由于第二间隔件14仅保留在与导线结构CL重叠的区域中，因此可以改善接触插塞15的短路缺陷。
图4是示出根据本公开的实施例的半导体器件200的俯视图。图4是省略了一些组成元件以描述第一间隔件113和第二间隔件114的视图。图5是根据本公开的实施例的沿图4的线A-A′和线B-B′截取的半导体器件200的截面图。
参照图4，半导体器件200可以包括多个存储单元。每个存储单元可以包括有源区104、隔离层(未示出)、掩埋式栅极结构BG、位线结构BL、第一间隔件113、第二间隔件114和储存节点接触插塞SNC、以及储存节点(未示出)。掩埋式栅极结构BG可以在第一方向X上延伸，并且位线结构BL可以在第二方向Y上延伸。储存节点接触插塞SNC可以位于在第一方向X上与位线结构BL间隔开的位置。第一方向X和第二方向Y可以彼此垂直。
位线接触插塞115可以形成在位线结构BL下方。位线接触插塞115的X方向线宽可以与位线结构BL的X方向线宽相同。储存节点接触插塞SNC可以与位线接触插塞115相邻。储存节点(未示出)可以位于储存节点接触插塞SNC上方。
第一间隔件113可以与位线结构BL部分地重叠。第一间隔件113的俯视图可以具有圆形或椭圆形。第一间隔件113的周长可以大于位线接触插塞115的周长。第一间隔件113可以具有包围位线接触插塞115的形状。第一间隔件113可以部分地接触储存节点接触插塞SNC。第一间隔件113可以位于位线结构BL与储存节点接触插塞SNC之间。
第二间隔件114可以位于位线接触插塞115与第一间隔件113之间。第二间隔件114可以直接接触位线接触插塞115。第二间隔件114可以在第二方向Y上位于位线接触插塞115的端部处。第二间隔件114可以包括在第二方向Y上分别位于位线接触插塞115的两端处的一对间隔件。位线接触插塞115、第二间隔件114和第一间隔件113可以在第二方向Y上横向布置。第二间隔件114可以与位线结构BL重叠。第二间隔件114可以不与位线接触插塞115重叠。
参照图5，隔离层103可以形成在衬底101中。隔离层103可以形成在隔离沟槽102中。有源区104可以由隔离层103限定。
衬底101可以包括含硅材料。衬底101还可以包括其他半导体材料，诸如锗。衬底101可以包括绝缘体上硅(SOI)衬底。隔离层103可以是通过刻蚀隔离沟槽102形成的浅沟槽隔离区(STI)。可以通过用电介质材料填充隔离沟槽102来形成隔离层103。隔离层103可以包括例如氧化硅、氮化硅或其组合。源极区/漏极区SD可以形成在有源区104中。源极区/漏极区SD可以掺杂有导电类型的杂质。导电杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。
第一层间电介质层105可以形成在衬底101上方。第二层间电介质层106可以形成在第一层间电介质层105上。第一层间电介质层105和第二层间电介质层106可以包括电介质材料。第一层间电介质层105和第二层间电介质层106可以包括例如氧化硅、氮化硅、低k材料、或其组合。例如，第一层间电介质层105可以包括氧化硅，并且第二层间电介质层106可以包括氮化硅。
掩埋式栅极结构BG可以形成在衬底101中。掩埋式栅极结构BG可以包括栅极电介质层108、栅电极109和栅极覆盖层110。掩埋式栅极结构BG可以以线形延伸。
栅极沟槽T可以形成在衬底101中。栅极沟槽T可以具有横穿有源区104和隔离层103的线形。栅极沟槽T的侧壁可以接触源极区/漏极区SD。栅极沟槽T的下表面可以位于比源极区/漏极区SD的下表面低的水平处。栅极沟槽T的下表面可以位于比隔离层103的下表面高的水平处。
栅极电介质层108可以形成在栅极沟槽T的表面和侧壁上。栅极电介质层108可以覆盖栅极沟槽T的表面和侧壁。栅极电介质层108可以包括例如氧化硅、氮化硅、氮氧化硅、高k材料或其组合。
栅电极109可以形成在栅极电介质层108上。栅电极109可以部分地填充栅极沟槽T。因此，栅电极109可以被称为“掩埋式栅电极”或“掩埋式字线”。栅电极109可以包括例如金属、金属氮化物或其组合。例如，栅电极109可以由氮化钛(TiN)、钨(W)或氮化钛/钨(TiN/W)形成。氮化钛/钨(TiN/W)可以具有通过共形地形成氮化钛并且然后部分地填充栅极沟槽T而形成的结构。栅电极109可以包括例如氮化钛。栅电极109可以包括例如主要包含钨的含钨材料。
栅极覆盖层110可以形成在栅电极109上。栅极覆盖层110可以填充栅极沟槽T的其余部分。栅极覆盖层110可以包括电介质材料。栅极覆盖层110可以包括例如氧化硅、氮化硅或其组合。栅极覆盖层110可以具有NON(氮化物-氧化物-氮化物)结构。
位线接触插塞115可以形成在栅极沟槽T之间。位线接触插塞115可以与栅极覆盖层110部分地重叠。位线接触插塞115可以穿透第一层间电介质层105和第二层间电介质层106。位线接触插塞115可以形成在衬底101中。位线接触插塞115可以穿透第一层间电介质层105和第二层间电介质层106以延伸到衬底101中。位线接触插塞115可以被称为“掩埋式插塞”。位线接触插塞115可以包括延伸到衬底101中的下部和穿透第一层间电介质层105和第二层间电介质层106的上部。位线接触插塞115的下部可以具有比上部深度更深的深度。位线接触插塞115的延伸到衬底101中的部分的深度可以大于穿透第一层间电介质层105和第二层间电介质层106的部分的深度。位线接触插塞115可以包括含硅材料。根据一实施例，位线接触插塞115可以包括多晶硅。位线接触插塞115可以包括掺杂的硅，例如掺杂有杂质的硅。位线接触插塞115可以通过选择性外延生长(SEG)形成。
可以形成包围位线接触插塞115的第一间隔件113。第一间隔件113可以与栅极覆盖层110部分地重叠。第一间隔件113可以不接触位线接触插塞115。第一间隔件113的俯视图可以具有圆形或椭圆形。第一间隔件113的底表面可以位于比位线接触插塞115的底表面高的水平处。第一间隔件113的底表面可以位于与位线接触插塞115的底表面相同的水平处。第一间隔件113可以包括电介质材料。第一间隔件113可以包括例如氧化硅、氮化硅、氧氮化硅或其组合。第一间隔件13可以通过化学气相沉积(CVD)方法或原子层沉积(ALD)方法形成。
第二间隔件114可以位于第一间隔件113上。第二间隔件114可以不与位线接触插塞115重叠。第二间隔件114可以位于接触插塞115与第一间隔件113之间。第二间隔件114可以直接接触位线接触插塞115。第二间隔件114可以直接接触第一间隔件113。第二间隔件114可以被形成为彼此面对的间隔件对。第二间隔件114可以包括具有比第一间隔件113的刻蚀速率快的刻蚀速率的材料。第二间隔件114可以由含硅材料形成或者包括含硅材料。第二间隔件114可以包括未掺杂的硅(Undoped-Si)。第二间隔件114可以由非晶硅(非晶Si)、多晶硅(多晶Si)、未掺杂的多晶硅(未掺杂的多晶Si)或硅锗(SiGe)形成或包括非晶硅(非晶Si)、多晶硅(多晶Si)、未掺杂的多晶硅(未掺杂的多晶Si)或硅锗(SiGe)。第二间隔件114也可以包括例如金属氮化物。例如，第二间隔件14可以包括例如氮化钛(TiN)。第二间隔件114可以通过化学气相沉积(CVD)方法或原子层沉积(ALD)方法形成。
位线结构BL可以形成在位线接触插塞115上。位线结构BL可以包括阻挡金属层116、位线117和位线硬掩模层118。位线结构BL可以以线形延伸。位线结构BL可以在覆盖位线接触插塞115的同时在一个方向上延伸。位线接触插塞115、阻挡金属层116、位线117和位线硬掩模层118可以具有相同的线宽。
阻挡金属层116可以形成在位线接触插塞115上。阻挡金属层116可以包括例如金属或金属氮化物。阻挡金属层116可以包括例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)或其组合。
位线117可以形成在阻挡金属层116上。位线117可以包括单层、双层、或者具有三层或更多层的多个层的叠层结构。位线117可以在覆盖位线接触插塞115和第二间隔件114的同时在第二方向Y上延伸。位线117可以以线形延伸。位线117可以包括具有比位线接触插塞115低的电阻率的材料。位线117可以包括例如具有比位线接触插塞115低的电阻率的金属材料。位线117可以包括例如金属、金属氮化物、金属硅化物或其组合。位线117可以包括例如含钨材料。位线117可以包括例如钨(W)或钨化合物。可以通过层叠硅化钨、氮化钨膜和钨层来形成位线117。
位线硬掩模层118可以形成在位线117上。位线硬掩模层118的厚度可以大于位线117的厚度。位线硬掩模层118可以是由电介质材料形成。位线硬掩模层118可以由相对于位线117具有刻蚀选择性的材料形成。位线硬掩模层118可以包括例如氧化硅、氮化硅、氧氮化硅或其组合。
位线间隔件120可以形成在位线接触插塞115的两个侧壁上以及位线结构BL的两个侧壁上。位线间隔件120可以形成在位线接触插塞115与第一间隔件113之间。位线间隔件120可以独立地形成在位线接触插塞115的两侧。位线间隔件120可以以线形延伸。位线间隔件120的上表面可以位于与位线结构BL的上表面相同的水平处。位线间隔件120可以包括电介质材料。位线间隔件120可以包括低k材料。位线间隔件120可以包括氧化物或氮化物。位线间隔件120可以包括多层间隔件。位线间隔件120可以包括气隙(未示出)。
根据一实施例，可以在位线接触插塞115和第一间隔件113之间形成间隙填充材料。间隙填充材料的上表面可以位于与第一间隔件113的上表面相同的水平处。可以在间隙填充材料上方形成位线间隔件120。间隙填充材料可以包括电介质材料。
可以在位线结构BL之间形成储存节点接触插塞SNC。储存节点接触插塞SNC可以耦接到衬底101。储存节点接触插塞SNC可以包括下插塞121、欧姆接触层122、导电衬垫123和上插塞124。导电衬垫123可以被选择性地省略。储存节点接触插塞SNC可以接触第一间隔件113。因此，第一间隔件113可以包括接触储存节点接触插塞SNC的第一电介质材料和接触第二间隔件的第二电介质材料，并且第一电介质材料和第二电介质材料可以彼此连续。
下插塞121可以形成在衬底101上。位线间隔件120可以位于位线117与下插塞121之间。下插塞121的底表面可以耦接到源极区/漏极区SD。下插塞121的上表面可以位于比位线111的上表面低的水平处。下插塞121可以包括含硅材料。下插塞121可以掺杂有杂质。下插塞121可以包括掺杂的硅，例如掺杂有杂质的硅。
欧姆接触层122可以形成在下插塞121上。欧姆接触层122可以包括例如金属硅化物。欧姆接触层122可以包括硅化钴(CoSix)。根据一实施例，欧姆接触层122可以包括“CoSi2相”的硅化钴。
导电衬垫123可以形成在欧姆接触层122的上表面和位线间隔件120的部分侧表面上。导电衬垫123可以被选择性地省略。导电衬垫123可以包括例如金属或金属氮化物。导电衬垫123可以包括例如钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)或其组合。
上插塞124可以形成在导电衬垫123上。上插塞124可以包括导电材料。上插塞124可以包括例如含金属的材料。上插塞124可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、镍(Ni)、钨(W)、钛(Ti)、铂(Pt)、钯(Pd)、锡(Sn)、铅(Pb)、锌(Zn)、铟(In)、镉(Cd)、铬(Cr)和钼(Mo)之中的一种或多种。根据一实施例，上插塞124可以包括例如含钨(W)的材料。上插塞124可以包括例如钨(W)。
储存节点125可以形成在上插塞124上。储存节点125可以是电容器。储存节点125可以具有圆筒的、柱的、或者圆筒与柱的组合的形状。储存节点125可以包括下电极、电介质层和上电极。下电极和上电极可以包括例如金属层、金属氮化物或其组合。例如，下电极和上电极可以包括钴(Co)、钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、铂(Pt)、钌(Ru)、铱(Ir)、氮化钛(TiN)、氮化钛硅(TiSiN)、氮化铝钛(TiAlN)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化钽铝(TaAlN)、氮化钨(WN)或其组合。电介质层可以包括选自氧化锆、氧化铝和氧化铪中的至少一种。电介质层可以包括ZAZ结构，在该ZAZ结构中第一氧化锆、氧化铝和第二氧化锆被层叠。
根据上述实施例，通过形成第一间隔件113，位线接触插塞115的掺杂剂可以不流入衬底101中。因此，可以消除可能由掺杂剂流入衬底101引起的半导体器件的特性缺陷。此外，可以通过形成第二间隔件114来保护第一间隔件113。当形成位线结构BL时，第二间隔件114可以提高刻蚀速率。由于第二间隔件114包括非晶硅(非晶Si)、多晶硅(多晶Si)、未掺杂的多晶硅(未掺杂的多晶Si)、硅锗(SiGe)、氮化钛(TiN)或其组合，因此可以减小第二间隔件114不与位线结构BL重叠的部分。因此，可以改善位线接触插塞115的短路缺陷。
图6A至图6L以及图7A至图7E示出根据本公开的实施例的用于制造半导体器件200的方法。图6A至图6L是沿图4的线A-A′和线B-B′截取的截面图。图7A至图7E示出了图6L的步骤之后的步骤，并且图7A至图7E是沿图4的线B-B′截取的截面图。半导体器件200的俯视图可以如图4所示。半导体器件200可以类似于图4至图5的半导体器件200。在图4至图5的半导体器件200中出现的组成元件可以使用相同的附图标记。在下文中，可以省略关于也出现在图4至图5中的组成元件的详细描述。
参照图6A，可以准备衬底101。第一层间电介质层105可以形成在衬底101上方。第二层间电介质层106可以形成在第一层间电介质层105上方。第一层间电介质层105和第二层间电介质层106可以包括电介质材料。第一层间电介质层105和第二层间电介质层106可以包括例如氧化硅、氮化硅、低k材料或其组合。例如，第一层间电介质层105可以包括例如氧化硅，并且第二层间电介质层106可以包括例如氮化硅。
参照图6B，可以在衬底101中形成栅极沟槽T。栅极沟槽T可以具有横穿有源区104和隔离层103的线形。可以通过在衬底101上形成掩模图案(未示出)并且使用该掩模图案作为刻蚀掩模执行刻蚀工艺来形成栅极沟槽T。为了形成栅极沟槽T，第一层间电介质层105和第二层间电介质层106可以用作刻蚀阻挡层。可以通过掩模图案来图案化第一层间电介质层105和第二层间电介质层106。
栅极沟槽T的底表面可以具有比隔离层103的底表面高的水平。栅极沟槽T的深度可以具有足以增大后续栅电极的平均横截面积的深度。因此，可以减小栅电极的电阻。尽管未示出，但是可以使隔离层103的一部分凹陷，以在栅极沟槽T的下方突出有源区104的上部。例如，可以选择性地使栅极沟槽T下方的隔离层103凹陷。因此，可以在栅极沟槽T的下方形成鳍区(未示出)。鳍区可以是沟道区的一部分。
参照图6C，可以在栅极沟槽T的表面和侧壁上形成预栅极电介质层108A。在形成预栅极电介质层108A之前，可以修复栅极沟槽T的表面上的刻蚀损伤。例如，在通过热氧化处理形成牺牲氧化物之后，可以去除牺牲氧化物。可以通过热氧化工艺形成预栅极电介质层108A。例如，可以通过氧化栅极沟槽T的底部和侧壁来形成预栅极电介质层108A。根据实施例，可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的沉积方法来形成预栅极电介质层108A。
预栅极电介质层108A可以包括高k材料、氧化物、氮化物、氮氧化物或其组合。可以通过沉积衬垫多晶硅层并且然后彻底地氧化所述衬垫多晶硅层来形成预栅极电介质层108A。可以通过形成衬垫氮化硅层并且然后彻底地氧化所述衬垫氮化硅层来形成预栅极电介质层108A。
参照图6D，可以在预栅极电介质层108A上方形成栅电极109。为了形成栅电极109，可以形成填充栅极沟槽T的导电层(未示出)，并且然后可以执行凹陷工艺。凹陷工艺可以作为回蚀工艺来执行，或者可以顺序地执行化学机械抛光(CMP)工艺和回蚀工艺。栅电极109可以部分地填充栅极沟槽T。栅电极109可以具有凹陷的形状。栅电极109的上表面可以位于比有源区104的上表面低的水平处。
栅电极109可以包括例如金属、金属氮化物或其组合。栅电极109可以由氮化钛(TiN)、钨(W)或氮化钛/钨(TiN/W)形成。氮化钛/钨(TiN/W)可以具有在其中共形地形成氮化钛并且然后用钨部分地填充栅极沟槽T的结构。对于栅电极109，可以单独使用氮化钛，并且这可以被称为具有“仅TiN”结构的栅电极109。
参照图6E，可以在栅电极109上方形成栅极覆盖层110。栅极覆盖层110可以填充栅极沟槽T的其余部分。栅极覆盖层110的上表面可以位于与第二层间电介质层106的上表面相同的水平处。为此，在形成预栅极覆盖层110A之后，可以执行平坦化工艺。栅极覆盖层110可以包括电介质材料。栅极覆盖层110可以包括例如氮化硅、氧化硅或其组合。栅极覆盖层110可以包括NON(氮化物-氧化物-氮化物)结构。
随着预栅极覆盖层110A被平坦化，可以去除预栅极电介质层108A的一部分。因此，第二层间电介质层106的上表面可以被暴露。随着预栅极电介质层108A的一部分被去除，可以形成栅极电介质层108。可以在衬底101中形成掩埋式栅极结构BG。掩埋式栅极结构BG可以包括栅极电介质层108、栅电极109和栅极覆盖层110。掩埋式栅极结构BG可以以线形延伸。
随后，可以在有源区104中形成源极区/漏极区SD。可以执行掺杂工艺以形成源极区/漏极区SD。源极区/漏极区SD可以掺杂有相同导电类型的杂质。源极区/漏极区SD可以是耦接到位线接触插塞或储存节点接触插塞的区域。
参照图6F，可以在第一层间电介质层105和第二层间电介质层106中形成位线接触孔112。可以通过使用位线开口掩模(未示出)作为刻蚀掩模以及刻蚀第一层间电介质层105和第二层间电介质层106来形成位线接触孔112。位线开口掩模(未示出)可以包括光致抗蚀剂图案。
从俯视图的角度来看，位线接触孔112可以是椭圆的，例如圆形或椭圆形。衬底101的一部分可以被位线接触孔112暴露。可以通过位线接触孔112暴露栅极覆盖层110的一部分。位线接触孔112的直径可以比源极区/漏极区SD的直径宽。因此，可以通过位线接触孔112暴露隔离层103的围绕源极区/漏极区SD的部分。位线接触孔112可以被掩埋在衬底101中。
参照图6G，可以在位线接触孔112中形成预第一间隔件113L。预第一间隔件113L可以覆盖衬底101。预第一间隔件113L可以覆盖位线接触孔112的底表面和侧壁。预第一间隔件113L可以覆盖第二层间电介质层106的上表面。
预第一间隔件113L可以包括电介质材料。预第一间隔件113L可以包括例如氧化物、氮化物或其组合。预第一间隔件113L可以包括例如氧化硅、氮化硅、氧氮化硅或其组合。根据实施例，预第一间隔件113L可以由氧化硅形成。可以通过化学气相沉积(CVD)或原子层沉积(ALD)方法形成预第一间隔件113L。
可以在预第一间隔件113L上形成预牺牲间隔件114L。预牺牲间隔件114L可以覆盖预第一间隔件113L。预牺牲间隔件114L可以形成在位线接触孔112中。预牺牲间隔件114L的厚度可以比预第一间隔件113L的厚度厚。
预牺牲间隔件114L可以包括具有比预第一间隔件113L快的刻蚀速率的材料。预牺牲间隔件114L可以具有含硅材料。预牺牲间隔件114L可以由非晶硅(非晶Si)、多晶硅(多晶Si)、未掺杂硅(未掺杂Si)、未掺杂的多晶硅(未掺杂的多晶Si)或硅锗(SiGe)形成或包括非晶硅(非晶Si)、多晶硅(多晶Si)、未掺杂硅(未掺杂Si)、未掺杂的多晶硅(未掺杂的多晶Si)或硅锗(SiGe)。当预牺牲间隔件114L包括硅锗(SiGe)时，其可以被称为“硅锗(SiGe)层”。预牺牲间隔件114L可以包括例如金属氮化物。例如，预牺牲间隔件114L可以包括例如氮化钛(TiN)。
参照图6H，可以刻蚀预牺牲间隔件114L以形成牺牲间隔件114P。可以通过刻蚀预第一间隔件113L来形成第一间隔件113。
随着形成第一间隔件113和牺牲间隔件114P，可以暴露衬底101的一部分。随着形成第一间隔件113和牺牲间隔件114P，可以暴露第二层间电介质层106的上表面。第一间隔件113可以包括包围位线接触孔112的侧壁的环形。第一间隔件113可以包括包围位线接触孔112的侧壁的包围形状。牺牲间隔件114P可以在第一间隔件113上方覆盖位线接触孔112的侧壁。参照图4，第一间隔件13和牺牲间隔件14P的俯视图可以具有环形。随着形成第一间隔件113和牺牲间隔件114P，可以暴露位线接触孔112的底表面。第一间隔件113和牺牲间隔件114P可以与栅极覆盖层110部分地重叠。
在用于形成第一间隔件113和牺牲间隔件114P的刻蚀工艺中，可以刻蚀源极区/漏极区SD、隔离层103和栅极覆盖层110的一部分。可以通过使用第一间隔件113和牺牲间隔件114P来进一步扩大在位线接触孔112的内部中暴露的衬底101的表面。即，可以使在位线接触孔112下方的栅极覆盖层110、源极区/漏极区SD和隔离层103凹陷预定深度。通过将位线接触孔112的底表面延伸到衬底101中，可以形成凹陷的位线接触孔112R。随着形成凹陷的位线接触孔112R，可以使一些源极区/漏极区SD的表面凹陷，并且一些源极区/漏极区SD的表面可以位于比有源区104的上表面低的水平处。随着形成凹陷的位线接触孔112R，凹陷的位线接触孔112R的底表面可以位于比第一间隔件113和牺牲间隔件114P的底表面低的水平处。
参照图6I，可以在凹陷的位线接触孔112R中形成第一导电材料115A。第一导电材料115A可以填充凹陷的位线接触孔112R。可以通过形成覆盖第二层间电介质层106的预第一导电材料层115A'并且执行使预第一导电材料层115A'平坦化以暴露第二层间电介质层106的上表面的工艺来形成第一导电材料115A。第一导电材料115A的上表面可以位于与第二层间电介质层106的上表面相同的水平处。根据一实施例，可以由选择性外延生长(SEG)形成第一导电材料115A。
第一导电材料115A可以包括半导体材料。第一导电材料115A可以包括含硅材料。根据一个实施例，第一导电材料115A可以包括多晶硅。第一导电材料115A可以包括掺杂硅，例如掺杂有杂质的硅。第一导电材料115A可以包括掺杂的多晶硅，例如掺杂有杂质的多晶硅。第一导电材料115A可以包括具有比预牺牲间隔件114L慢的刻蚀速率的材料。
参照图6J，可以在第二层间电介质层106、第一导电材料115A、第一间隔件113和牺牲间隔件114P的上方形成位线叠层BS。位线叠层BS可以包括预阻挡金属层116A、第二导电材料117A和预位线硬掩模层118A。
预阻挡金属层116A可以形成在第二层间电介质层106、第一导电材料115A、第一间隔件113和牺牲间隔件114P的上方。预阻挡金属层116A的高度可以小于第二层间电介质层106的高度。预阻挡金属层116A可以包括例如氮化钛(TiN)、氮化钽(TaN)、钨氮化物(WN)或其组合。
第二导电材料117A可以形成在预阻挡金属层116A的上方。第二导电材料117A可以包括电阻率小于第一导电材料115A的材料。第二导电材料117A可以包括例如电阻率小于第一导电材料115A的金属材料。第二导电材料117A可以包括例如金属、金属氮化物、金属硅化物或其组合。根据一实施例，第二导电材料117A可以包括例如钨(W)或钨化合物。
预位线硬掩模层118A可以形成在第二导电材料117A的上方。预位线硬掩模层118A可以由电介质材料形成。可以由相对于第二导电材料117A具有刻蚀选择性的材料形成预位线硬掩模层118A。预位线硬掩模层118A可以包括例如氧化硅、氮化硅、氧氮化硅或其组合。
参照图6K，可以在预位线硬掩模层118A上方形成位线掩模BLM。位线掩模BLM可以包括光致抗蚀剂图案。位线掩模BLM可以具有在一个方向上延伸的线形。位线掩模BLM的线宽可以小于位线接触孔112的直径。
可以通过使用位线掩模BLM作为刻蚀掩模来刻蚀预位线硬掩模层118A。因此，可以形成位线硬掩模层118。可以通过使用位线硬掩模层118作为刻蚀掩模来刻蚀第二导电材料117A和预阻挡金属层116A。在这种情况下，可以刻蚀第一导电材料115A的一部分、第二层间电介质层106、第一层间电介质层105、第一间隔件113以及牺牲间隔件114P。因此，可以形成位线117和阻挡金属层116。位线硬掩模层118、位线117和阻挡金属层116可以具有相同的线宽。位线硬掩模层118、位线117和阻挡金属层116可以形成位线结构BL。位线117可以在覆盖阻挡金属层116的同时在一个方向上延伸。位线117可以以线形延伸。
参照图6L，可以附加地刻蚀第一导电材料115A和牺牲间隔件114P。第一导电材料115A和牺牲间隔件114P可以被部分地刻蚀以与位线117对准。可以与图6K的刻蚀工艺一起执行附加的刻蚀。可以利用图6K的刻蚀工艺原位(in-situ)执行附加刻蚀。因此，可以形成位线接触插塞115、第二间隔件114以及间隙G1和G2。位线接触插塞115的线宽可以与位线结构BL的线宽相同。位线117可以在覆盖位线接触插塞115的同时在一个方向上延伸。
当附加地刻蚀第一导电材料115A和牺牲间隔件114P时，可以保留第一间隔件113。牺牲间隔件114P可以保护第一间隔件113，使得第一间隔件113不被刻蚀。因此，第一间隔件113可以具有包围位线接触插塞115的形状。如图4中所示，第一间隔件113的俯视图可以包括圆形或椭圆形。当通过第一间隔件113形成位线接触插塞115时，可以防止衬底101的附加刻蚀。即，第一间隔件113可以用作刻蚀停止层。此外，第一间隔件113可以防止注入到位线接触插塞115中的掺杂剂流入衬底101中。因此，可以改善可能由掺杂剂流入相邻的有源区引起的半导体器件的特性缺陷。
可以在从其中去除第一导电材料115A的一部分以形成位线接触插塞115的空间中形成间隙G1和G2。可以在位线接触插塞115的两个侧壁上形成间隙对G1和G2。可以在位线接触插塞115和第一间隔件113之间形成间隙G1和G2。间隙G1和G2可以被形成为沿图4的第一方向X彼此面对的间隙对，其中位线接触插塞115在间隙对G1和G2之间。间隙对G1和G2可以独立地形成在位线接触插塞115的两个侧壁上。间隙对G1和G2可以由位线接触插塞115隔离。间隙对G1和G2可以是对称的或者不对称的，其中位线接触插塞115介入间隙对G1和G2之间。例如，间隙对G1和G2可以包括图3A至图3H的形状之中的一种形状。位线接触插塞115、间隙G1和G2以及第一间隔件113可以在第一方向X上横向布置。第一间隔件113可以被间隙G1和G2部分地暴露。当由第一间隔件113形成位线接触插塞115时，可以防止对衬底101的附加刻蚀，从而可以在随后的工艺中填充间隙对G1和G2，而没有空隙。
在形成间隙对G1和G2之后，可以使衬底101附加地凹陷。因此，间隙对G1和G2可以包括附加的凹陷部GR。间隙对G1和G2的底表面可以通过附加的凹陷部GR位于比位线接触插塞115的底表面低的水平处。
第二间隔件114可以包括牺牲间隔件114P的剩余部分，其位于与间隙G1和G2间隔开的位置。可以通过切割或修整牺牲间隔件114P来形成第二间隔件114。第二间隔件114可以覆盖位线接触插塞115的未暴露的侧壁。第二间隔件114可以不与间隙对G1和G2重叠。第二间隔件114可以部分地覆盖第一间隔件113。可以在位线接触插塞115和第一间隔件113之间形成第二间隔件114。位线接触插塞115、第二间隔件114和第一间隔件113可以在图4的第二方向上横向布置。第二间隔件114可以被形成为在第二方向Y上彼此面对的间隔件对，其中位线接触插塞115介于间隔件对之间。第二间隔件114可以是对称的或不对称的，其中位线接触插塞115介于第二间隔件114之间。第二间隔件114可以具有图3A至图3H中的一种形状。第二间隔件114可以直接接触第一间隔件113。第二间隔件114可以直接接触位线接触插塞115。当形成位线接触插塞115时，第二间隔件114可以保护第一间隔件113。因此，第一间隔件113可以保留而不被刻蚀。牺牲间隔件114P可以具有比第一导电材料115A快的刻蚀速率。另外，随着形成第二间隔件114，间隙对G1和G2的区域可以形成为大的。因此，可以减少位线接触插塞115的短路缺陷。
随后，可以清洁间隙G1和G2以扩大间隙G1和G2。清洁工艺中可能会使用湿化学物质。随着执行清洁过程，可以减少牺牲间隔件114P的剩余量。因此，第二间隔件114在第一方向X上的线性长度可以与位线接触插塞115在第一方向X上的线性长度相同。即，可以通过清洁工艺去除更多的牺牲间隔件114P。第二间隔件114可以仅与位线结构BL重叠。因此，由于间隙对G1和G2可以被形成为大的，因此可以防止位线接触插塞115的短路缺陷。例如，当第二间隔件114包括硅锗(SiGe)时，通过清洁工艺形成的第二间隔件114在第一方向X上的线性长度可以小于包括不同材料的情况的线性长度。
随后，可以去除位线掩模BLM。
图7A至图7E是后续工艺的截面图。然而，由于图4的线A-A′的截面图类似于图6L的截面图，因此可以省略图6L的截面图。
参照图7A，可以在位线结构BL上方形成预位线间隔件120A。预位线间隔件120A可以覆盖位线结构BL、第一层间电介质层105和第二层间电介质层106以及第一间隔件113。
预位线间隔件120A可以由电介质材料形成。预位线间隔件120A可以包括低k材料。预位线间隔件120A可以包括氧化物或氮化物。预位线间隔件120A可以包括例如氧化硅、氮化硅或金属氧化物。预位线间隔件120A可以包括SiO2、Si3N4或SiN。预位线间隔件120A可以包括多层间隔件。预位线间隔件120A可以包括气隙(未示出)。因此，可以在位线结构BL的两个侧壁上形成线型气隙对。线型气隙对可以是对称的。在一些实施例中，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件。第三间隔件可以位于第一间隔件与第二间隔件之间。多层间隔件可以包括NON结构，其中氧化物间隔件位于氮化物间隔件之间。根据一实施例，多层间隔件可以包括第一间隔件、第二间隔件以及在第一间隔件与第二间隔件之间的气隙。
根据一实施例，可以在预位线间隔件120A与第一间隔件113之间形成间隙填充材料。间隙填充材料的上表面可以位于与第一间隔件113的上表面相同的水平处。预位线间隔件120A可以形成在间隙填充材料上方。间隙填充材料可以包括电介质材料。
参照图7B，可以通过刻蚀预位线间隔件120A来形成位线间隔件120。位线间隔件120可以形成在位线结构BL的两个侧壁上。位线间隔件120的上表面可以位于与位线结构BL的上表面相同的水平处。
参照图7C，可以在位线结构BL之间形成储存节点接触开口SNH。储存节点接触开口SNH的底表面可以延伸到衬底101中。在形成储存节点接触开口SNH期间，可以使隔离层103、第一层间电介质层105和第二层间电介质层106以及源极区/漏极区SD凹陷预定深度。可以通过储存节点接触开口SNH暴露衬底101的一部分。储存节点接触开口SNH的下表面可以位于比衬底101的上表面低的水平处。储存节点接触开口SNH的下表面可以位于比位线接触插塞115的底表面高的水平处。
可以执行浸出(deep-out)和修整工艺以形成储存节点接触开口SNH。由于浸出工艺，可以形成储存节点接触开口SNH，而不会损失位线间隔件120。可以通过修整工艺来扩展储存节点接触开口SNH的侧部区域和下部区域。可以通过修整工艺去除第一层间电介质层105和第二层间电介质层106以及衬底101的一部分。储存节点接触开口SNH的下部可以在横向方向上延伸，以具有灯泡形状。
参照图7D，可以形成储存节点接触插塞SNC。储存节点接触插塞SNC可以包括下插塞121、欧姆接触层122、导电衬垫123和上插塞124。导电衬垫123可以被选择性地省略。储存节点接触插塞SNC可以接触第一间隔件113。因此，第一间隔件113可以包括接触储存节点接触插塞SNC的第一电介质材料和接触第二间隔件的第二电介质材料，并且第一电介质材料和第二电介质材料可以彼此连续。
可以在衬底101上方形成下插塞121。位线间隔件120可以位于位线117与下插塞121之间。下插塞121的底表面可以耦接到源极区/漏极区SD。下插塞121的上表面可以位于比位线111的上表面低的水平处。下插塞121可以包括含硅材料。下插塞121可以掺杂有杂质。下插塞121可以包括掺杂硅，例如掺杂有杂质的硅。
欧姆接触层122可以形成在下插塞121上。欧姆接触层122可以包括例如金属硅化物。欧姆接触层122可以包括硅化钴(CoSix)。根据一实施例，欧姆接触层122可以包括“CoSi2相”的硅化钴。
导电衬垫123可以形成在欧姆接触层122的上表面和位线间隔件120的侧表面的一部分上。导电衬垫123可以被选择性地省略。导电衬垫123可以包括例如金属或金属氮化物。导电衬垫123可以包括例如钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)或其组合。
可以在导电衬垫123上形成上插塞124。上插塞124可以包括导电材料。上插塞124可以包括例如含金属的材料。上插塞124可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、镍(Ni)、钨(W)、钛(Ti)、铂(Pt)、钯(Pd)、锡(Sn)、铅(Pb)、锌(Zn)、铟(In)、镉(Cd)、铬(Cr)和钼(Mo)之中的一种或多种。根据一实施例，上插塞124可以包括例如含钨(W)的材料。上插塞124可以包括例如钨(W)。
参照图7E，储存节点125可以形成在上插塞124上方。储存节点125可以具有圆筒形、柱形或圆筒形和柱形的组合。储存节点125可以包括下电极、电介质层和上电极。下电极和上电极可以包括例如金属层、金属氮化物或其组合。例如，下电极和上电极可以包括钴(Co)、钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、铂(Pt)、钌(Ru)、铱(Ir)、氮化钛(TiN)、氮化钛硅(TiSiN)、氮化铝钛(TiAlN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)、氮化钨(WN)或其组合。电介质层可以包括选自氧化锆、氧化铝和氧化铪中的至少一个。电介质层可以包括ZAZ结构，在ZAZ结构中第一氧化锆、氧化铝和第二氧化锆被层叠。
根据上述实施例，通过形成第一间隔件113，可以使位线接触插塞115的掺杂剂不流入衬底101。因此，可以防止可能由掺杂剂引起的半导体器件的特性缺陷。此外，通过形成第一间隔件113，可以在形成位线接触插塞115时防止衬底101的附加刻蚀。因此，在后续工艺中，可以填充形成在位线接触插塞115的两个侧壁上的间隙G1和G2而没有空隙。因此，可以消除位线接触插塞115的短路缺陷。
此外，当形成位线接触插塞115时，可以通过形成第二间隔件114来保护第一间隔件113。当由于第二间隔件114而形成位线接触插塞115时，可以提高刻蚀速率。随着形成第二间隔件114，可以增大间隙G1和G2的区域。因此，可以减小第二间隔件114的不与位线结构BL重叠的部分。因此，可以改善位线接触插塞115的短路缺陷。
根据一实施例，通过形成第一间隔件，接触插塞的掺杂剂可以不流入衬底中。因此，可以改善半导体器件的特性缺陷。
根据一实施例，当形成接触插塞时，可以通过形成第一间隔件来保护衬底免于被附加地刻蚀。因此，可以改善接触插塞的短路缺陷。
根据一实施例，可以通过形成第二间隔件来保护第一间隔件。
根据一实施例，通过形成第二间隔件，可以在形成接触插塞时提高刻蚀速率，并且可以确保间隙的区域。因此，可以改善接触插塞的短路缺陷。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求书所定义的本公开的精神和范围的情况下，可以进行各种改变和修改。

Claims (28)

1.一种用于制造半导体器件的方法，所述方法包括：
在衬底中形成位线接触孔；
在所述位线接触孔的侧壁上形成第一间隔件；
在所述第一间隔件上形成牺牲间隔件；
在所述牺牲间隔件上形成填充所述位线接触孔的第一导电材料；
在所述第一导电材料上方形成第二导电材料；
通过刻蚀所述第二导电材料形成位线；以及
通过部分地刻蚀所述第一导电材料和所述牺牲间隔件以与所述位线对准，形成位线接触插塞和在所述位线接触插塞与所述第一间隔件之间的间隙。
2.根据权利要求1所述的方法，其中，形成所述位线接触插塞和在所述位线接触插塞与所述第一间隔件之间的所述间隙的步骤包括：
在所述位线接触插塞与所述第一间隔件之间形成第二间隔件，
其中，所述第二间隔件包括所述牺牲间隔件的剩余部分，所述剩余部分位于与所述间隙间隔开的位置。
3.根据权利要求2所述的方法，其中，所述位线接触插塞、所述间隙和所述第一间隔件在第一方向上横向布置，以及
所述位线接触插塞、所述第二间隔件和所述第一间隔件在垂直于所述第一方向的第二方向上横向布置。
4.根据权利要求3所述的方法，其中，将所述第二间隔件形成为在所述第二方向上彼此面对的间隔件对，其中所述位线接触插塞介于所述间隔件对之间。
5.根据权利要求3所述的方法，其中，所述间隙包括在所述第一方向上彼此面对的间隙对，其中所述位线接触插塞介于所述间隙对之间，以及
所述间隙对是对称的或不对称的，其中所述位线接触插塞介于所述间隙对之间。
6.根据权利要求1所述的方法，其中，所述第一导电材料包括掺杂的硅，以及
所述牺牲间隔件包括未掺杂的硅。
7.根据权利要求1所述的方法，其中，所述第一导电材料包括掺杂的多晶硅，以及
所述牺牲间隔件包括非晶硅、未掺杂的多晶硅、硅锗SiGe和氮化钛TiN之中的一种。
8.根据权利要求1所述的方法，其中，所述第一导电材料和所述牺牲间隔件包括多晶硅，以及
所述第一间隔件包括氧化物、氮化物或其组合。
9.根据权利要求1所述的方法，其中，所述第一间隔件包括氧化物，以及
所述牺牲间隔件包括非晶硅、多晶硅、硅锗SiGe和氮化钛TiN之中的一种。
10.根据权利要求1所述的方法，其中，所述第一间隔件具有包围所述位线接触孔的侧壁的环形。
11.根据权利要求1所述的方法，其中，形成所述位线接触插塞和在所述位线接触插塞与所述第一间隔件之间的所述间隙的步骤还包括：
清洁所述间隙以扩大所述间隙。
12.根据权利要求1所述的方法，还包括：
在形成所述位线接触插塞和在所述位线接触插塞与所述第一间隔件之间的所述间隙之后，使由所述间隙暴露的所述衬底凹陷。
13.根据权利要求1所述的方法，还包括：
在形成所述位线接触插塞和在所述位线接触插塞与所述第一间隔件之间的所述间隙之后，在所述位线的侧壁和所述位线接触插塞的侧壁上形成位线间隔件；
在所述位线间隔件上方形成储存节点接触插塞，所述储存节点接触插塞耦接到所述衬底；以及
在所述储存节点接触插塞上方形成电容器。
14.一种用于制造半导体器件的方法，所述方法包括：
在衬底中形成开口；
在所述开口的侧壁上形成第一间隔件；
在所述第一间隔件上形成硅锗层SiGe；
在所述硅锗层SiGe上形成填充所述开口的多晶硅层；
通过部分地刻蚀所述多晶硅层和所述硅锗层SiGe形成接触插塞和位于所述接触插塞与所述第一间隔件之间的间隙；以及
清洁所述间隙以扩大所述间隙。
15.根据权利要求14所述的方法，其中，形成所述接触插塞和位于所述接触插塞与所述第一间隔件之间的所述间隙的步骤包括：
在所述接触插塞与所述第一间隔件之间形成第二间隔件，
其中，所述第二间隔件包括硅锗层SiGe的剩余部分，所述剩余部分位于与所述间隙间隔开的位置。
16.根据权利要求15所述的方法，其中，所述接触插塞、所述间隙和所述第一间隔件在第一方向上横向布置，以及
所述接触插塞、所述第二间隔件和所述第一间隔件在与所述第一方向垂直的第二方向上横向布置。
17.根据权利要求16所述的方法，其中，将所述第二间隔件形成为在所述第二方向上彼此面对的间隔件对，其中所述接触插塞介于所述间隔件对之间。
18.根据权利要求16所述的方法，其中，将所述间隙形成为在所述第一方向上彼此面对的间隙对，其中所述接触插塞介于所述间隙对之间，以及
所述间隙对是对称的或不对称的，其中所述接触插塞介于所述间隙对之间。
19.根据权利要求14所述的方法，其中，所述第一间隔件包括氧化物、氮化物或其组合。
20.根据权利要求14所述的方法，其中，所述第一间隔件具有包围所述开口的侧壁的环形。
21.根据权利要求14所述的方法，其中，形成所述接触插塞和位于所述接触插塞与所述第一间隔件之间的所述间隙的步骤还包括：
使由所述间隙暴露的所述衬底凹陷。
22.一种半导体器件，包括：
位线结构，所述位线结构包括在衬底上方的位线接触插塞和在所述位线接触插塞上方的位线；
储存节点接触插塞，所述储存节点接触插塞形成在所述衬底上方，所述储存节点接触插塞在第一方向上与所述位线结构间隔开；
第一间隔件，所述第一间隔件在所述位线结构与所述储存节点接触插塞之间；以及
第二间隔件对，所述第二间隔件对在垂直于所述第一方向的第二方向上形成在所述位线接触插塞的两端。
23.根据权利要求22所述的半导体器件，其中，所述位线在覆盖所述位线接触插塞和所述第二间隔件的同时在所述第二方向上延伸。
24.根据权利要求22所述的半导体器件，其中，所述位线接触插塞和所述第二间隔件包括多晶硅。
25.根据权利要求22所述的半导体器件，其中，所述位线接触插塞包括掺杂的硅，以及
所述第二间隔件包括未掺杂的硅。
26.根据权利要求22所述的半导体器件，其中，所述位线接触插塞包括掺杂的多晶硅，以及
所述第二间隔件包括非晶硅、未掺杂的多晶硅、硅锗SiGe和氮化钛(TiN)之中的一种。
27.根据权利要求22所述的半导体器件，其中，所述第一间隔件包括氧化物、氮化物或其组合。
28.根据权利要求22所述的半导体器件，其中，所述第一间隔件包括：
第一电介质材料，所述第一电介质材料与所述储存节点接触插塞接触；以及
第二电介质材料，所述第二电介质材料与所述第二间隔件接触，以及
所述第一电介质材料和第二电介质材料是连续的。
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