JP4279443B2 - 積層型キャパシターを備える半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は積層型キャパシターを備える半導体装置の製造方法に関するもので、特に、積層型キャパシターにより発生する段差を減少させることに適合するように構成された積層型キャパシターを備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
周知のように、最近、半導体装置の高集積化の趨勢にしたがってセルの大きさが減少している。半導体装置に備えられるキャパシターの場合、縮小された大きさに一定容量を確保するため、その積層高さが高くなっている。このように、キャパシターの積層高さが高くなるにつれて、図１に示すように、キャパシターが形成されたＲＡＭセル領域Ｂとその周辺の論理回路領域Ａ間の段差が深化している。
【０００３】
一方、キャパシターの周辺に形成される論理回路領域Ａでは、半導体装置の高集積化により、配線の線幅が減少し、配線間隔が狭くなっている。
また、集積効率を高めるため、配線を多層に形成することにより、多層の配線を電気的に連結するための相互連結配線の数が増加している。
【０００４】
このように、論理回路領域Ａでは、高集積化するにつれて、より精密なパターンの形成が要求される反面、キャパシターによる段差は段々深化していくため、キャパシターが形成された後に形成される層に対してはそのパターニングに難しさがある。
【０００５】
すなわち、キャパシターの積層高さにより、キャパシターが形成されるＲＡＭセル領域Ｂと論理回路が形成される論理回路領域Ａ間の段差が大きいため、その上部に形成された特定層を写真現像工程でパターニングする際、露出との焦点深度が互いに一致しなくなり、その結果、論理回路領域Ａ又はＲＡＭセル領域Ｂでのパターンの形成が正確に達成されなくなる。
【０００６】
【発明が解決しようとする課題】
本発明は前記問題点を解消するためになされたもので、キャパシターの積層高さにより論理回路領域とＲＡＭセル領域間で発生する段差を解消し得る積層型キャパシターを備える半導体装置の製造方法を提供することにその目的がある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明の積層型キャパシターを備える半導体装置の製造方法の基本思想は、所定の論理回路が形成された論理回路領域と多数のトランジスタが形成されたＲＡＭセル領域からなる半導体基板上に積層型キャパシターを備える半導体装置の製造方法において、前記半導体基板の上部に、形成しようとする積層型キャパシターの高さに対応する厚さに絶縁膜を形成する段階と、前記ＲＡＭセル領域に形成された絶縁膜を部分的に除去して積層型キャパシターを形成すべき空間を形成する段階と、前記空間に積層型キャパシターを形成する段階と、前記論理回路領域に形成された絶縁膜を部分的に除去し、この除去された部分に前記論理回路の相互連結配線を形成する段階とを含むことにある。
この方法において、前記論理回路領域には、ソース又はドレン電極として用いられる活性領域、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する論理回路が形成されており、前記ＲＡＭセル領域には、ソース電極、ドレン電極、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する多数のトランジスタが形成されていることが好ましい。
【０００８】
即ち、上記の目的を達成するための本発明の積層型キャパシターを備える半導体装置の製造方法は、
ソース又はドレン電極として用いられる活性領域、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する論理回路が形成された論理回路領域と、ソース電極、ドレン電極、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する多数のトランジスタが形成されたＲＡＭセル領域からなる半導体基板上に積層型キャパシターを備える半導体装置の製造方法において、
前記論理回路領域及びＲＡＭセル領域が形成された半導体基板の上部全面に第１食刻防止膜及び第１層間絶縁膜を順番に形成する段階と、
前記ＲＡＭセル領域の上に形成された第１層間絶縁膜及び第１食刻防止膜を食刻して、前記ＲＡＭセル領域内のドレン電極が露出される第１コンタクトホールを形成する段階と、
前記第１コンタクトホール内に導電材を充填してコンタクトプラグ及びダミープラグを形成する段階と、を含む第１段階と、
前記第１段階により得られた構造体の上部の全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜、前記第１層間絶縁膜及び第１食刻防止膜を順次食刻して、前記ＲＡＭセル領域内のソース電極と前記論理回路領域内の活性領域及びゲート電極の表面が露出される第２コンタクトホールを形成する段階と、
前記第２コンタクトホールの内部を含む前記第２層間絶縁膜の上部に導電材を積層して前記第２コンタクトホールを充填して第１導電層を形成する段階と、
前記第１導電層の上部の全面に絶縁材を積層して第２中間絶縁膜を形成する段階と、
前記第２中間絶縁膜、第１導電層及び第２層間絶縁膜を順次パターニングして、前記第１導電層を第１相互連結配線及びビット線に形成する段階と、を含む第２段階と、
前記構造体の上部の全面に第２食刻防止膜を形成する段階と、
前記第２食刻防止膜の上部の全面に、後続する工程で形成する積層型キャパシタの高さよりも高く酸化膜を積層した後、平坦化することによって第３層間絶縁膜を形成する段階と、を含む第３段階と、
前記ＲＡＭセル領域に形成された前記第３層間絶縁膜及び前記第２食刻防止膜を順次食刻して、積層型キャパシターが形成される空間及び前記コンタクトプラグ及びダミープラグの表面が露出される第３コンタクトホールを形成する段階を含む第４段階と、
前記第３コンタクトホール、第３層間絶縁膜及び積層型キャパシターが形成される空間が形成された構造体の上部の全面に導電材を積層して第２導電層を形成する段階と、
前記第２導電層の上部に食刻の容易な材料を積層して犠牲膜を形成して前記第３コンタクトホールを充填する段階と、を含む第５段階と、
前記論理回路領域の部分に形成された前記犠牲膜、前記第２導電層、前記第３層間絶縁膜、前記第２食刻防止膜及び前記第２中間絶縁膜を順次食刻して前記第１相互連結配線それぞれの表面が露出される第４コンタクトホールを形成する段階と、
前記論理回路領域の部分に形成された前記犠牲膜、前記第２導電層及び第３層間絶縁膜を食刻して第４コンタクトホールを含む溝を形成する段階と、を含む第６段階と、
前記第１段階から前記第６段階により前記第４コンタクトホール及び溝が形成された構造体の上部の全面に導電材を積層して第３導電層を形成し、前記第４コンタクトホール及び溝に導電体を充填する段階と、
前記第３導電層、前記犠牲膜及び前記第２導電層を前記第３層間絶縁膜の表面まで除去することにより、前記第２導電層を前記ＲＡＭセル領域における電荷保存電極及びダミー電極に形成し、前記第３導電層を前記論理回路領域における前記第１相互連結配線と接触する第２相互連結配線に形成する段階と、を含む第７段階と、
前記第１段階から前記第７段階の工程が完了された構造体の上部の全面に第３食刻防止膜を形成する段階と、
前記ＲＡＭセル領域に形成された前記第３食刻防止膜をパターニングすることにより、前記ＲＡＭセル領域の部分に形成された前記第３食刻防止膜を除去して犠牲膜及び第３層間絶縁膜を露出させる段階と、
前記露出された犠牲膜及び第３層間絶縁膜を除去して前記電荷保存電極及び前記ダミー電極を段階と、を含む第８段階と、
前記第１段階から前記第８段階の過程が完了された構造体の上部に誘電体を積層して誘電膜を形成する段階と、
前記誘電膜の上部に導電材を積層して第４導電層を形成する段階と、を含む第９段階と、
前記論理回路領域の部分に形成された前記第４導電層及び前記誘電膜を除去してプレート電極を形成する段階と、を含む第９段階と、を含むことを特徴とする。
この特徴手段において、前記第４コンタクトホールを形成する前に、前記犠牲膜を前記第２導電層の上部面まで除去する段階を更に含むと好ましい。
【０００９】
また、ここで、前記第４コンタクトホールを形成する前に、前記犠牲膜及び前記第２導電層を前記第３層間絶縁膜の表面まで除去する段階を更に含むと好ましい。
【００１２】
また、さらに、前記誘電膜を形成するため、前記電荷保存電極の上部面が半球粒子状に形成されると好ましい。
【００１３】
更に、前記ＲＡＭセル領域の部分に形成された第３食刻防止膜を除去するとき、ダミー電極の上部に形成された第３食刻防止膜は残すことが好ましい。
【００１５】
また、前記犠牲膜は前記第３層間絶縁膜と同じ材料から形成することが好ましい。
【００１７】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付図面に基づいて詳細に説明する。
【００１８】
本発明の核心技術思想は、“キャパシターの積層高さが増加するにつれて、深化するＲＡＭセル領域Ｂと論理回路領域間の段差を減少させるため、ＲＡＭセル領域Ｂのキャパシターを形成するとき、論理回路領域の上部に形成された層間絶縁膜を保存してその両領域間の段差を減らすことにより、キャパシターが形成された後に形成される層のパターンの形成及び論理回路領域の相互連結配線の形成を容易に行えるようにすること”にあり、つぎの実施例はこのような核心技術思想を適用した実施例と理解されるべきものである。
【００１９】
また、本発明に対する理解を助けるため、同一機能を遂行する各層に対しては、各図において同一図面符号を付け、各層の形成技法及びパターニング技法は、通常の半導体製造工程を容易に適用し得るので、これについての詳細説明は省略する。
【００２０】
［実施例１］
図２〜１０は本発明の好ましい第１実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図である。
【００２１】
まず、図２に示すように、半導体基板１００上の論理回路領域Ａに所定の論理回路が形成され、ＲＡＭセル領域Ｂには、後続工程により形成されるキャパシターを駆動するための多数のトランジスタが形成された全構造体の上部に窒化物などを積層して第１食刻防止膜１１０を形成し、その第１食刻防止膜１１０の上部に酸化物などを積層した後、化学的、機械的洗浄（Chemical Mechanical Polishing）技法などを用いて平坦化させることにより、第１層間絶縁膜２１０を形成する。
【００２２】
図３に示すように、ＲＡＭセル領域Ｂの第１層間絶縁膜２１０、第１食刻防止膜１１０の一部を除去して、ＲＡＭセル領域Ｂ内のドレン電極４０ｂ（図２参照）が露出される第１コンタクトホールを形成した後、該第１コンタクトホール内に導電材（例えば、ポリシリコン）を充填した後、第１層間絶縁膜２１０の上部に残留する導電材をエッチバック工程で除去してコンタクトプラグ３１０、３１０ａを形成する。
【００２３】
この際に、論理回路領域Ａに隣接する、ＲＡＭセル領域Ｂの最外郭に形成されたコンタクトプラグ３１０ａ（以下、“ダミープラグ（dummy plug）”という）は後続工程でダミー用電荷保存用電極と電気的に接続される。
【００２４】
前記ＲＡＭセル領域Ｂ内のドレン電極４０ｂが露出されるとき、ソース電極４０ａも露出させて、ソース電極４０ａにもコンタクトプラグを形成することにより、後続のビット線コンタクトをコンタクトプラグに形成することもできる。
前記のように、コンタクトプラグ３１０及びダミープラグ３１０ａが形成された構造体の上部の全面に酸化物などを積層して、第２層間絶縁膜２２０を形成する。
【００２５】
図４に示すように、第２層間絶縁膜２２０、第１層間絶縁膜２１０及び第１食刻防止膜１１０の一部を順次除去して、後続工程によりビット線が連結されるＲＡＭセル領域Ｂ内のソース電極４０ａ、第１相互連結配線が連結される論理回路領域Ａ内の活性領域４０及びゲート電極６０の表面が露出される第２コンタクトホールを形成する。この工程段階で、図３のコンタクトプラグがソース電極にも形成された場合、ビット線のための第２コンタクトホールはコンタクトプラグ上に形成される。
【００２６】
そして、第２コンタクトホールの内部及び第２層間絶縁膜２２０の上部に導電材を積層して第１導電層４１０を形成した後、第１導電層４１０の上部の全面に絶縁材を積層して第２中間絶縁膜７５を形成する。この際に、前記第１導電層４１０は後続工程でパターニングされることで、論理回路領域Ａでは第１相互連結配線４１０ａ（図５参照）として使用され、ＲＡＭセル領域Ｂ内ではビット線４１０ｂ（図５参照）として使用される。
【００２７】
図５に示すように、第２中間絶縁膜７５、第１導電層４１０及びその下部の第２層間絶縁膜２２０をパターニングして、第１相互連結配線４１０ａ及びビット線４１０ｂを形成する。この際に、第２層間絶縁膜２２０のパターニングにより、コンタクトプラグ３１０及びダミープラグ３１０ａの表面が露出される。
【００２８】
次いで、コンタクトプラグ３１０及びダミープラグ３１０ａの表面が露出された構造体の上部の全面に窒化膜などを積層して、第２食刻防止膜１２０を形成した後、第２食刻防止膜１２０の上部の全面に酸化膜などを、後続工程で形成しようとするキャパシターの高さ以上に積層した後、ＣＭＰ技法などを用いて平坦化することにより、第３層間絶縁膜２３０を形成する。
【００２９】
この際に、前記第３層間絶縁膜２３０は論理回路領域Ａでは、層間絶縁膜として使用されることで、後続工程で形成される積層型キャパシターとの段差を減少させ、ＲＡＭセル領域Ｂでは、後続工程で除去された後、その位置に積層型キャパシターが形成される。
【００３０】
図６に示すように、ＲＡＭセル領域に形成された第３層間絶縁膜２３０及び第２食刻防止膜１２０の一部を除去して、コンタクトプラグ３１０及びダミープラグ３１０ａの表面が露出される第３コンタクトホールを形成し、この第３コンタクトホールが形成された構造体の上部の全面に導電材（例えば、ポリシリコン）を積層して第２導電層４２０を形成する。
【００３１】
この際に、第２導電層４２０は後続工程で形成されるキャパシターの電荷保存電極として使用され、各セルごとに誘電膜とプレート電極が充填できる空間が設けられるように、コンタクトプラグ３１０及びダミープラグ３１０ａの形成範囲より広い範囲に第３層間絶縁膜２３０を除去し、第２中間絶縁膜７５及びこの第２中間絶縁膜７５の上側に形成された第２食刻防止膜１２０の一部を除去した後、第２導電層４２０を前記除去された表面に沿って形成する。
【００３２】
次いで、第２導電層４２０の上部に食刻の容易な酸化物などを積層して犠牲膜５１０を形成する。この際に、各セル単位で第２導電層４２０間に設けられる空間に犠牲膜５１０が十分に埋立される。また、犠牲膜５１０の形成材料を第３層間絶縁膜２３０と同じ材料で形成すると、後続工程で犠牲膜５１０及び第３層間絶縁膜の除去するとき、単一食刻剤で容易に除去することができる。
【００３３】
図７に示すように、論理回路領域Ａの部分に形成された犠牲膜５１０、第２導電層４２０、第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を順次除去して、第２相互連結配線と電気的に連結する第１相互連結配線４１０ａのそれぞれの表面が露出される第４コンタクトホールを形成する。
【００３４】
次いで、写真印刷技法などにより、犠牲膜５１０、第２導電層４２０及び第２層間絶縁膜２２０の一定厚さを部分的に除去して、第２相互連結配線を形成するための溝を形成する。
【００３５】
次いで、前記工程が完了された構造体の上部に導電材を積層して第３導電層４３０を形成する。この際に、第３導電層４３０は後続工程で第２相互連結配線に形成される部分で、前記工程により形成された第４コンタクトホール及び溝に十分に埋立される。また、本発明の第２実施例においては、第４コンタクトホールと第２相互連結配線用溝の形成の順序が取り換えられてもかまわない。
【００３６】
図８に示すように、第３導電層４３０、犠牲膜５１０及び第２導電層をエッチバック工程で第３層間絶縁膜２３０の表面まで除去することにより、第２導電層４２０を電荷保存電極４２０ａ及びダミー電極（つまり、ダミープラグに連結された電極）４２０ｂに形成し、第３導電層４３０は第２相互連結配線４３０ａに形成する。この際に、電荷保存電極４２０ａ及びダミー電極４２０ｂは第３層間絶縁膜２３０により各セルごとに電気的に分離されている。
【００３７】
次いで、前記エッチバック工程が完了された構造体の上部の全面に窒化膜などを積層して第３食刻防止膜１３０を形成した後、写真印刷技法などで第３食刻防止膜１３０をパターニングすることにより、ＲＡＭセル領域Ｂ部分に形成された第３食刻防止膜１３０を除去する。
【００３８】
この際に、第３食刻防止膜１３０は、ＲＡＭセル領域Ｂの犠牲膜５１０を除去する間、論理回路領域Ａが食刻剤により損傷されないようにするためのもので、論理回路領域Ａに隣接したダミー電極４２０ｂの上側と第３食刻防止膜１３０が重なるようにすることが好ましい。
【００３９】
図９に示すように、前記エッチバック工程により露出された犠牲膜５１０及び第３層間絶縁膜２３０を通常の乾式又は湿式食刻工程で除去する。この際に、前記のように、犠牲膜５１０を第３層間絶縁膜２３０と同じ材料で形成したとするならば、単一食刻剤で２膜を同時に除去することができる。
【００４０】
次いで、前記過程が完了された構造体の上部に誘電体を積層して誘電膜６１０を形成し、この積層された誘電膜６１０の上部に導電材（例えば、ポリシリコン）を積層して第４導電層４４０を形成した後、論理回路領域Ａの部分に形成された第４導電層４４０を除去してプレート電極４４０ａに形成することで、積層型キャパシターを完成する。
【００４１】
一方、本発明の好ましい実施例においては、前記誘電膜６１０を形成する前、電荷保存電極４２０ａの表面を半球粒子状（ＨＳＧ（Hemi Spherical Grain）状）に形成することにより、キャパシターの静電容量を増進させることができる。
【００４２】
図１０に示すように、前記過程が完了された構造体の上部の全面に酸化物などを積層して第４層間絶縁膜２４０を形成した後、論理回路領域Ａの部分に形成された第４層間絶縁膜２４０及び第３食刻防止膜１３０の一部を除去して、第３相互連結配線に連結される第２相互連結配線４３０ａの表面が露出される第５コンタクトホールを形成する。
【００４３】
次いで、このように、コンタクトホールが形成された構造体の上部の全面に導電材を積層して第５導電層４５０を形成した後、この第５導電層４５０をパターニングして第３相互連結配線４５０ａを形成する。本実施例においては、段差によって、１層以上の絶縁膜と相互連結配線を更に付け加えることもできる。
【００４４】
［実施例１−１］
本実施例１−１は実施例１の変形実施例で、つぎに説明する部分を除く残りの部分は実施例１と同様であるので、これについての説明は重複を避けるために省略する。
【００４５】
本実施例１−１は図１１を参照して説明し、図１１は本発明の好ましい第１実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の第１変形実施例を示す断面図である。
【００４６】
同図を参照すると、実施例１の図６を参照して説明したように、犠牲膜５１０を形成した後、エッチバック技法で犠牲膜５１０を第２導電層４２０の上部表面まで除去する。
【００４７】
次いで、第２導電層４２０、第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を順次除去して、第２相互連結配線と電気的に連結する第１相互連結配線４１０ａの各表面が露出されるコンタクトホールを形成する。
【００４８】
その次に、写真印刷技法などにより犠牲膜５１０、第２導電層４２０及び第３層間絶縁膜２３０の一定厚さを部分的に除去して第２相互連結配線を形成するための溝を形成する。
【００４９】
次いで、前記工程が完了された構造体の上部に導電材を積層して第３導電層４３０を形成する。この際に、実施例１において、犠牲膜５１０の上部に形成された第３導電層４３０は第２導電層４２０の表面及び犠牲膜５１０の上部に形成される。
【００５０】
この後、実施例１と同様に、第３層間絶縁膜２３０表面までエッチバック技法で除去した後、実施例１と同様な後続工程が進行される。
【００５１】
前記したような本実施例によると、実施例１に比べ、エッチバック工程がもう一度付加される反面、第１相互連結配線４１０ａの表面が露出されるコンタクトホール及び第２相互連結配線を形成するための溝を形成するとき、犠牲膜５１０の除去段階が排除される。この際に、コンタクトホール及び溝の形成過程は２段階で行われるの、一度のエッチバック工程で二度にわたって犠牲膜５１０の食刻工程に代わり得る効果がある。
【００５２】
また、コンタクトホール及び溝の形成過程、そして、エッチバックにより第３絶縁層の表面までその上部層を除去する工程において、溝及び実施例１では“犠牲膜５１０に対する食刻剤→第２導電層４２０に対する食刻剤→第３層間絶縁膜２３０”のように、食刻剤を二度変更しなければならないが、本実施例では、第３導電層４３０と第２導電層４２０が互いに接しているので、食刻剤の変更なしに遂行するこごができ、第２導電層４２０と第３導電層４３０を同一導電材で形成する場合、その効果はより増進される。
【００５３】
［実施例１−２］
本実施例１−２は実施例１のほかの変形実施例で、つぎに説明する部分を除く残りの部分は実施例１と同様であるので、これについての説明は重複を避けるために省略する。
【００５４】
本実施例１−２は図１２を参照して説明し、図１２は本発明の好ましい第１実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の第２変形実施例を示す断面図である。
【００５５】
同図を参照すると、実施例１の図６を参照して説明したように、犠牲膜５１０を形成した後、エッチバック技法で第３層間絶縁膜２３０の表面より上に形成されている犠牲膜５１０及び第２導電層４２０を除去することにより、第２導電層４２０を電荷保存電極４２０ａに形成する。
【００５６】
この後、論理回路領域Ａの部分に形成された第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を順次除去して、第２相互連結配線と電気的に連結する第１相互連結配線４１０ａのそれぞれの表面が露出されるコンタクトホールを形成する。
【００５７】
次いで、写真印刷技法などにより第３層間絶縁膜２３０の一定厚さを部分的に除去して、第２相互連結配線を形成するための溝を形成した後、前記工程が完了された構造体の上部に導電材を積層して第３導電層４３０を形成する。
【００５８】
この後、実施例１と同様に、第３層間絶縁膜２３０の表面までエッチバック技法で除去した後、実施例１と同様な後続工程が進行される。
【００５９】
本実施例１−２においても、実施例１−１と同様に、実施例１に比べ、エッチバック工程がもう一度含まれる反面、第３層間絶縁膜２３０からコンタクトホール及び溝を形成することになるので、実施例１又は実施例１−１に比べ、コンタクトホール及び溝をより容易で正確に形成し得る利点がある。
【００６０】
［実施例２］
本実施例２は図１３〜１６を参照して説明し、図１３〜１６は本発明の好ましい第２実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図である。
【００６１】
まず、本実施例２においても、第３層間絶縁膜２３０の形成は実施例１と同様な過程によりなされる。すなわち、実施例１において、図２〜図５を参照して説明したものと同一過程によりなされる。
【００６２】
図１３に示すように、第３層間絶縁膜２３０及び第２食刻防止膜１２０の一部を除去して、コンタクトプラグ３１０及びダミープラグ３１０ａの表面が露出される第３コンタクトホールを形成した後、この露出された部分及び第３層間絶縁膜２３０の上部に導電材（例えば、ポリシリコン）を積層して、第３コンタクトホールが埋立される第２導電層４２０を形成する。
【００６３】
図１４に示すように、論理回路領域Ａに形成された第２導電層４２０、第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を除去してコンタクトホールを形成した後、再度このコンタクトホールを含む一部領域の第２導電層４２０の全厚さ及び第３層間絶縁膜２３０の一部厚さを除去して溝を形成する。
【００６４】
次いで、前記コンタクトホール及び溝を含み、第２導電層４２０の上部全体に導電材（例えば、ポリシリコン）を積層して第３導電層４３０を形成する。
【００６５】
図１５に示すように、エッチバック工程により、第３層間絶縁膜２３０の上部に形成された第３導電層４３０（図１４参照）及び第２導電層４２０を除去することにより、論理回路領域Ａでは、第３導電層４３０を第２相互連結配線４３０ａに形成するとともに、ＲＡＭセル領域Ｂでは、第２導電層４２０を電荷保存電極４２０ａ及びダミー電極（つまり、ダミープラグに連結された電極）４２０ｂに形成する。この際に電荷保存電極４２０ａ及びダミー電極４２０ｂは第３層間絶縁膜２３０により電気的に分離される。
【００６６】
この後、前記エッチバック工程が完了された構造体の上部の全面に窒化膜などを積層して第３食刻防止膜１３０を形成した後、写真印刷技法などで第３食刻防止膜１３０をパターニングすることにより、ＲＡＭセル領域Ｂの部分に形成された第３食刻防止膜１３０を除去する。
【００６７】
この際に、第３食刻防止膜１３０は、ＲＡＭセル領域Ｂの第３層間絶縁膜２３０を除去する間、論理回路領域Ａが食刻剤により損傷されないようにするためのものであるので、論理回路領域Ａに隣接したダミー電極４２０ｂの上側と第３食刻防止膜１３０が重なるようにすることが好ましい。
【００６８】
図１６に示すように、前記第３防止膜のパターニングにより、外部に露出されたＲＡＭセル領域Ｂ内の第３層間絶縁膜２３０を除去する。
【００６９】
この後、前記過程が完了された構造体の上部に誘電体を積層して誘電膜６１０を形成し、この積層された誘電膜６１０の上部に導電材（例えば、ポリシリコン）を積層して第４導電層４４０を形成する。
【００７０】
次いで、論理回路領域Ａの部分に形成された第４導電層４４０を除去してプレート電極４４０ａに形成することにより、積層型キャパシターを完成する。
【００７１】
一方、本実施例において、実施例１と同様に、前記誘電膜６１０を形成する前、電荷保存電極４２０ａの表面を半球粒子状（ＨＳＧ（Hemi Spherical Grain）状）に形成することにより、キャパシターの静電容量をより増進させることができる。
この後に続く過程は実施例１と同一であるので、これについての説明は省略する。
【００７２】
本実施例では、前記のように、犠牲膜５１０の形成及びパターニング段階が省略されるので、実施例１に比べ、工程の簡素化及び工程短縮の効果を得ることができる。
【００７３】
［実施例２−１］
本実施例２−１は実施例２の変形実施例で、図１７を参照して説明し、図１７は本発明の好ましい第２実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の変形実施例を示す断面図である。
【００７４】
同図を参照すると、本実施例２−１においては、前記実施例２の図２を参照して説明したように、第２導電層４２０まで形成した後、エッチバック工程により第３層間絶縁膜２３０の表面より上部に形成された第２導電層４２０を除去して電化保存電極４２０ａ及びダミー電極４２０ｂを形成する。
【００７５】
次いで、論理回路領域Ａに形成された第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を除去してコンタクトホールを形成した後、再度このコンタクトホールを含む一部領域の第３層間絶縁膜２３０の全厚さの一部のみを除去して溝を形成する。
【００７６】
この後、前記過程が完了された構造体の上部の全面に導電材を積層して第３導電層４３０を形成した跡、第３層間絶縁膜２３０の表面より上部に形成された第３導電層４３０を除去して第２相互連結配線４３０ａ（図１６参照）を形成する。
【００７７】
この後の工程は前記実施例２と同様であるので省略する。
本実施例においては、前記実施例２に比べ、エッチバック工程がもう一度付加される反面、実施例２では、第２導電層４２０に対する食刻工程が三度、つまりコンタクトホールを形成する工程、溝を形成する工程及びエッチバックする工程の三度が要求されるが、本実施例では、第２導電層４２０に対して一度の食刻段階のみが要求される利点がある。
【００７８】
［実施例３］
本実施例は図１８〜２０を参照して説明し、図１８〜２０は本発明の好ましい第３実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の工程順序を順次示す断面図である。
【００７９】
まず、本実施例においても、犠牲膜５１０を形成する段階、つまり実施例１の図２〜図６を参照して説明したような工程段階は実施例１と同様に行われるので、犠牲膜５１０を形成した後から説明する。
【００８０】
図１８に示すように、エッチバック技法などにより、第３層間絶縁膜２３０の表面まで犠牲膜５１０と第２導電層４２０を順次除去する。その結果、第２導電層４２０は電荷保存電極４２０ａ及びダミー電極４２０ｂに形成され、第３層間絶縁膜及び犠牲膜５１０が露出される。
【００８１】
この後、前記エッチバック工程が完了された構造体の上部の全面に窒化膜などを積層して第３食刻防止膜１３０を形成した後、写真印刷技法などで第３食刻防止膜１３０をパターニングすることにより、ＲＡＭセル領域Ｂの部分に形成された第３食刻防止膜１３０を除去する。
【００８２】
その結果、ＲＡＭセル領域Ｂ部分の犠牲膜５１０及び第３層間絶縁膜２３０が露出される。この際に、第３食刻防止膜１３０はＲＡＭセル領域Ｂの犠牲膜５１０及び第３層間絶縁膜２３０を除去する間、論理回路領域Ａが食刻剤により損傷されないようにするためのものであるので、論理回路領域Ａに隣接したダミー電極４２０ｂの上側と第３食刻防止膜１３０が重なるようにすることが好ましい。
【００８３】
図１９に示すように、前記工程により露出された犠牲膜５１０及び第３層間絶縁膜２３０を適切な食刻剤で除去する。この際に、犠牲膜５１０及び第３層間絶縁膜２３０の材料によって食刻剤は異なり、これは当業者によく知られているので、これについての説明は省略する。
【００８４】
図２０に示すように、前記過程が完了された構造体の上部に誘電体を積層して誘電膜６１０を形成し、この積層された誘電膜の上部に導電材（例えば、ポリシリコン）を積層した後、論理回路領域Ａの部分に形成された導電材を除去することにより、プレート電極４４０ａを形成する。
【００８５】
その結果、論理回路領域ＡとＲＡＭセル領域Ｂ間の段差なしにＲＡＭセル領域Ｂに積層型キャパシターを形成することができる。
【００８６】
本実施例のほかの変更実施例においては、この工程段階で、第３食刻防止膜１３０をすっかり除去することもできる。また、前記誘電膜６１０を形成する前、電荷保存電極４２０ａの表面を半球粒子に形成することにより、キャパシターの静電容量をより増進させることができる。そして、本実施例は、実施例２のように、電荷保存電極がコンタクトホールを全く埋立するように、変形実施することもできる。
【００８７】
前記のように、本実施例によると、積層型キャパシターが形成された段階で、既にＲＡＭセル領域Ｂと論理回路領域Ａ間の段差は除去されたので、後続工程は、前記実施例のどんな組合によって行っても、ＲＡＭセル領域Ｂと論理回路領域Ａ間の段差がないことが分かる。
【００８８】
【発明の効果】
以上説明したように、本発明は、キャパシターにより発生する段差を除去することにより、キャパシターが形成された後に形成される層のパターニングを正確に遂行することができるだけでなく、相互連結配線の微細化を達成し得る効果がある。
【図面の簡単な説明】
【図１】従来技術により製造された積層型キャパシターを備える半導体装置の断面を示す断面図
【図２】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図３】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図４】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図５】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図６】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図７】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図８】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図９】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１０】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１１】本発明の好ましい第１実施例を基礎とする、積層型キャパシターを備える半導体装置の製造方法の第１変形実施例を示す断面図
【図１２】本発明の好ましい第１実施例を基礎とする、積層型キャパシターを備える半導体装置の製造方法の第２変形実施例を示す断面図
【図１３】本発明の好ましい第２実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１４】本発明の好ましい第２実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１５】本発明の好ましい第２実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１６】本発明の好ましい第２実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１７】本発明の好ましい第２実施例を基礎とする、積層型キャパシターを備える半導体装置の製造方法の変形実施例を示す断面図
【図１８】本発明の好ましい第３実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１９】本発明の好ましい第３実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図２０】本発明の好ましい第３実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【符号の説明】
４０ 活性領域
４０ａ ソース電極
４０ｂ ドレン電極
６０ ゲート電極
７５ 第２中間絶縁膜
１００ 半導体基板
１１０ 第１食刻防止膜
１２０ 第２食刻防止膜
１３０ 第３食刻防止膜
２１０ 第１層間絶縁膜
２２０ 第２層間絶縁膜
２３０ 第３層間絶縁膜
２４０ 第４層間絶縁膜
３１０、３１０ａ コンタクトプラグ
４１０ 第１導電層
４１０ａ 第１相互連結配線
４１０ｂ ビット線
４２０ 第２導電層
４２０ａ 電荷保存電極
４２０ｂ ダミー電極
４３０ 第３導電層
４３０ａ 第２相互連結配線
４４０ 第４導電層
４４０ａ プレート電極
４５０ 第５導電層
４５０ａ 第３相互連結配線
５１０ 犠牲膜
６１０ 誘電膜
Ａ 論理回路領域
Ｂ ＲＡＭセル領域
【発明の属する技術分野】
本発明は積層型キャパシターを備える半導体装置の製造方法に関するもので、特に、積層型キャパシターにより発生する段差を減少させることに適合するように構成された積層型キャパシターを備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
周知のように、最近、半導体装置の高集積化の趨勢にしたがってセルの大きさが減少している。半導体装置に備えられるキャパシターの場合、縮小された大きさに一定容量を確保するため、その積層高さが高くなっている。このように、キャパシターの積層高さが高くなるにつれて、図１に示すように、キャパシターが形成されたＲＡＭセル領域Ｂとその周辺の論理回路領域Ａ間の段差が深化している。
【０００３】
一方、キャパシターの周辺に形成される論理回路領域Ａでは、半導体装置の高集積化により、配線の線幅が減少し、配線間隔が狭くなっている。
また、集積効率を高めるため、配線を多層に形成することにより、多層の配線を電気的に連結するための相互連結配線の数が増加している。
【０００４】
このように、論理回路領域Ａでは、高集積化するにつれて、より精密なパターンの形成が要求される反面、キャパシターによる段差は段々深化していくため、キャパシターが形成された後に形成される層に対してはそのパターニングに難しさがある。
【０００５】
すなわち、キャパシターの積層高さにより、キャパシターが形成されるＲＡＭセル領域Ｂと論理回路が形成される論理回路領域Ａ間の段差が大きいため、その上部に形成された特定層を写真現像工程でパターニングする際、露出との焦点深度が互いに一致しなくなり、その結果、論理回路領域Ａ又はＲＡＭセル領域Ｂでのパターンの形成が正確に達成されなくなる。
【０００６】
【発明が解決しようとする課題】
本発明は前記問題点を解消するためになされたもので、キャパシターの積層高さにより論理回路領域とＲＡＭセル領域間で発生する段差を解消し得る積層型キャパシターを備える半導体装置の製造方法を提供することにその目的がある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明の積層型キャパシターを備える半導体装置の製造方法の基本思想は、所定の論理回路が形成された論理回路領域と多数のトランジスタが形成されたＲＡＭセル領域からなる半導体基板上に積層型キャパシターを備える半導体装置の製造方法において、前記半導体基板の上部に、形成しようとする積層型キャパシターの高さに対応する厚さに絶縁膜を形成する段階と、前記ＲＡＭセル領域に形成された絶縁膜を部分的に除去して積層型キャパシターを形成すべき空間を形成する段階と、前記空間に積層型キャパシターを形成する段階と、前記論理回路領域に形成された絶縁膜を部分的に除去し、この除去された部分に前記論理回路の相互連結配線を形成する段階とを含むことにある。
この方法において、前記論理回路領域には、ソース又はドレン電極として用いられる活性領域、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する論理回路が形成されており、前記ＲＡＭセル領域には、ソース電極、ドレン電極、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する多数のトランジスタが形成されていることが好ましい。
【０００８】
即ち、上記の目的を達成するための本発明の積層型キャパシターを備える半導体装置の製造方法は、
ソース又はドレン電極として用いられる活性領域、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する論理回路が形成された論理回路領域と、ソース電極、ドレン電極、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する多数のトランジスタが形成されたＲＡＭセル領域からなる半導体基板上に積層型キャパシターを備える半導体装置の製造方法において、
前記論理回路領域及びＲＡＭセル領域が形成された半導体基板の上部全面に第１食刻防止膜及び第１層間絶縁膜を順番に形成する段階と、
前記ＲＡＭセル領域の上に形成された第１層間絶縁膜及び第１食刻防止膜を食刻して、前記ＲＡＭセル領域内のドレン電極が露出される第１コンタクトホールを形成する段階と、
前記第１コンタクトホール内に導電材を充填してコンタクトプラグ及びダミープラグを形成する段階と、を含む第１段階と、
前記第１段階により得られた構造体の上部の全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜、前記第１層間絶縁膜及び第１食刻防止膜を順次食刻して、前記ＲＡＭセル領域内のソース電極と前記論理回路領域内の活性領域及びゲート電極の表面が露出される第２コンタクトホールを形成する段階と、
前記第２コンタクトホールの内部を含む前記第２層間絶縁膜の上部に導電材を積層して前記第２コンタクトホールを充填して第１導電層を形成する段階と、
前記第１導電層の上部の全面に絶縁材を積層して第２中間絶縁膜を形成する段階と、
前記第２中間絶縁膜、第１導電層及び第２層間絶縁膜を順次パターニングして、前記第１導電層を第１相互連結配線及びビット線に形成する段階と、を含む第２段階と、
前記構造体の上部の全面に第２食刻防止膜を形成する段階と、
前記第２食刻防止膜の上部の全面に、後続する工程で形成する積層型キャパシタの高さよりも高く酸化膜を積層した後、平坦化することによって第３層間絶縁膜を形成する段階と、を含む第３段階と、
前記ＲＡＭセル領域に形成された前記第３層間絶縁膜及び前記第２食刻防止膜を順次食刻して、積層型キャパシターが形成される空間及び前記コンタクトプラグ及びダミープラグの表面が露出される第３コンタクトホールを形成する段階を含む第４段階と、
前記第３コンタクトホール、第３層間絶縁膜及び積層型キャパシターが形成される空間が形成された構造体の上部の全面に導電材を積層して第２導電層を形成する段階と、
前記第２導電層の上部に食刻の容易な材料を積層して犠牲膜を形成して前記第３コンタクトホールを充填する段階と、を含む第５段階と、
前記論理回路領域の部分に形成された前記犠牲膜、前記第２導電層、前記第３層間絶縁膜、前記第２食刻防止膜及び前記第２中間絶縁膜を順次食刻して前記第１相互連結配線それぞれの表面が露出される第４コンタクトホールを形成する段階と、
前記論理回路領域の部分に形成された前記犠牲膜、前記第２導電層及び第３層間絶縁膜を食刻して第４コンタクトホールを含む溝を形成する段階と、を含む第６段階と、
前記第１段階から前記第６段階により前記第４コンタクトホール及び溝が形成された構造体の上部の全面に導電材を積層して第３導電層を形成し、前記第４コンタクトホール及び溝に導電体を充填する段階と、
前記第３導電層、前記犠牲膜及び前記第２導電層を前記第３層間絶縁膜の表面まで除去することにより、前記第２導電層を前記ＲＡＭセル領域における電荷保存電極及びダミー電極に形成し、前記第３導電層を前記論理回路領域における前記第１相互連結配線と接触する第２相互連結配線に形成する段階と、を含む第７段階と、
前記第１段階から前記第７段階の工程が完了された構造体の上部の全面に第３食刻防止膜を形成する段階と、
前記ＲＡＭセル領域に形成された前記第３食刻防止膜をパターニングすることにより、前記ＲＡＭセル領域の部分に形成された前記第３食刻防止膜を除去して犠牲膜及び第３層間絶縁膜を露出させる段階と、
前記露出された犠牲膜及び第３層間絶縁膜を除去して前記電荷保存電極及び前記ダミー電極を段階と、を含む第８段階と、
前記第１段階から前記第８段階の過程が完了された構造体の上部に誘電体を積層して誘電膜を形成する段階と、
前記誘電膜の上部に導電材を積層して第４導電層を形成する段階と、を含む第９段階と、
前記論理回路領域の部分に形成された前記第４導電層及び前記誘電膜を除去してプレート電極を形成する段階と、を含む第９段階と、を含むことを特徴とする。
この特徴手段において、前記第４コンタクトホールを形成する前に、前記犠牲膜を前記第２導電層の上部面まで除去する段階を更に含むと好ましい。
【０００９】
また、ここで、前記第４コンタクトホールを形成する前に、前記犠牲膜及び前記第２導電層を前記第３層間絶縁膜の表面まで除去する段階を更に含むと好ましい。
【００１２】
また、さらに、前記誘電膜を形成するため、前記電荷保存電極の上部面が半球粒子状に形成されると好ましい。
【００１３】
更に、前記ＲＡＭセル領域の部分に形成された第３食刻防止膜を除去するとき、ダミー電極の上部に形成された第３食刻防止膜は残すことが好ましい。
【００１５】
また、前記犠牲膜は前記第３層間絶縁膜と同じ材料から形成することが好ましい。
【００１７】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付図面に基づいて詳細に説明する。
【００１８】
本発明の核心技術思想は、“キャパシターの積層高さが増加するにつれて、深化するＲＡＭセル領域Ｂと論理回路領域間の段差を減少させるため、ＲＡＭセル領域Ｂのキャパシターを形成するとき、論理回路領域の上部に形成された層間絶縁膜を保存してその両領域間の段差を減らすことにより、キャパシターが形成された後に形成される層のパターンの形成及び論理回路領域の相互連結配線の形成を容易に行えるようにすること”にあり、つぎの実施例はこのような核心技術思想を適用した実施例と理解されるべきものである。
【００１９】
また、本発明に対する理解を助けるため、同一機能を遂行する各層に対しては、各図において同一図面符号を付け、各層の形成技法及びパターニング技法は、通常の半導体製造工程を容易に適用し得るので、これについての詳細説明は省略する。
【００２０】
［実施例１］
図２〜１０は本発明の好ましい第１実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図である。
【００２１】
まず、図２に示すように、半導体基板１００上の論理回路領域Ａに所定の論理回路が形成され、ＲＡＭセル領域Ｂには、後続工程により形成されるキャパシターを駆動するための多数のトランジスタが形成された全構造体の上部に窒化物などを積層して第１食刻防止膜１１０を形成し、その第１食刻防止膜１１０の上部に酸化物などを積層した後、化学的、機械的洗浄（Chemical Mechanical Polishing）技法などを用いて平坦化させることにより、第１層間絶縁膜２１０を形成する。
【００２２】
図３に示すように、ＲＡＭセル領域Ｂの第１層間絶縁膜２１０、第１食刻防止膜１１０の一部を除去して、ＲＡＭセル領域Ｂ内のドレン電極４０ｂ（図２参照）が露出される第１コンタクトホールを形成した後、該第１コンタクトホール内に導電材（例えば、ポリシリコン）を充填した後、第１層間絶縁膜２１０の上部に残留する導電材をエッチバック工程で除去してコンタクトプラグ３１０、３１０ａを形成する。
【００２３】
この際に、論理回路領域Ａに隣接する、ＲＡＭセル領域Ｂの最外郭に形成されたコンタクトプラグ３１０ａ（以下、“ダミープラグ（dummy plug）”という）は後続工程でダミー用電荷保存用電極と電気的に接続される。
【００２４】
前記ＲＡＭセル領域Ｂ内のドレン電極４０ｂが露出されるとき、ソース電極４０ａも露出させて、ソース電極４０ａにもコンタクトプラグを形成することにより、後続のビット線コンタクトをコンタクトプラグに形成することもできる。
前記のように、コンタクトプラグ３１０及びダミープラグ３１０ａが形成された構造体の上部の全面に酸化物などを積層して、第２層間絶縁膜２２０を形成する。
【００２５】
図４に示すように、第２層間絶縁膜２２０、第１層間絶縁膜２１０及び第１食刻防止膜１１０の一部を順次除去して、後続工程によりビット線が連結されるＲＡＭセル領域Ｂ内のソース電極４０ａ、第１相互連結配線が連結される論理回路領域Ａ内の活性領域４０及びゲート電極６０の表面が露出される第２コンタクトホールを形成する。この工程段階で、図３のコンタクトプラグがソース電極にも形成された場合、ビット線のための第２コンタクトホールはコンタクトプラグ上に形成される。
【００２６】
そして、第２コンタクトホールの内部及び第２層間絶縁膜２２０の上部に導電材を積層して第１導電層４１０を形成した後、第１導電層４１０の上部の全面に絶縁材を積層して第２中間絶縁膜７５を形成する。この際に、前記第１導電層４１０は後続工程でパターニングされることで、論理回路領域Ａでは第１相互連結配線４１０ａ（図５参照）として使用され、ＲＡＭセル領域Ｂ内ではビット線４１０ｂ（図５参照）として使用される。
【００２７】
図５に示すように、第２中間絶縁膜７５、第１導電層４１０及びその下部の第２層間絶縁膜２２０をパターニングして、第１相互連結配線４１０ａ及びビット線４１０ｂを形成する。この際に、第２層間絶縁膜２２０のパターニングにより、コンタクトプラグ３１０及びダミープラグ３１０ａの表面が露出される。
【００２８】
次いで、コンタクトプラグ３１０及びダミープラグ３１０ａの表面が露出された構造体の上部の全面に窒化膜などを積層して、第２食刻防止膜１２０を形成した後、第２食刻防止膜１２０の上部の全面に酸化膜などを、後続工程で形成しようとするキャパシターの高さ以上に積層した後、ＣＭＰ技法などを用いて平坦化することにより、第３層間絶縁膜２３０を形成する。
【００２９】
この際に、前記第３層間絶縁膜２３０は論理回路領域Ａでは、層間絶縁膜として使用されることで、後続工程で形成される積層型キャパシターとの段差を減少させ、ＲＡＭセル領域Ｂでは、後続工程で除去された後、その位置に積層型キャパシターが形成される。
【００３０】
図６に示すように、ＲＡＭセル領域に形成された第３層間絶縁膜２３０及び第２食刻防止膜１２０の一部を除去して、コンタクトプラグ３１０及びダミープラグ３１０ａの表面が露出される第３コンタクトホールを形成し、この第３コンタクトホールが形成された構造体の上部の全面に導電材（例えば、ポリシリコン）を積層して第２導電層４２０を形成する。
【００３１】
この際に、第２導電層４２０は後続工程で形成されるキャパシターの電荷保存電極として使用され、各セルごとに誘電膜とプレート電極が充填できる空間が設けられるように、コンタクトプラグ３１０及びダミープラグ３１０ａの形成範囲より広い範囲に第３層間絶縁膜２３０を除去し、第２中間絶縁膜７５及びこの第２中間絶縁膜７５の上側に形成された第２食刻防止膜１２０の一部を除去した後、第２導電層４２０を前記除去された表面に沿って形成する。
【００３２】
次いで、第２導電層４２０の上部に食刻の容易な酸化物などを積層して犠牲膜５１０を形成する。この際に、各セル単位で第２導電層４２０間に設けられる空間に犠牲膜５１０が十分に埋立される。また、犠牲膜５１０の形成材料を第３層間絶縁膜２３０と同じ材料で形成すると、後続工程で犠牲膜５１０及び第３層間絶縁膜の除去するとき、単一食刻剤で容易に除去することができる。
【００３３】
図７に示すように、論理回路領域Ａの部分に形成された犠牲膜５１０、第２導電層４２０、第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を順次除去して、第２相互連結配線と電気的に連結する第１相互連結配線４１０ａのそれぞれの表面が露出される第４コンタクトホールを形成する。
【００３４】
次いで、写真印刷技法などにより、犠牲膜５１０、第２導電層４２０及び第２層間絶縁膜２２０の一定厚さを部分的に除去して、第２相互連結配線を形成するための溝を形成する。
【００３５】
次いで、前記工程が完了された構造体の上部に導電材を積層して第３導電層４３０を形成する。この際に、第３導電層４３０は後続工程で第２相互連結配線に形成される部分で、前記工程により形成された第４コンタクトホール及び溝に十分に埋立される。また、本発明の第２実施例においては、第４コンタクトホールと第２相互連結配線用溝の形成の順序が取り換えられてもかまわない。
【００３６】
図８に示すように、第３導電層４３０、犠牲膜５１０及び第２導電層をエッチバック工程で第３層間絶縁膜２３０の表面まで除去することにより、第２導電層４２０を電荷保存電極４２０ａ及びダミー電極（つまり、ダミープラグに連結された電極）４２０ｂに形成し、第３導電層４３０は第２相互連結配線４３０ａに形成する。この際に、電荷保存電極４２０ａ及びダミー電極４２０ｂは第３層間絶縁膜２３０により各セルごとに電気的に分離されている。
【００３７】
次いで、前記エッチバック工程が完了された構造体の上部の全面に窒化膜などを積層して第３食刻防止膜１３０を形成した後、写真印刷技法などで第３食刻防止膜１３０をパターニングすることにより、ＲＡＭセル領域Ｂ部分に形成された第３食刻防止膜１３０を除去する。
【００３８】
この際に、第３食刻防止膜１３０は、ＲＡＭセル領域Ｂの犠牲膜５１０を除去する間、論理回路領域Ａが食刻剤により損傷されないようにするためのもので、論理回路領域Ａに隣接したダミー電極４２０ｂの上側と第３食刻防止膜１３０が重なるようにすることが好ましい。
【００３９】
図９に示すように、前記エッチバック工程により露出された犠牲膜５１０及び第３層間絶縁膜２３０を通常の乾式又は湿式食刻工程で除去する。この際に、前記のように、犠牲膜５１０を第３層間絶縁膜２３０と同じ材料で形成したとするならば、単一食刻剤で２膜を同時に除去することができる。
【００４０】
次いで、前記過程が完了された構造体の上部に誘電体を積層して誘電膜６１０を形成し、この積層された誘電膜６１０の上部に導電材（例えば、ポリシリコン）を積層して第４導電層４４０を形成した後、論理回路領域Ａの部分に形成された第４導電層４４０を除去してプレート電極４４０ａに形成することで、積層型キャパシターを完成する。
【００４１】
一方、本発明の好ましい実施例においては、前記誘電膜６１０を形成する前、電荷保存電極４２０ａの表面を半球粒子状（ＨＳＧ（Hemi Spherical Grain）状）に形成することにより、キャパシターの静電容量を増進させることができる。
【００４２】
図１０に示すように、前記過程が完了された構造体の上部の全面に酸化物などを積層して第４層間絶縁膜２４０を形成した後、論理回路領域Ａの部分に形成された第４層間絶縁膜２４０及び第３食刻防止膜１３０の一部を除去して、第３相互連結配線に連結される第２相互連結配線４３０ａの表面が露出される第５コンタクトホールを形成する。
【００４３】
次いで、このように、コンタクトホールが形成された構造体の上部の全面に導電材を積層して第５導電層４５０を形成した後、この第５導電層４５０をパターニングして第３相互連結配線４５０ａを形成する。本実施例においては、段差によって、１層以上の絶縁膜と相互連結配線を更に付け加えることもできる。
【００４４】
［実施例１−１］
本実施例１−１は実施例１の変形実施例で、つぎに説明する部分を除く残りの部分は実施例１と同様であるので、これについての説明は重複を避けるために省略する。
【００４５】
本実施例１−１は図１１を参照して説明し、図１１は本発明の好ましい第１実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の第１変形実施例を示す断面図である。
【００４６】
同図を参照すると、実施例１の図６を参照して説明したように、犠牲膜５１０を形成した後、エッチバック技法で犠牲膜５１０を第２導電層４２０の上部表面まで除去する。
【００４７】
次いで、第２導電層４２０、第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を順次除去して、第２相互連結配線と電気的に連結する第１相互連結配線４１０ａの各表面が露出されるコンタクトホールを形成する。
【００４８】
その次に、写真印刷技法などにより犠牲膜５１０、第２導電層４２０及び第３層間絶縁膜２３０の一定厚さを部分的に除去して第２相互連結配線を形成するための溝を形成する。
【００４９】
次いで、前記工程が完了された構造体の上部に導電材を積層して第３導電層４３０を形成する。この際に、実施例１において、犠牲膜５１０の上部に形成された第３導電層４３０は第２導電層４２０の表面及び犠牲膜５１０の上部に形成される。
【００５０】
この後、実施例１と同様に、第３層間絶縁膜２３０表面までエッチバック技法で除去した後、実施例１と同様な後続工程が進行される。
【００５１】
前記したような本実施例によると、実施例１に比べ、エッチバック工程がもう一度付加される反面、第１相互連結配線４１０ａの表面が露出されるコンタクトホール及び第２相互連結配線を形成するための溝を形成するとき、犠牲膜５１０の除去段階が排除される。この際に、コンタクトホール及び溝の形成過程は２段階で行われるの、一度のエッチバック工程で二度にわたって犠牲膜５１０の食刻工程に代わり得る効果がある。
【００５２】
また、コンタクトホール及び溝の形成過程、そして、エッチバックにより第３絶縁層の表面までその上部層を除去する工程において、溝及び実施例１では“犠牲膜５１０に対する食刻剤→第２導電層４２０に対する食刻剤→第３層間絶縁膜２３０”のように、食刻剤を二度変更しなければならないが、本実施例では、第３導電層４３０と第２導電層４２０が互いに接しているので、食刻剤の変更なしに遂行するこごができ、第２導電層４２０と第３導電層４３０を同一導電材で形成する場合、その効果はより増進される。
【００５３】
［実施例１−２］
本実施例１−２は実施例１のほかの変形実施例で、つぎに説明する部分を除く残りの部分は実施例１と同様であるので、これについての説明は重複を避けるために省略する。
【００５４】
本実施例１−２は図１２を参照して説明し、図１２は本発明の好ましい第１実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の第２変形実施例を示す断面図である。
【００５５】
同図を参照すると、実施例１の図６を参照して説明したように、犠牲膜５１０を形成した後、エッチバック技法で第３層間絶縁膜２３０の表面より上に形成されている犠牲膜５１０及び第２導電層４２０を除去することにより、第２導電層４２０を電荷保存電極４２０ａに形成する。
【００５６】
この後、論理回路領域Ａの部分に形成された第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を順次除去して、第２相互連結配線と電気的に連結する第１相互連結配線４１０ａのそれぞれの表面が露出されるコンタクトホールを形成する。
【００５７】
次いで、写真印刷技法などにより第３層間絶縁膜２３０の一定厚さを部分的に除去して、第２相互連結配線を形成するための溝を形成した後、前記工程が完了された構造体の上部に導電材を積層して第３導電層４３０を形成する。
【００５８】
この後、実施例１と同様に、第３層間絶縁膜２３０の表面までエッチバック技法で除去した後、実施例１と同様な後続工程が進行される。
【００５９】
本実施例１−２においても、実施例１−１と同様に、実施例１に比べ、エッチバック工程がもう一度含まれる反面、第３層間絶縁膜２３０からコンタクトホール及び溝を形成することになるので、実施例１又は実施例１−１に比べ、コンタクトホール及び溝をより容易で正確に形成し得る利点がある。
【００６０】
［実施例２］
本実施例２は図１３〜１６を参照して説明し、図１３〜１６は本発明の好ましい第２実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図である。
【００６１】
まず、本実施例２においても、第３層間絶縁膜２３０の形成は実施例１と同様な過程によりなされる。すなわち、実施例１において、図２〜図５を参照して説明したものと同一過程によりなされる。
【００６２】
図１３に示すように、第３層間絶縁膜２３０及び第２食刻防止膜１２０の一部を除去して、コンタクトプラグ３１０及びダミープラグ３１０ａの表面が露出される第３コンタクトホールを形成した後、この露出された部分及び第３層間絶縁膜２３０の上部に導電材（例えば、ポリシリコン）を積層して、第３コンタクトホールが埋立される第２導電層４２０を形成する。
【００６３】
図１４に示すように、論理回路領域Ａに形成された第２導電層４２０、第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を除去してコンタクトホールを形成した後、再度このコンタクトホールを含む一部領域の第２導電層４２０の全厚さ及び第３層間絶縁膜２３０の一部厚さを除去して溝を形成する。
【００６４】
次いで、前記コンタクトホール及び溝を含み、第２導電層４２０の上部全体に導電材（例えば、ポリシリコン）を積層して第３導電層４３０を形成する。
【００６５】
図１５に示すように、エッチバック工程により、第３層間絶縁膜２３０の上部に形成された第３導電層４３０（図１４参照）及び第２導電層４２０を除去することにより、論理回路領域Ａでは、第３導電層４３０を第２相互連結配線４３０ａに形成するとともに、ＲＡＭセル領域Ｂでは、第２導電層４２０を電荷保存電極４２０ａ及びダミー電極（つまり、ダミープラグに連結された電極）４２０ｂに形成する。この際に電荷保存電極４２０ａ及びダミー電極４２０ｂは第３層間絶縁膜２３０により電気的に分離される。
【００６６】
この後、前記エッチバック工程が完了された構造体の上部の全面に窒化膜などを積層して第３食刻防止膜１３０を形成した後、写真印刷技法などで第３食刻防止膜１３０をパターニングすることにより、ＲＡＭセル領域Ｂの部分に形成された第３食刻防止膜１３０を除去する。
【００６７】
この際に、第３食刻防止膜１３０は、ＲＡＭセル領域Ｂの第３層間絶縁膜２３０を除去する間、論理回路領域Ａが食刻剤により損傷されないようにするためのものであるので、論理回路領域Ａに隣接したダミー電極４２０ｂの上側と第３食刻防止膜１３０が重なるようにすることが好ましい。
【００６８】
図１６に示すように、前記第３防止膜のパターニングにより、外部に露出されたＲＡＭセル領域Ｂ内の第３層間絶縁膜２３０を除去する。
【００６９】
この後、前記過程が完了された構造体の上部に誘電体を積層して誘電膜６１０を形成し、この積層された誘電膜６１０の上部に導電材（例えば、ポリシリコン）を積層して第４導電層４４０を形成する。
【００７０】
次いで、論理回路領域Ａの部分に形成された第４導電層４４０を除去してプレート電極４４０ａに形成することにより、積層型キャパシターを完成する。
【００７１】
一方、本実施例において、実施例１と同様に、前記誘電膜６１０を形成する前、電荷保存電極４２０ａの表面を半球粒子状（ＨＳＧ（Hemi Spherical Grain）状）に形成することにより、キャパシターの静電容量をより増進させることができる。
この後に続く過程は実施例１と同一であるので、これについての説明は省略する。
【００７２】
本実施例では、前記のように、犠牲膜５１０の形成及びパターニング段階が省略されるので、実施例１に比べ、工程の簡素化及び工程短縮の効果を得ることができる。
【００７３】
［実施例２−１］
本実施例２−１は実施例２の変形実施例で、図１７を参照して説明し、図１７は本発明の好ましい第２実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の変形実施例を示す断面図である。
【００７４】
同図を参照すると、本実施例２−１においては、前記実施例２の図２を参照して説明したように、第２導電層４２０まで形成した後、エッチバック工程により第３層間絶縁膜２３０の表面より上部に形成された第２導電層４２０を除去して電化保存電極４２０ａ及びダミー電極４２０ｂを形成する。
【００７５】
次いで、論理回路領域Ａに形成された第３層間絶縁膜２３０、第２食刻防止膜１２０及び第２中間絶縁膜７５の一部を除去してコンタクトホールを形成した後、再度このコンタクトホールを含む一部領域の第３層間絶縁膜２３０の全厚さの一部のみを除去して溝を形成する。
【００７６】
この後、前記過程が完了された構造体の上部の全面に導電材を積層して第３導電層４３０を形成した跡、第３層間絶縁膜２３０の表面より上部に形成された第３導電層４３０を除去して第２相互連結配線４３０ａ（図１６参照）を形成する。
【００７７】
この後の工程は前記実施例２と同様であるので省略する。
本実施例においては、前記実施例２に比べ、エッチバック工程がもう一度付加される反面、実施例２では、第２導電層４２０に対する食刻工程が三度、つまりコンタクトホールを形成する工程、溝を形成する工程及びエッチバックする工程の三度が要求されるが、本実施例では、第２導電層４２０に対して一度の食刻段階のみが要求される利点がある。
【００７８】
［実施例３］
本実施例は図１８〜２０を参照して説明し、図１８〜２０は本発明の好ましい第３実施例にしたがって、積層型キャパシターを備える半導体装置の製造方法の工程順序を順次示す断面図である。
【００７９】
まず、本実施例においても、犠牲膜５１０を形成する段階、つまり実施例１の図２〜図６を参照して説明したような工程段階は実施例１と同様に行われるので、犠牲膜５１０を形成した後から説明する。
【００８０】
図１８に示すように、エッチバック技法などにより、第３層間絶縁膜２３０の表面まで犠牲膜５１０と第２導電層４２０を順次除去する。その結果、第２導電層４２０は電荷保存電極４２０ａ及びダミー電極４２０ｂに形成され、第３層間絶縁膜及び犠牲膜５１０が露出される。
【００８１】
この後、前記エッチバック工程が完了された構造体の上部の全面に窒化膜などを積層して第３食刻防止膜１３０を形成した後、写真印刷技法などで第３食刻防止膜１３０をパターニングすることにより、ＲＡＭセル領域Ｂの部分に形成された第３食刻防止膜１３０を除去する。
【００８２】
その結果、ＲＡＭセル領域Ｂ部分の犠牲膜５１０及び第３層間絶縁膜２３０が露出される。この際に、第３食刻防止膜１３０はＲＡＭセル領域Ｂの犠牲膜５１０及び第３層間絶縁膜２３０を除去する間、論理回路領域Ａが食刻剤により損傷されないようにするためのものであるので、論理回路領域Ａに隣接したダミー電極４２０ｂの上側と第３食刻防止膜１３０が重なるようにすることが好ましい。
【００８３】
図１９に示すように、前記工程により露出された犠牲膜５１０及び第３層間絶縁膜２３０を適切な食刻剤で除去する。この際に、犠牲膜５１０及び第３層間絶縁膜２３０の材料によって食刻剤は異なり、これは当業者によく知られているので、これについての説明は省略する。
【００８４】
図２０に示すように、前記過程が完了された構造体の上部に誘電体を積層して誘電膜６１０を形成し、この積層された誘電膜の上部に導電材（例えば、ポリシリコン）を積層した後、論理回路領域Ａの部分に形成された導電材を除去することにより、プレート電極４４０ａを形成する。
【００８５】
その結果、論理回路領域ＡとＲＡＭセル領域Ｂ間の段差なしにＲＡＭセル領域Ｂに積層型キャパシターを形成することができる。
【００８６】
本実施例のほかの変更実施例においては、この工程段階で、第３食刻防止膜１３０をすっかり除去することもできる。また、前記誘電膜６１０を形成する前、電荷保存電極４２０ａの表面を半球粒子に形成することにより、キャパシターの静電容量をより増進させることができる。そして、本実施例は、実施例２のように、電荷保存電極がコンタクトホールを全く埋立するように、変形実施することもできる。
【００８７】
前記のように、本実施例によると、積層型キャパシターが形成された段階で、既にＲＡＭセル領域Ｂと論理回路領域Ａ間の段差は除去されたので、後続工程は、前記実施例のどんな組合によって行っても、ＲＡＭセル領域Ｂと論理回路領域Ａ間の段差がないことが分かる。
【００８８】
【発明の効果】
以上説明したように、本発明は、キャパシターにより発生する段差を除去することにより、キャパシターが形成された後に形成される層のパターニングを正確に遂行することができるだけでなく、相互連結配線の微細化を達成し得る効果がある。
【図面の簡単な説明】
【図１】従来技術により製造された積層型キャパシターを備える半導体装置の断面を示す断面図
【図２】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図３】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図４】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図５】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図６】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図７】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図８】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図９】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１０】本発明の好ましい第１実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１１】本発明の好ましい第１実施例を基礎とする、積層型キャパシターを備える半導体装置の製造方法の第１変形実施例を示す断面図
【図１２】本発明の好ましい第１実施例を基礎とする、積層型キャパシターを備える半導体装置の製造方法の第２変形実施例を示す断面図
【図１３】本発明の好ましい第２実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１４】本発明の好ましい第２実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１５】本発明の好ましい第２実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１６】本発明の好ましい第２実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１７】本発明の好ましい第２実施例を基礎とする、積層型キャパシターを備える半導体装置の製造方法の変形実施例を示す断面図
【図１８】本発明の好ましい第３実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図１９】本発明の好ましい第３実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【図２０】本発明の好ましい第３実施例によって、積層型キャパシターを備える半導体装置の製造方法の工程順序を示す断面図
【符号の説明】
４０ 活性領域
４０ａ ソース電極
４０ｂ ドレン電極
６０ ゲート電極
７５ 第２中間絶縁膜
１００ 半導体基板
１１０ 第１食刻防止膜
１２０ 第２食刻防止膜
１３０ 第３食刻防止膜
２１０ 第１層間絶縁膜
２２０ 第２層間絶縁膜
２３０ 第３層間絶縁膜
２４０ 第４層間絶縁膜
３１０、３１０ａ コンタクトプラグ
４１０ 第１導電層
４１０ａ 第１相互連結配線
４１０ｂ ビット線
４２０ 第２導電層
４２０ａ 電荷保存電極
４２０ｂ ダミー電極
４３０ 第３導電層
４３０ａ 第２相互連結配線
４４０ 第４導電層
４４０ａ プレート電極
４５０ 第５導電層
４５０ａ 第３相互連結配線
５１０ 犠牲膜
６１０ 誘電膜
Ａ 論理回路領域
Ｂ ＲＡＭセル領域
Claims (4)
- ソース又はドレン電極として用いられる活性領域、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する論理回路が形成された論理回路領域と、ソース電極、ドレン電極、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第１中間絶縁膜を有する多数のトランジスタが形成されたＲＡＭセル領域からなる半導体基板上に積層型キャパシターを備える半導体装置の製造方法において、
前記論理回路領域及びＲＡＭセル領域が形成された半導体基板の上部全面に第１食刻防止膜及び第１層間絶縁膜を順番に形成する段階と、
前記ＲＡＭセル領域の上に形成された第１層間絶縁膜及び第１食刻防止膜を食刻して、前記ＲＡＭセル領域内のドレン電極が露出される第１コンタクトホールを形成する段階と、
前記第１コンタクトホール内に導電材を充填してコンタクトプラグ及びダミープラグを形成する段階と、を含む第１段階と、
前記第１段階により得られた構造体の上部の全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜、前記第１層間絶縁膜及び第１食刻防止膜を順次食刻して、前記ＲＡＭセル領域内のソース電極と前記論理回路領域内の活性領域及びゲート電極の表面が露出される第２コンタクトホールを形成する段階と、
前記第２コンタクトホールの内部を含む前記第２層間絶縁膜の上部に導電材を積層して前記第２コンタクトホールを充填して第１導電層を形成する段階と、
前記第１導電層の上部の全面に絶縁材を積層して第２中間絶縁膜を形成する段階と、
前記第２中間絶縁膜、第１導電層及び第２層間絶縁膜を順次パターニングして、前記第１導電層を第１相互連結配線及びビット線に形成する段階と、を含む第２段階と、
前記構造体の上部の全面に第２食刻防止膜を形成する段階と、
前記第２食刻防止膜の上部の全面に、後続する工程で形成する積層型キャパシターの高さよりも高く酸化膜を積層した後、平坦化することによって第３層間絶縁膜を形成する段階と、を含む第３段階と、
前記ＲＡＭセル領域に形成された前記第３層間絶縁膜及び前記第２食刻防止膜を順次食刻して、積層型キャパシターが形成される空間及び前記コンタクトプラグ及びダミープラグの表面が露出される第３コンタクトホールを形成する段階を含む第４段階と、
前記第３コンタクトホール、第３層間絶縁膜及び積層型キャパシターが形成される空間が形成された構造体の上部の全面に導電材を積層して第２導電層を形成する段階と、
前記第２導電層の上部に食刻の容易な材料を積層して犠牲膜を形成して前記第３コンタクトホールを充填する段階と、を含む第５段階と、
前記論理回路領域の部分に形成された前記犠牲膜、前記第２導電層、前記第３層間絶縁膜、前記第２食刻防止膜及び前記第２中間絶縁膜を順次食刻して前記第１相互連結配線それぞれの表面が露出される第４コンタクトホールを形成する段階と、
前記論理回路領域の部分に形成された前記犠牲膜、前記第２導電層及び第３層間絶縁膜を食刻して第４コンタクトホールを含む溝を形成する段階と、を含む第６段階と、
前記第１段階から前記第６段階により前記第４コンタクトホール及び溝が形成された構造体の上部の全面に導電材を積層して第３導電層を形成し、前記第４コンタクトホール及び溝に導電体を充填する段階と、
前記第３導電層、前記犠牲膜及び前記第２導電層を前記第３層間絶縁膜の表面まで除去することにより、前記第２導電層を前記ＲＡＭセル領域における電荷保存電極及びダミー電極に形成し、前記第３導電層を前記論理回路領域における前記第１相互連結配線と接触する第２相互連結配線に形成する段階と、を含む第７段階と、
前記第１段階から前記第７段階の工程が完了された構造体の上部の全面に第３食刻防止膜を形成する段階と、
前記ＲＡＭセル領域に形成された前記第３食刻防止膜をパターニングすることにより、前記ＲＡＭセル領域の部分に形成された前記第３食刻防止膜を除去して犠牲膜及び第３層間絶縁膜を露出させる段階と、
前記露出された犠牲膜及び第３層間絶縁膜を除去して前記電荷保存電極及び前記ダミー電極を段階と、を含む第８段階と、
前記第１段階から前記第８段階の過程が完了された構造体の上部に誘電体を積層して誘電膜を形成する段階と、
前記誘電膜の上部に導電材を積層して第４導電層を形成する段階と、を含む第９段階と、
前記論理回路領域の部分に形成された前記第４導電層及び前記誘電膜を除去してプレート電極を形成する段階と、を含む第９段階と、を含むことを特徴とする積層型キャパシターを備える半導体装置の製造方法。 - 前記電荷保存電極の上部面が半球粒子状に形成されることを特徴とする請求項１に記載の積層型キャパシターを備える半導体装置の製造方法。
- 前記ＲＡＭセル領域の部分に形成された第３食刻防止膜を除去するとき、ダミー電極の上部に形成された第３食刻防止膜は残すことを特徴とする請求項１に記載の積層型キャパシターを備える半導体装置の製造方法。
- 前記犠牲膜は前記第３層間絶縁膜と同じ材料から形成することを特徴とする請求項１に記載の積層型キャパシターを備える半導体装置の製造方法。
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