JPS6323352A - 半導体装置 - Google Patents
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- JPS6323352A JPS6323352A JP62125604A JP12560487A JPS6323352A JP S6323352 A JPS6323352 A JP S6323352A JP 62125604 A JP62125604 A JP 62125604A JP 12560487 A JP12560487 A JP 12560487A JP S6323352 A JPS6323352 A JP S6323352A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特（二ＭＯＳキ
ャパシタの形成手段を改良した半導体装置の製造方法に
係る。
ャパシタの形成手段を改良した半導体装置の製造方法に
係る。
近年、半導体集積回路の高集積化の要請から素子の寸法
を縮少させることが試みられている例えば、第１図（−
示すように半導体基板１の主面に絶縁膜２を介してキャ
パシタ電極３を設けることにより記憶を蓄えるための２
〜ｆＯｓキヤパシタを形成したＭＯＳダイナミックＲＡ
Ｍにおいて、キャパシタ電極３０面積を小さくして集
積度を高めることが考えられるが、このようにキャパシ
タ電極３の面積を小さくすると、キャパシタに蓄えられ
る電荷の数が少なくなり、ノイズ等に対するマ°−ジン
が少なくなる欠点がある。これを改善するために、（１
１絶縁膜の厚さを薄くしてＭＯＳキャパシタを大きくす
る方法、（２）絶縁膜として従来用いられている５ｉ０
４膜の代りに誘電率の大きいＳ ｉ ３ Ｎ４ 膜等を
用いてＭ ＯＳキャパシタを大きくする方法、がある。
を縮少させることが試みられている例えば、第１図（−
示すように半導体基板１の主面に絶縁膜２を介してキャ
パシタ電極３を設けることにより記憶を蓄えるための２
〜ｆＯｓキヤパシタを形成したＭＯＳダイナミックＲＡ
Ｍにおいて、キャパシタ電極３０面積を小さくして集
積度を高めることが考えられるが、このようにキャパシ
タ電極３の面積を小さくすると、キャパシタに蓄えられ
る電荷の数が少なくなり、ノイズ等に対するマ°−ジン
が少なくなる欠点がある。これを改善するために、（１
１絶縁膜の厚さを薄くしてＭＯＳキャパシタを大きくす
る方法、（２）絶縁膜として従来用いられている５ｉ０
４膜の代りに誘電率の大きいＳ ｉ ３ Ｎ４ 膜等を
用いてＭ ＯＳキャパシタを大きくする方法、がある。
しかしながら、これらの方法は絶縁膜の耐圧や膜質（ピ
ンホール等）の点で問題があり、キャパシタ電極の面積
を小さくするのには限界があった。
ンホール等）の点で問題があり、キャパシタ電極の面積
を小さくするのには限界があった。
また、ＭＯＳキャパシタの大きくする別の方法として、
以下に述べるような凹形ＭＯＳキャパシタ法（或いはＶ
Ｍ ＯＳキャパシタ法）がある。即ち、この方法は第
２図に示すように半導体基板１１＝、Ｖ型の凹部４を設
け、この凹部４（二絶縁膜２′を介してキャパシタ電極
３′を設けてＭＯＳキャパシタを形成するものであり、
凹部４の深さや形状によってｈｔｏｓキャパシタの実効
面積を任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、かかる凹形ＭＯ
Ｓキャパシタの形成方法では、凹部４どキャパシタ電極
３′とのセルファラインが難しく、マスク合せずれを考
慮して凹部４の両側に余裕Ａをとる必要があり、ＭＣ）
Ｓキャパシタの縮小化の妨げとなり、ひいてはＭ ＯＳ
ダイナミックＲＡ Ｍの高集積化にとって大きな問題と
なっていた。
以下に述べるような凹形ＭＯＳキャパシタ法（或いはＶ
Ｍ ＯＳキャパシタ法）がある。即ち、この方法は第
２図に示すように半導体基板１１＝、Ｖ型の凹部４を設
け、この凹部４（二絶縁膜２′を介してキャパシタ電極
３′を設けてＭＯＳキャパシタを形成するものであり、
凹部４の深さや形状によってｈｔｏｓキャパシタの実効
面積を任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、かかる凹形ＭＯ
Ｓキャパシタの形成方法では、凹部４どキャパシタ電極
３′とのセルファラインが難しく、マスク合せずれを考
慮して凹部４の両側に余裕Ａをとる必要があり、ＭＣ）
Ｓキャパシタの縮小化の妨げとなり、ひいてはＭ ＯＳ
ダイナミックＲＡ Ｍの高集積化にとって大きな問題と
なっていた。
これに対し、本発明者は上記問題点を克服すべく鋭意研
究を重ねた結果、半導体基板（＝溝部を設け、該溝部を
含む基板全面に絶縁膜を形成し、更に該溝部の開口部ま
で埋めるよう（二電極材料を堆積した後、電極材料を溝
部以外の絶縁膜が露出するまでエツチングすることによ
ってマスク合せ余裕度をとることなく、任意の深さのＭ
ＯＳキャパシタ電極を溝部に対してセルファラインで形
成でき、ＭＯ’Ｓキャパシタの増大化と面積の縮小化を
達成した集積度、信頼性の高い半導体装置を製造し得ろ
方法を見い出したまた、電極材料の堆積後、溝部の一部
を含む電極材料の領域もしくは溝部以外のゲート電極と
なるべき電極材料の領域の少なくともいずれかをマスク
材で覆い、該電極材料を、マスク材及び溝部以外の絶縁
膜が露出するまでエツチングすることによって、簡略化
された工程によりＭＯＳキャパシタ電極を溝部に対して
セルファラインで形成できると共に、溝部以外に前記キ
ャパシタ電極と一体的に接続された配線やゲート電極を
形成でき、ＭＯＳキャパシタに対して接続信頼性の高い
配線等を有する高集積化、高信頼性の半導体装置を製造
し得る方法を見い出した。
究を重ねた結果、半導体基板（＝溝部を設け、該溝部を
含む基板全面に絶縁膜を形成し、更に該溝部の開口部ま
で埋めるよう（二電極材料を堆積した後、電極材料を溝
部以外の絶縁膜が露出するまでエツチングすることによ
ってマスク合せ余裕度をとることなく、任意の深さのＭ
ＯＳキャパシタ電極を溝部に対してセルファラインで形
成でき、ＭＯ’Ｓキャパシタの増大化と面積の縮小化を
達成した集積度、信頼性の高い半導体装置を製造し得ろ
方法を見い出したまた、電極材料の堆積後、溝部の一部
を含む電極材料の領域もしくは溝部以外のゲート電極と
なるべき電極材料の領域の少なくともいずれかをマスク
材で覆い、該電極材料を、マスク材及び溝部以外の絶縁
膜が露出するまでエツチングすることによって、簡略化
された工程によりＭＯＳキャパシタ電極を溝部に対して
セルファラインで形成できると共に、溝部以外に前記キ
ャパシタ電極と一体的に接続された配線やゲート電極を
形成でき、ＭＯＳキャパシタに対して接続信頼性の高い
配線等を有する高集積化、高信頼性の半導体装置を製造
し得る方法を見い出した。
以下、本発明の詳細な説明する。
まず、半導体基板上（ユ溝部形成予定部が除去されたマ
スク材、例えばレジストパターン、絶縁膜パターンを形
成した後、該マスク材から露゛出する基板部分を所望深
さ選択エツチングして溝部を設ける。この場合、エツチ
ング手段としては反応性イオンエツチング又はリアクテ
ィブイオンエツチングを用いれば側面が略垂直な溝部を
設けることができる。但し、その他のエツチング手段で
逆、テーパ°状の側面を有する溝部を設けてもよい。溝
部の数は素子領域内に１つ或いは２つ以上設けてもよく
、特に溝部の深さを変えること（二より、容量の異なる
Ｍ’ＯＳキャパシタを形成できる。
スク材、例えばレジストパターン、絶縁膜パターンを形
成した後、該マスク材から露゛出する基板部分を所望深
さ選択エツチングして溝部を設ける。この場合、エツチ
ング手段としては反応性イオンエツチング又はリアクテ
ィブイオンエツチングを用いれば側面が略垂直な溝部を
設けることができる。但し、その他のエツチング手段で
逆、テーパ°状の側面を有する溝部を設けてもよい。溝
部の数は素子領域内に１つ或いは２つ以上設けてもよく
、特に溝部の深さを変えること（二より、容量の異なる
Ｍ’ＯＳキャパシタを形成できる。
つづいて、マスク材の除去後、溝部を含む半導体基板全
面（＝絶縁膜を形成する。この場合、溝部内金体を絶縁
膜で埋め込まず、溝部の側面及び底面に薄い絶縁膜を形
成することが必要である。かかる絶縁膜の形成手段とし
ては、例えば熱酸化法により熱酸化膜を形成する方法、
ＣＶＤ法によりＳｉＯ□膜やＳ ｉ、 ３ Ｎ４膜など
を形成する方法等が採用し得る。
面（＝絶縁膜を形成する。この場合、溝部内金体を絶縁
膜で埋め込まず、溝部の側面及び底面に薄い絶縁膜を形
成することが必要である。かかる絶縁膜の形成手段とし
ては、例えば熱酸化法により熱酸化膜を形成する方法、
ＣＶＤ法によりＳｉＯ□膜やＳ ｉ、 ３ Ｎ４膜など
を形成する方法等が採用し得る。
次いで、電極材料を前記溝部の開口部幅の半分以上の厚
さとなるよう（二堆積して少なくとも溝部の開口部まで
電極材料で埋める。この場合電極材料を溝部の開口部幅
の半分より小さい厚さで堆積すると、溝部内（＝埋め込
まれた電、極材料に開口部と連通ずる凹状穴が形成され
、エツチングに際し、凹状穴を介して溝部内の電極材料
がエツチングされるという不都合を生じろ。
さとなるよう（二堆積して少なくとも溝部の開口部まで
電極材料で埋める。この場合電極材料を溝部の開口部幅
の半分より小さい厚さで堆積すると、溝部内（＝埋め込
まれた電、極材料に開口部と連通ずる凹状穴が形成され
、エツチングに際し、凹状穴を介して溝部内の電極材料
がエツチングされるという不都合を生じろ。
なお、電極材料としては、多結晶シリコン、燐や棋素等
の不純物がドープされた多結晶ンリコン、或いはモリブ
デン、タングステン、チタン白金などの高融点金属、又
はモリブデンシリサイド、タングステンシリサイド、白
金ンリナイド等の高融点金属硅化物を挙げることができ
るその後、電極材料をマスク材を用いずに溝部以外の絶
縁膜が露出するまでエツチング除去して溝部内に電極材
料を残置させ、これをＭ ＯＳキャパシタ電極として利
用しＭＯＳキャパシタを備えた半導体装置を製造する。
の不純物がドープされた多結晶ンリコン、或いはモリブ
デン、タングステン、チタン白金などの高融点金属、又
はモリブデンシリサイド、タングステンシリサイド、白
金ンリナイド等の高融点金属硅化物を挙げることができ
るその後、電極材料をマスク材を用いずに溝部以外の絶
縁膜が露出するまでエツチング除去して溝部内に電極材
料を残置させ、これをＭ ＯＳキャパシタ電極として利
用しＭＯＳキャパシタを備えた半導体装置を製造する。
この工程におけるエツチング手段としては、湿式エツチ
ング液を用いた全面エツチング法が採用し得る。
ング液を用いた全面エツチング法が採用し得る。
次（二、本願第２の発明を説明する。
前述した本願第１の発明と同様な工程を経て半導体基板
の溝部内（＝電極材料をその開口部まで埋まるように堆
積する。次いで、溝部上の一部を含む電極材料の領域、
つまり配線形成予定領域、もしくは溝部以外のゲート電
極となるべき電極材料の領域の少なくともいずれかをマ
スク材、例えばレジストパターン等で覆う。その後、マ
スク材及び溝部以外の絶縁膜が露出するまで全面エツチ
ングして溝部内及びマスク材下に電極材料を残置させ、
溝部内（二ＭＯＳキャパシタ電極を、溝部以外の基板上
に該キャパシタ電極と一体的に接続した配線やゲート電
極を形成して半導体装置を造る。
の溝部内（＝電極材料をその開口部まで埋まるように堆
積する。次いで、溝部上の一部を含む電極材料の領域、
つまり配線形成予定領域、もしくは溝部以外のゲート電
極となるべき電極材料の領域の少なくともいずれかをマ
スク材、例えばレジストパターン等で覆う。その後、マ
スク材及び溝部以外の絶縁膜が露出するまで全面エツチ
ングして溝部内及びマスク材下に電極材料を残置させ、
溝部内（二ＭＯＳキャパシタ電極を、溝部以外の基板上
に該キャパシタ電極と一体的に接続した配線やゲート電
極を形成して半導体装置を造る。
次に、本発明をＭＯＳダイナミックＲＡＭの製造に適用
した例について図面を参照して説明する。
した例について図面を参照して説明する。
実施例１
（ｉｆ まず、第３図（ａｌに示すようにＰ型のシリ
コン基板１１（二選択酸化法によって素子分離のための
フィールド酸化膜１２を形成した後、スパッタイオンエ
ツチングを用いた写真蝕刻法によりシリコン基板１１の
素子領域に幅１μｍ１長さ３μｍ１深さ２．５μｍの溝
部１３を設けた（第３図（ｂ１図示）。
コン基板１１（二選択酸化法によって素子分離のための
フィールド酸化膜１２を形成した後、スパッタイオンエ
ツチングを用いた写真蝕刻法によりシリコン基板１１の
素子領域に幅１μｍ１長さ３μｍ１深さ２．５μｍの溝
部１３を設けた（第３図（ｂ１図示）。
（ｉｉｌ 次いで、１’ＯＯＯ℃のドライ酸素雰囲気
中で熱酸化処理を施す。この時、第３図Ｃに示すよう（
＝溝部１３を含むシリコン基板１１全面に厚さ３００Ｘ
の熱酸化膜１４が成長される。つづいて、ＣＶＤ法によ
り厚さ６０００＾の燐ドープ多結晶シリコン膜を堆積す
る。
中で熱酸化処理を施す。この時、第３図Ｃに示すよう（
＝溝部１３を含むシリコン基板１１全面に厚さ３００Ｘ
の熱酸化膜１４が成長される。つづいて、ＣＶＤ法によ
り厚さ６０００＾の燐ドープ多結晶シリコン膜を堆積す
る。
この時、第３図Ｆｄｌに示すようにシリコン基板１１上
（二燐ドープ多結晶シリコン膜１５が被着されると共（
＝、幅が１μｍの溝部１３の開口部まで同多結晶シリコ
ンで埋め込まれる。
（二燐ドープ多結晶シリコン膜１５が被着されると共（
＝、幅が１μｍの溝部１３の開口部まで同多結晶シリコ
ンで埋め込まれる。
ｆｉｌ＋１ 次いで、燐ドープ多結晶シリコン膜１５
を溝部１３以外の熱酸化膜１４が露出するまで弗酸系の
エツチング液で全面エツチングして溝部１３内の燐ドー
プ多結晶シリコンを残置させ、溝部Ｉ３内にキャパシタ
電極１６を形成した（第３図（ｅ１図示）。その後、キ
ャパシタ電極１６をマスクとしてシリコン基板１１上の
熱酸化膜１４部分を選択的にエツチング除去して溝部１
３に残置した熱酸化膜によりキャパシタの絶縁膜１７を
形成した（第３図（ｆ１図示）。
を溝部１３以外の熱酸化膜１４が露出するまで弗酸系の
エツチング液で全面エツチングして溝部１３内の燐ドー
プ多結晶シリコンを残置させ、溝部Ｉ３内にキャパシタ
電極１６を形成した（第３図（ｅ１図示）。その後、キ
ャパシタ電極１６をマスクとしてシリコン基板１１上の
熱酸化膜１４部分を選択的にエツチング除去して溝部１
３に残置した熱酸化膜によりキャパシタの絶縁膜１７を
形成した（第３図（ｆ１図示）。
（１■） 次いで、１０００℃のドライ酸素雰囲気で
熱酸化処理を施した。この時、第３図１ｇｉに示すよう
に、露出するシリコン基板１１上に厚さ７５０＾の熱酸
化膜１８が、キャパシタ電極１６（−は燐がドープされ
ているので１２００＾程度の厚い酸化膜１９が成長され
た。ひきつづき、ゲート電極となる多結晶シリコン膜を
堆積した後、バターニングしてゲート電極２０を形成し
、トランヌファーゲートを形成した（第３図ｆｈ１図示
）。更にゲート電極２０をマスクとして熱酸化膜を選択
エツチングしゲート絶縁膜２１を形成した後、し恥し素
をシリコン基板１１に拡散してデジットラインとなるｎ
＋拡散層２２を形成した。その後、全百に低温酸化膜２
３を堆積しコンタクトホール２４を開口した後人！配線
２５を形成してＭＯＳダイナミックＲＡＭを製造した（
第３図ｆｔ＋図示）。
熱酸化処理を施した。この時、第３図１ｇｉに示すよう
に、露出するシリコン基板１１上に厚さ７５０＾の熱酸
化膜１８が、キャパシタ電極１６（−は燐がドープされ
ているので１２００＾程度の厚い酸化膜１９が成長され
た。ひきつづき、ゲート電極となる多結晶シリコン膜を
堆積した後、バターニングしてゲート電極２０を形成し
、トランヌファーゲートを形成した（第３図ｆｈ１図示
）。更にゲート電極２０をマスクとして熱酸化膜を選択
エツチングしゲート絶縁膜２１を形成した後、し恥し素
をシリコン基板１１に拡散してデジットラインとなるｎ
＋拡散層２２を形成した。その後、全百に低温酸化膜２
３を堆積しコンタクトホール２４を開口した後人！配線
２５を形成してＭＯＳダイナミックＲＡＭを製造した（
第３図ｆｔ＋図示）。
上述した実施例１において、溝部１３のみに燐ドープ多
結晶シリコンを残すことができ、溝部１３に対してキャ
パシタ電極１６をセルファラインで形成できるため、溝
部１３とキャパシタ電極１６とのマスク合せずれ余裕を
とる必要がなくなり、Ｍ ＯＳキャパシタの縮小化、ひ
いてはＭＯＳダイナミックＲＡＭの高集積化を達成でき
た。また、得られたＭ ＯＳダイナミックＲＡＭのＭＯ
Ｓキイパンクは溝部１３の幅が１μｍ、深さが２．５μ
ｍでその周囲の面積が２３μｍ２となり、かつ絶縁膜１
７の厚さが３００Ｘであることから、約２７１′Ｆと充
分な大きさ容量であることがわかった。
結晶シリコンを残すことができ、溝部１３に対してキャ
パシタ電極１６をセルファラインで形成できるため、溝
部１３とキャパシタ電極１６とのマスク合せずれ余裕を
とる必要がなくなり、Ｍ ＯＳキャパシタの縮小化、ひ
いてはＭＯＳダイナミックＲＡＭの高集積化を達成でき
た。また、得られたＭ ＯＳダイナミックＲＡＭのＭＯ
Ｓキイパンクは溝部１３の幅が１μｍ、深さが２．５μ
ｍでその周囲の面積が２３μｍ２となり、かつ絶縁膜１
７の厚さが３００Ｘであることから、約２７１′Ｆと充
分な大きさ容量であることがわかった。
なお、上記実施例１に却いてはキャパシタ電極１６上面
が基板１１の上面レベルと同じように全面エツチングし
たが、第４図に示すように溝部１３内の燐ドープ多結晶
シリコンをオーバーエツチングして溝部１３から少し窪
んだキャパシタ電極１６’を形成してもよい。また、溝
部の形状は上記実施例１の如く略垂直（＝近い側面を有
す溝部１３を利用する場合に限定されず、第５図（−示
すように側面が逆テーパ状の溝部１３′を設け、この溝
部１３′内（−キャパシタ電極１６“を形成してもよい
。但し、この場合は溝部１３′内に空洞部２６ができる
。更に、溝部により形成されたキャパシタ電極は前記実
施例１の如くフィールド酸化膜１２で取り囲まれた素子
領域に１つ作る場合（二限定されず、第６図（；示すよ
うに深さの異なる２つの溝部１３２．１３ｂを設け、こ
れら溝部１３ａ。
が基板１１の上面レベルと同じように全面エツチングし
たが、第４図に示すように溝部１３内の燐ドープ多結晶
シリコンをオーバーエツチングして溝部１３から少し窪
んだキャパシタ電極１６’を形成してもよい。また、溝
部の形状は上記実施例１の如く略垂直（＝近い側面を有
す溝部１３を利用する場合に限定されず、第５図（−示
すように側面が逆テーパ状の溝部１３′を設け、この溝
部１３′内（−キャパシタ電極１６“を形成してもよい
。但し、この場合は溝部１３′内に空洞部２６ができる
。更に、溝部により形成されたキャパシタ電極は前記実
施例１の如くフィールド酸化膜１２で取り囲まれた素子
領域に１つ作る場合（二限定されず、第６図（；示すよ
うに深さの異なる２つの溝部１３２．１３ｂを設け、こ
れら溝部１３ａ。
１３ｂ内にキャパシタ電極１６２，１６ｂを形成しても
よい。このような方法によれば容量の異なるＭＯＳキイ
パンクを同一基板内に形成できる。
よい。このような方法によれば容量の異なるＭＯＳキイ
パンクを同一基板内に形成できる。
実施例２
前記実施例１と同様溝部１３を含むシリコン基板１１に
厚さ３００人の熱酸化膜１４を成長させた後、厚さ６０
００Ａの燐ドープ多結晶シリコン膜を堆積して溝部１３
を埋め込んだ。次いで、溝部１３の一部を含む燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、多結晶
シリコンをレジスト及び溝部以外の熱酸化膜１４が露出
するまで弗酸系のエツチング液で全面エツチングして溝
部１３内（：キャパシタ電極１６を形成すると共に、フ
ィールド酸化ＦＩＫ１２上にまで延在して配置され、か
つ前記キャパシタ電極１６と一体的に接続した配線２７
を形成した（第７図図示）。その後、図示しないが実施
例１と同様、デジットラインとなるｎ＋拡散層、ゲート
電極及び低温酸化膜を介してＡＡ配線を形成してＭＯＳ
ダイナミックＲＡ Ｍを製造した。
厚さ３００人の熱酸化膜１４を成長させた後、厚さ６０
００Ａの燐ドープ多結晶シリコン膜を堆積して溝部１３
を埋め込んだ。次いで、溝部１３の一部を含む燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、多結晶
シリコンをレジスト及び溝部以外の熱酸化膜１４が露出
するまで弗酸系のエツチング液で全面エツチングして溝
部１３内（：キャパシタ電極１６を形成すると共に、フ
ィールド酸化ＦＩＫ１２上にまで延在して配置され、か
つ前記キャパシタ電極１６と一体的に接続した配線２７
を形成した（第７図図示）。その後、図示しないが実施
例１と同様、デジットラインとなるｎ＋拡散層、ゲート
電極及び低温酸化膜を介してＡＡ配線を形成してＭＯＳ
ダイナミックＲＡ Ｍを製造した。
上述した実施例２においてはキャパシタ電極の形成と同
時に、キャパシタ電極の取出し配線を形成できるため、
工程の簡略化を達成できると共にキャパシタ電極と配線
が同一の堆積により設けられた燐ドープ多結晶シリコン
からなるため、それら相互の接続信頼性は従来のコンタ
クトホールを介して行なう場合に比して格段に向上した
。
時に、キャパシタ電極の取出し配線を形成できるため、
工程の簡略化を達成できると共にキャパシタ電極と配線
が同一の堆積により設けられた燐ドープ多結晶シリコン
からなるため、それら相互の接続信頼性は従来のコンタ
クトホールを介して行なう場合に比して格段に向上した
。
実施例３
Ｐ型シリコン基板１１にフィールド酸化膜１２を選択酸
化法で形成し、素子領域の所望個所に実施例１に準じて
溝部１３を設け、更に溝部１３を含む基板１１全面に熱
酸化膜を成長させた後、ＣＶＤ法により厚さ３０００人
の燐ドープ多結晶シリコンを堆積して溝部１３を埋め込
んだ。次いで溝部１３以外のゲート電極となる燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、レジス
ト及び溝部以外の熱酸化膜が露出するまで全面エツチン
グして溝部１３内にキャパシタ電極１６を形成すると共
に、溝部１３以外の基板ｌｌ上にゲート電極２８を形成
した。つづいてキャパシタ電極１６及びゲート電極２８
をマスクとして熱酸化膜を選択エツチングして１１１．
ｒ ｏ ｓキャパシタの絶縁膜１７及びゲート絶縁膜２
９を形成した。その後、線素をイオン注入してデジット
ラインとなるｎ十拡散層２２．２２を形成した（第８図
図示）。ひきつづき図示しないが、実施例１に鵡じて低
温酸化膜を介して人！配線を設けＭ ＯＳダイナミック
ＲＡＭを製造した。
化法で形成し、素子領域の所望個所に実施例１に準じて
溝部１３を設け、更に溝部１３を含む基板１１全面に熱
酸化膜を成長させた後、ＣＶＤ法により厚さ３０００人
の燐ドープ多結晶シリコンを堆積して溝部１３を埋め込
んだ。次いで溝部１３以外のゲート電極となる燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、レジス
ト及び溝部以外の熱酸化膜が露出するまで全面エツチン
グして溝部１３内にキャパシタ電極１６を形成すると共
に、溝部１３以外の基板ｌｌ上にゲート電極２８を形成
した。つづいてキャパシタ電極１６及びゲート電極２８
をマスクとして熱酸化膜を選択エツチングして１１１．
ｒ ｏ ｓキャパシタの絶縁膜１７及びゲート絶縁膜２
９を形成した。その後、線素をイオン注入してデジット
ラインとなるｎ十拡散層２２．２２を形成した（第８図
図示）。ひきつづき図示しないが、実施例１に鵡じて低
温酸化膜を介して人！配線を設けＭ ＯＳダイナミック
ＲＡＭを製造した。
上述した本実施例３においては、溝部内（。ニキャパシ
タ電極を形成できると同時に、溝部以外の基板上にゲー
ト電極を形成でき、工程の簡略化を達成できる。
タ電極を形成できると同時に、溝部以外の基板上にゲー
ト電極を形成でき、工程の簡略化を達成できる。
実施例４
前記実施例１と同様、溝部１３を含むシリコン基板１１
に厚さ３００Ａの熱酸化膜１４を成長させた後、厚さ６
０００＾の燐ドープ多結晶シリコンを堆積して溝部１３
内を埋め込んだ。
に厚さ３００Ａの熱酸化膜１４を成長させた後、厚さ６
０００＾の燐ドープ多結晶シリコンを堆積して溝部１３
内を埋め込んだ。
次いで、溝部１３上の一部を含む燐ドープ多結晶シリコ
ンの領域及び溝部以外のゲート電極となる同多結晶シリ
コンの領域をレジストで夫々覆った後、レジスト及び溝
部以外の熱酸化膜が露出するまで全面エツチングして溝
部１３内にキャパンタ電ｆ４１６を形成すると共に、フ
ィールド酸化膜１２上まで延在して配置され前記キャパ
シタ電極１６と一体的に接続した配線２２及び溝部１３
以外の基板ＩＩ上にゲート電極２８を形成した。つづい
て、キャパシタ電極１６及びゲート電極２８をマスクと
して熱酸化膜を選択エツチングしてＭＯＳキャパシタの
絶縁膜１７及びゲート絶縁膜２９を形成した。その後、
スル素をイオン注入してデジットラインとなるｎ＋拡散
層２２．２２を形成した（第９図図示）。ひきつづき図
示しないが、実施例１（＝準じて低温酸化膜を介してへ
〃配線を設けＭＯＳダイナミックＲＡＭを製造した。
ンの領域及び溝部以外のゲート電極となる同多結晶シリ
コンの領域をレジストで夫々覆った後、レジスト及び溝
部以外の熱酸化膜が露出するまで全面エツチングして溝
部１３内にキャパンタ電ｆ４１６を形成すると共に、フ
ィールド酸化膜１２上まで延在して配置され前記キャパ
シタ電極１６と一体的に接続した配線２２及び溝部１３
以外の基板ＩＩ上にゲート電極２８を形成した。つづい
て、キャパシタ電極１６及びゲート電極２８をマスクと
して熱酸化膜を選択エツチングしてＭＯＳキャパシタの
絶縁膜１７及びゲート絶縁膜２９を形成した。その後、
スル素をイオン注入してデジットラインとなるｎ＋拡散
層２２．２２を形成した（第９図図示）。ひきつづき図
示しないが、実施例１（＝準じて低温酸化膜を介してへ
〃配線を設けＭＯＳダイナミックＲＡＭを製造した。
上述した実施例４において、溝部１３内にキャパシタ電
極１６を形成できると同時（＝、該キャパシタ電極１６
の取畠し配線２７及び溝部以外の基板１１上（−ゲート
電極２８を形成できるため、著しい工程の簡略化を達成
できる。
極１６を形成できると同時（＝、該キャパシタ電極１６
の取畠し配線２７及び溝部以外の基板１１上（−ゲート
電極２８を形成できるため、著しい工程の簡略化を達成
できる。
以上詳述した如く、本発明によればマスク合せ余裕度を
とることなく、任意の深さのキャパシタ電極を溝部に対
してセルファラインで形成でき、λ（ＯＳキャパシタの
増大化と面積の縮小化を達成した集積度、信頼性の高い
半導体装置を製造し得る方法を提供できろものである。
とることなく、任意の深さのキャパシタ電極を溝部に対
してセルファラインで形成でき、λ（ＯＳキャパシタの
増大化と面積の縮小化を達成した集積度、信頼性の高い
半導体装置を製造し得る方法を提供できろものである。
また、本願第２の発明によれば、簡略化された工程によ
りキャパシタ電極を溝部（二対してセルファラインで形
成できると共に、溝部以外（＝前記キャパシタ電極と一
体的に接続された配線や基板上に配置されたゲート電極
を形成でき、ＭＯＳキャパシタに対して接続信頼性の高
い配線等を有する高集積化、高信頼性の半導体装置を製
造し得る方法を提供できるものである。
りキャパシタ電極を溝部（二対してセルファラインで形
成できると共に、溝部以外（＝前記キャパシタ電極と一
体的に接続された配線や基板上に配置されたゲート電極
を形成でき、ＭＯＳキャパシタに対して接続信頼性の高
い配線等を有する高集積化、高信頼性の半導体装置を製
造し得る方法を提供できるものである。
＄１図は従来のＭＯＳキャパシタの断面図、第２図は凹
形ＭＯＳキャパシタの断面図、第３図ｆａｔ〜（ｉ）は
本発明の実施例１におけるＭＯＳダイナミックＲＡ Ｍ
の製造工程を示す断面図、第４図〜第６図は夫々実施例
１に対する変形例を示すＭＯＳダイナミックＲＡＭの途
中工程の断面図、第７図は実施例２により製造されたＭ
ＯＳダイナミックＲＡＭの製造途中の状態を示す断面図
、第８図は本発明の実施例３より製造されたｈｒ ｏ
ｓダイナミックＲＡ Ｍの製造途中の状態を示す断面図
、第９図は本発明の実施例４により製造されたｈｔ ｏ
ｓダイナミックＲＡＭの製造途中の状態を示す断面図
である。 １１・・・Ｐ型のシリコン基板、１２・・・フィールド
酸化膜、１３．１３’ 、１３Ｆ１，１３ｂ・・・溝
部、１４・・・熱酸化膜、１５・・・燐ドープ多結晶シ
リコン膜、１６ 、 ｌ ６’、 １６’、 １６ａ、
１６ｂ・・・キャパシタ電極、１７．１７’・・・ｈｌ
ｏ ｓキャパシタのえ色縁膜、２０．２８・・・ゲート
電極、２１．２９・・・ゲート絶縁膜、２２・・・ｎ十
拡散層（デジットライン）、２７・・・配線 出願人代理人 弁理士 鈴 江 武 彦第 １
図 第２図 第 ７ 図 第 ８ 図 ２日 第 ９ 図 ＣＪ ”０
区 曽 Φ
にσ 、
〔区 区 の ・−ぐ 派 煽 区 ８ ｔｒ）
ｃ。 Ｆ？、 煽手続補正書
７゜ １．事件の表示 昭和６２年５月２２日提出の特許類（５）２、発明の名
称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 補正の内容 発明の名称を「半導体装置」と訂正する。 明細書の全文を別紙の如く訂正する。 図面を別紙の如く訂正する。 明 ｌｌｌｍ １、発明の名称 半導体装置 ２、特許請求の範囲 （１）、半導体基板の所望部分に設けられた溝部と、こ
の溝部内面に形成された絶縁膜と、この絶縁膜が形成さ
れた溝部内に上部側面が該絶１１膜の内側面と一致する
ように埋込まれたＭＯＳキャパシタ電極とを具備したこ
とを特徴とする半導体装置。 （２）、同一の半導体基板に深さの異なる複数の溝部を
設け、かつ各溝部内面に絶縁膜を形成し、更に絶縁膜が
形成された各溝部内にＩＶＩ ＯＳキャパシタ電極をそ
れら上部側面が該絶縁膜の内側面と一致するように夫々
埋込むことを特徴とする￥Ｉｒ＋請求の範囲第１項記載
の半導体装置。 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に関し、特にＭＯＳキャパシタの
構ｊ古を改良した半導体装置に係わる。 （従来の技術） 近年、半導体集積回路の高集積化の要請から素子の寸法
を縮小させることが試みられている。 例えば第１図に示すように半導体基板１の主面に絶ｉｔ
膜２を介してキャパシタ電極を設けることにより記憶を
蓄えるための〜１０Ｓキャパシタを形成したＭＯＳダイ
ラミックＲＡ Ｍにおいて、キャパシタ電極３の面積を
縮小して集積度を高めることが考えられる。しかしなが
ら、かかる構造のＭＯＳキャパシタではキャパシタ電極
３の面積を小さくすると、キャパシタに蓄えられる電荷
の色が少なくなり、ノイズ等に対するマージンがとれな
くなる問題がある。 このようなことから、■ＭＯＳキャパシタを構成する絶
縁膜の厚ざを薄くすること、■：〜１０Ｓニル１０Ｓキ
構成シタ絶縁膜として従来用いられているＳｉＯ２脹の
代わりに誘電率の大きい５ｉ３Ｎ＋１等を使用フること
、が知られている。 しかしながら、かかる構造のＭ ＯＳキャパシタでは絶
縁膜の耐圧や膜質（ピンホール等）の点て問題があり、
キャパシタ電極の面積を縮小するのには限界があった。 また、所定の容量を維持しつつＭ ＯＳキャパシタの面
積を縮小する別の方法として、以下に述べる凹形ＭＯＳ
キャパシタ（又は■形ＭＯＳキャパシタ）が知られてい
る。即ち、このキャパシタは第２図に示すように半導体
基板１にＶ型の凹部４を形成し、この凹部４に絶縁膜２
′を介してキャパシタ電極３−を設（プてた構造になっ
ている。かかる凹形キャパシタは、凹部４の深さや形状
を変えることによってキャパシタ電極３′の実効面積を
任意に選ぶことができると共に、絶縁膜の耐圧、ｇ＋貿
等も良好にできる。しかしながら、前記凹形Ｍ ＯＳキ
ャパシタでは凹部４とキャパシタ電極３−とのセルファ
ランイかにずかしく、マスク合せずれを考慮して凹部４
の両側に余裕（Ａ）をとる必要があり、ＭＯＳキャパシ
タの縮小化の妨げとなり、ひいてはＭＯＳダイナミック
ＲＡＭの高集積化にとって大きな問題となっていた。 （発明が解決しようとする問題点） 本発明は、上記従来の問題点を解決するためになされた
もので、容（至）の増大化と面積の縮小化とが図られた
ＭＯＳキャパシタを備えた半導体装置を提供しようとす
るものである。 ［発明の構成〕 （問題点を解決するための手段） 本発明は、半導体基板の所望部分に設けられた溝部と、
この溝部内面に形成された絶縁膜と、この絶縁膜が形成
された溝部内に上部側面が該絶縁膜の内側面と一致する
ように埋込まれたＭＯＳキャパシタ電極とを具備したこ
とを特徴とする半導体装置である。 上記絶縁膜としては、例えばＳｉＯ２膜やＳｉ３Ｎ＋膜
等を挙げることができる。かかる絶縁膜は、溝部内を全
て埋込まずに溝部の側面及び底面に薄く形成することが
必要である。 上記キャパシタ電極の材料としては、例えば多結晶シリ
コン、燐や砒素等の不純物がドープされた多結晶シリコ
ン、或いはモリブデン、タングステン、チタン、白金な
どの高融点金属、又はモリブデンシリサイド、タングス
テンシリサイド、白金シリサイド等の高融点金属硅化物
等を挙げることができる。 （作用） 本発明によれば、半導体基板の所望部分に溝部を設け、
この溝部内面に絶縁膜を形成し、かつ該絶縁膜が形成さ
れた溝部内にＭＯＳキャパシタ電ルを上部側面が該絶縁
膜の内側面と一致するように埋込んだ構造とするこによ
って、キャパシタ電極が半導体基板に対して平面的に専
有する面積を縮小化でき、メモリセル等の素子の微細化
、高集積化を達成できる。また、溝部の深さを変えるこ
とによって、目的とする容量を有するＭＯＳキャパシタ
を実現できる。更に、キャパシタ電極は溝部内に埋込ま
れ、基板の主面側への延出かないため、容量の変動を防
止でき、設計値通りの容量を有りるＭＯＳキャパシタを
実現できる。 〈発明の実施例） 以下、本発明をＭＯＳダイナミックＲＡ Ｍに適用した
例について第３図（ａ）〜（ｉ＞に示す製造方法を併記
して詳細に説明する。 まず、第３図（ａ）に示すようにｐ型シリコン基板１１
に選択酸化法によって素子分離のためのフィールド酸化
膜１２を形成した。つづいて、スパッタエツチングを用
いた写真蝕刻法によりシリコン基板１１の素子領域の一
部に幅１μｍ、長さ３μｍ、深さ２．５μｍの溝部１３
を形成した（同図（ｂ）図示）。 次いで、１０００℃のドライ酸素雰囲気中で熱酸化処理
を施した。この時、同図（Ｃ）に示すように溝部１３を
含むシリコン基板１１全面に厚さ３００人の熱酸化膜１
４が成長された。つづいて、ＣＶＤ法により厚さ６００
０人の燐ドープ多結晶シリコン膜を堆積した。この時、
同図（ｄ）に示すようにシリコン基板１１に燐ドープ多
結晶シリコン膜１５が被着されると共に、幅が１μｍの
舶記者部１３の間口部まで同多結晶シリコンで埋め込ま
れた。 ′次いで、燐ドープ多結晶シリコン膜１５を
溝部１３以外の熱酸化膜１４が露出するまで弗酸系のエ
ツチング液で全面エツチングして溝部１３内に燐ドープ
多結晶シリコンを残置させて溝部１３内にキャパシタ電
極１６を形成した（同図（ｅ）図示）。この時、キャパ
シタ電穆１６はその上部側面が溝部１３内のキャパシタ
絶縁膜となる熱酸化膜１４の内側面と一致して溝部１３
内に埋込まれた状態となった。つづいて、キャパシタ電
極１６をマスクとしてシリコン基板１１主面上の熱酸化
膜１４部分を選択的にエツチング除去して洞部１３内に
残置させた熱酸化膜によりキャパシタの絶縁膜１７を形
成した（同図（ｆ）図示）。 次いで、１０００℃のドライ酸素雰囲気で熱酸化処理を
施した。この時、同図（０）に示すように露出するシリ
コン基板１１主面上に厚さ７５０人の熱酸化膜１８が、
燐ドープ多結晶シリコンからなるキャパシタ電極１６に
は厚さ１２００人程度０厚い酸化膜１９が夫々成長され
た。つづいて、多結晶シリコン膜を堆積した後、バター
ニングしてゲート電極２０を形成したく同図（ｈ）図示
〉。ひきつづき、ゲート電極２０をマスクとして熱酸化
膜１８を選択エツチングしてゲート絶縁膜２１を形成し
た後、砒素をシリコン基板１１に拡散してデジットライ
ンとなるｎ＋拡散層２２を形成した。その後、全面にＣ
Ｖ Ｄ法により低温酸化ｐＡ２３を堆積し、コンタクト
ホール２４を開孔した後、ＡＪ２配線２５を形成してＭ
ＯＳダイナミックＲＡ Ｍを製造したく同図（ｉ）図
示ン。 しかして、本発明のＭＯＳダイナミックＲＡ〜１は第３
図（＋）に示すようにシリコン基板１１の所望部分に設
けられた溝部１３と、この溝部１３内面に形成されたキ
ャパシタの絶縁膜１７と、この絶縁膜１７が形成された
溝部１３内に上部側面が該絶縁膜１７の内側面と一致す
るように埋込まれたＭＯＳキャパシタ電極１６とからな
るＭ ＯＳキャパシを備えた構造になっている。その結
果、前記キャパシタ電極１６はシリコン基板１１に対し
て平面的に専有する面積を縮小化できるため、メモリセ
ルの素子の微細化、高集積化を達成できる。また、Ｍ
ＯＳキャパシタは溝部１３の幅が１μｍ、深さが２．５
μｍでその周囲の面積が２３μｍ２となり、かつ絶縁１
１Ｇ）１７の厚さが３００人であるから、約２７ｆＦと
充分な大きざの容量にできる。 なお、上記実施例ではキャパシタ電８ｉ１６上面が熱酸
化前において基板１１主面と同レベルとなるように形成
したが、第４図に示すように溝部１３内に上面がシリコ
ン基板１１の主面より下がるようにキ、ヤパシタ１４ｉ
１６−を設けてもよい。 上記実施例では、溝部１３をシリコン基板１１の主面に
対して略垂直に近い側面を有づ−る形状としたが、第５
図に示すように側面が逆テーパ状の溝部１３−を１９け
、該溝部１３−内にキャパシタ電極１６′を形成しても
よい。但し、この場合には１ｉ１１部１３′内に空洞２
６ができる。 上記実施例では、フィールド酸化膜１２により囲まれた
シリコン基板１１の島領域（素子領域）にＭＯＳキャパ
シタを１つ設けた構造にしたが、第６図に示すように深
さの異なる溝部１３ａ 、１３ｂをフィールド酸化膜１
２で囲まれたシリコン基板１１の素子領域に設番プ、こ
れら溝部１３ａ 、１３ｂ内に薄い絶縁膜１４を形成し
、該絶縁膜１４が形成された各溝部１３ａ 、 １３１
）内にキャパシタ電極１６ａ 、 １６ｂを埋め込んで
容量の異なる２つのＭＯＳキャパシタを形成するように
してもよい。 ［発明の効果ｊ 以上詳述した如く、本発明によれば半導体基板に形成さ
れた任意の深さの溝部内キャパシタ電極をその上部側面
が該溝部内面の絶！！膜側面と一致するように埋込むこ
とによって、該キャパシタ電極が半導体基板に対して平
面的に専有づる面積を縮小化でき、ひいては容量の増大
化と面積の縮小化とが図られたＭＯＳキャパシタを備え
た高信頼性、高集積度の半導体装置を促供できる。 ４、図面の簡単な説明 第１図は従来のＭＯＳキャパシタを示す断面図、第２図
は凹形ＭＯＳキャパシタを示ず断面図、第３図（ａ）〜
（１）は本発明の実施例におけるｌｖｌ ＯＳダイナミ
ックＲＡＭを得るための製造工程を示す断面図、第４図
〜第６図は夫々本発明の曲の実施例を示す断面図である
。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化、摸、１３．１３＝ 、 １３ａ 、 １３ｂ−・・
溝部、１６．１６− 、１６− 、、。 キャパシタ丸極、１７・・・キャパシタの絶縁膜、２０
・・・ゲートミル１．２１・・・ゲート酸化膜、２２・
・・ｎ＋拡散層（デジットライン）、２５・・・配線。 出願人代理人 弁理士 鈴江武彦 第 １ 図 第２図 区 ＾
への づ
ＤＱ
”０区 −
０の 。 体； ｃｎ ｘ■
・−寸 昧 峡 ＬＯＣＤ ８ 訣
形ＭＯＳキャパシタの断面図、第３図ｆａｔ〜（ｉ）は
本発明の実施例１におけるＭＯＳダイナミックＲＡ Ｍ
の製造工程を示す断面図、第４図〜第６図は夫々実施例
１に対する変形例を示すＭＯＳダイナミックＲＡＭの途
中工程の断面図、第７図は実施例２により製造されたＭ
ＯＳダイナミックＲＡＭの製造途中の状態を示す断面図
、第８図は本発明の実施例３より製造されたｈｒ ｏ
ｓダイナミックＲＡ Ｍの製造途中の状態を示す断面図
、第９図は本発明の実施例４により製造されたｈｔ ｏ
ｓダイナミックＲＡＭの製造途中の状態を示す断面図
である。 １１・・・Ｐ型のシリコン基板、１２・・・フィールド
酸化膜、１３．１３’ 、１３Ｆ１，１３ｂ・・・溝
部、１４・・・熱酸化膜、１５・・・燐ドープ多結晶シ
リコン膜、１６ 、 ｌ ６’、 １６’、 １６ａ、
１６ｂ・・・キャパシタ電極、１７．１７’・・・ｈｌ
ｏ ｓキャパシタのえ色縁膜、２０．２８・・・ゲート
電極、２１．２９・・・ゲート絶縁膜、２２・・・ｎ十
拡散層（デジットライン）、２７・・・配線 出願人代理人 弁理士 鈴 江 武 彦第 １
図 第２図 第 ７ 図 第 ８ 図 ２日 第 ９ 図 ＣＪ ”０
区 曽 Φ
にσ 、
〔区 区 の ・−ぐ 派 煽 区 ８ ｔｒ）
ｃ。 Ｆ？、 煽手続補正書
７゜ １．事件の表示 昭和６２年５月２２日提出の特許類（５）２、発明の名
称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 補正の内容 発明の名称を「半導体装置」と訂正する。 明細書の全文を別紙の如く訂正する。 図面を別紙の如く訂正する。 明 ｌｌｌｍ １、発明の名称 半導体装置 ２、特許請求の範囲 （１）、半導体基板の所望部分に設けられた溝部と、こ
の溝部内面に形成された絶縁膜と、この絶縁膜が形成さ
れた溝部内に上部側面が該絶１１膜の内側面と一致する
ように埋込まれたＭＯＳキャパシタ電極とを具備したこ
とを特徴とする半導体装置。 （２）、同一の半導体基板に深さの異なる複数の溝部を
設け、かつ各溝部内面に絶縁膜を形成し、更に絶縁膜が
形成された各溝部内にＩＶＩ ＯＳキャパシタ電極をそ
れら上部側面が該絶縁膜の内側面と一致するように夫々
埋込むことを特徴とする￥Ｉｒ＋請求の範囲第１項記載
の半導体装置。 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に関し、特にＭＯＳキャパシタの
構ｊ古を改良した半導体装置に係わる。 （従来の技術） 近年、半導体集積回路の高集積化の要請から素子の寸法
を縮小させることが試みられている。 例えば第１図に示すように半導体基板１の主面に絶ｉｔ
膜２を介してキャパシタ電極を設けることにより記憶を
蓄えるための〜１０Ｓキャパシタを形成したＭＯＳダイ
ラミックＲＡ Ｍにおいて、キャパシタ電極３の面積を
縮小して集積度を高めることが考えられる。しかしなが
ら、かかる構造のＭＯＳキャパシタではキャパシタ電極
３の面積を小さくすると、キャパシタに蓄えられる電荷
の色が少なくなり、ノイズ等に対するマージンがとれな
くなる問題がある。 このようなことから、■ＭＯＳキャパシタを構成する絶
縁膜の厚ざを薄くすること、■：〜１０Ｓニル１０Ｓキ
構成シタ絶縁膜として従来用いられているＳｉＯ２脹の
代わりに誘電率の大きい５ｉ３Ｎ＋１等を使用フること
、が知られている。 しかしながら、かかる構造のＭ ＯＳキャパシタでは絶
縁膜の耐圧や膜質（ピンホール等）の点て問題があり、
キャパシタ電極の面積を縮小するのには限界があった。 また、所定の容量を維持しつつＭ ＯＳキャパシタの面
積を縮小する別の方法として、以下に述べる凹形ＭＯＳ
キャパシタ（又は■形ＭＯＳキャパシタ）が知られてい
る。即ち、このキャパシタは第２図に示すように半導体
基板１にＶ型の凹部４を形成し、この凹部４に絶縁膜２
′を介してキャパシタ電極３−を設（プてた構造になっ
ている。かかる凹形キャパシタは、凹部４の深さや形状
を変えることによってキャパシタ電極３′の実効面積を
任意に選ぶことができると共に、絶縁膜の耐圧、ｇ＋貿
等も良好にできる。しかしながら、前記凹形Ｍ ＯＳキ
ャパシタでは凹部４とキャパシタ電極３−とのセルファ
ランイかにずかしく、マスク合せずれを考慮して凹部４
の両側に余裕（Ａ）をとる必要があり、ＭＯＳキャパシ
タの縮小化の妨げとなり、ひいてはＭＯＳダイナミック
ＲＡＭの高集積化にとって大きな問題となっていた。 （発明が解決しようとする問題点） 本発明は、上記従来の問題点を解決するためになされた
もので、容（至）の増大化と面積の縮小化とが図られた
ＭＯＳキャパシタを備えた半導体装置を提供しようとす
るものである。 ［発明の構成〕 （問題点を解決するための手段） 本発明は、半導体基板の所望部分に設けられた溝部と、
この溝部内面に形成された絶縁膜と、この絶縁膜が形成
された溝部内に上部側面が該絶縁膜の内側面と一致する
ように埋込まれたＭＯＳキャパシタ電極とを具備したこ
とを特徴とする半導体装置である。 上記絶縁膜としては、例えばＳｉＯ２膜やＳｉ３Ｎ＋膜
等を挙げることができる。かかる絶縁膜は、溝部内を全
て埋込まずに溝部の側面及び底面に薄く形成することが
必要である。 上記キャパシタ電極の材料としては、例えば多結晶シリ
コン、燐や砒素等の不純物がドープされた多結晶シリコ
ン、或いはモリブデン、タングステン、チタン、白金な
どの高融点金属、又はモリブデンシリサイド、タングス
テンシリサイド、白金シリサイド等の高融点金属硅化物
等を挙げることができる。 （作用） 本発明によれば、半導体基板の所望部分に溝部を設け、
この溝部内面に絶縁膜を形成し、かつ該絶縁膜が形成さ
れた溝部内にＭＯＳキャパシタ電ルを上部側面が該絶縁
膜の内側面と一致するように埋込んだ構造とするこによ
って、キャパシタ電極が半導体基板に対して平面的に専
有する面積を縮小化でき、メモリセル等の素子の微細化
、高集積化を達成できる。また、溝部の深さを変えるこ
とによって、目的とする容量を有するＭＯＳキャパシタ
を実現できる。更に、キャパシタ電極は溝部内に埋込ま
れ、基板の主面側への延出かないため、容量の変動を防
止でき、設計値通りの容量を有りるＭＯＳキャパシタを
実現できる。 〈発明の実施例） 以下、本発明をＭＯＳダイナミックＲＡ Ｍに適用した
例について第３図（ａ）〜（ｉ＞に示す製造方法を併記
して詳細に説明する。 まず、第３図（ａ）に示すようにｐ型シリコン基板１１
に選択酸化法によって素子分離のためのフィールド酸化
膜１２を形成した。つづいて、スパッタエツチングを用
いた写真蝕刻法によりシリコン基板１１の素子領域の一
部に幅１μｍ、長さ３μｍ、深さ２．５μｍの溝部１３
を形成した（同図（ｂ）図示）。 次いで、１０００℃のドライ酸素雰囲気中で熱酸化処理
を施した。この時、同図（Ｃ）に示すように溝部１３を
含むシリコン基板１１全面に厚さ３００人の熱酸化膜１
４が成長された。つづいて、ＣＶＤ法により厚さ６００
０人の燐ドープ多結晶シリコン膜を堆積した。この時、
同図（ｄ）に示すようにシリコン基板１１に燐ドープ多
結晶シリコン膜１５が被着されると共に、幅が１μｍの
舶記者部１３の間口部まで同多結晶シリコンで埋め込ま
れた。 ′次いで、燐ドープ多結晶シリコン膜１５を
溝部１３以外の熱酸化膜１４が露出するまで弗酸系のエ
ツチング液で全面エツチングして溝部１３内に燐ドープ
多結晶シリコンを残置させて溝部１３内にキャパシタ電
極１６を形成した（同図（ｅ）図示）。この時、キャパ
シタ電穆１６はその上部側面が溝部１３内のキャパシタ
絶縁膜となる熱酸化膜１４の内側面と一致して溝部１３
内に埋込まれた状態となった。つづいて、キャパシタ電
極１６をマスクとしてシリコン基板１１主面上の熱酸化
膜１４部分を選択的にエツチング除去して洞部１３内に
残置させた熱酸化膜によりキャパシタの絶縁膜１７を形
成した（同図（ｆ）図示）。 次いで、１０００℃のドライ酸素雰囲気で熱酸化処理を
施した。この時、同図（０）に示すように露出するシリ
コン基板１１主面上に厚さ７５０人の熱酸化膜１８が、
燐ドープ多結晶シリコンからなるキャパシタ電極１６に
は厚さ１２００人程度０厚い酸化膜１９が夫々成長され
た。つづいて、多結晶シリコン膜を堆積した後、バター
ニングしてゲート電極２０を形成したく同図（ｈ）図示
〉。ひきつづき、ゲート電極２０をマスクとして熱酸化
膜１８を選択エツチングしてゲート絶縁膜２１を形成し
た後、砒素をシリコン基板１１に拡散してデジットライ
ンとなるｎ＋拡散層２２を形成した。その後、全面にＣ
Ｖ Ｄ法により低温酸化ｐＡ２３を堆積し、コンタクト
ホール２４を開孔した後、ＡＪ２配線２５を形成してＭ
ＯＳダイナミックＲＡ Ｍを製造したく同図（ｉ）図
示ン。 しかして、本発明のＭＯＳダイナミックＲＡ〜１は第３
図（＋）に示すようにシリコン基板１１の所望部分に設
けられた溝部１３と、この溝部１３内面に形成されたキ
ャパシタの絶縁膜１７と、この絶縁膜１７が形成された
溝部１３内に上部側面が該絶縁膜１７の内側面と一致す
るように埋込まれたＭＯＳキャパシタ電極１６とからな
るＭ ＯＳキャパシを備えた構造になっている。その結
果、前記キャパシタ電極１６はシリコン基板１１に対し
て平面的に専有する面積を縮小化できるため、メモリセ
ルの素子の微細化、高集積化を達成できる。また、Ｍ
ＯＳキャパシタは溝部１３の幅が１μｍ、深さが２．５
μｍでその周囲の面積が２３μｍ２となり、かつ絶縁１
１Ｇ）１７の厚さが３００人であるから、約２７ｆＦと
充分な大きざの容量にできる。 なお、上記実施例ではキャパシタ電８ｉ１６上面が熱酸
化前において基板１１主面と同レベルとなるように形成
したが、第４図に示すように溝部１３内に上面がシリコ
ン基板１１の主面より下がるようにキ、ヤパシタ１４ｉ
１６−を設けてもよい。 上記実施例では、溝部１３をシリコン基板１１の主面に
対して略垂直に近い側面を有づ−る形状としたが、第５
図に示すように側面が逆テーパ状の溝部１３−を１９け
、該溝部１３−内にキャパシタ電極１６′を形成しても
よい。但し、この場合には１ｉ１１部１３′内に空洞２
６ができる。 上記実施例では、フィールド酸化膜１２により囲まれた
シリコン基板１１の島領域（素子領域）にＭＯＳキャパ
シタを１つ設けた構造にしたが、第６図に示すように深
さの異なる溝部１３ａ 、１３ｂをフィールド酸化膜１
２で囲まれたシリコン基板１１の素子領域に設番プ、こ
れら溝部１３ａ 、１３ｂ内に薄い絶縁膜１４を形成し
、該絶縁膜１４が形成された各溝部１３ａ 、 １３１
）内にキャパシタ電極１６ａ 、 １６ｂを埋め込んで
容量の異なる２つのＭＯＳキャパシタを形成するように
してもよい。 ［発明の効果ｊ 以上詳述した如く、本発明によれば半導体基板に形成さ
れた任意の深さの溝部内キャパシタ電極をその上部側面
が該溝部内面の絶！！膜側面と一致するように埋込むこ
とによって、該キャパシタ電極が半導体基板に対して平
面的に専有づる面積を縮小化でき、ひいては容量の増大
化と面積の縮小化とが図られたＭＯＳキャパシタを備え
た高信頼性、高集積度の半導体装置を促供できる。 ４、図面の簡単な説明 第１図は従来のＭＯＳキャパシタを示す断面図、第２図
は凹形ＭＯＳキャパシタを示ず断面図、第３図（ａ）〜
（１）は本発明の実施例におけるｌｖｌ ＯＳダイナミ
ックＲＡＭを得るための製造工程を示す断面図、第４図
〜第６図は夫々本発明の曲の実施例を示す断面図である
。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化、摸、１３．１３＝ 、 １３ａ 、 １３ｂ−・・
溝部、１６．１６− 、１６− 、、。 キャパシタ丸極、１７・・・キャパシタの絶縁膜、２０
・・・ゲートミル１．２１・・・ゲート酸化膜、２２・
・・ｎ＋拡散層（デジットライン）、２５・・・配線。 出願人代理人 弁理士 鈴江武彦 第 １ 図 第２図 区 ＾
への づ
ＤＱ
”０区 −
０の 。 体； ｃｎ ｘ■
・−寸 昧 峡 ＬＯＣＤ ８ 訣
Claims (3)
- （１）半導体基板の所望部分に垂直もしくは垂直に近い
側面を有する溝部を設ける工程と、溝部を含む半導体基
板全面に絶縁膜を形成する工程と、電極材料を前記溝部
の開口部幅の半分以上の厚さとなるように堆積して少な
くとも溝部の開口部まで電極材料で埋める工程と、前記
電極材料を溝部以外の絶縁膜が露出するまでエッチング
して溝部内にＭＯＳキャパシタ電極を形成する工程とを
具備したことを特徴とする半導体装置の製造方法。 - （２）同一の半導体基板に深さの異なる複数の溝部を設
けることにより容量の異なるＭＯＳキャパシタを同一基
板内に複数形成することを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３）半導体基板の所望部分に垂直もしくは垂直に近い
側面を有する溝部を設ける工程と、溝部を含む半導体基
板全面に絶縁膜を形成する工程と、電極材料を前記溝部
の開口部幅の半分以上の厚さとなるように堆積して少な
くとも溝部の開口部まで電極材料で埋める工程と、前記
溝部上の一部を含む電極材料の領域もしくは溝部以外の
ゲート電極となるべき電極材料の領域の少なくともいず
れかをマスク材で覆つた後、電極材料を、マスク材及び
溝部以外の絶縁膜が露出するまでエッチングして溝部内
にＭＯＳキャパシタ電極、溝部以外にキャパシタ電極と
接続する配線及び／又はゲート電極を形成する工程とを
具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125604A JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125604A JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15897879A Division JPS5681968A (en) | 1979-12-07 | 1979-12-07 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323352A true JPS6323352A (ja) | 1988-01-30 |
| JPH0441507B2 JPH0441507B2 (ja) | 1992-07-08 |
Family
ID=14914236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125604A Granted JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323352A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS5394191A (en) * | 1977-01-28 | 1978-08-17 | Toshiba Corp | Semiconductor device |
-
1987
- 1987-05-22 JP JP62125604A patent/JPS6323352A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS5394191A (en) * | 1977-01-28 | 1978-08-17 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441507B2 (ja) | 1992-07-08 |
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